KR20090083199A - 게이트 구동회로 및 이를 갖는 표시장치 - Google Patents

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Abstract

게이트 구동회로 및 표시장치에서, 상기 게이트 구동회로 및 표시장치는 입력 클록보다 일정 시간만큼 앞서는 인버터 클록에 응답하여 홀딩 트랜지스터를 제어하는 인버터부를 포함한다. 이러한 게이트 구동회로 및 표시장치에 의하면, 상기 홀딩 트랜지스터로부터 출력되는 오프 전압의 출력시점이 상기 입력 클록의 천이시점보다 늦어지는 것을 방지한다. 따라서, 상기 게이트 구동회로 및 표시장치는 상기 입력 클록의 천이시점에서 발생하는 게이트 전압의 리플을 상기 오프 전압레벨을 홀딩시킬 수 있다.

Description

게이트 구동회로 및 이를 갖는 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 구동회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 게이트 구동회로의 출력 특성을 향상시킬 수 있는 게이트 구동회로 및 이를 갖는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 하부기판, 하부기판과 대향하여 구비되는 상부기판 및 하부기판과 상부기판과의 사이에 형성된 액정층으로 이루어져 영상을 표시하는 액정표시패널을 구비한다. 상기 액정표시패널에는 다수의 게이트 라인, 다수의 데이터 라인, 다수의 게이트 라인과 다수의 데이터 라인에 연결된 다수의 화소가 구비된다. 액정표시패널에는 다수의 게이트 라인에 게이트 전압를 순차적으로 출력하기 위한 게이트 구동회로가 박막 공정을 통해 직접적으로 형성된다.
일반적으로, 게이트 구동회로는 다수의 스테이지가 종속적으로 연결되어 이루어진 하나의 쉬프트 레지스터로 이루어진다. 즉, 각 스테이지는 대응하는 게이트 라인에 게이트 전압을 출력하기 위해 다수의 구동 트랜지스터로 이루어진다. 구체적으로, 각 스테이지는 게이트 라인에 연결되어 게이트 전압을 출력하는 풀업 트랜 지스터를 포함한다.
종래의 각 스테이지에서 풀업 트랜지스터의 제어단은 Q-노드에 연결된다. 구체적으로, Q-노드는 상기 게이트 전압이 하이 상태로 유지되는 1H 시간 동안에는 턴-온전압(즉, 문턱전압 이상의 전압)의 전위를 유지한다, 따라서, 상기 1H 시간 동안에는, 상기 풀업 트랜지스터로부터 출력되는 게이트 전압은 온 전압의 전압 레벨을 유지한다. 반면, 상기 게이트 전압이 로우 상태로 유지되는 (n-1)H 시간 동안에는 턴-오프전압(즉, 문턱전압보다 작은 전압)의 전위를 유지한다. 따라서, 상기 (n-1)H 시간 동안에는, 풀업 트랜지스터로부터 출력되는 게이트 전압은 오프 전압의 전압레벨을 유지한다.
한편, 종래의 구조에서는 (n-1)H 시간 동안 게이트 구동회로로 입력되는 입력 클록의 천이 시점에서 상기 Q-노드의 전위가 리플되는 현상이 발생한다. 이와 같이, Q-노드의 전위가 리플되면, 상기 (n-1)H 시간 동안 상기한 풀업 트랜지스터로부터 출력되는 게이트 전압에 리플이 발생될 수 있다.
이를 위하여 종래의 각 스테이지에는 상기 (n-1)H 시간 동안 하이 레벨의 게이트 전압을 로우 레벨인 오프 전압 레벨로 홀딩시키는 홀딩 트랜지스터와 상기 입력 클록에 응답하여 상기 홀딩 트랜지스터의 턴-온 또는 턴-오프를 제어하는 인버터를 더 구비한다. 상기 인버터는 상기 입력 클록의 하이 레벨 또는 로우 레벨을 출력신호로서 출력한다. 상기 홀딩 트랜지스터는 상기 하이 레벨의 출력신호에 응답하여 상기 풀업 트랜지스터의 출력단에 상기 오프 전압을 출력한다. 따라서, 상기 게이트 전압은 오프 전압레벨로 홀딩된다.
그러나, 신호 지연으로 인해 상기 입력 클록이 상기 인버터로 입력되는 시점으로부터 일정시간이 경과된 이후에, 비로소 상기 홀딩 트랜지스터는 하이 레벨의 게이트 전압을 오프 전압레벨로 홀딩한다. 따라서, 종래의 게이트 구동회로는 입력 클록의 천이시점에서 발생하는 게이트 전압의 리플 성분을 상기 오프 전압레벨로 홀딩시키지 못한다.
따라서, 본 발명 목적은 입력 클록의 천이시점에서 발생하는 게이트 전압의 리플을 오프 전압 레벨로 홀딩시킬 수 있는 게이트 구동회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기와 같은 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.
상술한 바와 같은 기술적 과제를 해결하기 위해 본 발명의 게이트 구동회로는 종속적으로 연결된 다수의 스테이지를 포함한다. 이때, 각 스테이지는 풀업부, 캐리부, 풀업 구동부, 풀다운부 및 인버터부를 포함한다.
상기 풀업부는 현재단 게이트 전압을 입력 클록으로 풀업시킨다., 상기 캐리부는 현재단 캐리 전압을 상기 입력 클록으로 풀업시킨다. 상기 풀업 구동부는 상기 풀업부와 상기 캐리부의 제어단(이하, 현재단 Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 전압을 입력받아 상기 풀업부와 상기 캐리부를 턴-온시킨다. 상기 풀다운부는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 전압을 입력받아 상기 현재단 게이트 전압을 오프 전압으로 다운시킨다. 상기 홀딩부는 상기 현재단 게이트 전압을 상기 오프 전압의 레벨로 홀딩시킨다. 상기 인버터부는 상기 입력 클록보다 일정 시간만큼 앞서는 인버터 클록에 응답하여 상기 홀딩부를 턴-온 또는 턴-오프시킨다.
상술한 바와 같은 다른 기술적 과제를 해결하기 위해 본 발명의 표시장치는 표시부, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시부는 게이트 전압와 데이터 전압에 응답하여 영상을 표시한다. 상기 데이터 구동회로는 상기 표시부에 상기 데이터 전압를 제공한다. 상기 게이트 구동회로는 종속적으로 연결된 다수의 스테이지로 이루어져 상기 표시부에 상기 게이트 전압을 순차적으로 제공한다. 이때, 상기 게이트 구동회로의 각 스테이지는 풀업부, 캐리부, 풀업 구동부, 풀다운부 및 인버터부를 포함한다.
상기 풀업부는 현재단 게이트 전압을 입력 클록으로 풀업시킨다., 상기 캐리부는 현재단 캐리 전압을 상기 입력 클록으로 풀업시킨다. 상기 풀업 구동부는 상기 풀업부와 상기 캐리부의 제어단(이하, 현재단 Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 전압을 입력받아 상기 풀업부와 상기 캐리부를 턴-온시킨다. 상기 풀다운부는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 전압을 입력받아 상기 현재단 게이트 전압을 오프 전압으로 다운시킨다. 상기 홀딩부는 상기 현재단 게이트 전압을 상기 오프 전압의 레벨로 홀딩시킨다. 상기 인버터부는 상기 입력 클록보다 일정 시간만큼 앞서는 인버터 클록에 응답하여 상기 홀딩부를 턴-온 또는 턴-오프시킨다.
본 발명의 게이트 구동회로 및 표시장치는 입력 클록보다 일정 시간만큼 앞서는 인버터 클록에 응답하여 홀딩 트랜지스터를 제어하는 인버터부를 포함한다. 이러한 게이트 구동회로에 의하면, 상기 홀딩 트랜지스터로부터 출력되는 오프 전압의 출력시점이 상기 입력 클록의 천이시점보다 늦어지는 것을 방지한다.
따라서, 상기 게이트 구동회로 및 표시장치는 상기 입력 클록의 천이시점에서 발생하는 리플을 상기 오프 전압레벨로 홀딩시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 1을 참조하면, 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 데이터 전압을 출력하는 다수의 데이터 구동칩(320) 및 상기 액정표시패널(100)에 게이트 전압을 출력하는 게이트 구동회로(210)를 포함한다.
상기 액정표시패널(100)은 하부기판(110), 상기 하부기판(110)과 마주보는 상부기판(120) 및 상기 하부기판(110)과 상기 상부기판(120)과의 사이에 개재된 액정층(미도시)으로 이루어진다. 상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)과 인접한 주변영역(PA)으로 이루어진다.
상기 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn) 및 상기 다수의 게이 트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)에 의해서 매트릭스 형태의 다수의 화소영역이 정의된다. 상기 각 화소영역에는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)로 이루어진 화소(P1)가 구비된다. 본 발명의 일 예로, 상기 박막 트랜지스터(Tr)의 게이트 전극은 제1 게이트 라인(GL1)에 전기적으로 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 전기적으로 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)의 제 1 전극인 화소 전극에 전기적으로 연결된다.
상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 인접하여 상기 주변영역(PA)에 구비된다. 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부에 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 게이트 전압을 순차적으로 인가한다.
상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 인접하여 상기 주변영역(PA)에는 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(310)가 부착된다. 상기 다수의 TCP(310) 상에는 상기 다수의 데이터 구동칩(320)이 실장된다. 상기 다수의 데이터 구동칩(320)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부에 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 상기 데이터 전압을 출력한다.
상기 액정표시장치(400)는 상기 게이트 구동회로(210)와 상기 다수의 데이터 구동칩(320)의 구동을 제어하기 위한 인쇄회로기판(330)을 더 구비한다. 상기 인쇄회로기판(330)은 상기 다수의 데이터 구동칩(320)의 구동을 제어하는 데이터측 제 어신호와 영상 데이터를 출력하고, 상기 게이트 구동회로(210)의 구동을 제어하는 게이트측 제어신호를 출력한다. 상기 데이터측 제어신호와 영상 데이터는 상기 다수의 TCP(310)를 통해 상기 다수의 데이터 구동칩(320)으로 인가된다. 상기 게이트측 제어신호는 상기 게이트 구동회로(210)에 인접하는 TCP를 통해 상기 게이트 구동회로(210)로 인가된다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 2를 참조하면, 게이트 구동회로(210)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 쉬프트 레지스터(210a)를 포함한다. 각 스테이지는 제1 입력단자(IN1), 제 1 내지 제 3 클록 단자(CK1, CK2, CK3), 제 2 입력단자(IN2), 전압입력단자(Vin), 리셋단자(RE), 출력단자(OUT) 및 캐리단자(CR)를 포함한다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제 1 입력 단자(IN1)는 이전단 스테이지의 캐리 단자(CR)에 전기적으로 연결되고, 상기 이전단 스테이지의 캐리 단자(CR)를 통해 이전단 캐리 전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 첫 번째 스테이지(SRC1)의 제 1 입력 단자(IN1)에는 상기 게이트 구동회로(210)의 구동을 개시하는 개시신호(STV)가 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제 2 입력 단자(IN2)는 다음단 스테이지의 출력 단자(OUT)에 전기적으로 연결되어 다음단 게이트 전압을 입력받는다. 단, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 마지막 스테이지(SRCn+1)의 제 2 입력 단자(IN2)에는 상기 개시신호(STV)가 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제 1 및 제 2 클록 단자(CK1, CK2)들에는 입력 클록(CKV, CKVB)이 제공된다. 상기 다수의 스테이지(SRC1 ~ SRCn+1)의 제 3 클록 단자(CLK)에는 상기 입력 클록(CKV, CKVB)보다 일정 시간만큼 앞서는 인버터 클록(ICKV, ICKVB)이 제공된다. 상기 입력 클록(CKV, CKVB)은 제 1 클록(CKV)과 상기 제 1 클록(CKV)과 반전된 위상을 갖는 제 2 클록(CKVB)으로 이루어진다. 상기 인버터 클록(ICKV, ICKVB)은 상기 제 1 클록(CKV)과 동일한 극성을 갖는 제 1 인버터 클록(ICKV)과 상기 제 1 인버터 클록(ICKV)과 반전된 위상을 갖는 상기 제 2 클록(CKVB)과 동일한 극성을 갖는 제 2 인버터 클록(ICKVB)으로 이루어진다.
상기 인버터 클록(ICKV, ICKVB)이 일정 시간만큼 상기 입력 클록(CKV, CKVB)보다 앞서므로, 상기 제 1 인버터 클록(ICKV)은 상기 일정 시간만큼 상기 제 1 클록(CKV)보다 앞선다. 또한, 상기 제 2 인버터 클록(ICKV)은 상기 일정 시간만큼 상기 제 2 클록(CKVB)보다 앞선다. 즉, 상기 제 1 및 제 2 인버터 클록(ICKV, ICKVB)은 상기 제 1 및 제 2 클록(CKV, CKVB)보다 상기 일정 시간만큼 앞서 해당 스테이지로 입력된다.
홀수 번째 스테이지(SRC1, SRC3,...SRCn+1)의 제 1 클록 단자(CK1)들에는 제 1 클록(CKV)이 각각 제공되고, 제 2 클록 단자(CK2)들에는 상기 제 2 클록(CKVB)이 각각 제공된다. 반대로, 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수 번째 스테이지(SRC2,... SRCn)의 제 1 클록 단자(CK1)들에는 상기 제 2 클록(CKVB)이 각각 제공되고, 제 2 클록 단자(CK2)들에는 상기 제 1 클록(CKV)들이 제공된다.
상기 홀수 번째 스테이지(SRC1, SRC3,...SRCn+1)의 제 3 클록 단자(CK3)들에 는 상기 제 1 인버터 클록(ICKV)이 각각 제공되고, 상기 다수의 스테이지(SRC1 ~ SRCn+1) 중 짝수 번째 스테이지(SRC1, SRC3,...SRCn+1)의 제 3 클록 단자(CK3)들에는 상기 제 2 인버터 클록(ICKVB)이 각각 제공된다.
상기 다수의 스테이지(SRC1 ~ SRCn+1)의 전압입력단자(Vin)들에는 접지 전압(VSS) 또는 오프 전압(VSS)이 각각 제공된다. 용어의 혼동을 피하기 위하여 아래에서는 상기 접지 전압(VSS)은 상기 오프 전압(VSS)으로 기재된다.
상기 마지막 스테이지(SRCn+1)의 출력단자(OUT)는 다수의 스테이지(SRC1 ~ SRCn+1)의 리셋 단자(RE)에 전기적으로 연결된다.
상기 다수의 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)들에는 다수의 게이트 라인(GL1, GL2, GL3,...GLn)이 전기적으로 연결된다. 따라서, 상기 다수의 스테이지(SRC1 ~ SRCn)는 출력단자(OUT)들을 통해 게이트 전압을 순차적으로 출력하고, 순차적으로 출력된 게이트 전압은 상기 다수의 게이트 라인(GL1 ~ GLn)으로 인가된다.
상기 쉬프트 레지스터(210a)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제1 단부에 구비된다. 본 발명의 일 예로, 상기 게이트 구동회로(210)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 제 2 단부에 구비되어 다음단 스테이지로부터 출력된 다음단 게이트 전압에 응답하여 현재단 게이트 라인을 상기 오프 전압(VSS)으로 방전시키는 방전회로(210b)를 더 포함한다. 상기 방전회로(210b)는 상기 게이트 라인들의 개수와 동일한 개수의 방전 트랜지스터(NT16)를 포함하고, 상기 방전 트랜지스터(NT16)는 다음단 게이트 라인에 연결된 제어전극 및 상기 오프전압(VSS)을 입력 받는 입력전극 및 현재단 게이트 라인에 연결된 출력전극으로 이루어진다.
도 3은 도 2에 도시된 스테이지의 내부 회로도이다. 단, 게이트 구동회로의 각 스테이지는 서로 동일한 내부 구성을 가지므로, 도 3에서는 하나의 스테이지를 도시하여 설명으로 나머지 스테이지들에 대한 설명을 대신한다.
도 3을 참조하면, 각 스테이지는 풀업부(211), 캐리부(212), 풀업 구동부(213), 풀다운부(214), 리플 방지부(215), 홀딩부(216), 인버터부(217) 및 리셋부(218)를 포함한다.
상기 풀업부(211)는 현재단 게이트 전압(Gi)을 입력 클록(CKV, CKVB)으로 풀업시킨다. 이때, 상기 입력 클록(CKV, CKVB)은 제 1 클록(CKV)이다. 구체적으로, 상기 풀업부(211)는 상기 풀업 구동부(213)의 출력단(이하, Q-노드)(Qi)에 연결된 제어 전극, 제 1 클록 단자(CK1)에 연결된 입력 전극 및 출력 단자(OUT)에 연결된 출력 전극으로 이루어진 풀업 트랜지스터(NT1)를 포함한다. 따라서, 상기 풀업 트랜지스터(NT1)는 상기 풀업 구동부(213)로부터 출력된 제어 전압에 응답하여 상기 출력 단자(OUT)로 출력되는 게이트 전압(Gi, 현재단 게이트 전압이라 한다.)을 제 1 클록 단자(CK1)를 통해 공급되는 상기 제 1 클록(CKV)만큼 풀-업시킨다. 상기 풀업 트랜지스터(NT1)는 한 프레임 중 상기 제 1 클록(CKV)의 하이 구간인 1H 시간 동안만 턴-온되고, 상기 1H 시간 동안 상기 현재단 게이트 전압(Gi)을 하이 상태로 유지한다.
상기 캐리부(212)는 캐리 트랜지스터(NT15) 및 제 2 캐패시터(C2)를 포함한다. 상기 캐리 트랜지스터(NT15)는 상기 Q-노드(Qi)에 연결된 제어 전극, 상기 제 1 클록 단자(CK1)에 연결된 입력 전극 및 상기 캐리 단자(CR)에 연결된 출력 전극을 포함한다. 상기 제 2 캐패시터(C2)는 상기 캐리 트랜지스터(NT15)의 제어 전극과 캐리 단자(CR)와의 사이에 연결된다. 따라서, 상기 캐리 트랜지스터(NT15)는 상기 풀업 구동부(213)로부터 출력된 제어 전압에 응답하여 상기 캐리 단자(CR)로 출력되는 캐리 전압(Ci, 이하, 현재단 캐리 전압)을 상기 제 1 클록(CKV)만큼 풀-업시킨다. 또한, 상기 캐리 트랜지스터(NT15)는 한 프레임 중 상기 1H 시간 동안만 턴-온되고, 상기 1H 시간 동안 상기 현재단 캐리 전압(Ci)을 하이 상태로 유지한다. 결과적으로, 상기 풀업부(211)로부터 출력되는 현재단 게이트 전압(Gi)과 상기 캐리부(212)로부터 출력되는 현재단 캐리 전압(Ci)은 동일한 시간구간(상기 1H시간)에서 생성되는 동일한 신호로 볼 수 있다. 이와 같이, 별도의 캐리부(212)가 설계되면, 풀업부(211)의 부하감소로 인하여 쉐이딩 효과(Shading effect)가 감소된다. 한편, 상기 캐리 단자(CR)와 상기 캐리 트랜지스터(NT15)의 출력전극이 연결된 노드는 현재단의 캐리 노드(C(N))로 정의된다.
상기 풀업 구동부(213)는 상기 풀업부(211)와 상기 캐리부(212)의 제어단(이하, 현재단 Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 전압(Ci-1)을 입력받아 상기 풀업부(211)와 상기 캐리부(212)를 턴-온시킨다.
구체적으로, 상기 풀업 구동부(213)는 상기 Q-노드(Qi), 버퍼 트랜지스터(NT4) 및 제 1 캐패시터(C1)를 포함한다. 상기 버퍼 트랜지스터(NT4)는 제 1 입력 단자(IN1)에 공통으로 연결된 입력 전극과 제어 전극 및 상기 Q-노드(Qi)에 연결된 출력 전극을 포함한다. 상기 제 1 캐패시터(C1)는 상기 Q-노드(Qi)와 출력 단 자(OUT) 사이에 연결된다. 여기서, 상기 제 1 입력 단자(IN1)와 상기 버퍼 트랜지스터(NT4)의 입력 전극이 연결된 노드는 이전단 캐리 노드(C(N-1))로 정의된다.
상기 버퍼 트랜지스터(NT4)가 이전단 캐리 전압(Ci-1)에 응답하여 턴-온되면, 상기 Q-노드(Qi)의 전위가 상기 이전단 캐리 전압(Ci-1) 만큼 상승한다. 즉, 상기 Q-노드(Qi)의 전위가 상기 이전단 캐리전압(Ci-1)으로 프리차아징된다. 이후 상기 이전단 캐리전압(Ci-1)로 프리차아징된 상기 Q-노드(Qi)의 전위가 부스트 업(Boost up)된다. 상기 Q-노드(Qi)의 전위가 상기 풀업 트랜지스터(NT1)의 문턱 전압 이상으로 상승하면 상기 풀업 트랜지스터(NT1)는 턴온된다. 따라서, 상기 제 1 클록(CKV)이 출력 단자(OUT) 및 캐리 단자(CR)로 출력되어 상기 현재단 게이트 전압(Gi)과 상기 현재단 캐리 전압(Ci)은 하이 상태로 전환된다. 상기 현재단 게이트 전압(Gi)과 현재단 캐리전압(Ci)은 상기 제 1 클록(CKV)의 하이 구간(1H) 만큼 하이 상태를 유지한다.
상기 풀다운부(214)는 다음단 스테이지들 중 어느 하나로부터 다음단 게이트 전압(Gi+1)을 입력받아 상기 현재단 게이트 전압을 오프 전압으로 다운시킨다.
구체적으로 상기 풀다운부(214)는 제 1 풀다운 트랜지스터(NT2) 및 제 2 풀다운 트랜지스터(NT9)를 포함한다.
상기 제 1 풀다운 트랜지스터(NT2)는 제 2 입력 단자(IN2)에 연결된 제어 전극, 상기 전압입력단자(Vin)에 연결된 입력 전극 및 상기 출력단자(OUT)에 연결된 출력 전극을 포함한다. 상기 제 1 풀다운 트랜지스터(NT2)는 다음단의 게이트 전압(Gi+1)에 응답하여 상기 제 1 클록(CKV)만큼 풀업된 상기 현재단의 게이트 전 압(Gi)을 상기 전압입력단자(Vin)를 통해 공급된 오프 전압(VSS)으로 풀다운(또는 방전)시킨다. 즉, 상기 1H 시간 이후에 상기 현재단 게이트 전압(Gi)은 로우 상태로 다운된다.
상기 제 2 풀다운 트랜지스터(NT9)는 제 2 입력 단자(IN2)에 연결된 제어 전극, 상기 전압입력단자(Vin)에 연결된 입력 전극 및 상기 Q-노드(Qi)에 연결된 출력 전극을 포함한다. 상기 제 2 풀다운 트랜지스터(NT9)는 상기 다음단 게이트 전압(Gi+1)에 응답하여 상기 제 1 캐패시터(C1)에 충전된 전하를 상기 오프 전압(VSS)으로 방전한다. 결과적으로, 상기 Q-노드(Qi)의 전위는 상기 다음단 게이트 전압(Gi+1)에 의해서 상기 오프 전압(VSS)으로 다운된다. 그 결과 상기 풀업 트랜지스터(NT1) 및 캐리 트랜지스터(NT2)는 턴-오프된다. 즉, 상기 제 2 풀다운 트랜지스터(NT9)는 상기 1H 시간 이후에 턴온되고, 상기 풀업 트랜지스터(NT1) 및 상기 캐리 트랜지스터(NT2)를 턴-오프시키고, 상기 제 1 출력단자(OUT1) 및 캐리 단자(CR)로 하이 상태의 현재단 게이트 전압의 출력 및 하이 상태의 현재단 캐리 전압의 출력을 차단하는 역할을 한다.
상기 리플 제어부(215)는 제 1 리플 제어 트랜지스터(NT5), 제 2 리플 제어 트랜지스터(NT10) 및 제 3 리플 제어 트랜지스터(NT11)를 포함한다.
상기 제 1 리플 제어 트랜지스터(NT5)는 상기 출력단자(OUT)에 연결된 입력 전극, 상기 제 2 클록 단자(CK2)에 연결된 제어 전극 및 상기 전압입력단자(Vin)에 연결된 출력 전극으로 이루어진다. 상기 제 2 리플 제어 트랜지스터(NT10)는 상기 제 1 클록 단자(CK1)에 연결된 제어 전극, 상기 Q-노드(Qi)에 연결된 입력전극 및 상기 제 1 출력 단자(OUT1)에 연결된 출력 전극을 포함한다. 상기 제 3 리플 제어 트랜지스터(NT11)는 상기 제 2 클록 단자(CK2)에 연결된 제어 전극, 상기 제 1 입력단자(IN1)에 연결된 입력 전극 및 상기 Q-노드(Qi)에 연결된 출력 전극으로 이루어진다.
상기 제 1 리플 제어 트랜지스터(NT5)는 상기 제 2 클록 단자(CK2)로 인가되는 제 2 클록(CKVB)에 응답하여 상기 출력단자(OUT)와 상기 전압입력단자(Vin)를 전기적으로 연결한다. 따라서, 상기 출력단자(OUT)의 상기 현재의 게이트 전압(Gi)은 상기 제 1 리플 제어 트랜지스터(NT5)를 통해 상기 오프 전압(VSS)으로 방전된다.
상기 제 2 리플 제어 트랜지스터(NT10)는 상기 제 1 클록(CKV)에 응답하여 상기 출력단자(OUT)와 상기 Q-노드(Qi)를 전기적으로 연결한다. 즉, 상기 Q-노드(Qi)의 전위는 상기 현재단 게이트 전압(Gi)으로 유지된다. 따라서, 한 프레임 중 상기 1H시간을 제외한 나머지 시간(이하, '(n-1)H'라 한다) 동안 상기 제 1 클록(CKV)의 하이 구간에서 상기 Q-노드(QN)의 전위는 상기 오프 전압(VSS)으로 홀딩된다. 즉, 상기 제 2 리플 제어 트랜지스터(NT10)는 상기 시간 중 상기 제 1 클록(CKV)의 하이 구간 동안 상기 풀업 트랜지스터(NT1)및 캐리 트랜지스터(NT15)의 턴-온 동작을 억제한다.
상기 제 3 리플 제어 트랜지스터(NT11)는 제 2 클록 단자(CK2)를 통해 제공된 상기 제 2 클록(CKVB)에 응답하여 상기 이전단 캐리노드(C(N-1))와 상기 i번째 Q-노드(Qi)를 전기적으로 연결한다. 따라서, 상기 제 2 리플 제어 트랜지스 터(NT11)는 상기 오프 전압(VSS)으로 홀딩되는 Q-노드(Qi)의 전위에 의해서 상기 제 1 입력단자(IN1)의 전위는 상기 오프 전압(VSS)으로 방전된다.
상기 홀딩부(216)는 상기 현재단 게이트 전압(Gi)이 하이 상태에서 로우 상태로 천이되는 1H시점 이후의 구간에서, 상기 현재단 게이트 전압(Gi)을 상기 로우 상태인 오프 전압(VSS)의 레벨로 홀딩시킨다. 구체적으로 상기 홀딩부(216)는 상기 인버터부(217)의 출력단에 연결된 제어 전극, 상기 전압입력단자(Vin)에 연결된 입력 전극 및 상기 출력 단자(OUT)에 연결된 출력 전극으로 이루어진 홀딩 트랜지스터(NT3)를 포함한다. 상기 1H시점 이후, 상기 홀딩 트랜지스터(NT3)의 제어 전극으로 인버터부(217)로부터의 하이 레벨의 출력전압이 인가되면, 상기 홀딩 트랜지스터(NT3)는 턴-온되어 상기 출력단자(OUT)로 오프 전압(VSS)을 공급한다. 따라서, 상기 현재단 게이트 전압(Gi)은 상기 오프 전압(VSS)의 레벨로 홀딩된다.
상기 인버터부(217)는 상기 제 1 인버터 클록(ICKV)에 응답하여 상기 홀딩부(216)에 구비된 상기 홀딩 트랜지스터(NT3)를 턴-온 또는 턴-오프시킨다. 여기서, 상기 인버터부(217)는 상기 제 1 클록(CKV)보다 일정 시간만큼 앞서는 상기 제 1 인버터 클록(ICKV)을 입력받는다. 즉, 종래의 인버터는 상기 제 1 클록(CKV)에 응답하여 상기 홀딩 트랜지스터(NT3)의 턴-온 및 턴-오프동작을 제어하였다, 그러나 본 발명의 인버터는 상기 제 1 클록(CKV)보다 일정 시간만큼 앞서는 상기 제 1 인버터 클록(ICKV)에 응답하여 상기 홀딩 트랜지스터(NT3)의 턴-온 및 턴-오프동작을 제어한다.
구체적으로 상기 인버터부(217)는 제 1 내지 제 4 인버터 트랜지스터(NT12, NT7, NT13, NT8), 제 3 및 제 4 커패시터(C3, C4)를 포함한다.
상기 제 1 인버터 트랜지스터(NT12)는 상기 제 3 클록 단자(CK3)에 공통적으로 연결된 입력 전극과 제어 전극, 상기 제 4 커패시터(C4)를 통해 상기 제 2 인버터 트랜지스터(NT12)의 출력 전극에 연결된 출력 전극으로 이루어진다.
상기 제 2 인버터 트랜지스터(NT7)는 상기 제 3 클록 단자(CK3)에 연결된 입력 전극, 상기 제 3 커패시터(C3)를 통해 입력 전극과 연결된 제어 전극 및 상기 홀딩 트랜지스터(NT3)의 제어 전극에 연결된 출력 전극으로 이루어진다.
상기 제 3 인버터 트랜지스터(NT13)는 상기 제 1 인버터 트랜지스터(NT12)의 출력 전극에 연결된 입력 전극, 상기 출력단자(OUT)에 연결된 제어 전극 및 상기 전압입력단자(Vin)에 연결된 출력 전극으로 이루어진다.
상기 제 4 인버터 트랜지스터(NT8)는 상기 홀딩 트랜지스터(NT3)의 제어 전극에 연결된 입력 전극, 상기 출력 단자(OUT)에 연결된 제어 전극 및 상기 전압입력단자(Vin)에 연결된 출력 전극으로 이루어진다.
상기 제 3 및 제 4 인버터 트랜지스터(NT13, NT8)는 상기 출력 단자(OUT)로 출력되는 하이 상태의 현재단 게이트 전압(Gi)에 응답하여 턴-온되고, 상기 제 1 및 제 2 인버터 트랜지스터(NT11, NT7)로부터 출력된 상기 제 1 인버터 클록(ICKV)은 상기 오프 전압(VSS)으로 방전된다. 따라서, 상기 홀딩 트랜지스터(NT3)는 상기 현재단 게이트 전압(Gi)이 하이 상태로 유지되는 1H 시간 동안 턴-오프 상태로 유지된다. 이후, 상기 현재단 게이트 전압(Gi)이 로우 상태로 천이되면, 상기 제 3 및 제 4 인버터 트랜지스터(NT13, NT8)는 턴-오프된다. 따라서, 상기 제 1 및 제 2 인버터 트랜지스터(NT12, NT7)로부터 출력된 상기 제 1 인버터 클록(CKV)에 응답하여 상기 홀딩 트랜지스터(NT3)가 턴-온된다.
결과적으로, 상기 현재단 게이트 전압(Gi)은 상기 홀딩 트랜지스터(NT3)에 의해서 (n-1)H 시간 중 상기 제 1 인버터 클록(ICKV)의 하이 구간 동안 상기 오프 전압(VSS)으로 홀딩된다.
이와 같이, 상기 홀딩 트랜지스터(NT3)는 상기 제 1 클록(CKV)보다 일정시간만큼 앞서는 상기 제 1 및 제 2 인버터 트랜지스터(NT12, NT7)로부터 출력된 상기 제 1 인버터 클록(CKV)에 응답하여 턴-온된다. 따라서, 상기 홀딩 트랜지스터(NT3)가 제 1 클록(CKV)에 응답하여 턴-온되는 종래의 구조와는 달리 본 발명에서는 상기 제 1 클록(CKV)보다 일정시간만큼 앞서는 제 1 인버터 클록(ICKV)에 응답하여 상기 홀딩 트랜지스터(NT3)가 턴-온되므로, 본 발명의 홀딩 트랜지스터(NT3)에 의해 상기 풀업 트랜지스터(NT1)의 출력단으로 공급되는 오프 전압(VSS)의 공급시점이 종래의 홀딩 트랜지스터(NT3)에 의해 상기 풀업 트랜지스터(NT1)의 출력단으로 공급되는 오프 전압(VSS)의 공급시점보다 빨라진다.
따라서, 상기 풀업 트랜지스터(NT1)의 출력단으로 공급되는 오프 전압(VSS)의 공급시점보다 빨라지므로, 상기 제 1 클록(CKV)의 천이시점에서 노이즈 레벨까지 도달한 리플을 제거하지 못하는 종래의 문제점을 충분히 해결할 수 있다.
한편, 상기 리셋부(218)는 리셋단자(RE)에 연결된 제어전극, 상기 풀업 트랜지스터(NT1)의 제어전극에 연결된 입력전극 및 상기 전압입력단자(Vin)에 연결된 출력전극으로 이루어진 리셋 트랜지스터(NT6)를 포함한다. 상기 리셋 트랜지스 터(NT15)는 상기 리셋단자(RE)를 통해 입력된 마지막 스테이지(SRCn, 도 2에 도시됨)로부터 출력된 마지막단 캐리 전압(Cn)에 응답하여 상기 제 1 입력단자(IN1)를 통해 입력된 노이즈를 상기 접지 전압(VSS)으로 방전한다. 따라서, 상기 풀업 및 캐리 트랜지스터(NT1, NT15)는 상기 마지막 스테이지(SRCn)의 마지막단 캐리 전압(Cn)에 응답하여 턴-오프된다. 결과적으로, 마지막단 캐리 전압(Cn)은 이전 단에 존재하는 n개의 스테이지의 리셋단자(RE)로 제공되어 n개의 스테이지의 풀업 및 캐리 트랜지스터(NT1, NT15)를 턴-오프하고, n개의 스테이지(SRC1~SRCn)를 리셋한다.
도 4는 종래의 인버터부로부터 출력되는 출력파형과 Q-노드의 전위를 나타내는 도면이고, 도 5는 도 4에 도시된 A부분을 확대한 도면이다.
도 4를 참조하면, 제 1 그래프는 제 1 그래프(G1)은 Q-노드의 전위를 나타내고, 제 2 그래프(G2)는 종래의 인버터부로부터 출력되는 제 1 클록(CKV)의 출력파형을 나타낸 도면이다. 도 4에 도시된 바와 같이, 상기 Q-노드의 전위에서 발생하는 리플은 제 1 클록(CKV, 미도시)의 천이시점(예컨대, 로우에서 하이로의 천이)에서 발생한다. 또한, 종래의 인버터부는 상기 제 1 클록(CKV)을 입력받고, 상기 입력된 제 1 클록(CKV)을 상기 도 4에 도시된 바와 같은 출력 파형(G2)으로 출력한다. 이후, 종래의 홀딩 트랜지스터(NT3)는 도 4에 도시된 바와 같은 출력 파형에 응답하여 턴-온되고, 풀업 트랜지스터의 출력단으로의 오프 전압의 공급을 시작한다.
한편, 종래의 구조에서는, 상기 홀딩 트랜지스터가 리플의 피크치로부터 t시간만큼 지연되어 상기 오프 전압(VSS)의 공급을 시작한다. 이것은 인버터부로부터 의 출력 파형이 상기 홀딩 트랜지스터의 문턱 전압(Vt)레벨까지 도달하는데 상기 t시간만큼 소요되기 때문이다. 따라서, 종래의 구조에서는, 상기 홀딩 트랜지스터는 Ⅰ구간보다 짧은 Ⅱ 구간 동안 풀업 트랜지스터의 출력단에 공급한다.
결과적으로, 종래의 구조에서는 홀딩 트랜지스터가 상기 t시간 동안 상기 Q-노드에서 발생하는 리플에 응답하여 상기 풀업 트랜지스터로부터 출력되는 게이트 전압에서 발생하는 리플을 홀딩시키지 못한다.
이러한 문제를 해결하기 위해 본 발명에서는, 상기 홀딩 트랜지스터(NT3)의 턴-온시점을 앞당길 수 있는 방안을 제시한다. 이를 위하여 본 발명에서는 인버터부(217)가 상기 제 1 클록(CKV)과 보다 일정시간만큼 앞서는 별도의 제 1 인버터 클록(ICLK)에 응답하여 상기 홀딩 트랜지스터(NT3)의 턴-온동작을 제어한다.
도 6은 도 3에 도시된 인버터부로 입력되는 인버터 클록을 설명하기 위한 도면이다. 단, 도 6에서는 위에서부터 아래쪽으로 4개의 클록(CLKV1, ICLKV1, CLKV2, ICLKV2)이 나타나며, 제 1 인버터 클록(ICLKV1)과 제 2 인버터 클록(ICLKV2)은 서로 반대의 위상을 가지고 있으며, 입력되는 해당 스테이지가 다르다는 점에 그 차이가 있을 뿐이다. 따라서, 제 1 인버터 클록(ICLKV1)에 대한 설명으로 상기 제 2 인버터 클록에 대한 설명을 대신한다.
도 6을 참조하면, 상기 제 1 인버터 클록(ICLKV1)은 하이 레벨을 유지하는 제 1 구간(H2)과 상기 제 1 구간(H2)보다 짧은 로우 레벨을 유지하는 제 2 구간(L1)으로 이루어진다. 반면, 제 1 입력 클록(CLKV1)은 상기 하이 레벨을 유지하는 제 3 구간(H1)과 상기 제 3 구간(H1)의 유지시간과 동일한 유지 시간을 갖는 상 기 로우 레벨을 유지하는 제 4 구간(L1)으로 이루어진다. 이때, 상기 제 1 인버터 클록(ICLKV1)의 제 1 구간(H2)은 상기 제 1 클록(CLKV1)의 상기 제 3 구간(H1)보다 T시간만큼 더 길게 유지되고, 상기 제 1 인버터 클록(ICLKV1)의 제 2 구간(L1)의 유지시간은 상기 제 1 클록(CLKV1)의 제 4 구간(L2)의 유지 시간보다 짧게 유지된다. 따라서, 상기 제 1 인버터 클록은 상기 제 1 클록보다 상기 T시간만큼 앞서 해당 스테이지로 입력된다.
상기 제 1 및 제 2 클록(CLKV1, CLKV2)은 하나의 입력 클록으로 서로 연동하여 각 스테이지를 구동하므로, 상기 제 1 및 제 2 클록(CLKV1, CLKV2)은 서로 동일한 듀티비를 가져야 한다. 그러나, 상기 제 1 및 제 2 인버터 클록(ICLKV1, ICLKV2)은 각각 홀수 번째 스테이지와 짝수 번째 스테이지를 서로 개별적으로 구동하므로, 상기 제 1 및 제 2 인버터 클록(ICLKV1, ICLKV2)은 각각 서로 다른 듀티비를 가질 수 있다. 여기서, 상기 듀티비는 한 주기에서 하이 레벨이 차지하는 비율을 의미한다.
이와 같이, 상기 제 1 클록(CLKV1)보다 일정 시간(T)만큼 앞서는 제 1 인버터 클록(ICLKV1)에 의해 상기 홀딩 트랜지스터(NT3)가 턴-온되므로, 본 발명의 게이트 구동회로에 구비된 상기 홀딩 트랜지스터(NT3)는 상기 제 1 클록(CLK1)의 천이시점에서 발생하는 리플을 오프 전압(VSS) 레벨로 홀딩시킬 수 있다. 또한, 제 1 인버터 클록(ICLK1)의 하이 레벨을 유지하는 제 1 구간(H1)이 상기 제 1 클록(CLK1)의 하이 레벨을 유지하는 제 3 구간(H1)보다 길게 설정함으로써, 상기 인버터부의 출력특성을 향상시킬 수 있는 부수적 효과가 발생한다.
도 7은 종래의 구조에서 각 스테이지의 Q-노드의 전위와 상기 각 스테이지로부터 출력되는 게이트 전압의 출력 파형을 나타낸 도면이고, 도 8은 본 발명에 따른 각 스테이지의 Q-노드의 전위와 상기 각 스테이지로부터 출력되는 게이트 전압의 출력파형을 나타낸 도면이다. 단, 도 7 및 도 8은 고온(예컨대, 약 70℃)의 구동환경에서 정상 구동시 측정된 파형들이다. 또한, 도 7 및 도 8에 각각 도시된 제 3 및 제 5 그래프(G3, G5)는 상기 Q-노드의 전위를 나타낸 그래프이고, 상기 도 7 및 도 8에 각각 도시된 제 4 및 제 6 그래프(G4, G6)는 상기 게이트 전압의 출력 파형을 나타낸다.
도 7 및 도 8에 도시된 바와 같이, 본 발명의 게이트 구동회로에서 출력되는 출력파형들은 종래의 게이트 구동회로가 정상구동하는 경우 출력되는 출력 파형과 전혀 다른 차이점을 발견할 수 없다. 따라서, 본 발명의 게이트 구동회로에 구비된 인버터부가 별도의 제 1 인버터 클록(ICLK1)에 응답하여 동작할지라도 문제가 없음을 알 수 있다.
도 9는 종래의 구조에서 각 스테이지의 Q-노드에서 나타나는 리플의 전압레벨을 나타낸 도면이고, 10은 본 발명에 따른 각 스테이지의 Q-노드에서 나타나는 리플의 전압레벨을 나타낸 도면이다. 단, X축은 시간을 나타내고, Y축은 전압을 나타낸다.
도 9을 참조하면, 종래의 구조에서는 상기 Q-노드에서 나타나는 상기 리플의 전압레벨이 오프 전압 레벨(일례로, -6.7V)로부터 -2.71V 까지 상승한다. 그러나, 도 10에 도시된 바와 같이, 본 발명의 구조에서는 상기 Q-노드에서 나타나는 상기 리플의 전압레벨이 상기 오프 전압 레벨(-6.7V)로부터 -3.78V까지 상승한다. 따라서, 본 발명의 구조에서는 종래의 구조에 비하여 상기 리플의 전압레벨이 1.07V 감소되는 것을 알 수 있다.
결과적으로, 본 발명에 의하면, 풀업 트랜지스터(NT3)의 출력단에서 제 1 클록(CLKV1)의 천이시점에서 나타나는 리플 뿐만 아니라 상기 풀업 트랜지스터(NT3)의 제어단 즉, Q-노드에서 생성되는 리플도 저감시키는 추가 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3은 도 2에 도시된 스테이지의 내부 회로도이다.
도 4는 종래의 인버터부로부터 출력되는 출력파형과 Q-노드의 전위를 나타내는 도면이다.
도 5는 도 4에 도시된 A부분을 확대한 도면이다.
도 6은 도 3에 도시된 인버터부로 입력되는 인버터 클록을 설명하기 위한 도면이다.
도 7은 종래의 구조에서 각 스테이지의 Q-노드의 전위와 상기 각 스테이지로부터 출력되는 게이트 전압의 출력 파형을 나타낸 도면이다.
도 8은 본 발명에 따른 각 스테이지의 Q-노드의 전위와 상기 각 스테이지로부터 출력되는 게이트 전압의 출력 파형을 나타낸 도면이다.
도 9는 종래의 구조에서 각 스테이지의 Q-노드에서 나타나는 리플 전위를 도면이다.
10은 본 발명에 따른 각 스테이지의 Q-노드에서 나타나는 리플 전위를 나타낸 도면이다.

Claims (14)

  1. 종속적으로 연결된 다수의 스테이지로 이루어진 게이트 구동회로에서,
    각 스테이지는,
    현재단 게이트 전압을 입력 클록으로 풀업시키는 풀업부;
    현재단 캐리 전압을 상기 입력 클록으로 풀업시키는 캐리부;
    상기 풀업부와 상기 캐리부의 제어단(이하, 현재단 Q-노드)에 연결되고, 이전단 스테이지들 중 어느 하나로부터 이전단 캐리 전압을 입력받아 상기 풀업부와 상기 캐리부를 턴-온시키는 풀업 구동부;
    다음단 스테이지들 중 어느 하나로부터 다음단 게이트 전압을 입력받아 상기 현재단 게이트 전압을 오프 전압으로 다운시키는 풀다운부;
    상기 현재단 게이트 전압을 상기 오프 전압의 레벨로 홀딩시키는 홀딩부;
    상기 입력 클록보다 일정 시간만큼 앞서는 인버터 클록에 응답하여 상기 홀딩부를 턴-온 또는 턴-오프시키는 인버터부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 인버터부는,
    상기 인버터 클록을 공통으로 입력받는 입력 전극과 제어 전극을 포함하는 제 1 인버터 트랜지스터;
    상기 인버터 클록을 입력받는 입력 전극, 제 3 캐패시터를 통해 입력 전극과 연결된 제어 전극 및 제 4 캐패시터를 통해 상기 제 1 인버터 트랜지스터의 출력전극과 상기 홀딩부의 제어단에 공통으로 연결되는 출력 전극을 포함하는 제 2 인버터 트랜지스터;
    상기 제 1 인버터 트랜지스터의 출력 전극에 연결된 입력 전극, 상기 풀업부의 출력단에 연결된 제어 전극 및 상기 오프 전압을 입력받는 출력 전극을 포함하는 제 3 인버터 트랜지스터; 및
    상기 홀딩부의 제어단에 연결된 입력 전극, 상기 풀업부의 출력단에 연결된 제어 전극 및 상기 오프 전압을 입력받는 출력 전극을 포함하는 제 4 인버터 트랜지스터를 포함하는 게이트 구동회로.
  3. 제 2 항에 있어서,
    상기 인버터 클록은 하이 레벨을 유지하는 제 1 구간과 상기 제 1 구간보다 짧은 로우 레벨을 유지하는 제 2 구간으로 이루어진 것을 특징으로 하는 게이트 구동회로.
  4. 제 3 항에 있어서,
    상기 입력 클록은 상기 하이 레벨을 유지하는 제 3 구간과 상기 제 3 구간의 유지시간과 동일한 유지 시간을 갖는 상기 로우 레벨을 유지하는 제 4 구간으로 이루어지고,
    상기 인버터 클록의 상기 제 1 구간은 상기 입력 클록의 제 3 구간보다 긴것을 특징으로 하는 게이트 구동회로.
  5. 제 4 항에 있어서,
    상기 인버터 클록의 제 2 구간의 유지시간은 상기 입력 클록의 제 4 구간의 유지 시간보다 짧은 것을 특징으로 하는 게이트 구동회로.
  6. 제 3 항에 있어서,
    상기 인버터 클록은 제 1 인버터 클록과 상기 제 1 인버터 클록과 반전된 위상을 갖는 제 2 인버터 클록을 포함하고,
    상기 제 1 인버터 클록은 상기 다수의 스테이지 중 홀수 번째 스테이지에 구비된 인버터부로 입력되고, 상기 제 2 인버터 클록은 상기 다수의 스테이지 중 짝수번째 스테이지에 구비된 인버터부로 입력되는 것을 특징으로 하는 게이트 구동회로.
  7. 제 2 항에 있어서,
    상기 홀딩부는 상기 제 4 인버터 트랜지스터의 입력 전극에 연결된 제어 전극, 상기 오프전압을 입력받는 입력 전극 및 상기 풀업부의 출력단에 연결된 출력전극으로 이루어진 홀딩 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  8. 제 7 항에 있어서,
    상기 풀업부는 상기 현재단 Q-노드에 연결된 제어전극, 상기 입력 클록을 입력받는 입력 전극 및 상기 현재단 게이트 전압을 출력하는 출력전극으로 이루어진 풀업 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제 8 항에 있어서,
    상기 캐리부는 상기 현재단 Q-노드에 연결된 제어 전극, 상기 입력 클록을 입력받는 입력 전극 및 상기 현재단 캐리 전압을 출력하는 출력 전극으로 이루어진 캐리 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제 9 항에 있어서,
    상기 풀업 구동부는,
    상기 이전단 캐리 전압이 공통으로 제공되는 제어전극과 입력전극 및 상기 현재단 Q-노드에 연결된 출력전극으로 이루어진 버퍼 트랜지스터; 및
    상기 풀업 트랜지스터의 제어전극과 출력전극과의 사이에 연결된 제 1 캐패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  11. 게이트 전압와 데이터 전압에 응답하여 영상을 표시하는 표시부;
    상기 표시부에 상기 데이터 전압를 제공하는 데이터 구동회로; 및
    종속적으로 연결된 다수의 스테이지로 이루어져 상기 표시부에 상기 게이트신호를 순차적으로 출력하는 게이트 구동회로를 포함하고,
    상기 게이트 구동회로의 각 스테이지는,
    1H 시간 동안 상기 게이트 전압을 입력 클록으로 풀업시키는 풀업부;
    상기 1H 시간 동안 캐리 전압을 상기 입력 클록으로 풀업시키는 캐리부;
    다음단 스테이지들 중 어느 하나로부터 다음단 게이트 전압을 입력받아 상기 현재단 게이트 전압을 오프 전압으로 방전시키는 풀다운부;
    상기 풀업부와 상기 캐리부의 제어단(이하, 현재단 Q-노드)에 연결되고, 이전단 스테이지로부터 이전단 캐리 전압을 입력받아 상기 풀업부와 상기 캐리부를 턴-온시키고, 상기 다음단 게이트 전압에 응답하여 상기 풀업부와 상기 캐리부를 턴-오프시키는 풀업 구동부;
    상기 현재단 게이트 전압을 상기 오프 전압의 레벨로 홀딩시키는 홀딩부; 및
    상기 입력 클록보다 일정 시간 앞서는 인버터 클록에 응답하여 상기 홀딩부를 턴-온 또는 턴-오프시키는 인버터부를 포함하는 것을 특징으로 하는 표시장치.
  12. 상기 인버터부는,
    상기 인버터 클록을 공통으로 입력받는 입력 전극과 제어 전극을 포함하는 제 1 인버터 트랜지스터;
    상기 인버터 클록을 입력받는 입력 전극, 제 3 캐패시터를 통해 입력 전극과 연결된 제어 전극 및 제 4 캐패시터를 통해 상기 제 1 인버터 트랜지스터의 출력전 극과 상기 홀딩부의 제어단에 공통으로 연결되는 출력 전극을 포함하는 제 2 인버터 트랜지스터;
    상기 제 1 인버터 트랜지스터의 출력 전극에 연결된 입력 전극, 상기 풀업부의 출력단에 연결된 제어 전극 및 상기 오프 전압을 입력받는 출력 전극을 포함하는 제 3 인버터 트랜지스터; 및
    상기 홀딩부의 제어단에 연결된 입력 전극, 상기 풀업부의 출력단에 연결된 제어 전극 및 상기 오프 전압을 입력받는 출력 전극을 포함하는 제 4 인버터 트랜지스터를 포함하는 표시장치.
  13. 제 12 항에 있어서,
    상기 인버터 클록은 하이 레벨을 유지하는 제 1 구간과 상기 제 1 구간보다 짧은 로우 레벨을 유지하는 제 2 구간으로 이루어진 것을 특징으로 하는 표시장치.
  14. 제 13 항에 있어서,
    상기 인버터 클록은 제 1 인버터 클록과 상기 제 1 인버터 클록과 반전된 위상을 갖는 제 2 인버터 클록을 포함하고,
    상기 제 1 인버터 클록은 상기 다수의 스테이지 중 홀수 번째 스테이지에 구비된 인버터부로 입력되고, 상기 제 2 인버터 클록은 상기 다수의 스테이지 중 짝수번째 스테이지에 구비된 인버터부로 입력되는 것을 특징으로 하는 표시장치.
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