CN101499252B - 栅极驱动电路 - Google Patents

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Abstract

栅极驱动电路包括级联的多个级，每一级都包括上拉部、进位部、上拉驱动部、保持部和反相器。上拉部将栅极电压上拉至输入时钟。进位部将进位电压上拉至输入时钟。上拉驱动部连接至进位部和上拉部所共用的控制端子(“Q节点”)，并接收来自前一级的前一进位电压以使上拉部和进位部导通。保持部将栅极电压保持在截止电压，以及反相器基于反相器时钟来控制使保持部导通或截止。反相器时钟在给定的水平扫描周期(“IH”)内的高电平在时间上领先于输入时钟的高电平预定时间间隔。

Description

栅极驱动电路
本申请要求于2008年1月29日提交的第2008-09212号韩国专利申请的优先权，以及基于35U.S.C.§119由其产生的权益，其全部内容通过引证结合于此。 
技术领域
本发明涉及栅极驱动电路以及包括栅极驱动电路的显示设备。更具体地，本发明涉及充分改善了其输出特性的栅极驱动电路、以及包括该栅极驱动电路的显示设备。 
背景技术
通常，液晶显示器包括用于在其上显示想要的图像的液晶显示面板。液晶显示面板包括下部衬底、面向下部衬底的上部衬底、以及介于下部衬底和上部衬底之间的液晶层。液晶显示面板还包括多条栅极线、多条数据线、和多个像素。多个像素中的每一个都连接至多条栅极线中相应的栅极线以及多条数据线中相应的数据线。栅极驱动电路将选通信号输出至各条栅极线，并且其通过例如薄膜工艺直接形成在液晶显示面板上。 
栅极驱动电路通常包括移位寄存器，该移位寄存器包括多个级，多个级中的每个级都一个接一个地进行连接，即，级联。每一级都包括多个晶体管，这些晶体管将栅极电压输出至相应的栅极线。更具体地，每一级都包括上拉晶体管，该上拉晶体管连接至栅极线以将栅极电压输出至相应的栅极线。 
在现有技术中的栅极驱动电路中，上拉晶体管的控制端子连接至每一级中的Q节点。具体地，在栅极电压保持在高态(high state，例如，高电平)的水平扫描周期(“1H”)期间，Q节点保持在比上拉晶体管的阈值电压大的导通电压的电位。因而，在1H周期期间，从上拉晶体管输出的栅极电压保持在导通电压电平。相反，在栅极电压保持在低态(low state，例如，低电平)的前一周期(例如，(n-1)H周期)内，Q节点保持在小于上拉晶体管的阈值电压的截止电压电平。因此，在(n-1)H周期期间，从上拉晶体管输出的栅极电压保持在截止电压电平。 
同时，在现有技术中的栅极驱动电路中，当在(n-1)H周期期间将输入时钟输入至栅极驱动电路的瞬变时刻，Q节点处的电位产生纹波。当Q节电的电位产生纹波时，从上拉晶体管输出的栅极电压也在(n-1)H周期期间产生纹波。 
为了防止从上拉晶体管输出的栅极电压产生纹波，现有技术中的栅极驱动电路需要保持晶体管和反相器，该保持晶体管在(n-1)H周期期间将栅极电压保持在截止电压电平，而该反相器基于输入时钟来控制保持晶体管的导通和截止操作。反相器基于输入时钟输出输入时钟的高电平和低电平中的一个作为其输出信号。保持晶体管响应于处于高电平的该输出信号而向上拉晶体管的输出端子施加截止电压。因此，栅极电压被保持在截止电压电平。 
然而，由于信号延迟，直到在输入时钟被输入至反相器的时刻之后经过信号延迟时间之前，保持晶体管不能将栅极电压保持在截止电压电平。因此，现有技术中的栅极驱动电路不能将在输入时钟的瞬变时刻产生的栅极电压的纹波分量保持在截止电压电平。 
因而，期望开发一种能够防止栅极电压纹波的栅极驱动电路。 
发明内容
本发明提供了一种有效防止栅极电压纹波的栅极驱动电路。 
本发明还提供了一种包括有效防止其中的栅极电压纹波的栅极驱动电路的显示设备。 
根据本发明的示例性实施例，栅极驱动电路包括级联的多个级。多个级中的每一个级都包括上拉部、进位部(carry part)、上拉驱动部、保持部和反相器。 
上拉部将栅极电压上拉至输入时钟。进位部将进位电压上拉至输入时钟。上拉驱动部连接至进位部和上拉部的控制端子(“Q节点”)，并接收来自前一级的前一进位电压以使上拉部和进位部导通。保持部将栅极电压保持在截止电压。反相器基于反相器时钟而使保持部导通或截止。反相器时钟在给定的水平扫描周期(“IH”)内的高电平在时间上领先于输入时钟在所述给定的水平扫描周期(1H)内的高电平预定时间间隔。 
在本发明的可替换示例性实施例中，一种显示设备包括显示部、数据驱动电路和栅极驱动电路。显示部基于栅极电压和数据电压显示图像。数据驱动电路向显示部施加数据电压。栅极驱动电路包括级联的多个级，这些级向显示部顺序地施加栅极电压。这些级中的每一级都包括上拉部、进位部、下拉部、上拉驱动部、保持部和反相器。 
在水平扫描周期(1H)期间，上拉部将栅极电压上拉至输入时钟。在水平扫描周期(1H)期间，进位部将进位电压上拉至输入时钟。下拉部接收来自后一级的后一栅极电压，以使栅极电压降低至截止电压。上拉驱动部连接至上拉部和进位部的控制端子(“Q节 点”)，并接收来自前一级的前一进位电压以使上拉部和进位部导通，并且基于后一栅极电压使上拉部和进位部截止。保持部将栅极电压保持在截止电压。反相器基于反相器时钟使保持部导通或截止。给定的水平扫描周期(IH)内的反相器时钟的高电平在时间上领先于输入时钟在给定的水平扫描周期(1H)内的高电平预定时间间隔。 
在本发明的另一个示例性实施例中，一种驱动包括级联的多个级的栅极驱动电路的方法包括：利用上拉部将栅极电压上拉至输入时钟；利用进位部将进位电压上拉至输入时钟；将进位部和上拉部所共用的控制端子(Q节点)连接至上拉驱动部；利用上拉驱动部接收来自前一级的前一进位电压，以使上拉部和进位部导通；利用保持部将栅极电压保持在截止电压；以及基于反相器时钟通过反相器使保持部导通或截止。 
反相器时钟在给定的水平扫描周期(IH)内的高电平在时间上领先于输入时钟在给定的水平扫描周期1H内的高电平预定时间间隔。 
因此，根据本发明的示例性实施例，栅极驱动电路包括反相器，其基于反相器时钟控制保持晶体管，其中，该反相器时钟在时间上领先于输入时钟预定时间间隔。因此，有效防止了在输入时钟的瞬变时刻之后出现来自保持晶体管的截止电压的输出时刻。从而，根据示例性实施例的栅极驱动电路将在输入时钟的瞬变时刻产生的纹波电压保持在截止电压，例如，充分减小和/或有效防止纹波电压。 
附图说明
通过参照附图描述本发明的其他详细的示例性实施例，本发明的上述和其他方面、特征和优点将变得更加显而易见，附图中： 
图1是根据本发明的示例性实施例的显示装置的平面图； 
图2是图1所示的根据本发明的示例性实施例的显示装置的栅极驱动电路的框图； 
图3是图2所示的根据本发明的示例性实施例的显示装置的栅极驱动电路的一个级的示意电路图； 
图4是电压与时间的关系曲线图，其示出现有技术中的栅极驱动电路中的Q节点处的电位以及反相器的输出波形； 
图5是示出图4的部分“A”的放大示图； 
图6是示出图3所示的根据本发明示例性实施例的显示装置的栅极驱动电路的输入至反相器的输入的信号时序图； 
图7是电压与时间的关系曲线图，其示出了在现有技术中的栅极驱动电路中每一级的Q节点处的电位以及从每一级输出的栅极电压的输出波形； 
图8是电压与时间的关系曲线图，其示出在根据本发明示例性实施例的栅极驱动电路中每一级的Q节点处的电位以及从每一级输出的栅极电压的输出波形； 
图9是电压与时间的关系曲线图，其示出现有技术中的栅极驱动电路中每一级的Q节点处的纹波电压；以及 
图10是电压与时间的关系曲线图，其示出根据本发明示例性实施例的栅极驱动电路中每一级的Q节点处的纹波电压。 
具体实施方式
下面将参照附图详细地描述本发明，其中，示出了本发明的示例性实施例。然而，本发明可以以多种不同的形式来实现，并且不应该被解释为限于本文中阐述的各实施例。相反，提供这些实施例是为了使本公开更详尽且完全，并向本领域技术人员充分传达本发明的范围。在全文中，相同的参考标号表示相同的元件。 
应该理解，当元件被认为是“位于”另一个元件上时，该元件可直接位于另一个元件上，或者在其间可以存在插入元件。相反地，当元件被认为是“直接位于”另一个元件上时，在元件之间不存在插入元件。如本文中所使用的，术语“和/或”包括相关联的所列术语中的一个或多个的任意和全部组合。 
应该理解，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分并不被这些术语所局限。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分相区分。因此，在不背离本公开的宗旨的情况下，以下讨论的第一元件、部件、区域、层或部分也可称为第二元件、部件、区域、层或部分。 
本文中使用的术语仅用于描述特定实施例的目的，而并不旨在限制本发明。除非上下文中有其他明确指示，否则如本文中所使用的，单数形式的“一个”、“这个”也包括复数形式。应该进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”是指存在所陈述的特征、区域、整数、步骤、操作、元件和/或部件，但是并不排除还存在或附加一个或多个其他特征、区域、整数、步骤、操作、元件、部件和/或其组合。 
此外，在本文中可以使用诸如“下”或“底部”以及“上”或“顶部”的相对术语来描述如图所示的一个元件与其他元件的关系。应该理解，这些相对术语用于包括装置的除了附图中描述的方位以外的不同方位。例如，如果将一幅附图中的装置翻转，则被描述为位于其他元件“下”侧的元件将被定向在其他元件的“上”侧。因此，根据附图的具体定向，示例性术语“下”可以包括“下”和“上”两个方位。类似地，如果将一幅附图中的装置翻转，则被描述为位于其他元件“之下”或“下方”的元件将被定位在其他元件的“上方”。因此，示例性术语“之下”或“下方”可以包括上和下两个方位。 
除非另外限定，本文中所使用的所有术语(包括技术术语和科技术语)均具有与本发明所属的领域的普通技术人员通常所理解的意思相同的意思。此外，应该理解，除非在本文中明确限定，术语(诸如通用字典中所限定的术语)应被解释为具有与其在相关技术和本公开的上下文中的含义一致的含义，以及不应该以理想的或者过于正式的意义来解释。 
本文中，参照截面示图描述了本发明的示例性实施例，这些截面示图是本发明的理想化实施例的示意性示图。如此，可以预见由于例如制造技术和/或公差而造成的示图形状的变化。因而，本发明的各实施例不应被理解为限于本文中所示的区域的特定形状，而是包括由于例如制造而造成的形状上的偏差。例如，被示为或被描述为平坦的区域通常可以具有粗糙和/或非线性特征。此外，所示出的锐角可能变圆。因此，附图中示出的区域本质上是示意性的，并且其形状并不用于示出区域的精确形状，而且也不用于限制本发明的范围。 
下文中，将参照附图更加详细地描述本发明的示例性实施例。 
图1是根据本发明的示例性实施例的显示装置的平面图。 
参照图1，显示装置400(例如，液晶显示器(“LCD”)400)包括：液晶显示面板100，用于显示图像；多个数据驱动芯片320，用于将数据电压输出至液晶显示面板100；以及栅极驱动电路210，用于将栅极电压输出至液晶显示面板100。 
液晶显示面板100包括下部衬底110、面向下部衬底110的上部衬底120、以及介于下部衬底110和上部衬底120之间的液晶层(未示出)。如图1所示，液晶显示面板100包括显示图像的显示区DA、和基本邻近于显示区DA外围区的外围区PA。 
在本发明的示例性实施例中，多个像素区中的各像素区由多条栅极线GL1-GLn中的各栅极线GL和多条数据线DL1-DLm中的各数据线DL来限定。在显示区DA中的基本上为矩阵的构造中，各数据线DL与各栅极线GL隔离并跨过各栅极线。每个像素区都包括像素P1，该像素包括薄膜晶体管Tr和液晶电容器C1c。薄膜晶体管Tr包括电连接至第一栅极线GL1的栅电极、电连接至第一数据线DL1的源电极、以及电连接至用作液晶电容器C1c的第一电极的像素电极(未示出)的漏电极。 
栅极驱动电路210设置在邻近于多条栅极线GL1-GLn中的各栅极线GL的第一端的外围区PA中。栅极驱动电路210电连接至多条栅极线GL1-GLn中的各栅极线GL的第一端，从而顺序地向各栅极线GL施加栅极电压。 
多个带载封装(“TCP”)310连接至邻近于多条数据线DL1-DLm中的各数据线DL的第一端的外围区PA。多个数据驱动芯片320被安装在各TCP 310上。各数据驱动芯片320电连接至各数据线DL 的第一端，以将数据电压输出至多条数据线DL1-DLm中的各数据线DL。 
LCD 400进一步包括印刷电路板(“PCB”)330，以控制栅极驱动电路210和各数据驱动芯片320中的每一个的操作。具体地，印刷电路板330输出数据控制信号和图像数据以控制各数据驱动芯片320的驱动操作，以及输出栅极控制信号以控制栅极驱动电路210的驱动操作。数据控制信号和图像数据被通过各TCP 310施加至各数据驱动芯片320。栅极控制信号被通过各TCP 310中的相关TCP310(例如，邻近于相应栅极驱动电路210的TCP 310)施加至栅极驱动电路210。 
图2是图1所示的根据本发明示例性实施例的显示装置的栅极驱动电路的框图。 
参照图2，栅极驱动电路210包括移位寄存器210a，其中，多个级SRC1-SRCn+1一个接一个连接并且彼此相连，例如，多个级SRC1-SRCn+1中的各个级级联。每个级均包括第一输入端子IN1、第一时钟端子CK1、第二时钟端子CK2、第三时钟端子CK3、第二输入端子IN2、电压输入端子Vin、复位端子RE、输出端子OUT和进位端子CR。 
多个级SRC1-SRCn+1中的每一级的第一输入端子IN1均电连接至前一级的进位端子CR，并通过前一级的进位端子CR接收前一进位电压。然而，启动栅极驱动电路210的驱动操作的启动信号STV被施加至多个级SRC1-SRCn+1中的第一级SRC1的第一输入端子IN1。 
多个级SRC1-SRCn+1中的每一级的第二输入端子IN2均电连接至下一级的输出端子OUT，以接收下一栅极电压。然而，启动信 号STV被施加至多个级SRC1-SRCn+1中的最后一级SRCn+1的第二输入端子IN2。 
输入时钟(例如，包括第一时钟CKV和第二时钟CKVB的输入时钟信号)被施加至每一级的第一时钟端子CK或第二时钟端子CK2，更具体地，根据单个级是奇数级还是偶数级，将第一时钟CKV或第二时钟CKVB施加至多个级SRC1-SRCn+1中的每一单个级的第一时钟端子CK1或第二时钟端子CK2，如以下所详细描述的。 
根据单个级是偶数级还是奇数级，将分别在时间上领先于第一时钟CKV和第二时钟CKVB预定时间(如下面参照图6所更详细地描述的)的第一反相器时钟ICKV和第二反相器时钟ICKVB施加至多个级SRC1-SRCn+1中的每一单个级的第三时钟端子CK3，如以下所详细描述的。 
第一时钟CKV的相位不同于第二时钟CKVB的相位。在本发明的一个示例性实施例中，第二时钟CKVB的相位与第一时钟CKV的相位相反。在本发明的一个示例性实施例中，第一反相器时钟ICKV的相位与第一时钟CKV的相位具有相同的极性，而第二反相器时钟相位ICKVB的相位与第二时钟CKVB的相位具有相同的极性。此外，第二反相器时钟ICKVB的相位与第一反相器时钟ICKV的相位相反，如图6所示(下面将更详细地描述)。 
由于第一反相器时钟ICKV和第二反相器时钟ICKVB分别在时间上领先于第一输入时钟CKV和第二输入时钟CKVB预定时间，因此，第一反相器时钟ICKV领先于第一时钟CKV预定时间，以及第二反相器时钟ICKVB领先于第二时钟CKVB预定时间。具体地，第一反相器时钟ICKV和第二反相器时钟ICKVB中的每一个都分别早于第一时钟CKV和第二时钟CKVB预定时间而被施加至相应的各个级。 
仍然参照图2，第一时钟CKV被施加至多个级SRC1-SRCn+1中的各奇数级SRC1、SRC3、...、SRCn+1的第一时钟端子CK1，以及第二时钟CKVB被施加至多个级SRC1-SRCn+1中的各奇数级SRC1、SRC3、...、SRCn+1的第二时钟端子CK2。相反，第二时钟CKVB被施加至多个级SRC1-SRCn+1中的各偶数级SRC2、...、SRCn的第一时钟端子CK1，而第一时钟CKV被施加至多个级SRC1-SRCn+1中的各偶数级SRC2、...、SRCn的第二时钟端子CK2。 
此外，第一反相器时钟ICKV被施加至各奇数级SRC1、SRC3、...、SRCn+1的第三时钟端子CK3，以及第二反相器时钟ICKVB被施加至多个级SRC1-SRCn+1中的各偶数级SRC2、...、SRCn的第三时钟端子CK3，如图2所示。 
截止电压VSS被施加至多个级SRC1-SRCn+1中的每一级的电压输入端子Vin。在本发明的一个示例性实施例中，截止电压VSS是接地电压VSS。 
多个级SRC1-SRCn+1中的最后一级SRCn+1的进位端子CR电连接至多个级SRC1-SRCn+1中的每一级的复位端子RE。 
除了最后一级SRCn+1以外的多个级SRC1-SRCn中的每一级的输出端子OUT都电连接至多条栅极线GL1-GLn中相应的栅极线GL。因而，各个级SRC1-SRCn通过其每一级相应的输出端子OUT顺序地输出栅极电压，从而将栅极电压施加至多条栅极线GL1-GLn。 
如图2所示，移位寄存器210a被设置为充分邻近于多条栅极线GL1-GLn的各栅极线GL的第一端。在本发明的一个示例性实施例中，栅极驱动电路210可以进一步包括放电电路210b，该放电电路被设置为充分邻近于多条栅极线GL1-GLn的各栅极线GL的相反 的第二端，并且该放电电路基于从多个级SRC1-STCn+1中相邻随后的下一级的下一条栅极线GLi+1输出的电压将相应的栅极线GLi放电至截止电压VSS。因而，放电电路210b包括与栅极线GL的数量相同数量的放电晶体管NT16，以及每个放电晶体管NT16均包括连接至下一条栅极线的控制电极(例如，栅极线GL2的放电晶体管NT16的控制电极连接至栅极线GL3，如图2所示)、接收截止电压VSS的输入电极、和连接至当前栅极线(例如，栅极线GLi)的输出电极。 
图3是图2所示的根据本发明的示例性实施例的显示装置的栅极驱动电路中的一个级的示意电路图。根据本发明示例性实施例的栅极驱动电路210的每一级均具有基本相同的电路构造和功能，因而，一个级的内部电路构造的描述(如图3所示)就代表了多个级SRC1-SRCn+1中的每个级。 
现在参照图3，每个级均包括上拉部211、进位部212、上拉驱动部213、下拉部214、纹波防止(ripple preventing，波动防止)部215、保持部216、反相器217、和复位部218。 
上拉部211将栅极电压G上拉至第一输入时钟CKV或第二输入时钟CKVB。出于说明目的，在图3所示的本发明的示例性实施例中，将假设输入了第一时钟CKV(例如，图3所示的这一级为奇数级)来描述上拉部211。上拉部211包括上拉晶体管NT1，该上拉晶体管包括连接至上拉驱动部213的输出端子(下文中称为Q节点(“Qi”))的控制电极、连接至第一时钟端子CK1的输入电极、以及连接至输出端子OUT的输出电极。在操作中，上拉晶体管NT1基于经由Q节点Qi(下文中称为当前Q节点Qi)从上拉驱动部213输出的控制电压将输入至输出端子OUT的栅极电压G(下文中称为当前栅极电压Gi)上拉至通过第一时钟端子CK1施加的第一时钟CKV。上拉晶体管NT1在对应于一帧内的第一时钟CKV的高周 期的一个水平扫描周期(“1H”)期间导通，并且在1H周期期间将当前栅极电压Gi维持在高态(high state)，例如，高周期。 
进位部212包括进位晶体管NT15和第二电容器C2。进位晶体管NT15包括连接至当前Q节点Qi的控制电极、连接至第一时钟端子CK1的输入电极、和连接至进位端子CR的输出电极。第二电容器C2连接在进位晶体管NT15的控制电极和进位端子CR之间。从而，进位晶体管NT15基于经由当前Q节点Qi从上拉驱动部213输出的控制电压将输入至进位端子CR的进位电压C(下文中称为当前进位电压Ci)上拉至第一时钟CKV。此外，进位晶体管NT15在一帧内的IH周期期间导通，并在这个周期的1H周期期间将当前进位电压Ci维持在高态。因此，从上拉部211输出的当前栅极电压Gi、以及从进位部212输出的当前进位电压Ci是在同一周期(例如，一帧的IH周期)期间产生的基本相同(例如，等同)的信号。从而，根据本发明示例性实施例的栅极驱动电路210的进位部212充分减少和/或有效防止了阴影效应，这是因为减少了上拉部211的负荷。在本发明的一个示例性实施例中，连接有进位端子CR和进位晶体管NT15的输出电极的节点是当前进位节点CN，如图3所示。 
上拉驱动部213连接至上拉部211和进位部212的控制端子，例如，连接至当前Q节点Qi，并接收来自多个级SRC1-SRCn+1中的前一级的前一进位电压Ci-1，以使上拉部211和进位部212导通。更具体地，上拉驱动部213包括当前Q节点Qi、缓冲晶体管NT4和第一电容器C1。缓冲晶体管NT4包括共同连接至第一输入端子IN1的输入电极和控制电极、和连接至当前Q节点Qi的输出电极。第一电容器C1连接在当前Q节点Qi和输出端子OUT之间。在本发明的一个示例性实施例中，连接有第一输入端子IN1和缓冲晶体管NT4的输入电极的节点是前一进位节点CN-1，如图3所示。 
当缓冲晶体管NT4基于前一进位电压Ci-1而导通时，当前Q节点Qi处的电位升高至前一进位电压Ci-1。具体地，当前Q节点Qi处的电位被预充电至前一进位电压Ci-1。于是，被预充电至前一进位电压Ci-1的当前Q节点Qi处的电位被进一步提升(boost)。因此，当前Q节点Qi处的电位升高为大于上拉晶体管NT1的阈值电压，从而使上拉晶体管NT1导通。因此，第一时钟CKV被输入至输出端子OUT和进位端子CR，以及当前栅极电压Gi以及当前进位电压Ci瞬变至高态。此外，在一帧的第一时钟CKV的高周期1H期间，当前栅极电压Gi和当前进位电压Ci维持在高态。 
下拉部214基于来自多个级SRC1-SRCn+1中的下一级的下一栅极电压Gi+1将当前栅极电压Gi下拉至截止电压VSS。 
更具体地，下拉部214包括第一下拉晶体管NT2和第二下拉晶体管NT9。 
第一下拉晶体管NT2包括连接至第二输入端子IN2的控制电极、连接至电压输入端子Vin的输入电极和连接至输出端子OUT的输出电极。第一下拉晶体管NT2基于下一栅极电压Gi+1将当前栅极电压Gi(之前被上拉至第一时钟CKV)下拉(例如，放电)至通过电压输入端子Vin施加的截止电压VSS。从而，当前栅极电压Gi在一帧的1H周期之后瞬变至低态。 
第二下拉晶体管NT9包括连接至第二输入端子IN2的控制电极、连接至电压输入端子Vin的输入电极、和连接至当前Q节点Qi的输出电极。第二下拉晶体管NT9基于下一栅极电压Gi+1使第一电容器C1放电至截止电压VSS。从而，通过下一栅极电压Gi+1将当前Q节点Qi处的电位下拉至截止电压VSS。因此，上拉晶体管NT1和进位晶体管NT2截止。换言之，在一帧的1H周期之后，第二下拉晶体管NT9导通以使上拉晶体管NT1和进位晶体管NT2 截止，从而防止处于高态的当前栅极电压Gi和处于高态的当前进位电压Ci在一帧的1H周期之后(例如，在一帧的其他水平周期(下文中称作一帧的(n-1)个水平周期)分别输出至输出端子OUT和进位端子CR。 
仍然参照图3，纹波控制器215包括第一纹波控制晶体管NT5、第二纹波控制晶体管NT10和第三纹波控制晶体管NT11。 
第一纹波控制晶体管NT5包括连接至输出端子OUT的输入电极、连接至第二时钟端子CK2的控制电极和连接至电压输入端子Vin的输出电极。第二纹波控制晶体管NT10包括连接至第一时钟端子CK1的控制电极、连接至当前Q节点Qi的输入电极、和连接至输出端子OUT的输出电极。第三纹波控制晶体管NT11包括连接至第二时钟端子CK2的控制电极、连接至第一输入端子IN1的输入电极、和连接至当前Q节点Qi的输出电极。 
第一纹波控制晶体管NT5基于施加至第二时钟端子CK2的第二时钟CKVB将输出端子OUT电连接至电压输入端子Vin。从而，通过第一纹波控制晶体管NT5使输出端子OUT的当前栅极电压Gi放电至截止电压VSS。 
第二纹波控制晶体管NT10基于第一时钟CKV将输出端子OUT电连接至当前Q节点Qi。因此，当前Q节点Qi处的电位保持在当前栅极电压Gi。相应地，在1H周期之后，在一帧内的其余周期期间(例如，在(n-1)H周期期间)，当前Q节点Qi的电位在第一时钟CKV的后一高周期内保持在截止电压VSS。因此，在一帧的(n-1)H周期内的第一时钟CKV的后一高周期期间，第二纹波控制晶体管NT10防止了上拉晶体管NT1和进位晶体管NT15导通。 
第三纹波控制晶体管NT11基于通过第二时钟端子CK2施加的第二时钟CKVB将前一进位节点CN-1电连接至当前Q节点Qi。因此，第三纹波控制晶体管NT11向当前Q节点Qi提供前一进位电压Ci-1，从而，当前Q节点Qi处的电位在第二时钟CKVB的高周期期间保持在截止电压VSS。 
在当前栅极电压Gi从高态瞬变至低态的1H周期之后，保持部216将当前栅极电压Gi保持在截止电压VSS(例如，低态下的电压电平)。具体地，保持部216包括保持晶体管NT3，保持晶体管包括连接至反相器217的输出端子的控制电极、连接至电压输入端子Vin的输入电极、和连接至输出端子OUT的输出电极。在1H周期之后，例如，在(n-1)周期期间，当处于高态的输出电压被从反相器217施加至保持晶体管NT3的控制电极时，保持晶体管NT3导通，以将截止电压VSS施加至输出端子OUT。从而，在一帧的(n-1)周期期间，当前栅极电压Gi保持在截止电压VSS。 
反相器217基于第一反相器时钟ICKV使保持晶体管NT3导通或截止。在本发明的一个示例性实施例中，反相器217接收第一反相器时钟ICKV(其在时间上领先于第一时钟CKV预定时间)。相反，现有技术中的反相器基于第一时钟CKV控制保持晶体管NT3的导通和截止操作。然而，在本发明的一个示例性实施例中，反相器217基于在时间上领先于第一时钟CKV预定时间的第一反相器时钟ICKV来控制保持晶体管NT3的导通和截止操作。 
更具体地，仍然参照图3，反相器217包括第一反相晶体管NT12、第二反相晶体管NT7、第三反相晶体管NT13、第四反相晶体管NT8、第三电容器C3和第四电容器C4。 
第一反相晶体管NT12包括共同连接至第三时钟端子CK3的输入电极和控制电极、以及通过第四电容器C4连接至第二反相晶体管NT12的输出电极的输出电极。 
第二反相晶体管NT7包括连接至第三时钟端子CK3的输入电极、通过第三电容器C3连接至其输入电极的控制电极、以及连接至保持晶体管NT3的控制电极的其输出电极。 
第三反相晶体管NT3包括连接至第一反相晶体管NT12的输出电极的输入电极、连接至输出端子OUT的控制电极、以及连接至电压输入端子Vin的输出电极。 
第四反相晶体管NT8包括连接至保持晶体管NT3的控制电极的输入电极、连接至输出端OUT的控制电极、以及连接至电压输入端Vin的输出电极。 
第三反相晶体管NT13和第四反相晶体管NT8根据通过输出端子OUT输出的处于高态的当前栅极电压Gi而导通，从而，使从第一反相晶体管NT12和第二反相晶体管NT7输出的第一反相器时钟ICKV放电至截止电压VSS。因此，在当前栅极电压Gi保持在高态的1H周期期间，保持晶体管NT3保持在截止状态。于是，在当前栅极电压Gi瞬变至低态时，第三反相晶体管NT13和第四反相晶体管NT8截止，从而，保持晶体管NT3根据从第一反相晶体管NT12和第二反相晶体管NT7输出的第一反相器时钟ICKV而导通。 
结果，在一帧的(n-1)H周期中随后的第一反相器时钟ICKV的各高周期期间，通过保持晶体管NT3使当前栅极电压Gi保持在截止电压VSS。 
如上所述，保持晶体管NT3根据第一反相器时钟ICKV而导通，其中，该第一反相器时钟在时间上领先于第一时钟CKV预定时间，并且被从第一反相晶体管NT12和第二反相晶体管NT7输出。相应地并与现有技术中的电路构造(其中，通过第一时钟CKV使保持晶体管导通)相反，根据本发明的一个示例性实施例的保持晶体管NT3根据第一反相器时钟ICKV(其在时间上领先于第一时钟CKV预定时间)而导通。因此，由保持晶体管NT3施加至上拉晶体管NT1的输出端子的截止电压VSS的开始施加时间早于现有技术中的电路构造中的施加时间。 
因而，在根据本发明的示例性实施例的栅极驱动电路210中，施加至上拉晶体管NT1的输出端子的截止电压VSS的施加时间开始得较早，并且有效防止了在第一时钟CKV的瞬变时刻达到噪声水平的纹波。 
仍然参照图2，复位部218包括复位晶体管NT6，该复位晶体管包括连接至复位端子RE的控制电极、连接至上拉晶体管NT1的控制电极的输入电极、和连接至电压输入端子Vin的输出电极。基于通过复位端子RE输入并从多个级SRC1-SRCn+1中的最后一级SRCn+1输出的最后一个进位电压Cn+1，复位晶体管NT6使通过第一输入端子IN1输入的噪声放电至截止电压VSS。因此，上拉晶体管NT1和进位晶体管NT15根据最后一级SRCn+1的最后一个进位电压Cn+1而截止。因此，最后一个进位电压Cn+1被提供给前一级的复位端子RE，以使多个级SRC1-SRCn+1中的每个前一级的上拉晶体管NT1和进位晶体管NT15截止，从而使多个级SRC1-SRCn+1中的每个前一级复位。 
图4是电压与时间的关系曲线图，其示出现有技术中的栅极驱动电路中的Q节点处的电位以及反相器的输出波形，以及图5是示出图4的部分“A”的放大示图。 
参照图4，第一条曲线G1表示Q节点处的电位，以及第二条曲线G2表示从现有技术中的栅极驱动电路中的反相器输出的第一时钟CKV的输出波形。如图4所示，在第一时钟CKV的瞬变时刻在Q节点出现了纹波。此外，现有技术中的栅极驱动电路中的反相器接收第一时钟CKV并将第一时钟CKV作为输出波形G2输出，如图4所示。于是，现有技术中的栅极驱动电路中的保持晶体管(未示出)根据图4所示的输出波形而导通，并且开始向上拉晶体管的输出端子施加截止电压VSS。 
同时，由于来自现有技术中的反相器的输出波形需要经历时间段(t)以达到保持晶体管的阈值电压，所以在现有技术的栅极驱动电路中，在从纹波的峰值开始经历时间段(t)(图5)之后，保持晶体管开始施加截止电压VSS。因此，在现有技术的栅极驱动电路中，在比第一周期(I)短的第二周期(II)期间(图5中很好地示出)，保持晶体管向上拉晶体管的输出端子施加截止电压VSS。 
因此，在现有技术的栅极驱动电路中，保持晶体管根据在时间段(t)期间在Q节点处产生的纹波而不保持从上拉晶体管输出的栅极电压的纹波。 
然而，在本发明的一个示例性实施例中，提供了一种其中保持晶体管NT3先于现有技术中的栅极驱动电路而截止的方法和显示设备。具体地，反相器217基于在时间上领先于第一时钟CKV的第一反相器时钟ICKV(例如，第一反相器时钟ICKV领先于第一时钟CKV预定时间)来控制保持晶体管NT3的导通操作，从而，保持晶体管NT3早于(例如，提早了预定时间)现有技术中的栅极驱动电路而导通，如图4和图5所示。 
图6是示出图3所示的输入至根据本发明示例性实施例的液晶显示器的栅极驱动电路的反相器的输入的信号时序图。图6中，示 出了第一时钟CKV、第一反相器时钟ICKV、第二时钟CKVB和第二反相器时钟ICKVB。对于第一反相器时钟ICKV和第二反相器时钟ICKVB，除了它们之间的相位以及输入它们的多个级SRC1-SRCn+1中的相应的级之外，它们是相同的。因此，下文中将更加详细地描述第一反相器时钟ICKV，而将省略对第二反相器时钟ICKVB的任何重复的详细描述。 
现在参照图6，第一反相器时钟ICKV包括其中第一反相器时钟ICKV保持高电平的第一周期H2、和其中第一反相器时钟ICKV保持低电平的第二周期L2。在本发明的一个示例性实施例中，第二周期L2的持续时间小于第一周期H2的持续时间。 
第一时钟CKV包括其中第一时钟CKV保持高电平的第三周期H1、以及其中第一时钟CKV保持低电平的第四周期L1。在一个示例性实施例中，第四周期L 1的持续时间近似等于第三周期H1的持续时间。 
第一反相器时钟ICKV的第一周期H2的持续时间比第一时钟CKV的第三周期H1的持续时间长预定时间段T，且第一反相器时钟ICKV的第二周期L2的持续时间短于第一时钟CKV的第四周期L1的持续时间。因而，在根据本发明的一个示例性实施例的栅极驱动电路210的操作中，第一反相器时钟ICKV在时间上早于第一时钟CKV时间段T而被输入到多个级SRC1-SRCn+1中的相应级。 
由于第一时钟CKV和第二时钟CKVB驱动多个级SRC1-SRCn+1中的每一级，因此，根据本发明的示例性实施例的第一时钟CKV和第二时钟CKVB具有近似相等的占空比。相反，由于第一反相器时钟ICKV和第二反相器时钟ICKVB分别驱动各奇数级和各偶数级，因此，根据本发明的示例性实施例的第一反相器时钟ICKV和第二反相器时钟ICKVB可以具有不同的占空比。 在本发明的一个示例性实施例中，占空比是一个周期中高电平的持续时间与这个周期的总持续时间之比。 
因而，如上所述，保持晶体管NT3根据在时间上领先于第一时钟CKV预定时间段T的第一反相器时钟ICKV而导通，从而，根据一个示例性实施例的栅极驱动电路的保持晶体管NT3将在第一时钟CKV的瞬变时刻出现的纹波保持为截止电压VSS。此外，由于其间第一反相器时钟ICKV保持高电平的第一周期H2的持续时间比其间第一时钟CKV保持低电平的第三周期H1的持续时间长，因此，充分改善了根据本发明的一个示例性实施例的反相器部217的输出特性。 
图7是电压V与时间t(以μs为单位)的关系曲线图，其示出现有技术中的栅极驱动电路中的每一级的Q节点处的电位以及从栅极驱动电路中的每一级输出的栅极电压的输出波形，以及图8是电压V与时间t(以μs为单位)的关系曲线图，其示出根据本发明的示例性实施例的栅极驱动电路的每一级中的Q节点处的电位、以及从栅极驱动电路中的每一级输出的栅极电压的输出波形。在图7和图8中，这些波形是在栅极驱动电路的正常驱动条件下、在高(例如，升高)的温度操作环境(例如，接近70℃)下测量得到的。图7和图8中，第三条曲线G3和第五条曲线G5分别表示现有技术的栅极驱动电路的Q节点处的电位和根据示例性实施例的栅极驱动电路210的Q节点处的电位，而第四条曲线G4和第六条曲线G6分别表示现有技术的栅极驱动电路的栅极电压的输出波形和根据示例性实施例的栅极驱动电路210的栅极电压的输出波形。 
如图7和图8所示，当在正常驱动条件下操作现有技术的栅极驱动电路时，从根据本发明的一个示例性实施例的栅极驱动电路210输出的输出波形与从现有技术的栅极驱动电路输出的输出波形基本相同。因此，图7和图8示出了当响应于第一反相器时钟ICKV 来驱动根据本发明的一个示例性实施例的栅极驱动电路210的反相器217时没有发生驱动故障。 
图9是电压与时间的关系曲线图，其示出现有技术中的栅极驱动电路中的每一级的Q节点处出现的纹波电压，以及图10是电压与时间的关系曲线图，其示出根据本发明的示例性实施例的栅极驱动电路中的每一级的Q节点处的纹波电压。在图9和图10中，x轴表示时间t，y轴表示电压V。 
参照图9，在现有技术的栅极驱动电路中，在Q节点处产生的纹波电压的电压电平从截止电压电平(约-6.7V)升高到约-2.71V。相反，如图10所示，在根据本发明的一个示例性实施例的栅极驱动电路210中，在Q节点处产生的纹波电压的电压电平从截止电压电平(约-6.7V)升高到约-3.78V。因此，与现有技术中的栅极驱动电路中的Q节点处产生的纹波电压的电压电平相比，在根据本发明的一个示例性实施例的栅极驱动电路210中，纹波电压的电压电平减少了约1.07V。 
因此，在本发明的一个示例性实施例中，充分减小和/或有效地最小化在第一时钟CKV的瞬变时刻在上拉晶体管NT1的输出端子处产生的纹波电压、以及在上拉晶体管NT1的控制端子(例如，在Q节点)产生的纹波电压。 
此外，如上所述，栅极驱动电路210以及显示设备400包括基于在时间上领先于第一时钟CKV预定时间间隔T的第一反相器时钟ICKV来控制保持晶体管NT3的反相器217。从而，有效地防止了从保持晶体管NT3输出的截止电压VSS的输出时刻落后于第一时钟CKV的瞬变时刻。 
根据本文中所述的本发明的各示例性实施例，栅极驱动电路以及包括该栅极驱动电路的显示设备将在输入时钟的瞬变时刻产生的纹波电压保持在截止电压的电压电平，从而充分改善了栅极驱动电路和具有该栅极驱动电路的显示设备的输出特性。 
尽管已经参照本发明的示例性实施例具体示出并描述了本发明，但是本领域的普通技术人员应该理解，在不背离由所附权利要求限定的本发明的精神和范围的条件下，可以在形式和细节上进行各种改变和改进。 

Claims (14)

1.一种栅极驱动电路，包括多个级，多个所述级彼此级联，且每个所述级均包括：
上拉部，用于将栅极电压上拉至输入时钟；
进位部，用于将进位电压上拉至所述输入时钟；
上拉驱动部，连接至所述进位部和所述上拉部所共用的控制端子，即Q节点，所述上拉驱动部用于接收来自前一所述级的前一进位电压以使所述上拉部和所述进位部导通；
下拉部，用于接收来自下一所述级的下一栅极电压以将所述栅极电压降低至截止电压；
保持部，用于将所述棚极电压保持在截止电压；以及
反相器，用于基于反相器时钟使所述保持部导通或截止，
其中，所述反相器时钟在给定水平扫描周期(1H)内的高电平在时间上领先于所述输入时钟在所述给定的水平扫描周期(1H)内的高电平一个预定时间间隔。
2.根据权利要求1所述的栅极驱动电路，其中，所述反相器包括：
第一反相晶体管，其包括接收所述反相器时钟的输入电极和控制电极；
第二反相晶体管，其包括接收所述反相器时钟的输入电极、通过第一电容器连接至所述第二反相晶体管的输入电极的控制电极、以及通过第二电容器连接至所述第一反相晶体管的输出电极以及进一步连接至所述保持部的控制端子的输出电极；
第三反相晶体管，其包括连接至所述第一反相晶体管的输出电极的输入电极、连接至所述上拉部的输出端子的控制电极、以及接收所述截止电压的输出电极；以及
第四反相晶体管，其包括连接至所述保持部的控制端子的输入电极、连接至所述上拉部的输出端子的控制电极、以及接收所述截止电压的输出电极。
3.根据权利要求1所述的栅极驱动电路，其中，所述反相器时钟包括：
第一周期，所述反相器时钟在所述第一周期期间保持高电平；以及
第二周期，所述反相器时钟在所述第二周期期间保持低电平，
其中，所述第二周期的持续时间小于所述第一周期的持续时间。
4.根据权利要求3所述的栅极驱动电路，其中，所述输入时钟包括：
第三周期，所述输入时钟在所述第三周期期间保持所述高电平；以及
第四周期，所述输入时钟在所述第四周期期间保持所述低电平，其中，
所述第三周期的持续时间等于所述第四周期的持续时间，以及
所述反相器时钟的所述第一周期的持续时间大于所述输入时钟的所述第三周期的持续时间。
5.根据权利要求4所述的栅极驱动电路，其中，所述反相器时钟的所述第二周期的持续时间小于所述输入时钟的所述第四周期的持续时间。
6.根据权利要求3所述的栅极驱动电路，其中，
所述反相器时钟进一步包括第一反相器时钟和第二反相器时钟，
所述第二反相器时钟的相位与所述第一反相器时钟的相位相反，
所述第一反相器时钟被输入至设置在多个所述级中的各奇数级中的各反相器，以及
所述第二反相器时钟被输入至设置在多个所述级中的各偶数级中的各反相器。
7.根据权利要求2所述的栅极驱动电路，其中，所述保持部包括保持晶体管，所述保持晶体管包括连接至所述第四反相晶体管的输入电极的控制电极、接收所述截止电压的输入电极、以及连接至所述上拉部的输出端子的输出电极。
8.根据权利要求1所述的栅极驱动电路，其中，所述上拉部包括上拉晶体管，所述上拉晶体管包括连接至所述Q节点的控制电极、接收所述输入时钟的输入电极、以及输出所述栅极电压的输出电极。
9.根据权利要求1所述的栅极驱动电路，其中，所述进位部包括进位晶体管，所述进位晶体管包括连接至所述Q节点的控制电极、接收所述输入时钟的输入电极、以及输出所述进位电压的输出电极。
10.根据权利要求8所述的栅极驱动电路，其中，所述上拉驱动部包括：
缓冲晶体管，其包括接收所述前一进位电压的控制电极和输入电极、以及连接至所述Q节点的输出电极；以及
第三电容器，连接在所述上拉晶体管的控制电极和所述上拉晶体管的输出电极之间。
11.一种显示设备，包括：
显示部，用于基于栅极电压和数据电压来显示图像；
数据驱动电路，用于向所述显示部施加所述数据电压；以及
栅极驱动电路，包括顺序地向所述显示部施加所述栅极电压的多个级，多个所述级彼此级联，并且所述栅极驱动电路的多个所述级中的每一个均包括：
上拉部，用于在给定的水平扫描周期(1H)期间将所述栅极电压上拉至输入时钟；
进位部，用于在所述给定的水平扫描周期(1H)期间将进位电压上拉至所述输入时钟；
下拉部，用于接收来自下一所述级的下一栅极电压以将所述栅极电压降低至截止电压；
上拉驱动部，连接至所述进位部和所述上拉部所共用的控制端子(Q节点)，所述上拉驱动部用于接收来自前一所述级的前一进位电压以使所述上拉部和所述进位部导通，以及基于所述下一栅极电压使所述上拉部和所述进位部截止；
保持部，用于将所述栅极电压保持在所述截止电压；以及
反相器，用于基于反相器时钟使所述保持部导通或截止，其中，
所述反相器时钟在给定的水平扫描周期(1H)内的高电平在时间上领先于所述输入时钟在所述给定的水平扫描周期(1H)内的高电平一个预定时间间隔。
12.根据权利要求11所述的显示设备，其中，所述反相器包括：
第一反相晶体管，其包括接收所述反相器时钟的输入电极和控制电极；
第二反相晶体管，其包括接收所述反相器时钟的输入电极、通过第一电容器连接至所述第二反相晶体管的输入电极的控制电极、以及通过第二电容器连接至所述第一反相晶体管的输出电极并进一步连接至所述保持部的控制端子的输出电极；
第三反相晶体管，其包括连接至所述第一反相晶体管的输出电极的输入电极、连接至所述上拉部的输出端子的控制电极、以及接收所述截止电压的输出电极；以及
第四反相晶体管，其包括连接至所述保持部的控制端子的输入电极、连接至所述上拉部的输出端子的控制电极、以及接收所述截止电压的输出电极。
13.根据权利要求12所述的显示设备，其中，所述反相器时钟包括：
第一周期，所述反相器时钟在所述第一周期期间保持高电平；以及
第二周期，所述反相器时钟在所述第二周期期间保持低电平，
其中，所述第二周期的持续时间小于所述第一周期的持续时间。
14.根据权利要求13所述的显示设备，其中，
所述反相器时钟进一步包括第一反相器时钟和第二反相器时钟，
所述第二反相器时钟的相位与所述第一反相器时钟的相位相反，
所述第一反相器时钟被输入至设置在多个所述级中的各奇数级中的各反相器，以及
所述第二反相器时钟被输入至设置在多个所述级中的各偶数级中的各反相器。
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