CN101201518A - 液晶显示器及其栅极驱动电路 - Google Patents

液晶显示器及其栅极驱动电路 Download PDF

Info

Publication number
CN101201518A
CN101201518A CNA2007101986179A CN200710198617A CN101201518A CN 101201518 A CN101201518 A CN 101201518A CN A2007101986179 A CNA2007101986179 A CN A2007101986179A CN 200710198617 A CN200710198617 A CN 200710198617A CN 101201518 A CN101201518 A CN 101201518A
Authority
CN
China
Prior art keywords
level
gate
pulse
grid
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101986179A
Other languages
English (en)
Inventor
白承洙
李龙淳
李旼哲
金容范
全相镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101201518A publication Critical patent/CN101201518A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0871—Several active elements per pixel in active matrix panels with level shifting
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

本发明公开了一种液晶显示器和双栅极驱动电路，其中，信号线的数量由于共享起始脉冲和伪级的输出信号而减少。液晶显示器包括：定时控制器，响应于外部输入信号产生输出使能信号、栅极时钟和单一起始信号；电平移位器，响应于输出使能信号和栅极时钟产生栅极时钟脉冲和栅极时钟条脉冲，并响应于起始信号和栅极时钟产生单一起始脉冲；以及第一栅极驱动电路和第二栅极驱动电路，响应于单一起始脉冲，输出栅极时钟脉冲或栅极时钟条脉冲作为提供给多条栅极线的栅极驱动信号。

Description

液晶显示器及其栅极驱动电路
相关申请的交叉参考
本申请要求分别于2006年12月11日和2006年12月19日提交的韩国专利申请第10-2006-0125333号和第10-2006-0129732号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种液晶显示器(LCD)，更具体地涉及LCD及其栅极驱动电路。
背景技术
LCD包括用于显示图像的LCD面板以及用于驱动LCD面板的数据和栅极驱动电路。LCD面板包括多条栅极线、数据线、以及多个像素。每个像素均包括薄膜晶体管(TFT)和液晶电容器。数据驱动电路将数据信号输出至数据线，以及栅极驱动电路将栅极驱动信号输出至栅极线。
栅极驱动电路与形成TFT的相同工艺并与TFT一起同时形成在LCD面板上。数据驱动电路具有连接到LCD面板的外围区域的芯片型结构。栅极驱动电路包括具有多级的移位寄存器，每级均连接到相应的栅极线以输出栅极驱动信号。
栅极驱动电路的各级彼此相连，以顺序地将栅极驱动信号输出至栅极线。当前级的输入端连接到上一级的输出端，并且下一级的输出端连接到当前级的控制端。起始信号输入至各级中的第一级。在LCD面板的左侧和右侧各设置上述结构的栅极驱动电路。左侧栅极驱动电路驱动奇数栅极线，而右侧栅极驱动电路驱动偶数栅极线。因此，栅极驱动单元通过单一驱动系统驱动栅极线。
在单一驱动型LCD中，由左侧栅极驱动电路和右侧栅极驱动电路输出的栅极驱动信号在向栅极线的端部传输的过程中被延迟，导致一些像素充电不足，从而造成水平线可见的现象。为了解决在单一驱动系统中像素充电时间不足的问题，提出了一种双驱动系统。该双驱动系统包括设置在LCD的左右两侧的一对驱动电路，用于将相同的栅极驱动信号提供给栅极线。
然而，上述方法需要两倍于单一驱动型LCD中信号线的信号线，因此需要更多的空间来集成LCD面板并且增加了LCD面板的制造成本。
发明内容
根据在此所描述的示例性实施例，提供了LCD和栅极驱动电路，其需要较少的连接到栅极驱动电路等的信号线，通过共享双栅极驱动电路的起始脉冲和伪级(dummy stage)的输出信号来实现。
在一个示例性实施例中，响应于单一起始脉冲，栅极时钟脉冲或栅极时钟条脉冲(gate clock bar pulse)作为栅极驱动信号输出到每条栅极线。所接收的起始脉冲被施加给第一奇数级和第一偶数级中的每一个的输入端，其中各个级的输出端连接到栅极线。
在另一示例性实施例中，液晶显示器包括定时控制器，用于响应于外部输入信号产生输出使能信号、栅极时钟、以及起始脉冲；电平移位器，用于响应于输出使能信号和栅极时钟产生栅极时钟脉冲和栅极时钟条脉冲，并响应于起始信号和栅极时钟产生单一起始脉冲；以及第一和第二栅极驱动电路，用于响应于单一起始脉冲将栅极时钟脉冲或栅极时钟条脉冲作为栅极驱动信号输出至多条栅极线。
通过以下详细的描述，可以更好地理解本发明的上述和其他特征以及优点。
附图说明
图1是根据本发明一个实施例的LCD的框图；
图2是图1所示的第一和第二电平移位器的输入和输出信号的框图；
图3是图2所示的第一电平移位器的电路图；
图4是图2所示的第一和第二栅极驱动电路的示例性实施例的框图；
图5是图4所示的第一级的电路图；
图6A和图6B是用于将相关技术LCD中利用起始脉冲进行的栅极驱动电路操作以及根据本发明一个实施例的LCD中利用起始脉冲进行的栅极驱动电路操作比较的曲线图；
图7是图2所示的第一和第二栅极驱动电路的另一示例性实施例的框图；
图8A和图8B是用于将相关技术LCD中的栅极驱动电路的操作与根据本发明另一实施例的LCD中的栅极驱动电路的操作比较的曲线图；以及
图9是示出了图7所示的第一和第二栅极驱动电路中每一个的第(n+2)级的输出波形的曲线图。
具体实施方式
图1是根据本发明一个实施例的LCD的框图。
参照图1，根据本发明示例性实施例的LCD 100包括LCD面板110、数据驱动电路120、第一栅极驱动电路130、第二栅极驱动电路140、第一电平移位器150、第二电平移位器160、定时控制器170、以及电源180。
LCD面板110包括TFT基板112、滤色器基板(未示出)、和布置在TFT基板112和滤色器基板之间的液晶层(未示出)。
TFT基板112包括显示区DA、第一外围区PA1、以及第二外围区PA2。显示区DA设置有栅极线GL1至GLn、数据线DL1至DLm、以及分别连接到栅极线GL1至GLn和数据线DL1至DLn的像素。第一外围区PA1设置有第一和第二栅极驱动电路130和140，用于驱动栅极线GL1至GLn。用于驱动数据线DL1至DLm的数据驱动电路120形成在第二外围区PA2中。第一外围区PA1与栅极线GL1至GLn的两端相邻，以及第二外围区PA2与数据线DL1至DLm的一端相邻。
每个像素，例如，一个像素包括连接到栅极线GL1和数据线DL1的TFT、连接到TFT的LCD电容器CIC、以及连接到TFT的存储电容器Cst。TFT的栅极和源极分别连接到栅极线GL1和数据线DL1，以及TFT的漏极连接到LCD电容器CIC和存储电容器Cst。LCD电容器Clc包括像素电极、共电极、以及作为两个电极之间的电介质的液晶层。
滤色器基板包括用于防止漏光的黑底、用于显示颜色的滤色器、以及共电极。具有介电异向性的液晶层的液晶随着施加到共电极和像素电极的电压差而扭曲，从而调节光的透射率。
第一和第二栅极驱动电路130和140集成在位于LCD面板110两个相对侧的第一外围区PA1上，在第一和第二栅极驱动电路之间具有栅极线GL1至GLn。第一和第二驱动电路130和140的输出分别连接到栅极线GL1至Gln的两端。第一和第二栅极驱动电路130和140通过顺序地提供来自栅极线GL1至GLn两端的栅极驱动信号来双重地驱动栅极线GL1至GLn。
数据驱动电路120接收来自定时控制器170的数据控制信号和数据，选择对应于数据的模拟驱动电压，然后将该电压作为灰度级显示电压提供给数据线DL1至DLm。数据驱动电路120由芯片来实现并且安装在TFT基板112的第二外围区PA2上。通过连接到第二外围区PA2的柔性印刷电路板，数据驱动电路120连接到定时控制器170和电源180。
尽管本发明的数据驱动电路120示例性地通过COG(玻璃覆晶封装，chip on glass)安装在TFT基板112上，也可以以其他方式安装。例如，通过TCP(带载封装，tape carrier package)安装或与第一和第二栅极驱动电路130和140一样直接集成在TFT基板112上。
第一和第二电平移位器150和160接收来自定时控制器170的栅极控制信号以及来自电源180的驱动电压，并产生用于驱动栅极驱动电路130和140的栅极驱动信号。然后，第一和第二电平移位器150和160将所产生的信号提供给第一和第二栅极驱动电路130和140。
定时控制器170接收外部数据和外部输入控制信号，并产生栅极控制信号和数据控制信号。定时控制器170然后将所产生的信号提供给第一和第二电平移位器150和160以及数据驱动电路120。如在此所使用的，数据指的是红色(R)、绿色(G)和蓝色(B)图像信号，以及输入控制信号包括垂直同步信号、水平同步信号、主时钟信号、以及数据使能信号。
电源180使用外部提供的电源电压来产生模拟驱动电压、共电压、以及栅极驱动电压。电源180分别将模拟驱动电压、共电压和栅极驱动电压提供给数据驱动电路120、LCD面板110的共电极、以及第一和第二电平移位器150和160。
定时控制器170、第一和第二电平移位器150和160、以及电源180安装在控制印刷电路板104上。控制印刷电路板104通过柔性印刷电路板102连接到TFT基板112的第二外围区PA2。形成在LCD面板110上的第一和第二栅极驱动电路130和140通过数据驱动电路120连接到定时控制器170和电源180，或可通过柔性印刷电路板102直接连接到定时控制器170以及电源180。
图2是示出了图1所示的第一和第二电平移位器的输入和输出信号的框图。
参照图2，第一和第二电平移位器150和160从电源180接收栅极导通电压VON和栅极截止电压VOFF作为栅极驱动电压。
第一电平移位器150从定时控制器170接收输出使能信号OE、第一栅极时钟CPV1和栅极起始信号STV。第二电平移位器160从定时控制器170接收输出使能信号OE、第二栅极时钟CPV2以及栅极起始信号STV。第二栅极时钟信号CPV2是与第一栅极时钟CPV1相比具有延迟相位的时钟。第一和第二栅极时钟CPV1和CPV2之间的相位差对应于提供给相邻栅极线的栅极驱动信号彼此重叠时的间隔。栅极起始信号STV表示一个帧的开始。
第一电平移位器150响应于栅极控制信号产生栅极导通和栅极截止电压电平的起始脉冲STVP、第一栅极时钟脉冲CKV1、以及第一栅极时钟条脉冲CKVB1。第二电平移位器160响应于栅极控制信号产生栅极导通和栅极截止电压电平的起始脉冲STVP、第二栅极时钟脉冲CKV2、以及第二栅极时钟条脉冲CKVB2。起始脉冲STVP启动栅极驱动电路130和140，以产生帧的第一栅极驱动信号。第一和第二栅极时钟条脉冲CKVB1和CKVB2具有与第一和第二栅极时钟脉冲CKV1和CKV2的相位相反的相位，并且可以被用于增加栅极线的驱动速度。
第一电平移位器150通过数据驱动电路120将所产生的起始脉冲STVP、第一栅极时钟脉冲CKV1和第一栅极时钟条脉冲CKVB1提供至第一栅极驱动电路130。第二电平移位器160通过数据驱动电路120将所产生的起始脉冲STVP、第二栅极时钟脉冲CKV2、以及第二栅极时钟条脉冲CKVB2提供给第二栅极驱动电路140。
与相关技术中的电平移位器不同，本实施例的第一和第二电平移位器150和160产生相同的起始脉冲STVP并将所产生的起始脉冲STVP提供给第一和第二栅极驱动电路130和140。接收到起始脉冲STVP的第一和第二栅极驱动电路130和140中的每一个电路都产生栅极驱动信号并将栅极驱动信号提供给相应的栅极线。
图3是图2所示的第一电平移位器的示例性电路图。
参照图3，第一电平移位器150包括第一、第二和第三电平移位单元152、154和156。
第一电平移位单元152对输出使能信号OE和第一栅极时钟CPV1进行逻辑运算，并放大电压电平以产生第一时钟脉冲CKV1。然后，第一电平移位单元152将第一时钟脉冲CKV1提供给第一栅极驱动电路130。为此，第一电平移位单元152包括逻辑运算单元LG1、驱动反相器INV1、以及全摆幅反相器(full-swing inverter)153。
逻辑运算单元LG1对输出使能信号OE和第一栅极时钟CPV1进行OR(或)运算。驱动反相器INV1将逻辑运算单元LG1的输出相位进行反相，然后将反相输出放大至足以驱动全摆幅反相器153的电平。全摆幅反相器153响应于驱动反相器INV1的输出，产生栅极导通和栅极截止电压电平的第一栅极信号脉冲CKV1。
第二电平移位单元154对输出使能信号OE和第一栅极时钟CPV1进行逻辑运算，并放大电压电平以产生第一栅极时钟条脉冲CKVB1。然后，第二电平移位单元154将第一栅极时钟条脉冲CKVB1提供给第一栅极驱动电路130。为此，第二电平移位单元154包括逻辑运算单元LG2、求反反相器(inversion inverter)INV2、驱动反相器INV3、以及全摆幅反相器155。第一栅极时钟条信号CKVB是第一栅极时钟脉冲CKV1的反相位时钟。
逻辑运算单元LG2对输出使能信号OE和第一栅极时钟CPV1进行OR运算。求反反相器INV2将逻辑运算单元LG1的输出相位反转。驱动反相器INV3将求反反相器INV2的输出相位反转，然后将经过反转的输出放大到足以驱动全摆幅反相器155的电平。全摆幅反相器155响应于驱动反相器INV3的输出产生栅极导通和栅极截止电压电平的第一栅极时钟条脉冲CKVB1。
第三电平移位单元156接收输出使能信号OE和栅极起始信号STV，然后产生栅极导通和栅极截止电压电平的起始脉冲STVP。起始脉冲STVP具有与栅极起始脉冲STV相同的周期和相同的脉冲宽度，并且还具有栅极导通和栅极截止电压电平的电压。
第二电平移位器160大体上与第一电平移位器150相类似，因此在此省略对其的进一步描述。
图4是图2所示的第一和第二栅极驱动电路的示例性实施例的框图。
参照图4，第一和第二栅极驱动电路130和140邻近显示区的左侧和右侧布置以双重地驱动栅极线GL1至GLn。第一和第二栅极驱动电路130和140相对于栅极线GL 1至GLn构成了对称结构。
第一栅极驱动电路130包括线单元134和电路单元132。线单元134从数据驱动电路120接收各种信号，然后将所接收的信号发送到电路单元132。电路单元132响应于通过线单元134传送的各种信号顺序地输出栅极驱动信号。
电路单元132包括彼此相关地连接在一起的多个级STAGE1至STAGEn+2。第一至第n级STAGE1至STAGEn电连接至第一至第n条栅极线GL1至GLn，以顺序地输出栅极驱动信号。第(n+1)级STAGEn+1和第(n+2)级STAGEn+2是伪级，其中n是偶数。
级STAGE1至STAGEn+2中的每一级均包括第一时钟端CK1、第二时钟端CK2、输入端IN、控制端CT、输出端OUT、复位端RE、进位端CR、以及接地电压端VSS。
将第一栅极时钟脉冲CKV1提供给STAGE1至STAGEn+2的奇数级中的级STAGE1、STAGE5、…以及STAGEn-1的每一级的第一时钟端CK1。将第一栅极时钟条脉冲CKVB1提供给STAGE1至STAGEn+2奇数级中的级STAGE1、STAGE5、…以及STAGEn-1的每一级的第二时钟端CK2。将第一栅极时钟条脉冲CKVB1提供给STAGE1至STAGEn+2的奇数级中的级STAGE3、STAGE7、…以及STAGEn+1的每一级的第一时钟端CK1。将第一栅极时钟脉冲CKV1提供给STAGE1至STAGEn+2的奇数级中的级STAGE3、STAGE7、…以及STAGEn+1的每一级的第二时钟端CK2。
奇数级STAGE1、STAGE3、…以及STAGEn+1中的每一级的输入端IN均连接到前一奇数级的进位端CR，并被提供有前一奇数级的进位信号。奇数级STAGE1、STAGE3、…以及STAGEn+1中的每一级的控制端CT连接到下一奇数级的输出端OUT，并被提供有下一奇数级的输出信号。由于第一奇数级STAGE1未被连接至前一级，所以将起始脉冲STVP提供至第一级STAGE1的输入端IN。进位端CR输出的进位信号用于驱动下一奇数级。
将起始脉冲STVP提供给伪级STAGEn+1的控制端CT，该伪级将进位信号提供至第(n-1)级STAGEn-1的控制端CT。栅极截止电压VOFF提供给每个奇数级STAGE1、STAGE3、…以及STAGEn+1的接地电压端VSS，以及第(n+1)级STAGEn+1的输出信号提供给每个奇数级STAGE1、STAGE3、…以及STAGEn+1的复位端RE。
每个奇数级STAGE1、STAGE5、…以及STAGEn-1的输出端OUT输出第一栅极时钟脉冲CKV1作为栅极驱动信号，以及每个奇数级STAGE1、STAGE5、…以及STAGEn-1的进位端CR输出第一栅极时钟脉冲CKV1作为进位信号。每个奇数级STAGE3、STAGE7、…以及STAGEn+1的输出端OUT输出第一栅极时钟条脉冲CKVB1作为栅极驱动信号，以及每个奇数级STAGE3、STAGE7、…以及STAGEn+1的进位端CR输出第一栅极时钟条脉冲CKVB1作为进位信号。
将第二栅极时钟脉冲CKV2提供给STAGE2、STAGE4、…以及STAGEn+2的偶数级中的级STAGE2、STAGE6、…以及STAGEn的每一级的第一时钟端CK1，并且第二栅极时钟条脉冲CKVB2被提供给STAGE2、STAGE6、…以及STAGEn中每一级的第二时钟端CK2。将第二栅极时钟条脉冲CKVB2提供给STAGE2、STAGE4、…以及STAGEn+2的偶数级中的级STAGE4、STAGE8、…以及STAGEn+2的每一级的第一时钟端CK1，以及将第二栅极时钟脉冲CKV2提供给STAGE4、STAGE8、…以及STAGEn+2中的每一级的第二时钟端CK2
偶数级STAGE2、STAGE4、…以及STAGEn+2中的每一级的输入端IN均连接到前一偶数级的进位端CR，并被提供有前一偶数级的进位信号。偶数级STAGE2、STAGE4、…以及STAGEn+2中的每一级的控制端CT均连接到下一偶数级的输出端OUT，并被提供有下一偶数级的输出信号。由于第一偶数级STAGE2未被连接至前一级，所以将起始脉冲STVP提供至第一偶数级STAGE2的输入端IN。进位端CR输出的进位信号用于驱动下一偶数级。
将起始脉冲STVP提供给伪级STAGEn+2的控制端CT，该伪级将进位信号提供至第n级STAGEn的控制端CT。将栅极截止电压VOFF提供给每个偶数级STAGE2、STAGE4、…以及STAGEn+2的接地电压端VSS，以及将第(n+2)级STAGEn+2的输出信号提供给每个偶数级STAGE2、STAGE4、…以及STAGEn+2的复位端RE。
每个偶数级STAGE2、STAGE6、…以及STAGEn的输出端OUT输出第二栅极时钟脉冲CKV2作为栅极驱动信号，以及每个偶数级STAGE2、STAGE6、…以及STAGEn的进位端CR输出第二栅极时钟脉冲CKV2作为进位信号。每个偶数级STAGE4、STAGE8、…以及STAGEn+2的输出端OUT输出第二栅极时钟条脉冲CKVB2作为栅极驱动信号，以及每个偶数级STAGE4、STAGE8、…以及STAGEn+2的进位端CR输出第二栅极时钟条脉冲CKVB2作为进位信号。
在第一栅极驱动电路130的结构中，奇数级STAGE1、STAGE3、…以及STZGEn+1与第一栅极时钟脉冲CKV1和第一栅极时钟条脉冲CKVB1同步运行，以及偶数级STAGE2、STAGE4、…以及STZGEn与第二栅极时钟脉冲CKV2和第二栅极时钟条脉冲CKVB2同步运行。
第一栅极驱动电路130的级STAGE1至STAGEn+2的输出端OUT连接到在显示区中形成的栅极线GL1至GLn，并顺序地将栅极驱动信号提供给栅极线GL1至GLn，以顺序地驱动栅极线GL1至GLn。
线单元134设置在电路单元132的附近区域中。线单元134包括起始脉冲线SL1、第一栅极时钟脉冲线SL2、第一栅极时钟条脉冲线SL3、第二栅极时钟脉冲线SL4、第二栅极时钟条脉冲线SL5、接地电压线SL6、第一复位线SL7、以及第二复位线SL8，这些线均彼此平行延伸。
起始脉冲线SL1从第一电平移位器150接收起始脉冲STVP，并将所接收到的脉冲提供给第一级STAGE1的输入端IN和第(n+1)级STAGEn+1的控制端CT。第一栅极时钟脉冲线SL2接收来自第一电平移位器150的第一栅极时钟脉冲CKV1，然后将所接收到的脉冲提供给奇数级STAGE1、STAGE3、…、以及STAGEn+1的级STAGE1、STAGE5、…、以及STAGEn-1中每个级的第一时钟端CK1以及奇数级STAGE3、STAGE7、…、以及STAGEn+1中每个级的第二时钟端CK2。
第一栅极时钟条脉冲线SL3接收来自第一电平移位器150的第一栅极时钟条脉冲CKVB1，并将所接收到的脉冲提供给奇数级STAGE1、STAGE3、…、以及STAGEn+1的级STAGE1、STAGE5、…、以及STAGEn-1中每个级的第一时钟端CK1以及级STAGE3、STAGE7、…、以及STAGEn+1中每个级的第二时钟端CK2。
第二栅极时钟脉冲线SL4接收来自第二电平移位器160的第二栅极时钟脉冲CKV2，然后将所接收到的脉冲提供给偶数级的级STAGE2、STAGE6、…、以及STAGEn中每个级的第一时钟端CK1以及偶数级STAGE4、STAGE8、…、以及STAGEn+2中每个级的第二时钟端CK2。
第二栅极时钟条脉冲线SL5接收来自第二电平移位器160的第二栅极时钟条脉冲CKVB2，并将所接收到的脉冲提供给偶数级的级STAGE4、STAGE8、…、以及STAGEn+2中每个级的第一时钟端CK1以及级STAGE2、STAGE6、…、以及STAGEn中每个级的第二时钟端CK2。
接地电压线SL6接收来自电源180的栅极截止电压VOFF，然后将所接收的电压提供给级STAGE1至STAGEn+2中每个级的接地电压端VSS。
第一复位线SL7将第(n+1)级STAGEn+1的输出端OUT的输出信号提供给每个奇数级STAGE1、STAGE3、…、STAGEn+1的复位端RE。第二复位线SL8将第(n+2)级STAGEn+2的输出端OUT的输出信号提供给每个偶数级STAGE2、STAGE4、…、STAGEn+2的复位端RE。
第二栅极驱动电路140基本上与第一栅极驱动电路130相类似，因此在此省略对其的详细描述。
图5是图4所示的第一级的电路图。
参照图5，第一级STAGE1包括上拉单元132a、下拉单元132b、驱动单元132c、保持单元132d、开关单元132e、以及进位单元132f。
上拉单元132a将通过第一时钟端CK1提供的第一栅极时钟脉冲CKV1上拉，然后通过输出端OUT输出栅极驱动信号GO1。上拉单元132a包括第一晶体管NT1，其栅极连接到第一节点N1，漏极连接到第一时钟端CK1，以及源极连接到输出端OUT。
下拉单元132b响应于来自第三级的栅极驱动信号GO3将栅极驱动信号GO1下拉到通过接地电压端VSS所提供的栅极截止电压VOFF。下拉单元132b包括第二晶体管NT2，该第二晶体管的栅极连接到控制端CT、漏极连接到输出端OUT、以及源极连接到接地电压端VSS。
驱动单元132c响应于通过输入端IN提供的起始脉冲STVP导通上拉单元132a，或响应于第三级的栅极驱动信号GO3将上拉单元132a截止。为此，驱动单元132c包括缓冲单元、充电单元、以及放电单元。
缓冲单元包括第三晶体管NT3，该第三晶体管具有共同连接到输入端IN的栅极和漏极以及连接到第一节点N1的源极。充电单元包括第一电容器C1，该第一电容器具有连接到第一节点N1的第一电极和连接到第二节点N2的第二电极。放电单元包括第四晶体管NT4，该第四晶体管具有连接到控制端CT的栅极、连接到第一节点N1的漏极、以及连接到接地电压端VSS的源极。
当将起始脉冲STVP输入至输入端IN时，导通第三晶体管NT，并且第一电容器C1被起始脉冲STVP充电。当第一电容器C1被充电至超过第一晶体管NT1的阈值电压时，导通第一晶体管NT1，然后将提供给第一时钟端CK1的第一栅极时钟脉冲CKV1输出至输出端OUT。
根据第二节点N2的电势突变，第一节点N1的电势通过耦合第一电容器C1而自举(boot-strapped)至与第二节点N2的电势变化相同。因此，第一晶体管NT1有利于将施加到漏极的第一栅极时钟脉冲CKV1输出至输出端OUT。输出到输出端OUT的第一栅极时钟脉冲CKV1成为提供给栅极线的栅极驱动信号GO1。起始脉冲STVP作为初始信号，用于为第一晶体管NT1充电以产生第一栅极驱动信号。
然后，当第四晶体管NT4响应于通过控制端CT输入的第三级输出信号的栅极驱动信号GO3导通时，第一电容器C1中的电荷放电至通过接地电压端VSS提供的栅极截止电压电平。
保持单元132d包括第五和第六晶体管NT5和NT6，用于将栅极驱动信号GO1保持在栅极截止电压电平。第五晶体管NT5具有连接到第三节点N3的栅极、连接到第二节点N2的漏极、以及连接到接地电压端VSS的源极。第六晶体管NT6具有连接到第二时钟端CK2的栅极、连接到第二节点N2的漏极、以及连接到接地电压端VSS的源极。
开关单元132e包括第七至第十晶体管NT7至NT10，以及第二和第三电容器C2和C3，用以控制保持单元132d。第七晶体管NT7具有连接到第一时钟端CK1的栅极和漏极、以及与第九晶体管NT9的漏极和第八晶体管NT8的栅极共同连接的源极。第八晶体管NT8具有连接到第一时钟端CK1的漏极、通过第二电容器C2连接到漏极的栅极、以及连接到第三节点N3的源极。第八晶体管NT8的栅极和源极经由第三电容器C3彼此连接。第九晶体管NT9具有连接到第七晶体管NT7源极的漏极、连接到第二节点N2的栅极、以及连接到接地电压端VSS的源极。第十晶体管NT10具有连接到第三节点N3的漏极、连接到第二节点N2的栅极、以及连接到接地电压端VSS的源极。
当高态的栅极时钟脉冲CKV1作为栅极驱动信号GO1输出至输出端OUT时，第二节点N2的电势升高至高态。当第二节点N2的电势升高至高态时，第九和第十晶体管NT9和NT10被导通。在该种情况下，尽管通过提供至第一时钟端CK1的第一栅极时钟脉冲CKV1，第七和第八晶体管NT7和NT8被导通，但由第七和第八晶体管NT7和NT8输出的信号经由第九和第十晶体管NT9和NT10被放电至接地电压。由于第三节点N3的电势在高态的栅极驱动信号GO1被输出时保持为低态，第五晶体管NT5可以保持为截止状态。
接下来，栅极驱动信号GO1响应于通过控制端CT输入的第三级的驱动信号GO3，经由接地电压端VSS放电。第二节点N2的电势逐渐降低为低态。由第七和第八晶体管NT7和NT8输出的信号将第九和第十晶体管NT9和NT10截止，并且将第三节点N3升高至高态。因为第三节点N3的电势升高，所以第五晶体管NT5导通，并且第二节点N2的电势通过第五晶体管NT5放电至栅极截止电压VOFF。
当由通过第二时钟端CK2提供的第一栅极时钟条脉冲CKVB1将第六晶体管NT6导通时，第二节点N2的电势经由接地电压端VSS更确定地放电。
由此，保持单元132d的第五和第六晶体管NT5和NT6将第二节点N2的电势保持在栅极截止电压VOFF。开关单元132e决定导通第五晶体管NT5的时间点。
进位单元132f包括第十一晶体管NT11，该第十一晶体管具有连接到第一时钟端CK1的漏极、连接到第一节点N1的栅极、和连接到进位端CR的源极，并且包括第四电容器C4，该第四电容器连接在第十一晶体管NT11的栅极和源极之间。第十一晶体管NT11在第一节点N1的电势升高时导通。然后，第十一晶体管NT11将输入其漏极的第一栅极时钟脉冲CKV1作为进位信号CASig1输出。类似地，通过为起始脉冲STVP充电，第四电容器C4导通第十一晶体管NT11。进位信号CASig1提供给第二级的输入端以作为驱动第二级的起始脉冲。
第一级STAGE1还包括纹波防止单元132g和复位单元132h。纹波防止单元132g防止用于维持栅极截止电压VOFF的栅极驱动信号GO1由于通过输入端IN输入的噪声而产生纹波。纹波防止单元132g包括第十二和第十三晶体管NT12和NT13。第十二晶体管NT12具有连接到输入端IN的漏极、连接到第二时钟端CK2的栅极、以及连接到第一节点N1的源极。第十三晶体管NT13具有连接到第一节点N1的漏极、连接到第一时钟端CK1的栅极、以及连接到第二节点N2的源极。
复位单元132h包括第十四晶体管NT14，该第十四晶体管具有连接到第一节点N1的漏极、连接到复位端RE的栅极、以及连接到接地电压端VSS的源极。响应于通过复位端RE输入的第(n+1)级STAGEn+1的输出信号GOn+1，第十四晶体管NT14将第一节点N1放电至栅极截止电压VOFF。由于第(n+1)级STAGEn+1的输出意味着一帧的结束，所以复位单元132h在一帧结束的同时将奇数级STAGE1、STAGE3、…、STAGEn-1的第一节点N1放电。
在栅极驱动信号顺序地从奇数级STAGE1、STAGE3、…、以及STAGEn+1输出之后，通过由第(n+1)级STAGEn+1的输出信号导通每个奇数级STAGE1、STAGE3、…、以及STAGEn+1的第十四晶体管NT14，复位单元132h将奇数级STAGE1、STAGE3、…、和STAGEn+1的第一节点N1复位至栅极截止单元VOFF。因此，电路单元132的奇数级STAGE1、STAGE3、…、以及STAGEn+1可以在复位状态重启动其操作。
图4所示的第二至第(n+2)级基本上类似于第一级，因此在此省略对其的详细描述。
图6A和图6B是用于将相关技术LCD中利用起始脉冲进行的栅极驱动电路操作以及根据本发明一个实施例的LCD中利用起始脉冲进行的栅极驱动电路操作比较的曲线图；
下面，参照图6A描述与相关技术LCD的起始脉冲相对应的栅极驱动电路的操作。
参照图6A，相关技术LCD的栅极驱动电路由用于驱动第一奇数级的第一起始脉冲STVP1和用于驱动第一偶数级的第二起始脉冲STVP2驱动。
在将第一起始脉冲STVP1提供至第一奇数级的输入端之后，将第二起始脉冲STVP2提供至第一偶数级的输入端。特别地，假设提供给单一条栅极线的栅极导通电压VON维持在高电平状态的持续时间为“tON”，则在提供第一起始脉冲STVP1后再持续“tON/2”之后，提供第二起始脉冲STVP2。其用于对提供给相邻栅极线的栅极驱动信号的重叠方式而产生的栅极线延迟所导致的充电率短缺进行补偿。
第一和第二起始脉冲STVP1和STVP2仅用作初始信号N1sig和N2sig，用于导通作为第一奇数级和第一偶数级的上拉单元132a的第一晶体管，而不影响由第一奇数级和第一偶数级分别输出的栅极驱动信号GO1和GO2的定时。这是因为栅极驱动信号GO1和GO2是由与第一和第二栅极时钟脉冲CKV1和CKV2同步的第一奇数级和第一偶数级分别输出的。
参照图6B描述与根据本发明一个实施例的LCD的起始脉冲相对应的栅极驱动电路的操作。
参照图6B，根据本发明一个实施例的LCD的栅极驱动电路使用单一起始脉冲STVP驱动第一奇数级和偶数级。
起始脉冲STVP可以是与相关技术的第一起始脉冲STVP1相同的脉冲。起始脉冲STVP的上升定时点等于相关技术的第一起始脉冲STVP1的上升定时点，以及其下降定时点先于将第二栅极时钟脉冲CKV2输入至第一偶数级的输入端。
起始脉冲STVP同时提供给第一奇数级和第一偶数级的输入端。第一奇数级通过用起始脉冲STVP为第一奇数级的第一电容器充电来预先产生用于导通第一奇数级的第一晶体管的初始信号N1sig，并与第一栅极时钟脉冲CKV1同步输出栅极驱动信号GO1。第一偶数级通过用起始脉冲STVP为第一偶数级的第一电容器充电来预先产生用于导通第一偶数级的第一晶体管的初始信号N2sig，并与第二栅极时钟脉冲CKV2同步输出栅极驱动信号GO2。
第一偶数级的第一电容器通过在使用起始脉冲STVP为第一奇数级的第一电容器充电的定时点开始充电，来产生用于导通第一晶体管的初始信号N2sig。即，第一偶数级的第一电容器除了在第一奇数级的第一电容器持续充电以产生初始信号的持续时间内持续充电外，第一偶数级的第一电容器持续充电直到输入高态的第二栅极时钟脉冲CKV2。当输入高态的第二栅极时钟脉冲CKV2时，第一偶数级将其作为栅极驱动信号GO2输出。
因此，根据本发明一个实施例的LCD可以以第一奇数级和第一偶数级共享单一起始脉冲STVP的方式工作。从而，将提供相关技术的第一和第二起始脉冲的线路集成所用的空间减少为一半。
图7是图2所示的第一和第二栅极驱动电路的另一实施例的框图。
参照图7，第一栅极驱动电路130包括用于接收来自数据驱动电路的各种信号的线单元134和响应于由线单元134传送的各种信号而顺序地输出栅极驱动信号的电路单元132。
电路单元132包括彼此相关连接的多个级STAGE1至STAGEn+2。将第(n+2)级STAGEn+2的输出信号提供给多个级STAGE1至STAGEn+2的每个级的复位端RE。
线单元134包括起始脉冲线SL1、第一栅极时钟脉冲线S12、第一栅极时钟条脉冲线SL3、第二栅极时钟脉冲线SL4、第二栅极时钟条脉冲线SL5、接地电压线SL6、以及复位线SL7。复位线SL7将第(n+2)级STAGEn+2的输出端OUT的输出信号提供至级STAGE1至STAGEn+2的复位端RE。
换句话说，根据本发明另一实施例的第一栅极驱动电路130具有奇数级STAGE1、STAGE3、…、以及STAGEn+1、和偶数级STAGE2、STAGE4、…、以及STAGEn+2共享单一复位信号的结构。由于第二驱动电路140基本上类似于第一栅极驱动电路130，所以以下省略对此的详细描述。
图8A和图8B是用于将相关技术LCD中的栅极驱动电路的操作和根据本发明另一实施例的LCD中的栅极驱动电路的操作比较的曲线图。
参照图8A，在相关技术的LCD的栅极驱动电路中，奇数级STAGE1、STAGE3、…、以及STAGEn+1被作为第(n+1)级STAGEn+1的输出信号的第一复位信号RST1复位，以及偶数级STAGE2、STAGE4、…、以及STAGEn+2被作为第(n+2)级STAGEn+2的输出信号的第二复位信号RST2复位。
参照图8B，在根据本发明另一实施例的LCD的栅极驱动电路中，奇数级STAGE1、STAGE3、…、以及STAGEn+1和偶数级STAGE2、STAGE4、…、以及STAGEn+2同时被作为第(n+2)级STAGEn+2的输出信号的单一复位信号RST复位。
复位信号RST指示一帧的结束并通过导通各级的第十四晶体管NT14来使第一节点N1放电(参见图5)。因此，尽管奇数级STAGE1、STAGE3、…、以及STAGEn+1通过将作为复位信号RST的第(n+2)级的输出信号提供给奇数级STAGE1、STAGE3、…、以及STAGEn+1的复位端RE而被复位，也不会产生定时的问题。
因此，根据本发明另一实施例的LCD可以以奇数级STAGE1、STAGE3、…、以及STAGEn+1与偶数级STAGE2、STAGE4、…、以及STAGEn+2共享单一复位信号RST的方式工作。从而，将提供相关技术的第一和第二复位信号的线路集成所用的空间减少为一半。
图7所示的每个第一和第二驱动电路130和140的第(n+2)级STAGEn+2的上拉单元132a包括具有大于每个第一至第(n+1)级STAGE1至STAGEn+1的第一晶体管NT1尺寸的晶体管来作为上拉单元132a。这是因为第(n+2)级STAGEn+2的上拉单元132a通过同时驱动构成第一至第(n+2)级STAGE1至STAGEn+2的复位单元132h的晶体管NT14，来实现使提供至栅极线的栅极截止电压VOFF稳定的功能。
构成第(n+2)级STAGEn+2的上拉单元132a的第一晶体管NT1期望其尺寸比构成每个第一级至第(n+1)级STAGE1至STAGEn的上拉单元132a的晶体管的尺寸的大大约2倍到2.5倍。构成第(n+2)级STAGEn+2的上拉单元132a的第一晶体管NT1被配置为其尺寸大约比构成每个第一级至第(n+1)级STAGE1至STAGEn的上拉单元132a的晶体管的尺寸大大约2.3倍。
图9是示出了图7所示的第一和第二栅极驱动电路中每一个的第(n+2)级的输出波形的曲线图。
参照图9，奇数级STAGE1、STAGE3、…、以及STAGEn+1和偶数级STAGE2、STAGE4、…、以及STAGEn+2同时被作为第(n+2)级STAGEn+2的输出信号的单一复位信号RST复位。由于复位信号RST是由上拉单元产生的，其中，该上拉单元包括尺寸大约比构成第一级至第(n+1)级STAGE1至STAGEn+1中每一个的晶体管大2.5倍的晶体管，所以可以看出复位信号RST是具有比由第一级至第(n+1)级STAGE1至STAGEn+1中每一个的上拉单元所产生的栅极驱动信号的驱动能力更大的驱动能力的信号。
如上所述，本发明通过共享双栅极驱动电路的起始脉冲和伪级的输出信号来减少连接到栅极驱动电路的信号线，从而减少信号线的集成空间。由于减少了集成空间，所以已有的LCD面板和已有的用于LCD面板处理的设备都可以使用，可以降低制造LCD的成本。
本领域的技术人员应该理解在不脱离本发明的精神或范围的情况下，本发明可以进行多种修改和改变。因此，应该理解本发明覆盖在所附权利要求及其等同物范围内所提供的本发明的各种修改和改变。

Claims (20)

1.一种栅极驱动电路，包括：
电路单元，具有彼此相关地连接在一起的多个级，以响应于单一起始脉冲，输出栅极时钟脉冲或栅极时钟条脉冲作为每条栅极线的栅极驱动信号；以及
线单元，具有接收所述起始脉冲的起始脉冲线，以将所接收的起始脉冲提供至第一奇数级和第一偶数级中每一个的输入端，
其中，所述多个级的输出端分别连接到所述栅极线。
2.根据权利要求1所述的栅极驱动电路，其中，所述多个级的奇数级输出所述栅极时钟脉冲作为所述栅极驱动信号，以及所述多个级的偶数级输出所述栅极时钟条脉冲作为所述栅极驱动信号。
3.根据权利要求2所述的栅极驱动电路，其中，所述多个级的每个输入端连接到前一级的进位端，以及所述多个级的每个控制端连接到下一级的输出端。
4.根据权利要求3所述的栅极驱动电路，其中，所述奇数级包括第一伪级，所述第一伪级具有连接到最后一个奇数级的控制端的进位端，以及所述偶数级包括第二伪级，所述第二伪级具有连接到最后一个偶数级的控制端的进位端。
5.根据权利要求4所述的栅极驱动电路，其中，所述线单元包括：
第一复位线，其将所述第一伪级的输出端连接到每个所述奇数级的复位端；以及
第二复位线，其将所述第二伪级的输出端连接到每个所述偶数级的复位端。
6.根据权利要求4所述的栅极驱动电路，其中，所述线单元包括复位线，将所述第二伪级的输出端连接到所述多个级的复位端，以及所述第二伪级通过所述输出端向所述复位线提供复位信号。
7.根据权利要求6所述的栅极驱动电路，其中，所述第二伪级包括用于提供所述复位信号的上拉晶体管，以及所述上拉晶体管的尺寸大于每个其它级的上拉晶体管的尺寸。
8.一种液晶显示器，包括：
定时控制器，响应于外部输入信号产生输出使能信号、栅极时钟和单一起始信号；
电平移位器，响应于所述输出使能信号和所述栅极时钟产生栅极时钟脉冲和栅极时钟条脉冲，并响应于所述起始信号和所述栅极时钟产生单一起始脉冲；以及
第一栅极驱动电路和第二栅极驱动电路，响应于所述单一起始脉冲，输出所述栅极时钟脉冲或栅极时钟条脉冲作为提供给多条栅极线的栅极驱动信号。
9.根据权利要求8所述的液晶显示器，其中，所述第一栅极驱动电路和所述第二栅极驱动电路集成在其上形成有所述栅极线的液晶显示面板上，并且形成在所述栅极线的两端以双重驱动所述栅极线。
10.根据权利要求9所述的液晶显示器，其中，所述第一栅极驱动电路和所述第二栅极驱动电路中的每一个均包括彼此相关地连接在一起的多个级，以及所述多个级的输出端分别连接到所述栅极线。
11.根据权利要求10所述的液晶显示器，其中，所述多个级的每个奇数级输出所述栅极时钟脉冲作为所述栅极驱动信号，以及所述多个级的每个偶数级输出所述栅极时钟条脉冲作为所述栅极驱动信号。
12.根据权利要求11所述的液晶显示器，其中，所述多个级中的每一个的输出端连接到前一级的进位端，以及所述多个级中的每一个的控制端连接到下一级的输出端。
13.根据权利要求12所述的液晶显示器，其中，所述奇数级包括第一伪级，所述第一伪级具有连接到最后一个奇数级的控制端的进位端，以及所述偶数级包括第二伪级，所述第二伪级具有连接到最后一个偶数级的控制端的进位端。
14.根据权利要求13所述的液晶显示器，其中，每个所述奇数级的复位端均连接到所述第一伪级的输出端，以及每个所述偶数级的复位端均连接到所述第二伪级的输出端。
15.根据权利要求13所述的液晶显示器，其中，所述多个级中的每一个的复位端连接到所述第二伪级的输出端。
16.根据权利要求15所述的液晶显示器，其中，所述第二伪级包括连接到所述复位端的上拉晶体管，以及所述上拉晶体管的尺寸大于每个其它级的上拉晶体管的尺寸。
17.根据权利要求9所述的液晶显示器，还包括：电源，用于向所述电平移位器提供栅极导通电压和栅极截止电压，以及其中所述电平移位器输出所述栅极时钟脉冲、所述栅极时钟条脉冲和所述起始脉冲作为栅极导通电压电平和栅极截止电压电平。
18.根据权利要求17所述的液晶显示器，其中，所述电平移位器包括：
第一电平移位单元，通过对所述输出使能信号和所述栅极时钟进行逻辑运算并放大电压电平来输出所述栅极时钟脉冲；以及
第二电平移位单元，通过对所述输出使能信号和所述栅极时钟进行逻辑运算，进行反相并放大电压电平来输出所述栅极时钟条脉冲。
19.根据权利要求18所述的液晶显示器，其中，所述第一电平移位单元包括：
逻辑运算单元，对所述输出使能信号和所述栅极时钟执行OR运算；
驱动反相器，用于将所述逻辑运算单元的输出相位进行反相并放大；以及
全摆幅反相器，响应于所述驱动反相器的输出，产生所述栅极导通电压电平和所述栅极截止电压电平的所述栅极时钟脉冲。
20.根据权利要求18所述的液晶显示器，其中，所述第二电平移位单元包括：
逻辑运算单元，用于对所述输出使能信号和所述栅极时钟进行OR运算；
求反反相器，用于将所述逻辑运算单元的输出相位进行反相；
驱动反相器，用于将所述求反反相器的输出相位进行反相并放大；以及
全摆幅反相器，响应于所述驱动反相器的输出，产生所述栅极导通电压电平和所述栅极截止电压电平的所述栅极时钟条脉冲。
CNA2007101986179A 2006-12-11 2007-12-11 液晶显示器及其栅极驱动电路 Pending CN101201518A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020060125333A KR101428713B1 (ko) 2006-12-11 2006-12-11 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
KR1020060125333 2006-12-11
KR1020060129732 2006-12-19

Publications (1)

Publication Number Publication Date
CN101201518A true CN101201518A (zh) 2008-06-18

Family

ID=39516753

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101986179A Pending CN101201518A (zh) 2006-12-11 2007-12-11 液晶显示器及其栅极驱动电路

Country Status (2)

Country Link
KR (1) KR101428713B1 (zh)
CN (1) CN101201518A (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101645249A (zh) * 2008-08-06 2010-02-10 三星电子株式会社 液晶显示器
TWI401663B (zh) * 2009-03-13 2013-07-11 Au Optronics Corp 具雙向穩壓功能之液晶顯示裝置
CN104376818A (zh) * 2013-08-14 2015-02-25 联咏科技股份有限公司 液晶显示器及其栅极驱动器
WO2015100813A1 (zh) * 2013-12-30 2015-07-09 深圳市华星光电技术有限公司 Goa电路结构
CN105378822A (zh) * 2013-07-09 2016-03-02 皮克斯特隆尼斯有限公司 全n型晶体管反相器电路
TWI612508B (zh) * 2016-07-22 2018-01-21 友達光電股份有限公司 顯示裝置及其資料驅動器
CN109961732A (zh) * 2017-12-22 2019-07-02 乐金显示有限公司 显示设备
WO2020133629A1 (zh) * 2018-12-25 2020-07-02 惠科股份有限公司 一种显示装置的检修方法、驱动方法及显示装置
CN112259032A (zh) * 2019-07-03 2021-01-22 乐金显示有限公司 显示装置及其驱动方法和栅极驱动电路
CN112927661A (zh) * 2021-03-02 2021-06-08 重庆先进光电显示技术研究院 显示驱动板及显示装置
CN113539197A (zh) * 2020-04-17 2021-10-22 夏普株式会社 扫描信号线驱动电路、显示装置及扫描信号线的驱动方法
CN114677941A (zh) * 2020-12-24 2022-06-28 乐金显示有限公司 栅极驱动电路和显示装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101336851B1 (ko) 2010-05-03 2013-12-04 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR102238638B1 (ko) * 2014-09-18 2021-04-12 엘지디스플레이 주식회사 표시장치의 전원회로
CN111179797B (zh) * 2018-11-13 2021-11-02 合肥京东方卓印科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及相关装置
KR102543041B1 (ko) * 2018-11-29 2023-06-14 엘지디스플레이 주식회사 외부 보상용 표시 장치 및 그 구동 방법
KR102656689B1 (ko) * 2019-10-04 2024-04-11 엘지디스플레이 주식회사 표시 장치의 구동회로
CN113763864A (zh) * 2021-09-28 2021-12-07 福建华佳彩有限公司 一种面板驱动电路及其使用方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555528B1 (ko) * 2003-11-13 2006-03-03 삼성전자주식회사 Ａｓｇ 박막 액정 표시 장치 패널의 게이트 라인을구동하는 클럭 신호 및 반전 클럭 신호 전압 레벨을제어하는 레벨 쉬프터 회로 및 전압 레벨 제어 방법
KR20060127316A (ko) * 2005-06-07 2006-12-12 삼성전자주식회사 표시 장치

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101645249B (zh) * 2008-08-06 2014-08-06 三星显示有限公司 液晶显示器
CN101645249A (zh) * 2008-08-06 2010-02-10 三星电子株式会社 液晶显示器
TWI401663B (zh) * 2009-03-13 2013-07-11 Au Optronics Corp 具雙向穩壓功能之液晶顯示裝置
CN105378822A (zh) * 2013-07-09 2016-03-02 皮克斯特隆尼斯有限公司 全n型晶体管反相器电路
CN105378822B (zh) * 2013-07-09 2017-09-08 追踪有限公司 全n型晶体管反相器电路
CN104376818A (zh) * 2013-08-14 2015-02-25 联咏科技股份有限公司 液晶显示器及其栅极驱动器
CN104376818B (zh) * 2013-08-14 2017-07-11 联咏科技股份有限公司 液晶显示器及其栅极驱动器
GB2534096B (en) * 2013-12-30 2020-10-28 Shenzhen China Star Optoelect Goa circuit structure
WO2015100813A1 (zh) * 2013-12-30 2015-07-09 深圳市华星光电技术有限公司 Goa电路结构
US9311880B2 (en) 2013-12-30 2016-04-12 Shenzhen China Star Optoelectronics Technology Co., Ltd GOA circuit structure
GB2534096A (en) * 2013-12-30 2016-07-13 Shenzhen China Star Optoelect Goa circuit structure
TWI612508B (zh) * 2016-07-22 2018-01-21 友達光電股份有限公司 顯示裝置及其資料驅動器
CN109961732A (zh) * 2017-12-22 2019-07-02 乐金显示有限公司 显示设备
CN109961732B (zh) * 2017-12-22 2022-08-02 乐金显示有限公司 显示设备
WO2020133629A1 (zh) * 2018-12-25 2020-07-02 惠科股份有限公司 一种显示装置的检修方法、驱动方法及显示装置
US11455967B2 (en) 2018-12-25 2022-09-27 HKC Corporation Limited Overhaul method and driving method for display device and display device
CN112259032A (zh) * 2019-07-03 2021-01-22 乐金显示有限公司 显示装置及其驱动方法和栅极驱动电路
CN112259032B (zh) * 2019-07-03 2024-02-02 乐金显示有限公司 显示装置及其驱动方法和栅极驱动电路
CN113539197A (zh) * 2020-04-17 2021-10-22 夏普株式会社 扫描信号线驱动电路、显示装置及扫描信号线的驱动方法
CN113539197B (zh) * 2020-04-17 2022-06-14 夏普株式会社 扫描信号线驱动电路、显示装置及扫描信号线的驱动方法
CN114677941A (zh) * 2020-12-24 2022-06-28 乐金显示有限公司 栅极驱动电路和显示装置
CN112927661A (zh) * 2021-03-02 2021-06-08 重庆先进光电显示技术研究院 显示驱动板及显示装置

Also Published As

Publication number Publication date
KR101428713B1 (ko) 2014-09-30
KR20080053597A (ko) 2008-06-16

Similar Documents

Publication Publication Date Title
CN101201518A (zh) 液晶显示器及其栅极驱动电路
CN101174070B (zh) 栅极驱动电路、显示装置及改善显示装置的方法
CN101122720B (zh) 栅极驱动器和具有所述栅极驱动器的显示装置
CN101149500B (zh) 液晶显示装置
CN102645773B (zh) 栅极驱动电路和具有该栅极驱动电路的液晶显示器
CN100389452C (zh) 移位寄存器电路与改善稳定的方法及栅极线驱动电路
CN101494032B (zh) 栅极驱动电路和具有该栅极驱动电路的显示装置
CN101246672B (zh) 显示设备的驱动装置和包括驱动装置的显示设备
CN101017649B (zh) 栅极驱动单元和具有该栅极驱动单元的显示装置
US20080211760A1 (en) Liquid Crystal Display and Gate Driving Circuit Thereof
KR101298094B1 (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR101167663B1 (ko) 게이트 구동 회로 및 이를 포함하는 액정 표시 장치
CN101154006B (zh) 液晶显示器
US20100085348A1 (en) Display device and method of driving the same
US9035930B2 (en) Display device and driving method thereof
CN101071245B (zh) 液晶显示器
KR20100075019A (ko) 게이트 구동 장치 및 이를 포함하는 액정 표시 장치
KR20100006063A (ko) 게이트 드라이버 및 이를 갖는 표시장치
CN101093649A (zh) 液晶显示装置及其驱动方法
KR20110120705A (ko) 게이트 구동회로 및 이를 갖는 표시장치
KR20150038948A (ko) 표시 장치 및 그 구동 방법
US20190147824A1 (en) Gate driving circuit and display device having the same
KR20080056781A (ko) 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
KR20050116964A (ko) 게이트 구동회로 및 이를 갖는 표시장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080618