CN105378822B - 全n型晶体管反相器电路 - Google Patents

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Abstract

本发明提供用于全n型晶体管反相器电路的系统、方法和设备。电路可包含输入薄膜晶体管TFT、下拉TFT、放电TFT、第一上拉TFT、第二上拉TFT及浮动电容器。所述电路还可包含第一和第二低电压电压源及第一和第二高电压电压源。所述TFT、所述电容器及所述电压源可耦合使得所述电路的输出与所述电路的输入逻辑相反。在一些实施方案中，所述电路可展现处于两个逻辑状态的零DC电流且可输出实质上等于由所述第一低电压电压源和所述第二高电压电压源输出的电压的电压。在一些实施方案中，所述电路可用于构建用于有源矩阵电子显示器的D触发器、缓冲器及控制器。

Description

全N型晶体管反相器电路
相关申请案
本专利申请案主张2013年7月9日申请且受让于本受让人且特此以引用的方式明确并入本文中的标题为“ALL N-TYPE TRANSISTOR INVERTER CIRCUIT”的美国实用申请案第13/937,752号的优先权。
技术领域
本发明涉及半导体电路设计，且具体来说，涉及全n型晶体管电路。
背景技术
当前薄膜金属氧化物半导体(MOS)电路(例如，基于氧化铟镓锌(IGZO)的电路)具有缺少容易可用的p-mos晶体管的缺点。同样，普通硅电路中的可用的共同互补金属氧化物半导体(CMOS)数字电路(例如，反相器、缓冲器及各种逻辑闸极)不可用于基于金属氧化物薄膜过程。已提出用全n型晶体管制作的电路替代此类CMOS组件，但几乎(如果非全部)具有各种缺点。举例来说，某些提出的IGZO反相器处于至少一个逻辑状态具有驻流的缺点。一些提出的IGZO反相器还缺少完整轨对轨电压摆动。因此，需要更高的电压源来获得所需的电压输出。
发明内容
本发明的系统、方法和装置各自具有若干创新方面，其中没有单个方面单独负责本文所揭示的合乎需要的属性。
本发明中所描述的标的物的一个创新方面可实施于全n型薄膜晶体管(TFT)电路中。所述电路可包含第一反相器。第一反相器可包含输入电压互连件。第一反相器可包含输入TFT，所述输入TFT在其闸极处耦合至输入电压互连件且在其源极处耦合至第一低电压源。第一反相器可包含下拉TFT，所述下拉TFT在其闸极处耦合至输入电压互连件且在其源极处耦合至第二低电压源。第一反相器可包含放电TFT，所述放电TFT在其闸极处耦合至输入电压互连件且在其源极处耦合至第三低电压源。第一反相器可包含第一上 拉TFT，所述第一上拉TFT从其源极耦合至下拉TFT的汲极和电容器的第一端子，从其闸极耦合至输入TFT的汲极和电容器的第二端子，且从其汲极耦合至第一高电压源。第一反相器可包含第二上拉TFT，所述第二上拉TFT从其源极耦合至放电TFT的汲极，从其闸极耦合至第一上拉晶体管的源极且耦合至第一电容器的第一端子和下拉TFT的汲极，且从其汲极耦合至第二高电压源。第一反相器可包含输出电压互连件，所述输出电压互连件耦合至第二上拉TFT与放电TFT之间的节点。
在一些实施方案中，第二低电压源输出比由第一低电压源输出的电压更负的电压。在一些实施方案中，第一低电压源为接地装置。在一些实施方案中，第一高电压源输出比由第二高电压源输出的电压更正的电压。在一些实施方案中，第一、第二和第三低电压源及第一和第二高压区源为DC电压源。
在一些实施方案中，输入TFT、下拉TFT、放电TFT及第一和第二上拉TFT经配置，使得在输出电压互连件上的电压与在输入电压互连件上的电压逻辑相反。在一些实施方案中，电容器为浮动电容器。在一些实施方案中，逻辑低输入电压与由第二低电压源输出的电压之间的差的绝对值小于第一上拉TFT的阈值电压。
在一些实施方案中，逻辑低输入电压约等于由第一低电压源输出的电压且高输入电压等于由第二高电压源输出的电压。在一些实施方案中，输入TFT、下拉TFT、放电TFT、第一上拉TFT及第二上拉TFT中的至少一者包含由导电氧化物形成的通道。在一些实施方案中，由第一低电压源输出的电压约等于由第三低电压源输出的电压。在一些实施方案中，电路包含第二反相器。第一反相器的输出电压互连件可电耦合到第二反相器的输入电压互连件，使得第一和第二反相器一起作为缓冲器而操作。
在一些实施方案中，电路包含第六TFT，所述第六TFT在其闸极处耦合至触发信号，在其汲极处耦合至数据输入互连件，且在其源极处耦合至第一反相器的输入电压互连件。电路可包含第二反相器，所述第二反相器在其输入电压互连件处耦合至第一反相器的输出电压互连件，且在其输出电压互连件处耦合至第一反相器的输入电压互连件。电路可包含第七晶体管，所述第七晶体管在其闸极处耦合至反相触发信号且在其汲极处耦合至第一反相器电路的输出电压互连件。电路还可包含第三反相器，所述第三反相器在其输入电压互连件处耦合至第七晶体管的源极和第四反相器的输出电压互连件，且在其输出电压互连件处耦合至第四反相器的输入电压互连件。第一反相器、第二反相器、第三反相器、第四反相器、第六晶体管及第七晶体管可形成D正反器。
在一些实施方案中，电路可包含显示器和经配置以与显示器通信的处理器。处理器可经配置以处理图像数据。电路还可包含经配置以与处理器通信的存储器装置。在一些实施方案中，电路还可包含经配置以将至少一个信号发送至显示器的驱动器电路和经配置以将图像数据的至少一部分发送至驱动器电路的控制器。在一些实施方案中，电路还可包含经配置以件图像数据发送至处理器的图像源模块。图像源模块可包含接收器、收发器或发射器。电路还可包含经配置以接收输入数据且经配置以将输入数据传达至处理器的输入装置。
本发明中所描述的标的物的另一创新方面可实施于控制电子显示器的设备中。设备可包含多个D正反器，每一D正反器串联耦合至各别缓冲器电路以形成多个行驱动器。多个D正反器和各别缓冲器电路可由全TFT形成。设备还可包含触发信号互连件，所述触发信号互连件并联耦合至D正反器中的每一者以用于发射触发信号。每一D正反器的输出可耦合至后续D正反器的输入且至对应于电子显示器的第一行的行驱动器的输入耦合至独立控制输入，使得响应于在独立控制输入处施加的逻辑高压区而在触发信号连续循环期间循序启用缓冲器电路的输出。设备还可包含具有多个扫描线互连件的控制矩阵。每一扫描线互连件可耦合至各别缓冲器电路和实质上布置成一行的多个显示元件。
在一些实施方案中，设备还可包含衬底。形成D正反器的TFT、缓冲器电路及控制矩阵可在衬底上制作。在一些实施方案中，设备可包含用于输出独立控制输入的控制器。独立控制输入可启动显示定址过程。在一些实施方案中，设备还可包含用于将数据电压循序输出至由对应扫描线互连件启用的成行显示元件的数据驱动器。控制器可输出信号以将数据驱动器与缓冲器电路的输出同步。
在附图和下文描述中阐述本说明书中描述的标的物的一个或一个以上实施方案的细节。尽管此发明内容中所提供的实例主要依据基于MEMS的显示器来描述，但本文中所提供的概念可适用于其它类型的显示器(例如，液晶显示器(LCD)、有机发光二极管(OLED)显示器、电泳显示器及场发射显示器)以及其它非显示器MEMS装置(例如，MEMS麦克风、传感器及光学开关)。其它特征、方面及优点将从描述、图式及权利要求书变得显而易见。应注意，下图的相对尺寸可能未按比例绘制。
附图说明
图1A展示实例直观式基于微机电系统(MEMS)的显示设备的示意图。
图1B展示实例主机装置的框图。
图2展示实例反相器电路的电路图。
图3展示实例缓冲器电路的电路图。
图4展示实例D正反器电路的框图。
图5A展示有源矩阵显示器的实例行驱动器的框图。
图5B展示图5A中所展示的实例行驱动器的电路图。
图6和7展示包含多个显示元件的实例显示装置的系统框图。
各个图式中的相同元件符号及名称指示相同元件。
具体实施方式
以下描述涉及出于描述本发明的创新方面的目的的某些实施方案。然而，所属领域的一般技术人员将容易认识到，可以许多不同方式应用本文中的教示。所描述的实施方案可在可经配置以显示图像的任何装置、设备或系统中实施，而不论图像是在运动中(例如，视频)还是静止的(例如，静态图像)，且不论图像为文字的、图形的还是图片的。更确切地说，预期所描述的实施方案可包含在多种电子装置中或与其相关联，例如(但不限于)：移动电话、具多媒体因特网功能的蜂窝式电话、移动电视接收器、无线装置、智能电话、装置、个人数据助理(PDA)、无线电子邮件接收器、手持式或便携式计算机、上网本、笔记本计算机、智能笔记本计算机、平板计算机、打印机、复印机、扫描器、传真装置、全球定位系统(GPS)接收器/导航仪、摄像机、数字媒体播放器(例如，MP3播放器)、便携式摄像机、游戏控制台、腕表、时钟、计算器、电视监视器、平板显示器、电子阅读装置(例如，电子阅读器)、计算机监视器、汽车显示器(包含里程表及速度计显示器等)、驾驶舱控制和/或显示器、摄像机景观显示器(例如，车辆中的后视摄像机的显示器)、电子照片、电子布告板或标牌、投影仪、建筑结构、微波、冰箱、立体声系统、盒式记录器或播放器、DVD播放器、CD播放器、VCR、收音机、便携式存储器芯片、洗衣机、烘干机、洗衣机/烘干机、停车计时器、包装(例如，机电系统(EMS)应用中，包含微机电系统(MEMS)应用以及非EMS应用)、美观性结构(例如，关于一件珠宝或服装的图像的显示)及多种EMS装置。本文中的教示还可用于非显示器应用中，例如(但不限于)电子切换装置、射频滤波器、传感器、加速度计、陀螺仪、运动感测装置、磁力计、用于消费型电子装置的惯性组件、消费型电子产品的零件、变容器、液晶装置、电泳装置、驱动方案、制造工艺及电子测试设备。因而，所述教示并不希望仅限于图中所描绘的实施方案，而实际上具有广泛适用性，如所属领域的技术人员将容易显而易见的。
全n型晶体管反相器可用轨对轨输出电压切换制作，且其通过适当合并浮动电容器而不具有处于两个逻辑状态的驻流。更具体地说，浮动电容器可并入到反相器电路中，使得浮动电容器的一个端子并联耦合至输入晶体管的汲极和第一上拉晶体管的闸极。电容器的其它端子并联耦合至第一上拉晶体管的源极、第二上拉晶体管的闸极及下拉晶体管的汲极。
另外，下拉晶体管的源极和输入晶体管耦合至两个低电压电压源。耦合至下拉晶体管的电压源比耦合至输入晶体管和放电晶体管的电压源更负。这些低电压电压源的各别电压的差的绝对值大于第一上拉晶体管的阈值电压。
可实施本发明中所描述的主题的特定实施方案以实现以下可能优点中的一或多者。反相器电路可经配置以输出实质上等于由电耦合到反相器电路的电力供应器输出的电压的电压。反相器电路的此轨对轨性能特性允许选择电压源，使得高电压电压源的电压对应于逻辑1的电压且低电压电压源的电压对应于逻辑0的电压。电压源电压可维持在比缺乏轨对轨输出特性的电路中的将可能的范围更窄的范围内，与许多替代电路设计的情形一样。因此，轨对轨反相器电路导致减小的功率消耗。因为反相器电路可用于实施任何形式的逻辑门，能够执行其它逻辑操作的系统可经构建以利用与轨对轨反相器电路相关联的功率节省。
在一些实施方案中，本文所描述的反相器电路可通过消除电路的正常操作期间的驻流来进一步降低功率消耗。举例来说，反相器电路可包含耦合至高电压源的上拉晶体管和耦合至低电压源的放电晶体管。上拉和放电晶体管可接通和断开以将反相器的输出在高与低逻辑状态之间切换。通过设计电路使得不存在上拉晶体管与放电晶体管同时都接通的情况，此将形成从高电压源至低电压源的DC电流路径，可保存电源。
在一些实施方案中，反相器电路可经设计以降低并有反相器电路的裝置的生产的复杂度和成本。举例来说，电子显示器可包含由导电氧化物制成的有源层，所述导电氧化物例如氧化锌铟镓(IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化锡锌(ZnSnO)、氧化铝锌(AlZnO)、氧化铜(CuO或Cu2O)、氧化镉(CdO)或氧化锑银(AgSbO3)，显示元件控制电路可通过以上氧化物形成。除显示元件及其控制电路以外，将驱动器及/或逻辑功能性合并至显示器中是有用的。通常，此类驱动器及/或逻辑制作为耦合至显示器衬底的单独组件。使用本文所公开的全n型晶体管反相器，驱动器和其它逻辑电路可以用于制作显示元件控制电路的同一过程直接制作在显示器衬底上。
图1A展示实例直观式基于MEMS的显示设备100的示意图。显示设备100包含以行及列布置的多个光调制器102a至102d(通常称为光调制器102)。在显示设备100中，光调制器102a和102d处于打开状态，从而允许光通过。光调制器102b和102c处于闭合状态，从而阻挡光通过。通过选择性地设置光调制器102a至102d的状态，可以利用 显示设备100以在由一或多个灯105照明的情况下形成用于背光显示器的图像104。在另一实施方案中，设备100可通过反射源自设备的前方的环境光来形成图像。在另一实施方案中，设备100可通过反射来自位于显示器前方的一或多个灯(即，通过使用前照灯)的光而形成图像。
在一些实施方案中，每一光调变器102对应于图像104中的一个像素106。在一些其它实施方案中显示设备100可利用多个光调制器以形成图像104中的像素106。举例来说，显示设备100可包含三个色彩特定光调制器102。通过选择性地打开对应于特定像素106的色彩特定光调制器102中的一或多者，显示设备100可产生图像104中的彩色像素106。在另一实例中，显示设备100包含每像素106两个或两个以上光调制器102以在图像104中提供亮度级别。关于图像，像素对应于由图像的分辨率定义的最小像元。关于显示设备100的结构组件，术语像素指用于调制形成图像的单一像素的光的组合式机械及电组件。
显示设备100为直观式显示器，因为其可不包含通常可见于投射应用中的成像光学装置。在投影显示器中，形成于显示设备的表面上的图像被投影到屏幕上或到墙面上。显示设备实质上小于所投影的图像。在直观式显示器中，用户通过直接查看显示设备而看到图像，所述显示设备含有光调制器及任选地用于增强在显示器上见到的亮度及/或对比度的背光或前照灯。
直观式显示器可以透射或反射模式操作。在透射式显示器中，光调制器过滤或选择性地阻挡源自定位在显示器后方的灯的光。来自灯的光任选地注入到光导或背光中，使得每一像素可受到均匀照射。透射直观式显示器常常构建在透明或玻璃衬底上以促成其中含有光调制器的一个衬底直接放置这背光上方的夹层组合件布置。
每一光调变器102可包含快门108和光圈109。为了说明图像104中的像素106，快门108经定位以使得快门允许光通过光圈109而朝向观看者。为了保持像素106未被照亮，快门108经放置使得快门阻碍光通过光圈109。光圈109由贯穿每个光调制器102中的反射性或光吸收材料而图案化的开口界定。
显示设备还包含连接到衬底及光调制器以用于控制快门的移动的控制矩阵。控制矩阵包含一系列电互连件(例如，互连件110、112及114)，所述互连件包含像素的每行的至少一个写入启用互连件110(也称为扫描线互连件)、用于像素的每一列的一个数据互连件112以及将共同电压提供到所有像素或至少提供到来自显示设备100中的多个列和多个行两者的像素的一个共同互连件114。响应于适当电压(写入启用电压，VWE)的施加，用于给定像素行的写入启用互连件110使所述行中的像素准备好接受新的快门移动指 令。数据互连件112以数据电压脉冲的形式传达新的移动指令。在一些实施方案中，施加到数据互连件112的数据电压脉冲直接促成快门的静电移动。在一些其它实施方案中，数据电压脉冲控制开关(例如，晶体管或其它非线性电路元件)控制向光调制器102施加单独致动电压(其量值通常高于数据电压)。这些致动电压的施加接着导致快门108的静电驱动移动。
图1B展示实例主机装置120(即，手机、智能电话、PDA、MP3播放器、平板计算机、电子读取器、上网本、笔记本计算机、手表等)的框图。主机装置120包含显示设备128、主机处理器122、环境传感器124、用户输入模块126和电源。
显示设备128包含多个扫描驱动器130(还被称作写入启用电压源)、多个数据驱动器132(还被称作数据电压源)、控制器134、共同驱动器138、灯140至146、灯驱动器148及显示元件(例如图1A中所展示的光调制器102)的阵列150。扫描驱动器130将写入启用电压施加至扫描线互连件110。数据驱动器132将数据电压施加至数据互连件112。
在显示设备的一些实施方案中，数据驱动器132经配置以将模拟数据电压提供到显示元件的阵列150，尤其在图像104的亮度级别将以模拟方式导出的情况下。在模拟操作中，光调制器102经设计而使得当通过数据互连件112施加某一范围的中间电压时，在快门108中产生某一范围的中间开放状态，且因此在图像104中产生某一范围的中间照明状态或亮度等级。在其它情况下，数据驱动器132经配置以仅将一组降低的2、3或4个数字电压电平施加至数据互连件112。这些电压电平经设计而以数字方式将打开状态、闭合状态或其它离散状态设置到快门108中的每一者。
扫描驱动器130及数据驱动器132连接至数字控制器电路134(还被称作控制器134)。控制器以按序列组织的主要串列方式将数据发送到数据驱动器132，所述序列可按行以及按图像帧预定、分组。数据驱动器132可包含串联到并联数据转换器、电平移位，且对于一些应用，包含数/模电压转换器。
显示设备任选地包含一组共同驱动器138，也被称作共同电压源。在一些实施方案中，共同驱动器138将DC共同电势提供到显示元件的阵列150内的所有显示元件，例如，通过将电压供应到一系列共同互连件114。在一些其它实施方案中，共同驱动器138遵循来自控制器134的命令而发布电压脉冲或信号到显示元件的阵列150，例如，能够驱动及/或起始阵列150的多个行及列中的所有显示元件的同时致动的全局致动脉冲。
用于不同显示器功能的所有驱动器(例如，扫描驱动器130、数据驱动器132和共用驱动器138)是通过控制器134时间同步的。来自控制器的时序命令协调红色、绿色及蓝 色以及白色灯(相应地为140、142、144和146)经由灯驱动器148的照射、显示元件的阵列150内的特定行的写入启用和订序、来自数据驱动器132的电压的输出及提供用于显示元件致动的电压的输出。在一些实施方案中，所述灯为发光二极管(LED)。
控制器134确定可借以将快门108中的每一者重设为适于新图像104的照明级别的定序或定址方案。可按周期性间隔设置新图像104。举例来说，对于视频显示器，以从10到300赫兹(Hz)的频率范围来刷新视频的彩色图像104或帧。在一些实施方案中，到阵列150的图像帧的设置与灯140、142、144和146的照射同步，使得用一系列交替颜色(例如红色、绿色、蓝色和白色)照射替代图像帧。用于每一对应颜色的图像帧被称作彩色子帧。在被称作场序彩色方法的此方法中，如果彩色子帧以超过20Hz的频率交替，那么人脑将所述交替的帧图像平均成对具有广泛及连续色彩范围的图像的感知。在替代实施方案中，具有原色的四个或四个以上灯可用于显示设备100中，从而采用除红色、绿色、蓝色和白色以外的原色。
在一些实施方案中，在显示设备100经设计以用于快门108在打开与闭合状态之间的数字切换的情况下，控制器134通过时分灰度的方法形成图像，如先前所描述。在一些其它实施方案中，显示设备100可经由每像素使用多个快门108来提供灰度。
在一些实施方案中，用于图像104状态的数据由控制器134通过连续寻址个别行(也被称作扫描线)而加载到显示元件阵列150。对于序列中的每一行或扫描线，扫描驱动器130将写入启用电压施加到用于阵列150的所述行的写入启用互连件110，且随后数据驱动器132为选定行中的每一列供应对应于所需快门状态的数据电压。此过程重复，直到已针对阵列150中的所有行加载数据为止。在一些实施方案中，用于数据加载的选定行的序列是线性的，在阵列150中从上到下进行。在一些其它实施方案中，选定行的序列是伪随机的，以便将视觉假影最小化。并且在一些其它实施方案中，定序是按块来组织的，其中，对于块，例如通过依序对阵列150的仅每个第5行进行定址而将图像104状态的仅某一部分的数据加载到阵列150。
在一些实施方案中，用于将图像数据加载到阵列150的过程与致动阵列150中的显示元件的过程在时间上是分开的。在这些实施方案中，显示元件阵列150可包含阵列150中的每一显示元件的数据存储器元件，且控制矩阵可包含用于携载来自共同驱动器138的触发信号以根据存储在存储器元件中的数据起始快门108的同时致动的全局致动互连件。
在替代实施方案中，显示元件的阵列150和控制显示元件的控制矩阵可按除矩形行及列以外的配置来布置。举例来说，可按六边形阵列或曲线行及列来布置显示元件。一般来说，如本文所使用，术语扫描线将指共享写入启用互连件的任何多个显示元件。
主机处理器122通常控制主机的操作。举例来说，主机处理器122可为用于控制便携式电子装置的通用或专用处理器。关于包含在主机装置120内的显示设备128，主机处理器122输出图像数据以及关于主机的额外数据。此类信息可包含：来自环境传感器的数据，例如环境光或温度；关于主机的信息，包含(例如)主机的操作模式或主机的电源中的剩余电量；关于图像数据的内容的信息；关于图像数据的类型的信息；及/或用于显示设备供选择成像模式用的指令。
用户输入模块126直接或经由主机处理器122将用户的个人偏好传送到控制器134。在一些实施方案中，用户输入模块126由软件控制，用户通过所述软件程序化个人偏好，例如更深色彩、更好对比较低功增大的亮度、体育、现场动作或动画。在一些其它实施方案中，使用硬件(例如，开关或拨号盘)将这些偏好输入至主机。至控制器134的多个数据输入引导控制器将数据提供至对应于最佳成像特性的各种驱动器130、132、138及148。
还可包含环境传感器模块124作为主机装置120的部分。环境传感器模块124接收关于周围环境的数据，例如温度及或环境光照条件。可对传感器模块124进行编程，以区分装置是在室内还是办公室环境中，还是在明亮白天中的室外环境中还是在夜间室外环境中操作。传感器模块124将此信息传达到显示控制器134，使得控制器134可响应于周围环境而最优化观看条件。
图2展示实例反相器电路200的示意图。反相器电路200包含五个薄膜晶体管(TFT)202(T1)、204(T2)、206(T3)、208(T4)及210(T5)。TFT 202、204、206、208及210耦合至第一低电压源212、第二低电压源214(Vlow)、第一高电压源216(Vhi1)及第二高电压源218(Vhi2)。反相器电路200还包含输入电压互连件220、电容器222(C1)及输出电压互连件224。
反相器电路200包含输入TFT 202、下拉TFT 204、放电TFT 206、第一上拉TFT 208及第二上拉TFT 210。在一些实施方案中，TFT 202、204、206、208及210中的每一者为n型TFT。举例来说，反相器电路200可为使用全n型晶体管的导电氧化物(例如，IGZO、ZnO、SnO、ZnSnO、AlZnO、CuO、Cu2O、CdO或AgSbO3)电路。在一些实施方案中，反相器电路200可为电子显示器的组件。电子显示器还可包含其它导电氧化物电路(例如，用于控制基于快门的显示元件的控制矩阵)，所述其它导电氧化物电路在形成反相器电路200的同一制作过程期间形成。
输入TFT 202的源极耦合至第一低电压源212。输入TFT 202闸极耦合至输入电压互连件220且并联耦合至下拉TFT 204和放电TFT 206的闸极。输入TFT 202的汲极并联耦合至第一上拉TFT 208的闸极和电容器222的第一端子。
下拉TFT 204的源极耦合至第二低电压源214，所述第二低电压源在一些实施方案中可为更负的低电压源。下拉TFT 204闸极耦合至输入电压互连件220，且并联耦合至放电TFT 206和输入TFT 202的闸极。下拉TFT 204的汲极并联耦合至电容器222的第二端子、第一上拉TFT 208的源极及第二上拉TFT 210的闸极。
放电TFT 206的源极耦合至第一低电压源212。放电TFT 206闸极耦合至输入电压互连件220，且并联耦合至下拉TFT 204和输入TFT 202的闸极。放电TFT 206汲极并联耦合至第二上拉TFT 210和输出电压互连件224的源极。
第一上拉TFT 208在其闸极处并联耦合至输入TFT 202的汲极和电容器222的第一端子。第一上拉TFT 208汲极耦合至第一高电压源216，且第一上拉TFT 208源极并联耦合至电容器222的第二端子、下拉TFT 204的汲极及第二上拉晶体管210的闸极。
第二上拉TFT 210在其汲极处耦合至第二高电压源218。第二上拉TFT 210源极并联耦合至输出互连件224和放电晶体管206的汲极。第二上拉TFT 210闸极并联耦合至第一上拉TFT 208的源极、电容器222的第二端子及下拉TFT 204的汲极。
关于低电压源212和214，在一些实施方案中，第二低电压源214输出比由第一低电压源212输出的电压更负的电压。此外，关于高压区源216和218，第一高电压源216输出比由第二高电压源218输出的电压更正的电压。在一些实施方案中，第一低电压源212可接地。在一些其它实施方案中，第一低电压源212可提供除接地以外的另一电压。举例来说，在一些实施方案中，第一低电压源212可输出等于由第二低电压源214输出的电压的电压。由第一低电压源212输出的电压约等于由反相器电路200用作逻辑0的电压。在一些实施方案中，选择由第二低电压源214输出的电压，使得其输出的电压与逻辑0的电压值之间的差的绝对值小于第一上拉TFT 208的阈值电压。在一些实施方案中，第一高电压源216输出比由第二高电压源218输出的电压更正的电压。
当逻辑1施加至输入电压互连件220时，输入TFT 202、下拉TFT 204及放电TFT 206全部接通。因此，第一上拉TFT 208断开，且约等于由第二低电压源212输出的电压的电压存储在电容器222上且在第二上拉TFT 210的闸极上，从而也将其断开。存储在输出电压互连件224上的任何电压通过放电TFT 206放电，产生约等于输出电压互连件224上的逻辑0的电压。
接着，当输入电压互连件220上的电压降低至逻辑0时，输入TFT 202、下拉TFT 204及放电TFT 206断开，从而使电容器222从电压源电分离。因此，电容器222起浮动电 容器的作用。然而，在断开输入TFT 202、下拉TFT 204及放电TFT 206中，标记为B的电路中的节点由于输入电压互连220馈通而经历瞬时电压尖峰。在一些实施方案中，下拉TFT 204经选择以具有大于输入TFT 202的大小。因此，输入信号的馈通对节点B的影响大于节点A。由于与对其上已存储有等于由第一低电压源212与第二低电压源214输出的电压之间的差的一电压的电容器222之自举电路效应组合的不对称输入信号馈通，此电压尖峰使横跨电容器222的第一上拉TFT 208的闸极上的电压暂时上升足够高以使第一上拉TFT 208接通。此进一步将节点B上的电压升高至约由第一高电压源216输出的电压。因为电容器222浮动，节点B处的电压的此增大使第一上拉TFT 208的闸极上横跨电容器222的电压进一步增大，从而保持其接通。B处的增大的电压还接通第二上拉TFT 210。第二上拉TFT 210的闸极处的电压约等于由第一高电压源216输出的电压，所述电压超过由第二高电压源218输出的电压至少第二上拉晶体管210的阈值电压。因此，当第二上拉TFT 210接通时，输出电压互连件224上的电压升高至约由第二高电压源218输出的电压，因此提供用于反相器电路200的轨对轨操作。
因此，如上文所展示，将逻辑0施加至反相器电路200产生等于逻辑1的电压输出。相反地，将逻辑1导入至反相器电路200产生对应于逻辑0的输出电压。另外，因为不存在上拉TFT 208和210中的任一者与下拉TFT 204或放电TFT 206同时接通的情况，电路不包含在操作期间将消耗额外电源的从高压区源216或218中的任一者至低电压源212或214中式任一者的直接DC电流路径。
图3展示实例缓冲器电路300的电路图。在一些实施方案中，缓冲器电路300可使用图2中所展示的反相器电路200而实施。缓冲器电路300包含串联连接的两个反相器电路200a和200b。输入302耦合至第一反相器电路200a的输入220a，且输出304耦合至第二反相器电路200b的输出224b。第一反相器电路200a的输出224a耦合至第二反相器电路200b的输入220b。
当对应于逻辑1的电压施加至输入302时，第一反相器200a如上文结合图2所描述而操作，以在其输出224a处产生对应于逻辑0的电压。逻辑0随后变成至第二反相器电路200b的输入，所述第二反相器电路使信号反相以在其输出224b处产生逻辑1，如上文所描述。因此，将逻辑1施用至输入302在输出304处产生逻辑1。
类似地，当对应于逻辑0的电压施加至输入302时，第一反相器200a使信号反相以在其输出224a处产生对应于逻辑1的电压。逻辑1随后变成至第二反相器电路200b的输入，所述第二反相器电路使信号反相以在其输出224b处产生逻辑0，如上文所描述。因此，将逻辑0施用至输入302在输出304处产生逻辑0。
当输入为对应于逻辑1或0的电压时，缓冲器电路300经配置以输出等于其输入电压的电压。不存在输入302与输出304之间的直流电路径。缓冲器电路300因此可用于消除与电路组件的不匹配阻抗相关联的载入效应。
缓冲器电路300可用于达到与图2中所展示的反相器电路200相关联的许多优势。举例来说，缓冲器电路300可仅使用n型晶体管(包含导电氧化物、非晶硅(a-Si)或低温多晶硅(LTPS)n型晶体管)制作。类似互补电路可使用全p型晶体管实施。在一些实施方案中，缓冲器电路可包含于电子显示器中，且可在与显示元件的同一制造过程中制作。另外，缓冲器电路300不包含任何处于任一逻辑状态的驻流DC电流路径，从而在正常操作期间导致功率节省。
图4展示实例D正反器(DFF)电路400的框图。DFF电路400使用图2中所展示的反相器电路200实施。DFF电路400包含四个反相器电路200a至200d及两个晶体管406和408。在一些实施方案中，晶体管406和408可为与包含于图2中所展示的反相器电路200中的晶体管类似的n型晶体管。每一反相器电路200包含各别输入220a至220d及输出224a至224d。至DFF电路400的输入包含数据信号402(Qt)、触发信号403(其充当启用输入)及触发'信号405(其为触发信号403的反相)。DFF电路400还包含输出信号404(Qt+1)。
一般来说，DFF电路400充当数字存储器元件。DFF电路400可存储其数据信号402输入的逻辑值。逻辑值可存储任意长的的时间，且DFF电路400可在任意时间延迟的末端输出输出信号404上的存储逻辑值。举例来说，在时间t处，可在输入信号402上施加逻辑1。DFF电路可存储逻辑1，且可在时间t+1处输出输出信号404上的存储值(即，逻辑1)。在一些实施方案中，从时间t至时间t+1的转变可由触发信号403控制。触发信号403可为时钟信号且从时间t至时间t+1的转变可发生在时钟信号的上升沿处。因此，DFF电路400可以规则反复间隔输出新存储值。在一些其它实施方案中，触发信号可为未必以规则间隔出现的具有上升沿的另一数字信号。更具体地说，当在时间t处数据信号402在触发信号403的上升沿处为数字值Qt(即，逻辑1或0)时，DFF电路400存储反相器电路200a的输出224a处的数据信号402的值Qt的反相。由反相器200a输出的值还为至反相器电路200b的输入。因此，输出值存储于包含反相器电路200a和200b的反相器环路491中。关于触发信号403的后续循环，在时间t+1处，反相器电路200a的输出224a处的值(即，输入值Qt的反相)施加至反相器电路200c的输入220c。反相器电路200c使此值反相，使得Qt的原始值存在于反相器电路200c的输出224c处。反相器电路200c的输出224c处的值变成输出信号404。因此，DFF电路400输出值Qt+1作 为等于逻辑值Qt的输出信号404。输出信号404的值持续保持同一值，直到新值之后的一个触发信号循环载入至DFF电路400中。
如上文所指示，触发信号403充当DFF电路400的启用输入。也就是说，触发信号403使得DFF电路400能够锁存对应于数据信号402的电压的新数据值。更具体地说，当触发信号403为逻辑1(且因此触发'信号405为逻辑0)时，晶体管406接通且晶体管408断开。数据信号402的逻辑值Qt因此提交至反相器200a的输入220a。反相器电路200a与反相器电路200b交叉耦合以形成第一反相器环路491。因此，数据信号402的值Qt在触发信号403转换为逻辑0之后存储于第一反相器环路491中，且反相器200a的输入220a与数据信号402分离。
触发信号403从逻辑0至逻辑1的变化与触发'信号405从逻辑1至逻辑0的变化一致。此时，晶体管408接通且晶体管406断开。存储于第一反相器环路491中的数据值Qt传送至反相器200c的输入220c(作为Qt的反相)。反相器200c与反相器200d交叉耦合以形成第二反相器环路492。数据值Qt因此存储在第二反相器环路492上，在其之后一个触发信号403循环存在于数据信号402上。第二反相器环路耦合至输出404。
在一些实施方案中，触发信号403为在对应于逻辑1和逻辑0的电压之间以规则间隔振荡的时钟信号。在一些实施方案中，对应于逻辑1的电压在施加至晶体管406和408的各别闸极时足以接通晶体管406和408。在一些其它实施方案中，触发信号403为(例如)响应于一或多个逻辑操作而以不规则间隔更改状态的数字信号。施加至晶体管408的闸极的触发'信号405为施加至晶体管406的闸极的触发信号403的反相。因此，当触发信号403为逻辑1时，触发'信号405为逻辑0。类似地，当触发信号403为逻辑0时，触发'信号405为逻辑1。在一些实施方案中，触发'信号405可通过将触发信号403施加至反相器电路(例如图2中所展示的反相器电路200)来产生。
在一些实施方案中，晶体管406和408为n型晶体管。举例来说，晶体管406和408可与图2中所展示的晶体管202、204、206、208及210类似。因此，用于构建DFF电路400的全部晶体管可包含IGZO电路。DFF电路400可用于电子显示器中。在一些实施方案中，DFF电路400可在用于制作用于控制电子显示器的显示元件的电路的同一制造过程中制作。
图2中所展示的反相器电路200可用于实施电子显示器的驱动器。行驱动器可用于与列驱动器连接以将图像数据载入至显示器中。举例来说，显示器可包含布置成行及列的像素的二维阵列。图像可通过控制由每一像素显示的亮度或色彩而形成。
在一些实施方案中，像素的亮度可通过改变对应于像素的快门组合件的位置来改变。列驱动器可耦合至多个数据互连件，所述数据互连件中的每一者耦合至电子显示器的对应列中的像素。行驱动器可耦合至多个扫描线互连件，所述扫描线互连件中的每一者连接至显示器的对应行中的像素。通过将电压施用至给定扫描线互连件，行驱动器可使得一行像素能够接受对应于由列驱动器施加至数据互连件的图像数据的信号。
为产生图像，对应于图像的数据以逐行方式载入至显示器的每一像素中。举例来说，行驱动器可通过将启用信号施加至对应于第一行的扫描线互连件来启用第一行像素。列驱动器可随后通过在每一数据互连件上施加适当电压而将图像数据载入至启用的第一行的每一像素中。在一些实施方案中，由列驱动器施加的电压对应于每一像素的快门组合件的所需位置。在全部图像数据已载入至第一行中之后，行驱动器可停用第一行且启用第二行。列驱动器可随后将图像数据载入至第二启用行中。此过程可重复，直到显示器中的每一像素已从列驱动器接收图像数据。下文结合图5A和5B描述使用与图2中所展示的反相器电路200类似的反相器电路、图3中所展示的缓冲器电路300及图4中所展示的DFF电路400形成的实例行和列驱动器的进一步实施方案。
图5A展示有源矩阵显示器的实例行驱动器500的框图。在一些实施方案中，行驱动器500可通过将电压施加至代表显示元件的晶体管的闸极来定址显示器中的元件。行驱动器500使用图3中所展示的缓冲器电路300和图4中所展示的DFF电路400实施。行驱动器500包含多个DFF电路4001至400n(通常被称作DFF电路400)及多个缓冲器电路3001至300n(通常被称作缓冲器电路300)。每一DFF电路(4001/4002/4003/400n)在其输出(4041/4042/4043/404n)处连接至各别缓冲器电路(3001/3002/3003/300n)的输入(3021/3022/3023/302n)。共同触发信号503(与关于图4所描述的触发信号403类似)并联连接至DFF电路4001至400n中的每一者。第一DFF电路4001的输入4021耦合至可编程输入信号。后续DFF电路4002至400n的输入4022至402n耦合至前述DFF电路400的输出404。
行驱动器500可用于定址电子显示器。如上文所描述，电子显示器可包含布置成行和列的多个显示元件。每一显示元件的状态可由电压表示。为创建图像，图像数据被转化成每一显示元件的各别电压。在一些实施方案中，电压可为表示逻辑1和0的数字电压。
列驱动器可存储对应于给定行中的每一显示元件的图像数据(例如，电压)。存储的电压可载入至行中，且列驱动器随后可经编程以接收及存储对应于后续行中的每一显示元件的图像数据。显示元件的数据值可因此逐行载入，直到在所有行中的每一显示元件已填充。在一些实施方案中，列驱动器可通过将对应于图像数据的电压施加至耦合至显 示元件的晶体管的端子来将图像数据载入至显示元件中。
行驱动器500可用于循序选择显示器的行，数据可由列驱动器载入至所述行中。举例来说，当输入4021上的输入信号对应于逻辑1时，DFF电路4001在触发信号503的第一上升沿处存储逻辑1，如上文结合图4所描述。DFF电路4001随后在触发信号503的第二上升沿处输出逻辑1。因为输出4041耦合至缓冲器3001的输入3021，输出3041处的电压还对应于逻辑1，直到触发信号503的下一个上升沿(假设输入数据已改变)。输出3041上的逻辑1可因此被用作启用信号，从而启用第一行中的显示元件以接收及响应于由列驱动器输出的图像数据。输入信号4021可随后重置为逻辑0，DFF电路4001接着将其传送至输出4041，使得载入至第一行中的数据保持不变同时其它行中的显示元件被定址。
在一些实施方案中，触发信号503可为循环地反复信号，例如时钟信号。循环触发信号503的上升沿将以规则反复间隔出现。输出4041耦合至第二DFF电路4002的输入4022。因此，在触发信号503为循环的实施方案中，当输出4041在触发信号503的第二循环中(即，在触发信号503的第二上升沿处)变成逻辑1时，如上文所描述，此值由DFF电路4002存储。第二DFF电路4002的输出4042因此在触发信号503的第三循环中转变为逻辑1(当第一DFF电路4001返回到逻辑零时)，且逻辑1存在于缓冲器电路3002的输出3042处。输出3042使得第二行中的显示元件能够在触发信号503的第三循环期间从列驱动器接收数据。在触发信号503的后续循环中，输入4022接收对应于逻辑0的电压，因为至第一DFF电路4001的输入已重置为0。因此，输出3042返回到输出逻辑0，使得第二行存储已载入的数据。
此过程针对后续行重复，使得针对触发信号503的单一循环(通过输出3043至304n中的一者)启用每一行。在一些实施方案中，触发信号503可由控制器(例如图1B中所展示的控制器134)控制。同一触发信号503还可用于控制列驱动器，以确保在行经启用以用于写入之前下一个有源行的图像数据在列驱动器处可获得。因为DFF 4001至400n及缓冲器电路3001至300n可在导电氧化物(或其它薄膜)制造过程中使用n型晶体管制作，行驱动器500可与形成电子显示器的底板的衬底上的显示元件同时制造。
图5B展示图5A中所展示的行驱动器500的电路图。行驱动器500包含两个DFF 4001和4002(通常被称作DFF 400)及两个缓冲器电路3001和3002(通常被称作缓冲器电路300)。虽然图5B中仅展示两个DFF 400及两个缓冲器电路300，但其它实施方案中可包含任何数目的DFF 400和缓冲器电路300。举例来说，行驱动器500可包含用于其耦合至的显示器的每一行的DFF电路400和缓冲器电路300。图5B中还展示列驱动器 520及多个快门组合件530a至530b(通常被称作快门组合件530)。在一些实施方案中，尤其对于数字显示器，图5B中所展示的列驱动器520可使用与图3中所展示的缓冲器电路300及图4中所展示的DFF电路400类似的缓冲器电路和DFF电路来实施。两个扫描线互连件5401和5402(通常被称作扫描线互连件540)以及两个数据互连件5501和5502(通常被称作数据线互连件550)对应地耦合至行驱动器500和数据列驱动器520。扫描线互连件540和数据互连件550还耦合至各别晶体管560a至560d(通常被称作晶体管560)。快门组合件530通过各别电容器570a至570d(通常被称作电容器570)耦合至晶体管560。
行驱动器500和列驱动器520可一起使用以将图像数据载入至由快门组合件530构成的电子显示器中。快门组合件530被布置成行和列。行驱动器500的输入信号和触发信号503可依序启用快门组合件530的行以从列驱动器520接收图像数据。举例来说，每一对DFF电路400和缓冲器电路300可用于启用一行快门组合件530以从列驱动器520接受数据。
缓冲器电路300的输出耦合至扫描线互连件540。每一扫描线互连件540并联耦合至与各别快门组合件530相关联的晶体管560的闸极。类似地，数据互连件550并联耦合至晶体管560的汲极。快门组合件530和晶体管560被布置成行和列，使得单一使能线(即，扫描线互连件540)耦合至给定行中的全部晶体管560，且单一数据线(即，数据互连件550)耦合至给定列中的全部晶体管560。
当在缓冲器电路300的输出处产生高电压(例如，相当于逻辑1的电压)时，高压区施加至快门组合件530的对应行中的每一晶体管560的闸极，此接通所述行中的全部晶体管560。每所述行中的一快门组合件530因此被启用以通过其各别晶体管560从列驱动器520接收数据。举例来说，列驱动器520可将信号输出在数据互连件550上。每一输出信号可对应于将由快门组合件530输出的图像数据。在一些实施方案中，列驱动器520可一次将数据输出在一个数据互连件550上，从而循序将每一快门组合件定址在有源行中。在一些其它实施方案中，列驱动器520可同时将数据输出在数据互连件550上以用于整个有源行。有源行中的电容器570可充当存储元件以存储从列驱动器520接收的电压。在一些实施方案中，数据电压可用于启动有源行中的快门组合件530。
在一行中的每一快门组合件530已定址之后，行驱动器500可去激活所述行及启用后续行。后续行的定址过程可随后以类似用于第一行的定址过程的方式继续进行。连续行可被启用直到显示器中的每一快门组合件530已定址。
举例来说，每一DFF电路400的输出404耦合至对应于下一行的DFF电路400的 输入402，且全部DFF 400耦合至共同触发信号503。因此，在触发信号503的上升沿期间在输入4021处将对应于逻辑1的电压导入至第一DFF电路4001将使得第一行中的快门组合件530a和530b能够从列驱动器520接收数据。DFF电路4001的输出4041在此时间期间对应于逻辑1，且因此在第二DFF电路4002的输入4022处施加此值。在触发信号503的下一个上升沿处，DFF电路4002将存储存在于其输入4022处的逻辑1，因此使得快门组合件530c和530d能够从数据列驱动器520接收数据。
因此，在输入4021处引入至第一DFF电路4001的逻辑1在触发信号503的连续上升沿处传播通过后续DFF 400。在触发信号503为循环信号(例如，时钟信号)的实施方案中，在输入4021处引入至第一DFF电路4001的逻辑1将以与时钟信号具有相同频率的常规反复间隔传播至连续DFF 400。至第一DFF电路4001的输入4021可在触发信号503一个上升沿之后重置为逻辑0，使得第一行仅在一个时钟周期期间启用。逻辑0将传播至如上文所描述的其它DFF400。因此，显示器的行将循序启用，且在任何给定时刻处仅一行将启用，使得列驱动器520将正确图像数据发射至快门组合件530中的每一者。
如上文所论述，行驱动器500主要由n型晶体管构建，所述n型晶体管可在导电氧化物(或其它薄膜)制造过程中制作。在一些实施方案中，列驱动器520、快门组合件530及晶体管560还可由导电氧化物电路形成。因此，图5B中所展示的包含行驱动器500、列驱动器520、快门组合件530及晶体管560的电路布局可在同一制造过程中形成于单一衬底上。与可具有许多组件(其在电耦合在电子显示器中之前在单独过程中制造)的其它显示器电路相比，此可导致成本节省及更好的性能。
图6和7展示包含多个显示元件的实例显示装置40的系统框图。显示装置40可为(例如)智能电话、蜂窝式或移动电话。然而，显示装置40的相同组件或其轻微变化还说明各种类型的显示装置，例如，电视机、计算机、平板计算机、电子阅读器、手持式装置以及便携式媒体装置。
显示装置40包含外壳41、显示器30、天线43、扬声器45、输入装置48及麦克风46。外壳41可由包含注射模制及真空成形的多种制造工艺中的任一者形成。另外，外壳41可由多种材料中的任一者制成，所述材料包含但不限于：塑料、金属、玻璃、橡胶及陶瓷，或其组合。外壳41可包含可移除部分(图中未展示)，所述可移除部分可与具有不同颜色或含有不同标记、图片或符号的其它可移除部分互换。
显示器30可为各种显示器中的任一者，包含双稳态或模拟显示器。显示器30还可经配置以包含平板显示器，例如等离子体、电致发光(EL)显示器、OLED、超扭曲向列 (STN)显示器、LCD或薄膜晶体管(TFT)LCD，或非平板显示器，例如阴极射线管(CRT)或其它管装置。另外，如本文所描述，显示器30可包含基于机械光调制器的显示器。
显示装置40的组件在图7中示意性地图示。显示装置40包含外壳41且可包含至少部分封装在其中的额外组件。举例来说，显示装置40包含网络接口27，所述网络接口包含可耦合至收发器47的天线43。网络接口27可为可显示在显示装置40上的图像数据的来源。因此，网络接口27为图像源模块的一个实例，但处理器21和输入装置48还可充当图像源模块。收发器47连接至处理器21，所述处理器连接至调节硬件52。调节硬件52可经配置以条件信号(例如，对信号进行滤波或以其它方式操纵信号)。调节硬件52可连接至扬声器45和麦克风46。处理器21还可连接至输入装置48和驱动器控制器29。驱动器控制器29可耦合至帧缓冲器28，且耦合至阵列驱动器22，所述阵列驱动器又可耦合至显示器阵列30。显示装置40中的一或多个元件(包含图6和7中未专门描绘的元件)可经配置以充当存储器装置且经配置以与处理器21通信。在一些实施方案中，电力供应器50可将电力提供至特定显示装置40设计中的基本上所有组件。
网络接口27包含天线43及收发器47，使得显示装置40可经由网络与一或多个装置通信。网络接口27还可具有一些处理能力以降低(例如)对处理器21的数据处理要求。天线43可发射和接收信号。在一些实施方案中，天线43根据IEEE 16.11标准(包含IEEE 16.11(a)、(b)或(g))或IEEE 802.11标准(包含IEEE 802.11a、b、g、n及其进一步实施方案)传输及接收RF信号。在一些其它实施方案中，天线43根据标准传输及接收RF信号。就蜂窝式电话而言，天线43可经设计以接收码分多址(CDMA)、频分多址(FDMA)、时分多址(TDMA)、全球移动通信系统(GSM)、GSM/通用包无线电服务(GPRS)、增强型数据GSM环境(EDGE)、陆地集群无线电(TETRA)、宽带-CDMA(W-CDMA)、演进数据优化(EV-DO)、1xEV-DO、EV-DO修订A、EV-DO修订B、高速包接入(HSPA)、高速下行链路包接入(HSDPA)、高速上行链路包接入(HSUPA)、演进型高速包接入(HSPA+)、长期演进(LTE)、AMPS，或其它用于在无线网络(例如，利用3G、4G或5G技术的系统)内传达的已知信号。收发器47可预先处理从天线43接收的信号，以使得所述信号可由处理器21接收及进一步操纵。收发器47还可处理从处理器21接收的信号，使得所述信号可经由天线43而从显示装置40发射。
在一些实施方案中，可用接收器替换收发器47。另外，在一些实施方案中，可用图像源替换网络接口27，所述图像源可存储或产生待发送到处理器21的图像数据。处理器21可控制显示装置40的整体操作。处理器21从网络接口27或图像源接收数据(例如，经压缩图像数据)，且将数据处理成原始图像数据或处理成可容易处理成原始图像数据的 格式。处理器21可将经处理数据发送到驱动器控制器29或帧缓冲器28以用于存储。原始数据通常指识别图像内的每一位置处的图像特性的信息。举例来说，此类图像特性可包含色彩、饱和度及灰阶级。
处理器21可包含用以控制显示装置40的操作的微控制器、CPU或逻辑单元。调节硬件52可包含放大器及滤波器以用于将信号发射到扬声器45，及用于从麦克风46接收信号。调节硬件52可为显示装置40内的离散组件，或可并入于处理器21或其它组件内。
驱动器控制器29可采用直接来自处理器21或来自帧缓冲器28的由处理器21产生的原始图像数据，且可适当地将原始图像数据重新格式化以用于高速传输到阵列驱动器22。在一些实施方案中，驱动器控制器29可将原始图像数据重新格式化成具有光栅类格式的数据流，以使得其具有适合于跨越显示器阵列30进行扫描的时间顺序。接着，驱动器控制器29将经格式化信息发送到阵列驱动器22。尽管例如LCD控制器等驱动器控制器29常常与作为独立集成电路(IC)的系统处理器21相关联，但此类控制器可以许多方式来实施。举例来说，控制器可作为硬件嵌入于处理器21中，作为软件嵌入于处理器21中，或与阵列驱动器22一起完全集成在硬件中。
阵列驱动器22可从驱动器控制器29接收经格式化信息且可将视频数据重新格式化成一组平行波形，所述组平行波形被每秒多次地施加到来自显示器的显示元件的x-y矩阵的数百且有时数千(或更多)个引线。在一些实施方案中，阵列驱动器22及显示器阵列30为显示模块的部分。在一些实施方案中，驱动器控制器29、阵列驱动器22和显示器阵列30为显示模块的部分。
在一些实施方案中，驱动器控制器29、阵列驱动器22和显示器阵列30适合于本文所描述的显示器的类型中的任一者。举例来说，驱动器控制器29可为常规显示器控制器或双稳态显示器控制器(例如，机械光调制器显示器元件控制器)。此外，阵列驱动器22可为常规驱动器或双稳态显示器驱动器(例如，机械光调制器显示器元件控制器)。此外，显示器阵列30可为常规显示器阵列或双稳态显示器阵列(例如，包含机械光调制器显示器元件阵列的显示器)。在一些实施方案中，驱动器控制器29可与阵列驱动器22集成。此类实施方案可用于高度集成系统中，例如，移动电话、便携式电子装置、手表或小面积显示器。
在一些实施方案中，输入装置48可经配置以允许例如用户控制显示装置40的操作。输入装置48可包含例如QWERTY键盘或电话小键盘等小键盘、按钮、开关、摇臂、触敏屏、与显示器阵列30集成的触敏屏，或压敏或热敏薄膜。麦克风46可配置为显示装 置40的输入装置。在一些实施方案中，通过麦克风46的话音命令可用于控制显示装置40的操作。
电力供应器50可包含多种能量存储装置。举例来说，电力供应器50可为可再充电电池，例如，镍镉电池或锂离子电池。在使用可再充电电池的实施方案中，可再充电电池可使用来自(例如)壁式插座或光伏装置或阵列的电力来充电。或者，可再充电电池可无线地充电。电力供应器50还可为可再生能源、电容器或太阳能电池，包含塑料太阳能电池或太阳能电池漆。电力供应器50还可经配置以从壁式插座接收电力。
在一些实施方案中，控制可编程性驻留于可位于电子显示系统中的若干位置中的驱动器控制器29中。在一些其它实施方案中，控制可编程性驻留在阵列驱动器22中。上文所描述的优化可在任何数目个硬件及/或软件组件中及各种配置中实施。
如本文所使用，涉及条目列表中的“至少一者”的短语是指那些条目的任何组合，包含单个成员。作为实例，“以下各者中的至少一者：a、b或c”意在涵盖：a、b、c、a-b、a-c、b-c及a-b-c。
结合本文所公开的方面描述的用以实施各种说明性逻辑、逻辑块、模块及电路的硬件及数据处理设备可通过以下各者来实施或执行：通用单芯片或多芯片处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合。通用处理器可为微处理器或任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合，或任何其它此类配置。在一些实施方案中，特定过程及方法可由特定针对给定功能的电路系统执行。
在一或多个方面中，可以硬件、数字电子电路、计算机软件、固件(包含本说明书中所揭示的结构及其结构等效物)或以其任何组合来实施所描述功能。本说明书中所述的标的物的实施方案还可实施为一或多个计算机程序(即，计算机程序指令的一或多个模块)，其在计算机存储媒体上被编码以由数据处理设备执行或用以控制数据处理设备的操作。
所属领域的技术人员可容易地显而易见对本发明中所描述的实施方案的各种修改，且在不脱离本发明的精神或范围的情况下，本文中所定义的一般原理可适用于其它实施方案。因此，权力要求书并不希望限于本文中所展示的实施方案，而应符合与本发明、本文所公开的原理及新颖特征相一致的最广泛范围。
另外，所属领域的技术人员将易于了解，有时为了易于描述诸图而使用术语“上部”及“下部”，且所述术语指示对应于在经适当定向的页面上的图的定向的相对位置，且可能并不反映如所实施的任何装置的适当定向。
在本说明书中在单独实施方案的情况下描述的某些特征还可在单个实施方案中组合地实施。相反地，在单个实施方案的情况下描述的各种特征还可分别在多个实施方案中实施或以任何合适的子组合来实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至一开始如此主张，但在一些情况下，可将来自所主张的组合的一或多个特征从组合中删除，且所主张的组合可针对子组合或子组合的变化。
类似地，虽然在图式中按特定次序描绘操作，但此不应被理解为要求按所展示的特定次序或按顺序次序执行这些操作，或执行所有所说明的操作，以达成合乎需要的结果。另外，图式可以流程图形式示意性地描绘一个以上实例过程。然而，可将未描绘的其它操作并入于示意性说明的实例过程中。举例来说，可在所说明的操作中的任一者之前、之后、同时地或之间执行一或多个额外操作。在某些情况下，多任务处理及并行处理可为有利的。此外，上文所描述的实施方案中的各种系统组件的分开不应被理解为在所有实施方案中要求此分开，且应理解，所描述的程序组件和系统一般可一起集成在单个软件产品中或封装到多个软件产品中。另外，其它实施方案在所附权利要求书的范围内。在一些情况下，权利要求书中所叙述的动作可以不同次序来执行且仍达成合乎需要的结果。

Claims (16)

1.一种全n型薄膜晶体管TFT电路，其包括：
第一反相器，其包含：
输入电压互连件；
输入TFT，其在其栅极处耦合到所述输入电压互连件且在其源极处耦合到第一低电压源；
下拉TFT，其在其栅极处耦合到所述输入电压互连件且在其源极处耦合到第二低电压源；
放电TFT，其在其栅极处耦合到所述输入电压互连件且在其源极处耦合到第三低电压源；
第一上拉TFT，其从其源极耦合到所述下拉TFT的汲极和电容器的第一端子，从其栅极耦合到所述输入TFT的汲极和所述电容器的第二端子，且从其汲极耦合到第一高电压源；
第二上拉TFT，其从其源极耦合到所述放电TFT的汲极，从其栅极耦合到所述第一上拉晶体管的所述源极且耦合到所述电容器的第一端子和所述下拉TFT的所述汲极，且从其汲极耦合到第二高电压源；及
输出电压互连件，其耦合到所述第二上拉TFT与所述放电TFT之间的节点，
其中所述下拉TFT的尺寸大于所述输入TFT的尺寸，从而响应于所述输入电压互连件上的输入电压从对应于逻辑1的电压转变为对应于逻辑0的电压，从所述输入TFT和所述下拉TFT馈通的输入电压的差足以使所述第一上拉TFT从闭合状态切换到打开状态。
2.根据权利要求1所述的电路，其中所述第二低电压源输出比由所述第一低电压源输出的电压更负的电压。
3.根据权利要求1所述的电路，其中所述第一低电压源为接地装置。
4.根据权利要求1所述的电路，其中所述第一高电压源输出比由所述第二高电压源输出的电压更正的电压。
5.根据权利要求1所述的电路，其中所述第一、第二和第三低电压源及所述第一和第二高压源为DC电压源。
6.根据权利要求1所述的电路，其中所述输入TFT、所述下拉TFT、所述放电TFT及所述第一和第二上拉TFT经配置，使得所述输出电压互连件上的电压与所述输入电压互连件上的电压逻辑相反。
7.根据权利要求1所述的电路，其中所述电容器为浮动电容器。
8.根据权利要求1所述的电路，其中逻辑低输入电压与由所述第二低电压源输出的所述电压之间的差的绝对值小于所述第一上拉TFT的阈值电压。
9.根据权利要求8所述的电路，其中所述逻辑低输入电压约等于由所述第一低电压源输出的所述电压且高输入电压等于由所述第二高电压源输出的所述电压。
10.根据权利要求1所述的电路，其中所述输入TFT、所述下拉TFT、所述放电TFT、所述第一上拉TFT及所述第二上拉TFT中的至少一者包含包括导电氧化物的通道。
11.根据权利要求1所述的电路，其中由所述第一低电压源输出的所述电压约等于由所述第三低电压源输出的电压。
12.根据权利要求1所述的电路，其进一步包括第二反相器，其中所述第一反相器的所述输出电压互连件电耦合到所述第二反相器的输入电压互连件，使得所述第一和第二反相器一起作为缓冲器而操作。
13.根据权利要求1所述的电路，其进一步包括：
第六TFT，其在其栅极处耦合到触发信号，在其汲极处耦合到数据输入互连件，且在其源极处耦合到所述第一反相器的所述输入电压互连件；
第二反相器，其在其输入电压互连件处耦合到所述第一反相器的所述输出电压互连件，且在其输出电压互连件处耦合到所述第一反相器的所述输入电压互连件；
第七晶体管，其在其栅极处耦合到反相触发信号且在其汲极处耦合到所述第一反相器电路的所述输出电压互连件；
第三反相器，其在其输入电压互连件处耦合到所述第七晶体管的源极和第四反相器的输出电压互连件，且在其输出电压互连件处耦合到所述第四反相器的输入电压互连件，其中所述第一反相器、所述第二反相器、所述第三反相器、所述第四反相器、所述第六晶体管及所述第七晶体管形成D正反器。
14.根据权利要求1所述的电路，其进一步包括：
显示器；
处理器，其经配置以与所述显示器通信，所述处理器经配置以处理图像数据；以及
存储器装置，其经配置以与所述处理器通信。
15.根据权利要求14所述的电路，其进一步包括：
驱动器电路，其经配置以将至少一个信号发送到所述显示器；及
控制器，其经配置以将所述图像数据的至少一部分发送到所述驱动器电路。
16.根据权利要求14所述的电路，其进一步包括：
图像源模块，其经配置以将所述图像数据发送到所述处理器，其中所述图像源模块包括接收器、收发器及发射器中的至少一者；及
输入装置，其经配置以接收输入数据且将所述输入数据传达到所述处理器。
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