TWI542151B - 全ｎ型電晶體反相器電路 - Google Patents

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TWI542151B
TWI542151B TW103123055A TW103123055A TWI542151B TW I542151 B TWI542151 B TW I542151B TW 103123055 A TW103123055 A TW 103123055A TW 103123055 A TW103123055 A TW 103123055A TW I542151 B TWI542151 B TW I542151B
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伊利亞司 帕巴斯
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皮克斯特隆尼斯有限公司
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Description

全N型電晶體反相器電路 相關申請案
本專利申請案主張於2013年7月9日提出申請且經受讓於本發明之受讓人且特此以引用方式明確併入本文中的標題為「ALL N-TYPE TRANSISTOR INVERTER CIRCUIT」之美國實用申請案第13/937,752號之優先權。
本發明係關於半導體電路設計，且特定而言係關於全n型電晶體電路。
目前薄膜金屬氧化物半導體(MOS)電路(舉例而言，基於氧化化銦鎵鋅(IGZO)之電路)具有缺乏容易可用p-mos電晶體之缺點。如此，尋常矽電路中可用之諸如反相器、緩衝器及各種邏輯閘極之共同互補金屬氧化物半導體(CMOS)數位電路不可用於基於金屬氧化物薄膜程序。已提出由全N型電晶體製作之替代電路用於此CMOS組件，但幾乎(若非全部)具有各種缺點。舉例而言，某些所提出IGZO反相器具有處於至少一個邏輯狀態之駐流之缺點。某些所提出IGZO反相器亦缺乏全軌道至軌道電壓擺動。因此，較高電壓源需要維持所要電壓輸出。
本發明之系統、方法及器件各自具有若干個發明性態樣，該等 態樣中之任何單個態樣皆不單獨地決定本文中所揭示之所要屬性。
本發明中所闡述之標的物之一項發明性態樣可實施於一種全n型薄膜電晶體(TFT)電路中。電路可包含一第一反相器。第一反相器可包含一輸入電壓互連件。該第一反相器可包含一輸入TFT，該輸入TFT在其閘極處耦合至該輸入電壓互連件且在其源極處耦合至一第一低電壓源。該第一反相器可包含一下拉TFT，該下拉TFT在其閘極處耦合至該輸入電壓互連件且在其源極處耦合至一第二低電壓源。該第一反相器可包含一放電TFT，該放電TFT在其閘極處耦合至該輸入電壓互連件且在其源極處耦合至一第三低電壓源。該第一反相器可包含一第一上拉TFT，該第一上拉TFT自其源極耦合至該下拉TFT之汲極及一電容器之一第一端子，自其閘極耦合至該輸入TFT之汲極及該電容器之一第二端子，且自其汲極耦合至一第一高電壓源。該第一反相器可包含一第二上拉TFT，該第二上拉TFT自其源極耦合至該放電TFT之汲極，自其閘極耦合至該第一上拉電晶體之該源極及一第一電容器之第一端子及該下拉TFT之該汲極，且自其汲極耦合至一第二高電壓源。該第一反相器可包含一輸出電壓互連件，該輸出電壓互連件耦合至該第二上拉TFT與該放電TFT之間的一節點。
在某些實施方案中，該第二低電壓源輸出比由第一低電壓源輸出之一電壓更負之一電壓。在某些實施方案中，該第一低電壓源係一接地。在某些實施方案中，該第一高電壓源輸出比由該第二高電壓源輸出之一電壓更正之一電壓。在某些實施方案中，該等第一、第二及第三低電壓源以及該等第一及第二高電壓源係DC電壓源。
在某些實施方案中，該輸入TFT、該下拉TFT、該放電TFT及該等第一及第二上拉TFT經組態以使得該輸出電壓互連件上之電壓與該輸入電壓互連件上之電壓邏輯相反。在某些實施方案中，該電容器係一浮動電容器。在某些實施方案中，一邏輯低輸入電壓與由該第二低 電壓源輸出之該電壓之間的差之絕對值小於第一上拉TFT之臨限電壓。
在某些實施方案中，邏輯低輸入電壓約等於由該第一低電壓源輸出之該電壓且高輸入電壓等於由該第二高電壓源輸出之該電壓。在某些實施方案中，輸入TFT、下拉TFT、放電TFT、第一上拉TFT及第二上拉TFT中之至少一者包含由一導電氧化物形成之一通道。在某些實施方案中，由第一低電壓源輸出之電壓約等於由該第三低電壓源輸出之電壓。在某些實施方案中，電路包含一第二反相器。該第一反相器之輸出電壓互連件可電耦合至第二反相器之一輸入電壓互連件以使得該等第一及第二反相器一起作為一緩衝器而操作。
在某些實施方案中，該電路包含一第六TFT，該第六TFT在其閘極處耦合至一觸發信號，在其汲極處耦合至一資料輸入互連件，且在其源極處耦合至該第一反相器之該輸入電壓互連件。該電路可包含一第二反相器，該第二反相器在其輸入電壓互連件處耦合至該第一反相器之輸出電壓互連件，且在其輸出電壓互連件處耦合至該第一反相器之輸入電壓互連件。該電路可包含在其閘極處耦合至一經反相觸發信號且在其汲極處耦合至該第一反相器電路之該輸出電壓互連件。該電路亦可包含一第三反相器，該第三反相器在其輸入電壓互連件處耦合至該第七電晶體之源極及一第四反相器之輸出電壓互連件，且在其輸出電壓互連件耦合至該第四反相器之輸入電壓互連件。第一反相器、第二反相器、第三反相器、第四反相器、第六電晶體及第七電晶體可形成一D正反器。
在某些實施方案中，該電路可包含一顯示器及經組態以與該顯示器通信之一處理器。該處理器可經組態以處理影像資料。該電路亦可包含經組態以與該處理器通信之一記憶體器件。在某些實施方案中，該電路亦可包含經組態以發送至少一個信號至該顯示器之一驅動 器電路及經組態以將該影像資料之至少一部分發送至該驅動器電路之一控制器。在某些實施方案中，該電路亦可包含經組態以將該影像資料發送至該處理器之一影像源模組。該影像源模組可包含一接收器、收發器或傳輸器。該電路亦可包含一輸入器件，該輸入器件經組態以接收輸入資料且將該輸入資料傳達至該處理器。
本發明中所闡述之標的物之另一發明態樣可實施於一種用於控制一電子顯示器之裝置中。該裝置可包含複數個D正反器，每一D正反器串聯耦合至一各別緩衝器電路以形成複數個列驅動器。複數個D正反器及各別緩衝器電路可由全N型TFT形成。該裝置亦可包含並聯耦合至該D正反器中之每一者用於傳輸一觸發信號之一觸發信號互連件。每一D正反器之輸出可耦合至一後續D正反器之輸入且至對應於電子顯示器之一第一列之列驅動器之輸入耦合至一獨立控制輸入，以使得回應於在獨立控制輸入處施加一邏輯高電壓而在觸發信號之連續循環期間依序啟用緩衝器電路之輸出。裝置亦可包含具有複數個掃描線互連件之一控制矩陣。每一掃描線互連件可耦合至一各別緩衝器電路及實質上配置成一列之複數個顯示元件。
在某些實施方案中，該裝置亦可包含一基板。形成D正反器、緩衝器電路之TFT及控制矩陣可製作於該基板上。在某些實施方案中，裝置可包含用於輸出獨立控制輸入之一控制器。獨立控制輸入可起始一顯示器定址程序。在某些實施方案中，該裝置亦可包含一資料驅動器，該資料驅動器用於將資料電壓依序輸出至由對應掃描線互連件啟用之列中之顯示元件。控制器可輸出信號以使資料驅動器及緩衝器電路之輸出同步。
下文之隨附圖式及實施方式中闡明本說明書中所闡述之標的物之一或多項實施方案之細節。儘管本發明內容中所提供之實例主要就基於MEMS之顯示器方面加以闡述，但本文中所提供之概念可適用於 其他類型之顯示器(諸如液晶顯示器(LCD)、有機發光二極體(OLED)顯示器、電泳顯示器及場發射顯示器)以及其他非顯示器之MEMS器件(諸如MEMS麥克風、感測器及光學切換器)。根據該說明、圖式及申請專利範圍將明瞭其他特徵、態樣及優點。注意，以下圖之相對尺寸可並不按比例繪製。
21‧‧‧處理器
22‧‧‧陣列驅動器
27‧‧‧網路介面
28‧‧‧圖框緩衝器
29‧‧‧驅動器控制器
30‧‧‧顯示器/顯示器陣列
40‧‧‧顯示器件
41‧‧‧殼體
43‧‧‧天線
45‧‧‧揚聲器
46‧‧‧麥克風
47‧‧‧收發器
48‧‧‧輸入器件
50‧‧‧電源供應器
52‧‧‧調節硬體
100‧‧‧直觀式基於微機電系統之顯示裝置/顯示裝置/裝置/基於微機電系統之顯示裝置
102a‧‧‧光調變器
102b‧‧‧光調變器
102c‧‧‧光調變器
102d‧‧‧光調變器
104‧‧‧影像
105‧‧‧燈
106‧‧‧像素
108‧‧‧快門
109‧‧‧光圈
110‧‧‧互連件/寫入啟用互連件/掃描線互連件
112‧‧‧互連件/資料互連件
114‧‧‧互連件/共同互連件
122‧‧‧主機處理器
124‧‧‧環境感測器/環境感測器模組
126‧‧‧使用者輸入模組
128‧‧‧顯示裝置
130‧‧‧掃描驅動器/驅動器
132‧‧‧資料驅動器/驅動器
134‧‧‧控制器/數位控制器電路/顯示器控制器
138‧‧‧共同驅動器/驅動器
140‧‧‧燈/紅色燈
142‧‧‧燈/綠色燈
144‧‧‧燈/藍色燈
146‧‧‧燈/白色燈
148‧‧‧驅動器/燈驅動器
150‧‧‧陣列/顯示元件陣列
200‧‧‧反相器電路
200a‧‧‧反相器電路/第一反相器電路/第一反相器/反相器
200b‧‧‧反相器電路/第二反相器電路
200c‧‧‧反相器電路/反相器
200d‧‧‧反相器電路
202‧‧‧薄膜電晶體/輸入薄膜電晶體/電晶體
204‧‧‧薄膜電晶體/下拉薄膜電晶體/電晶體
206‧‧‧薄膜電晶體/放電薄膜電晶體/放電電晶體/電晶體
208‧‧‧薄膜電晶體/第一上拉薄膜電晶體/電晶體
210‧‧‧薄膜電晶體/第二上拉薄膜電晶體/電晶體
212‧‧‧第一低電壓源/低電壓源
214‧‧‧第二低電壓源/低電壓源
216‧‧‧第一高電壓源/高電壓源
218‧‧‧第二高電壓源/高電壓源
220‧‧‧輸入電壓互連件
220a‧‧‧輸入
220b‧‧‧輸入
220c‧‧‧輸入
220d‧‧‧輸入
222‧‧‧電容器
224‧‧‧輸出電壓互連件
224a‧‧‧輸出
224b‧‧‧輸出
224c‧‧‧輸出
224d‧‧‧輸出
300‧‧‧緩衝器電路
3001‧‧‧緩衝器電路/緩衝器
3002‧‧‧緩衝器電路
3003‧‧‧緩衝器電路
300n‧‧‧緩衝器電路
302‧‧‧輸入
3021‧‧‧輸入
304‧‧‧輸出
3041‧‧‧輸出
3042‧‧‧輸出
400‧‧‧D正反器電路
4001‧‧‧D正反器電路/第一D正反器電路
4002‧‧‧D正反器電路/第二D正反器電路
4003‧‧‧D正反器電路
400n‧‧‧D正反器電路
402‧‧‧資料信號
4021‧‧‧輸入/輸入信號
4022‧‧‧輸入
4023‧‧‧輸入
402n‧‧‧輸入
403‧‧‧觸發信號
404‧‧‧輸出信號/輸出
4041‧‧‧輸出
4042‧‧‧輸出
405‧‧‧觸發’信號
406‧‧‧電晶體
408‧‧‧電晶體
491‧‧‧反相器環路/第一反相器環路
492‧‧‧第二反相器環路
500‧‧‧列驅動器
503‧‧‧共同觸發信號/觸發信號/循環觸發信號
520‧‧‧行驅動器/資料行驅動器
530a‧‧‧快門總成
530b‧‧‧快門總成
530c‧‧‧快門總成
530d‧‧‧快門總成
5401‧‧‧掃描線互連件
5402‧‧‧掃描線互連件
5501‧‧‧資料互連件
5502‧‧‧資料互連件
560a‧‧‧電晶體
560b‧‧‧電晶體
560c‧‧‧電晶體
560d‧‧‧電晶體
570a‧‧‧電容器
570b‧‧‧電容器
570c‧‧‧電容器
570d‧‧‧電容器
A‧‧‧節點
B‧‧‧節點
Qt‧‧‧資料信號/數位值/值/輸入值/邏輯值/資料值
Qt+1‧‧‧輸出信號/值
圖1A展示一實例性直觀式基於微機電系統(MEMS)之顯示裝置之一示意圖。
圖1B展示一實例性主機器件之一方塊圖。
圖2展示一實例性反相器電路之一電路圖。
圖3展示一實例性緩衝器電路之一電路圖。
圖4展示一實例性D正反器電路之一方塊圖。
圖5A展示一主動矩陣顯示器之一實例性列驅動器之一方塊圖。
圖5B展示圖5中所示之實例性列驅動器之一電路圖。
圖6及圖7展示包含複數個顯示元件之一實例性顯示器件之系統方塊圖。
在各個圖式中，相同元件符號及名稱指示相同元件。
以下說明係關於用於闡述本發明之發明性態樣之目的之某些實施方案。然而，熟習此項技術者應易於看出，可以許多不同方式來應用本文中之教示。所闡述之實施方案可實施於可經組態以顯示一影像(無論是運動影像(諸如，視訊)還是靜止影像(諸如，靜態影像)，且無論是文字影像、圖形影像還是圖片影像)之任何器件、裝置或系統中。更特定而言，預期該等所闡述之實施方案可包含於以下各種電子器件中或與其相關聯：(諸如但不限於)行動電話、啟用多媒體網際網路之蜂巢式電話、行動電視接收器、無線器件、智慧型電話、 Bluetooth®器件、個人資料助理(PDA)、無線電子郵件接收器、手持式或可攜式電腦、小筆電、筆記型電腦、智慧型筆電、平板電腦、印表機、影印機、掃描機、傳真器件、全球定位系統(GPS)接收器/導航儀、相機、數位媒體播放器(諸如，MP3播放器)、攝錄影機、遊戲控制台、手錶、時鐘、計算器、電視監視器、平板顯示器、電子閱讀器件(諸如，電子閱讀器)、電腦監視器、汽車顯示器(包含里程計及速度計顯示器等)、駕駛艙控制件及/或顯示器、攝影機景物顯示器(諸如，一車輛中之一後視攝影機之顯示器)、電子相片、電子告示牌或標牌、投影機、建築結構、微波爐、冰箱、立體聲系統、卡式記錄器或播放器、DVD播放器、CD播放器、VCR、無線電設備、可攜式記憶體晶片、清洗機、乾燥機、清洗機/乾燥機、停車計時器、封裝(諸如，在機電系統(EMS)應用(包含微機電系統(MEMS)應用)以及非EMS應用中)、美學結構(諸如，一件珠寶或服裝上之影像顯示器)及各種EMS器件。本文中之教示亦可用於非顯示器應用中，諸如但不限於，電子切換裝置、射頻濾波器、感測器、加速計、回轉儀、運動感測裝置、磁力計、消費性電子器件之慣性組件、消費性電子器件產品之零件、變容器、液晶裝置、電泳裝置、驅動方案、製造程序及電子測試裝備。因此，該等教示並不意欲限於僅繪示於該等圖中之實施方案，而是具有熟習此項技術者應易於顯見之寬廣適用性。
一全N型電晶體反相器可用軌道至軌道輸出電壓切換製作，且此透過適當併入一浮動電容器而不存在處於兩個邏輯狀態之駐流。更具體而言，一浮動電容器可併入於一反相器電路以使得該浮動電容器之一個端子並聯耦合至一輸入電晶體之汲極及一第一上拉電晶體之閘極。該電容器之另一端子並聯耦合至一第一上拉電晶體之源極、一第二上拉電晶體之閘極及一下拉電晶體之汲極。
另外，下拉電晶體及輸入電晶體之源極耦合至兩個低電壓電壓 源。耦合至下拉電晶體之電壓源比耦合至輸入電晶體及放電電晶體之電壓源更負。此等低電壓電壓源之各別電壓之差之絕對值大於第一上拉電晶體之臨限電壓。
本發明中所闡述之標的物之特定實施方案可經實施以實現以下潛在優點中之一或多者。一反相器電路可經組態以輸出實質上等於由電耦合至反相器電路之電源供應器輸出之電壓之電壓。反相器電路之此軌道至軌道效能特性允許選擇電壓源以使得一高電壓電壓源之電壓對應於一邏輯1之電壓且一低電壓電壓源之電壓對應於一邏輯0之電壓。電壓源電壓可維持於窄於缺乏軌道至軌道輸出特性之一電路中將可能之一範圍，如諸多替代電路設計之情形。因此，一軌道至軌道反相器電路導致減少電力消耗。由於反相器電路可用於實施任何形式之邏輯閘極，能夠執行其他邏輯操作之一系統可經構造以利用與軌道至軌道反相器電路相關聯之節能。
在某些實施方案中，本文中所闡述之反相器電路可進一步藉由在電路之正常操作期間消除駐流來減少電力消耗。舉例而言，一反相器電路可包含耦合至一高電壓源之一上拉電晶體及耦合至一低電壓源之一放電電晶體。上拉電晶體及放電電晶體可經接通及關斷以使反相器之輸出在高邏輯狀態與低邏輯狀態之間切換。藉由設計電路以使得不存在其中上拉電晶體及放電電晶體兩者同時接通之情形，此將形成自高電壓源至低電壓源之一DC電流路徑，可節省電力。
在某些實施方案中，一反相器電路可經設計以減少併入有反相器電路之器件之生產之複雜性及成本。舉例而言，一電子顯示其可包含一作用層，該作用層有一導電氧化物製成，諸如顯示元件控制電路由其形成之氧化銦鎵鋅(IGZO)、氧化鋅(ZnO)、氧化錫(SnO)、氧化鋅錫(ZnSnO)、氧化鋁鋅(AlZnO)、氧化銅(CuO或Cu2O)、氧化鎘(CdO)或氧化銀銻(AgSbO3)。處理顯示元件及其控制電路外，將驅動器及/ 或邏輯功能性併入至顯示器中亦係有用的。通常，此等驅動器及/或邏輯經製作為耦合至顯示基板之單獨組件。使用本文中所揭示之全N型電晶體反相器，驅動器及其他邏輯電路可以用於製作顯示元件控制電路之相同程序直接製作於顯示基板上。
圖1A展示一實例性直觀式基於MEMS之顯示裝置100之一示意圖。顯示裝置100包含配置成列及行之複數個光調變器102a至102d(統稱「光調變器102」)。在顯示裝置100中，光調變器102a及102d處於敞開狀態，從而允許光通過。光調變器102b及102c處於關閉狀態，從而阻礙光通過。藉由選擇性地設定光調變器102a至102d之狀態，顯示裝置100可用於形成一背光照明顯示器(若由一或多個燈105照明)之一影像104。在另一實施方案中，裝置100可藉由反射源自該裝置前面之周圍光來形成一影像。在另一實施方案中，裝置100可藉由反射來自定位於該顯示器前面之一或多個燈之光(亦即，藉由使用一前光)來形成一影像。
在某些實施方案中，每一光調變器102對應於影像104中之一像素106。在某些其他實施方案中，顯示裝置100可利用複數個光調變器來形成影像104中之一像素106。舉例而言，顯示裝置100可包含三個色彩特定光調變器102。藉由選擇性地敞開對應於一特定像素106之色彩特定光調變器102中之一或多者，顯示裝置100可在影像104中生成一色彩像素106。在另一實例中，顯示裝置100包含每像素106兩個或兩個以上光調變器102以在一影像104中提供照度位準。關於一影像，一「像素」對應於由影像之解析度界定之最小圖素。關於顯示裝置100之結構組件，術語「像素」係指用於調變形成該影像之一單個像素之光之組合式機械與電組件。
顯示裝置100係一直觀式顯示器，此乃因其可不包含通常在投影應用中發現之成像光學件。在一投影顯示器中，將形成於該顯示裝置 之表面上之影像投影至一螢幕上或至一牆壁上。該顯示裝置實質上小於所投影影像。在一直觀式顯示器中，使用者藉由直接注視該顯示裝置來察看該影像，該顯示裝置含有該等光調變器及視情況用於增強在該顯示器上所察看到之亮度及/或對比度之一背光或前光。
直觀式顯示器可以一透射模式或反射模式操作。在一透射顯示器中，光調變器過濾或選擇性地阻擋源自定位於該顯示器後面之一或多個燈之光。來自燈之光視情況被注射至一光導或「背光」中以使得可均勻地照明每一像素。透射直觀式顯示器通常構建至透明或玻璃基板上以促進其中含有光調變器之一個基板直接定位在背光頂部上之一夾層總成配置。
每一光調變器102可包含一快門108及一光圈109。為照明影像104中之一像素106，快門108經定位以使得其允許光通過光圈109朝向一觀看者。為保持一像素106未被照亮，快門108經定位以使得其阻礙光通過光圈109。光圈109係由穿過每一光調變器102中之一反射或吸光材料圖案化之一開口界定。
該顯示裝置亦包含連接至該基板且連接至該等光調變器以用於控制快門之移動之一控制矩陣。該控制矩陣包含一系列電互連件(舉例而言，互連件110、112及114)，該一系列電互連件包含每列像素至少一個寫入啟用互連件110(亦稱作一掃描線互連件)、每一行像素之一個資料互連件112及提供一共同電壓至所有像素或至少至來自顯示裝置100中之多個行及多個列兩者之像素的一個共同互連件114。回應於施加一適當電壓(寫入啟用電壓，VWE)，一給定列像素之寫入啟用互連件110使該列中之像素準備好接受新快門移動指令。資料互連件112以資料電壓脈衝之形式傳遞新移動指令。在某些實施方案中，施加至資料互連件112之資料電壓脈衝直接促成快門之一靜電移動。在某些其他實施方案中，資料電壓脈衝控制切換器，諸如電晶體或其他 非線性電路元件，該等切換器控制單獨致動電壓(其量值通常高於資料電壓)至光調變器102之施加。此等致動電壓之施加然後產生快門108之靜電驅動之移動。
圖1B展示一實例性主機器件120(亦即，行動電話、智慧型電話、PDA、MP3播放器、平板電腦、電子閱讀器、小筆電、筆記型電腦、手錶等)之一方塊圖。該主機器件120包含一顯示裝置128、一主機處理器122、環境感測器124、一使用者輸入模組126及一電源。
顯示裝置128包含複數個掃描驅動器130(亦稱作寫入啟用電壓源)、複數個資料驅動器132(亦稱作資料電壓源)、一控制器134、共同驅動器138、燈140至146、燈驅動器148及一顯示元件(諸如圖1A中所示之光調變器102)陣列150。掃描驅動器130施加寫入啟用電壓至掃描線互連件110。資料驅動器132施加資料電壓至資料互連件112。
在該顯示裝置之某些實施方案中，資料驅動器132經組態以提供類比資料電壓至顯示元件陣列150，尤其在影像104之照度位準待以類比方式導出之情形中。在類比操作中，光調變器102經設計使得當透過資料互連件112施加一範圍之中間電壓時，在快門108中產生一範圍之中間敞開狀態，且因此在影像104中產生一範圍之中間照明狀態或照度位準。在其他情形中，資料驅動器132經組態以僅施加一組減少之2、3或4個數位電壓位準至資料互連件112。此等電壓位準經設計而以數位方式設定快門108中之每一者之一敞開狀態、一關閉狀態或其他離散狀態。
掃描驅動器130及資料驅動器132經連接至一數位控制器電路134(亦稱為控制器134)。該控制器以一幾乎連續方式發送資料至資料驅動器132，該資料組織成在某些實施方案中可按列且按影像圖框分組預定之序列。資料驅動器132可包含串聯轉並聯資料轉換器、位準移位，及在某些應用情形中數位轉類比電壓轉換器。
該顯示裝置視情況包含一組共同驅動器138(亦稱作共同電壓源)。在某些實施方案中，共同驅動器138(舉例而言)藉由將電壓供應至一系列共同互連件114來提供一DC共同電位至顯示元件陣列150內之全部顯示元件。在某些其他實施方案中，共同驅動器138遵循來自控制器134之命令而發佈電壓脈衝或信號至顯示元件陣列150，舉例而言，能夠驅動及/或起始陣列150之多個列及行中之全部顯示元件之同時致動的全域致動脈衝。
用於不同顯示功能之全部驅動器(舉例而言，掃描驅動器130、資料驅動器132及共同驅動器138)藉由控制器134而時間同步。來自該控制器的時序命令協調經由燈驅動器148之紅色燈、綠色燈及藍色燈以及白色燈(分別為140、142、144及146)的照明、顯示元件陣列150內之特定列的寫入啟用及定序、來自資料驅動器132之電壓的輸出，及提供顯示元件致動之電壓的輸出。在某些實施方案中，燈係發光二極體(LED)。
控制器134判定可藉以將快門108中之每一者重設為適於一新影像104之照明位準之定序或定址方案。可以週期性間隔設定新影像104。例如，對於視訊顯示，以在介於自10赫茲(Hz)至300赫茲之範圍的頻率再新彩色影像104或視訊圖框。在某些實施方案中，一影像圖框至陣列150之設定與燈140、142、144及146之照明同步以使得用一系列交替色彩(諸如，紅色、綠色及藍色)照明交替影像圖框。每一各別色彩之影像圖框稱作一色彩子圖框。在稱作場色序方法之此方法中，若色彩子圖框以超過20Hz之頻率交替，則人類大腦將把交替圖框影像平均化為對具有一廣泛及連續範圍之色彩之一影像之感知。在替代實施方案中，在顯示裝置100中可採用具有原色之四個或四個以上燈，從而採用除紅色、綠色、藍色及白色以外之原色。
在某些實施方案中，在顯示裝置100經設計用於快門108在敞開 與關閉狀態之間的數位切換之情形下，控制器134藉由分時灰階之方法形成一影像，如先前所闡述。在某些其他實施方案中，顯示裝置100可透過每像素使用多個快門108來提供灰階。
在某些實施方案中，一影像104狀態之資料由控制器134藉由對個別列(亦稱作掃描線)之一順序定址載入至顯示元件陣列150。對於該序列中之每一列或掃描線，掃描驅動器130將一寫入啟用電壓施加至陣列150之彼列之寫入啟用互連件110，且隨後資料驅動器132為選定列中之每一行供應對應於所要快門狀態之資料電壓。重複此程序直至已針對陣列150中之全部列載入資料為止。在某些實施方案中，用於資料載入之選定列之序列係線性的，在陣列150中自頂部進行至底部。在某些其他實施方案中，選定列之序列係偽隨機化，以便使視覺假影最小化。且且在某些其他實施方案中，按區塊組織定序，其中針對一區塊，將影像104狀態之僅某一分率之資料載入至陣列150，舉例而言藉由僅依次定址陣列150中之每第5列。
在某些實施方案中，將影像資料載入至陣列150之程序與致動陣列150中之顯示元件之程序在時間上分離。在此等實施方案中，顯示元件陣列150可包含用於陣列150中之每一顯示元件之資料記憶體元件，且控制矩陣可包含一全域致動互連件以用於自共同驅動器138攜載觸發信號以根據記憶體元件中所儲存之資料起始快門108之同時致動。
在替代實施方案中，顯示元件陣列150及控制該等顯示元件之控制矩陣可配置成除矩形列及行以外之組態。舉例而言，該等顯示元件可配置成六邊形陣列或曲線列及行。通常，如本文中所使用，術語「掃描線」應指代共用一寫入啟用互連件之任何複數個顯示元件。
主機處理器122通常控制主機之操作。舉例而言，主機處理器122可係用於控制一可攜式電子器件之一通用或專用處理器。關於包 含在主機器件120內之顯示裝置128，主機處理器122輸出影像資料以及關於主機之額外資料。此種資訊可包含來自環境感測器之資料，諸如周圍光或溫度；關於主機之資訊，包含(舉例而言)主機之一操作模式或主機之電源中所剩餘之電力之量；關於影像資料之內容之資訊；關於影像資料類型之資訊；及/或用於顯示裝置在選擇一成像模式中使用之指令。
使用者輸入模組126直接或經由主機處理器122將使用者之個人偏好傳送至控制器134。在某些實施方案中，使用者輸入模組126係由使用者藉以程式化個人偏好(諸如「較深色彩」、「較佳對比度」、「較低電力」、「增加之亮度」、「運動會」、「現場演出」或「動畫片」)之軟體控制。在某些其他實施方案中，使用硬體(諸如一切換器或調撥轉盤)將此等偏好輸入至主機。至控制器134之複數個資料輸入引導該控制器將資料提供至對應於最佳成像特性之各種驅動器130、132、138及148。
一環境感測器模組124亦可作為該主機器件120之一部分而被包含。該環境感測器模組124接收關於周圍環境之資料，諸如溫度及/或周圍照明條件。感測器模組124可經程式化以區分該器件是正在一室內或辦公室環境或是在明亮白天之一室外環境或是在夜間之一室外環境中操作。感測器模組124將此資訊傳遞至顯示器控制器134，以使得控制器134可回應於周圍環境而最佳化觀看條件。
圖2展示一實例性反相器電路200之一示意圖。反相器電路200包含五個薄膜電晶體(TFT)202(T1)、204(T2)、206(T3)、208(T4)及210(T5)。一第一低電壓源212、一第二低電壓源214(Vlow)、一第一高電壓源216(Vhi1)及一第二高電壓源218(Vhi2)耦合至TFT 202、204、206、208及210。反相器電路200亦包含一輸入電壓互連件220、一電容器222(C1)及一輸出電壓互連件224。
反相器電路200包含一輸入TFT 202、一下拉TFT 204、一放電 TFT 206、一第一上拉TFT 208及一第二上拉TFT 210。在某些實施方案中，TFT 202、204、206、208及210中之每一者係n型TFT。舉例而言，反相器電路200可係使用全N型電晶體之一導電氧化物(諸如IGZO、ZnO、SnO、ZnSnO、AlZnO、CuO、Cu2O、CdO或AgSbO3)電路。在某些實施方案中，反相器電路200可係一電子顯示器之一組件。電子顯示器亦可包含其他導電氧化物電路，諸如用於控制在形成反相器電路200之相同製作程序期間形成之基於快門之顯示元件之一控制矩陣。
輸入TFT 202之源極耦合至第一低電壓源212。輸入TFT 202閘極耦合至一輸入電壓互連件220且並聯耦合至下拉TFT 204及放電TFT 206之閘極。輸入TFT 202之汲極並聯耦合至第一上拉TFT 208之閘極及電容器222之一第一端子。
下拉TFT 204之源極耦合至第二低電壓源214，該第二低電壓源在某些實施方案中可係更負低電壓源。下拉TFT 204閘極耦合至輸入電壓互連件220且並聯耦合至放電TFT 206及輸入TFT 202之閘極。下拉TFT 204之汲極並聯耦合至電容器222之一第二端子、第一上拉TFT 208之源極及第二上拉TFT 210之閘極。
放電TFT 206之源極耦合至第一低電壓源212。放電TFT 206閘極耦合至輸入電壓互連件220且並聯耦合至下拉TFT 204及輸入TFT202之閘極。放電TFT 206汲極並聯耦合至第二上拉TFT 210之源極及一輸出電壓互連件224。
第一上拉TFT 208在其閘極處並聯耦合至輸入TFT 202之汲極及電容器222之第一端子。第一上拉TFT 208汲極耦合至第一高電壓源216，且第一上拉TFT 208源極並聯耦合至電容器222之第二端子、下拉TFT 204之汲極及第二上拉電晶體210之閘極。
第二上拉TFT 210在其汲極處耦合至第二高電壓源218。第二上 拉TFT 210源極並聯耦合至輸出互連件224及放電電晶體206之汲極。第二上拉TFT 210閘極並聯耦合至第一上拉TFT 208之源極、電容器222之第二端子及下拉TFT 204之汲極。
關於低電壓源212及214，在某些實施方案中，第二低電壓源214輸出比由第一低電壓源212輸出之電壓更負之一電壓。此外，關於高電壓源216及218，第一高電壓源216輸出比由第二高電壓源218輸出之電壓更正之一電壓。在某些實施方案中，第一低電壓源212可連接至接地。在某些其他實施方案中，第一低電壓源212可提供除接地外之另一電壓。舉例而言，在某些實施方案中，第一低電壓源212可輸出等於由第二低電壓源214輸出之電壓之一電壓。由第一低電壓源212輸出之電壓約等於由反相器電路200用作一邏輯0之電壓。在某些實施方案中，選擇由第二低電壓源214輸出之電壓以使得其輸出之電壓與一邏輯0之電壓值之間的差之絕對值小於第一上拉TFT 208之臨限電壓。
在某些實施方案中，第一高電壓源216輸出比由第二高電壓源218輸出之電壓更正之一電壓。
當一邏輯1施加至輸入電壓互連件220時，輸入TFT 202、下拉TFT 204及放電TFT 206全部接通。因此，第一上拉TFT 208關斷，且約等於由第二低電壓源212輸出之電壓之一電壓儲存於電容器222及第二上拉TFT 210之閘極上，從而亦使其關斷。儲存於輸出電壓互連件224上之任何電壓透過放電TFT 206放電，產生約等於輸出電壓互連件224上之一邏輯0之一電壓。
隨後，當輸入電壓互連件220上之電壓降低至一邏輯0時，輸入TFT 202、下拉TFT 204及放電TFT 206關斷，從而使電容器222與一電壓源電隔離。因此，電容器222充當一浮動電容器。然而，在使輸入TFT 202、下拉TFT 204及放電TFT 206關斷時，標記為B之電路中之節點由於輸入電壓互連件220饋通而經歷一瞬間電壓尖峰。在某些實 施方案中，第一上拉TFT 208經選擇以具有大於輸入TFT 202之一大小。因此，輸入信號之饋通對節點B具有比對節點A大之一影響。由於與對其上已儲存有等於由第一低電壓源212及第二低電壓源214輸出之電壓之間的差之一電壓的電容器222之一自舉效應組合之不對稱輸入信號饋通，此電壓尖峰使橫跨電容器222之第一上拉TFT 208之閘極上之電壓暫時上升足夠高以使第一上拉TFT 208接通。此使節點B上之電壓進一步上升至約由第一高電壓源216輸出之電壓。由於電容器222浮動，因此節點B處之電壓之此增加使第一上拉TFT 208之閘極上橫跨電容器222之電壓進一步增加，從而使其保持接通。B處增加之電壓亦使第二上拉TFT 210接通。第二上拉TFT 210之閘極處之電壓約等於由第一高電壓源216輸出之電壓，該電壓超過由第二高電壓源218輸出之電壓至少第二上拉電晶體210之臨限電壓。因此，在第二上拉TFT 210接通時，輸出電壓互連件224上之電壓上升至約由第二高電壓源218輸出之電壓，藉此提供反相器電路200之軌道至軌道操作。
因此，如上文所展示，一邏輯0至反相器電路200之一施加導致等於一邏輯1之一電壓輸出。因此，至反相器電路200之一邏輯1之引入導致對應於一邏輯0之一輸出電壓。另外。由於不存在其中上拉TFT 208及210中之任一者與下拉TFT 204或放電TFT206同時接通之情形，電路不包含在操作期間將消耗額外電力之自高電壓源216或218中之任一者至低電壓源212或214中之任一者之直接DC電流路徑。
圖3展示一實例性緩衝器電路300之一電路圖。在某些實施方案中，緩衝器電路300可使用圖2中所示之反相器電路200實施。緩衝器電路300包含串聯連接之兩個反相器電路200a及200b。一輸入302耦合至第一反相器電路200a之輸入220a，且一輸出304耦合至第二反相器電路200b之輸出224b。第一反相器電路200a之輸出224a耦合至第二反相器電路200b之輸入220b。
當將對應於一邏輯1之一電壓施加至輸入302時，第一反相器200a如上文結合圖2所闡述操作以在其輸出224a處產生對應於一邏輯0之一電壓。邏輯0然後變成至第二反相器電路200b之輸入，第二反相器電路使信號反相以在其輸出224b處產生一邏輯1，如上文所闡述。因此，將一邏輯1施加至輸入302在輸出304處產生一邏輯1。
類似地，當將對應於一邏輯0之一電壓施加至輸入302時，第一反相器200a使信號反相以在其輸出224a處產生對應於一邏輯1之一電壓。邏輯1然後變成至第二反相器電路200b之輸入，第二反相器電路200b使信號反相以在其輸出224b處產生一邏輯0，如上文所闡述。因此，將一邏輯0施加至輸入302在輸出304處產生一邏輯0。
緩衝器電路300經組態以在輸入係對應於一邏輯1或0之電壓時輸出等於其輸入電壓之一電壓。在輸入302與輸出304之間不存在離散電流路徑。緩衝器電路300因此用於消除與電路組件之不匹配阻抗相關聯之載入效應。
緩衝器電路300可用於達成與圖2中所示之反相器電路200相關聯之益處中之諸多者。舉例而言，緩衝器電路300可僅使用n型電晶體(包含導電氧化物、非晶矽(a-Si)、或低溫多晶矽(LTPS)n型電晶體)來製作。一類似互補電路可使用所有p型電晶體來實施。在某些實施方案中，緩衝器電路可包含於一電子顯示器中，且可以與顯示元件相同之製作程序來製作。另外，緩衝器電路300不包含處於任一邏輯狀態之任何DC駐流路徑，致使在正常操作期間電力節省。
圖4展示一實例性D正反器(DFF)電路400之一方塊圖。DFF電路400係使用圖2中所示之反相器電路200來實施。DFF電路400包含四個反相器電路200a至200d及兩個電晶體406及408。在某些實施方案中，電晶體406及408可係類似於包含於圖2中所示之反相器電路200中之電晶體之n型電晶體。每一反相器電路200包含一各別輸入220a至220d及 一輸出224a至224d。至DFF電路400之輸入包含一資料信號402(Qt)、充當一啟用輸入之一觸發信號403及係觸發信號403之一反相之一觸發’信號405。DFF電路400亦包含一輸出信號404(Qt+1)。
一般而言，DFF電路400用作一數位記憶體元件。DFF電路400可儲存其資料信號402輸入之一邏輯值。邏輯值可儲存達一任意時間長度，且DFF電路400可在任意時間延遲結束時輸出關於輸出信號404之所儲存邏輯值。舉例而言，在時間t處，一邏輯1可施加於輸入信號402上。DFF電路可儲存邏輯1，且可在時間t+1處輸出關於輸出信號404之所儲存值(亦即，一邏輯1)。在某些實施方案中，自時間t至時間t+1之過渡可由觸發信號403控制。觸發信號403可係一時脈信號且自時間t至時間t+1之過渡可在時脈信號之上升邊緣處發生。因此，DFF電路400可以規則重複間隔輸出一新儲存值。在某些其他實施方案中，觸發信號可係具有非必需以規則間隔發生之上升邊緣之另一數位信號。更特定而言，當資料信號402係在時間t處在觸發信號403之上升邊緣處之一數位值Qt(亦即，一邏輯1或0)，DFF電路400將資料信號402之值Qt之反相儲存於反相器電路200a之輸出224a處。由反相器200a輸出之值亦係至反相器電路200b之一輸入。因此，輸出值儲存於包含反相器電路200a及200b之反相器環路491中。在觸發信號403之後續循環時，在時間t+1處，反相器電路200a之輸出224a(亦即，輸入值Qt之反相)處之值施加至反相器電路200c之輸入220c。反相器電路200c使此值反相以使得Qt之原始值存在於反相器電路200c之輸出224c處。反相器電路200c之輸出224c處之值變成輸出信號404。因此，DFF電路400輸出一值Qt+1作為等於邏輯值Qt之輸出信號404。輸出信號404之值繼續保持彼相同值直至在將一新值載入至DFF電路400中之後的一個觸發信號循環。
如上文所指示，觸發信號403充當DFF電路400之一啟用輸入。亦 即，觸發信號403使得DFF電路400能夠鎖存對應於資料信號402之電壓之一新資料值。更特定而言，當觸發信號403係一邏輯1(且因此觸發’信號405係一邏輯0)時，電晶體406接通且電晶體408關斷。因此將資料信號402之邏輯值Qt展現至反相器200a之輸入220a。反相器電路200a與反相器電路200b交叉耦合以形成一第一反相器環路491。因此，資料信號402之值Qt在觸發信號403切換至一邏輯0之後儲存於第一反相器環路491中，且反相器200a之輸入220a與資料信號402隔離。
觸發信號403自一邏輯0至一邏輯1之改變與觸發’信號405自一邏輯1至一邏輯0之一改變一致。此時，電晶體408接通且電晶體406關斷。儲存於第一反相器環路491中之資料值Qt傳遞至反相器200c之輸入220c(作為Qt之反相)。反相器200c與反相器200d交叉耦合以形成一第二反相器環路492。資料值Qt因此在其存在於資料信號402上之後的一個觸發信號403循環儲存於第二反相器環路492。第二反相器環路耦合至輸出404。
在某些實施方案中，觸發信號403係以規則間隔在對應於一邏輯1與一邏輯0之電壓之間振盪之一時脈信號。在某些實施方案中，對應於一邏輯1之電壓在施加至電晶體406及408之各別閘極時足以使電晶體406及408接通。在某些其他實施方案中，觸發信號403係以不規則間隔(舉例而言，回應於一或多個邏輯操作)改變狀態之一數位信號。施加至電晶體408之閘極之觸發’信號405係施加至電晶體406之閘極之觸發信號403之一反相。因此，但觸發信號403係一邏輯1時，觸發’信號405係一邏輯0。類似地，當觸發信號403係一邏輯0時，觸發’信號405係一邏輯1。在某些實施方案中，觸發’信號405可藉由將觸發信號403施加至諸如圖2中所示之反相器電路200之一反相器電路來產生。
在某些實施方案中，電晶體406及408係n型電晶體。舉例而言，電晶體406及408可類似於圖2中所示之電晶體202、204、206、208及 210。因此，用於構造DFF電路400之所有電晶體可包含IGZO電路。DFF電路400可用於一電子顯示器中。在某些實施方案中，DFF電路400可以用於製作用於控制電子顯示器之顯示元件之電路之相同製造程序製作。
圖2中所示之反相器電路200可用於實施一電子顯示器之一列驅動器。一列驅動器可結合一行驅動器用於將影像資料載入至顯示器中。舉例而言，顯示器可包含配置成列及行之一個二維像素陣列。一影像可藉由控制由每一像素顯示之亮度或色彩來形成。
在某些實施方案中，一像素之亮度可藉由改變對應於像素之一快門總成之位置而改變。行驅動器可耦合至複數個資料互連件，資料互連件中之每一者耦合至電子顯示器之一對應行中之像素。行驅動器可耦合至複數個掃描線互連件，該等掃描線互連件中之每一者連接至顯示器之一對應列中之像素。藉由將一電壓施加至一給定掃描線互連件，列驅動器可使得一像素列能夠接受對應於由行驅動器施加至資料互連件之影像資料之一信號。
為產生一影像，對應於該影像之資料以一逐列方式載入至顯示器之每一像素中。舉例而言，列驅動器可藉由將一啟用信號施加至對應於一第一像素列之掃描線互連件來啟用該第一列。行驅動器可接著藉由將適當電壓施加於每一資料互連件上來將影像資料載入至經啟用第一列之每一像素中。在某些實施方案中，由行驅動器施加之電壓對應於每一像素之快門總成的所要位置。在所有影像資料已載入至第一列中之後，列驅動器可停用第一列且啟用一第二列。行驅動器可接著將影像資料載入至第二經啟用列中。可重複此程序直至顯示器中每一像素已自行驅動器接收影像資料。下文結合圖5A及圖5B來闡述使用類似於圖2中所示之反相器電路200、圖3中所示之緩衝器電路300，及圖4中所示之DFF電路400之反相器電路所形成之實例性行及列驅動器 的進一步實施方案。
圖5A展示一主動陣列顯示器之一實例性列驅動器500之一方塊圖。在某些實施方案中，列驅動器500可藉由將電壓施加至表示顯示元件之電晶體之閘極來定址一顯示器中之元件。使用圖3中所示之緩衝器電路300及圖4中所示之DFF電路400來實施列驅動器500。列驅動器500包含複數個DFF電路4001至400 n (通常稱作DFF電路400)及複數個緩衝器電路3001至300 n (通常稱作緩衝器電路300)。每一DFF電路(4001/4002/4003/400n)在其輸出(4041/4042/4043/404n)處連接至一各別緩衝器電路(3001/3002/3003/300n)之輸入(3021/3022/3023/302n)。類似於關於圖4所闡述之觸發信號403之一共同觸發信號503並聯連接至DFF電路4001至400 n 中之每一者。第一DFF電路4001之輸入4021經耦合至一可程式化輸入信號。後續DFF電路4002至400 n 之輸入4022-402 n 經耦合至先前DFF電路400之輸出404。
列驅動器500可用於定址一電子顯示器。如上文所闡述，一電子顯示器可包含經配置成列及行之複數個顯示元件。每一顯示元件之狀態可由一電壓表示。為形成一影像，影像資料被轉換成用於每一顯示元件之一各別電壓。在某些實施方案中，電壓可係表示邏輯1及0之數位電壓。
一行驅動器可儲存對應於一給定列中之每一顯示元件之影像資料(諸如電壓)。所儲存電壓可載入至列中，且行驅動器可接著經程式化以接收及儲存對應於後續列中之每一顯示元件之影像資料。顯示元件之資料值可因此逐列載入，直至所有列中之每一顯示元件已填充為止。在某些實施方案中，一行驅動器可藉由將對應於影像資料之一電壓施加至耦合至顯示元件之一電晶體之一端子來將影像資料載入至一顯示元件中。
列驅動器500可用於依序選擇資料可由行驅動器載入至其中之顯示器之列。舉例而言，當輸入4021上之輸入信號對應於一邏輯1時， DFF電路4001將邏輯1儲存於觸發信號503之第一上升邊緣處，如上文結合圖4所闡述。DFF電路4001然後將一邏輯1輸出於觸發信號503之一第二上升邊緣處。由於輸出4041耦合至緩衝器3001之輸入3021，因此輸出3041處之電壓亦對應於一邏輯1直至觸發信號503之下一上升邊緣為止(假定輸入資料已改變)。輸出3041上之邏輯1可因此用作一啟用信號，使第一列中之顯示元件能夠接收及對應於由行驅動器輸出之影像資料。輸入信號4021然後可重設至一邏輯0，DFF電路4001隨後將其傳遞穿過至輸出4041以使得載入至第一列中之資料保持不改變同時定址其他列中之顯示元件。
在某些實施方案中，觸發信號503可係一循環重複信號，諸如一時脈信號。一循環觸發信號503之上升邊緣將以規則重複間隔發生。輸出4041耦合至第二DFF電路4002之輸入4022。因此，在其中觸發信號503係循環的之實施方案中，當輸出4041在觸發信號503之第二循環中(亦即，在觸發信號503之第二上升邊緣處)變成一邏輯1時(如上文所闡述)，此值由DFF電路4002儲存。第二DFF電路4002之輸出4042因此在觸發信號503之第三循環中轉變至一邏輯1(當第一DFF電路4001之輸出返回至一邏輯零時)，且一邏輯1存在於緩衝器電路3002之輸出3042處。輸出3042使第二列中之顯示元件能夠在觸發信號503之第三循環期間自行驅動器接收資料。在觸發信號503之後續循環中，由於至第一DFF電路4001之輸入已重設至0，因此輸入4022接收對應於一邏輯0之電壓。因此，輸出3042返回輸出一邏輯0，允許第二列儲存已載入之資料。
針對後續列重複此程序以使得針對觸發信號503之一單個循環啟用每一列(經由輸出3043-304m中之一者)。在某些實施方案中，觸發信號503可由一控制器(諸如圖1B中所示之控制器134)控制。相同觸發信號503亦可用於控制行驅動器以確保下一作用列之影像在該列經啟用 用於寫入之前在行驅動器處可用。由於DFF 4001至400 n 及緩衝器電路3001至300 n 可在一導電氧化物(或其他薄膜)製作程序中使用n型電晶體製作，因此列驅動器500可與形成電子顯示器之一背板之一基板上之顯示元件同時地製作。
圖5B展示圖5A中所示之列驅動器500之一電路圖。列驅動器500包含兩個DFF 4001及4002(通常稱作DFF 400)及兩個緩衝器電路3001及300 2 (通常稱作緩衝器電路300)。雖然圖5B中僅展示兩個DFF 400及兩個緩衝器電路300，但在其他實施方案中可包含任何數目個DFF 400及緩衝器電路300。舉例而言，列驅動器500可包含用於其耦合至之一顯示器之每一列之一DFF電路400及一緩衝器電路300。圖5B中亦展示一行驅動器520及複數個快門總成530a至530b(通常稱作快門總成530)。在某些實施方案中，尤其針對數位顯示器，圖5B中所示之行驅動器520可使用類似於圖3中所示之緩衝器電路300及圖4中所示之DFF電路400之緩衝器電路及DFF電路來實施。兩個掃描線互連件5401及540 2 (通常稱作掃描線互連件540)以及兩個資料互連件5501及550 2 (通常稱作資料線互連件550)分別耦合至列驅動器500及資料行驅動器520。掃描線互連件540及資料互連件550亦耦合至各別電晶體560 a 至560 d (通常稱作電晶體560)。快門總成530透過各別電容器570 a 至570 d (通常稱作電容器570)耦合至電晶體560。
列驅動器500及行驅動器520可一起用於將影響資料載入至由快門總成530構成之一電子顯示器中。快門總成530配置成列及行。列驅動器500之輸入信號及觸發信號503可使快門總成530之順序列能夠自行驅動器520接收影像資料。舉例而言，每一對DFF電路400及緩衝器電路300可用於使快門總成530列能夠自行驅動器520接受資料。
緩衝器電路300之輸出耦合至掃描線互連件540。每一掃描線互連件540並聯耦合至與各別快門總成530相關聯之電晶體560之閘極。類似地，資料互連件550平行耦合至電晶體560之汲極。快門總成530 及電晶體560配置成列及行以使得一單個啟用線(亦即，掃描線互連件540)耦合至一給定列中之所有電晶體560，且一單個資料線(亦即，資料互連件550)耦合至一給定行中之所有電晶體560。
當在一緩衝器電路300之輸出處產生一高電壓(諸如等效於一邏輯1之一電壓)時，將該高電壓施加至一對應快門總成530列中之每一電晶體560之閘極，此使彼列中之所有電晶體560接通。該列中之每一快門總成530因此經啟用以透過其各別電晶體560自行驅動器520接收資料。舉例而言，行驅動器520可將信號輸出於資料互連件550上。每一輸出信號可對應於欲由快門總成530輸出之影像資料。在某些實施方案中，行驅動器520可同時將資料輸出於一個資料互聯件550上，依序定址作用列中之每一快門總成。在某些其他實施方案中，行驅動器520可將資料平行輸出於資料互連件550上用於整個作用列。作用列中之電容器570可充當儲存元件以儲存自行驅動器520接收之電壓。在某些實施方案中，資料電壓可用於致動作用列中之快門總成530。
在已定址一列中之每一快門總成530之後，列驅動器500了撤銷啟動該列且啟用一後續列。後續列之定址程序可然後以類似於用於第一列之定址程序之一方式繼續進行。連續列可經啟用直至顯示器中之每一快門總成530已經定址。
舉例而言，每一DFF電路400之輸出404耦合至對應於下一列之DFF電路400之輸入402，且所有DFF 400耦合至一共同觸發信號503。因此，在觸發信號503之一上升邊緣期間將對應於輸入4021處之一邏輯1之一電壓引入至第一DFF電路4001將使第一列中之快門總成530a及530b能夠自行驅動器520接收資料。DFF電路4001之輸出4041在此時間期間對應於一邏輯1，且此值因此施加於第二DFF電路4002之輸入4022處。在觸發信號503之下一上升邊緣處，DFF電路4002將儲存在其輸入4022處存在之邏輯1，藉此使快門總成530c及530d能夠自資料行驅 動器520接收資料。
因此，在輸入4021處引入至第一DFF電路4001之邏輯1在觸發信號503之連續上升邊緣處傳播至後續DFF 400。在其中觸發信號503係一循環信號(諸如一時脈信號)之實施方案中，在輸入4021處引入至第一DFF電路4001之邏輯1將以與時脈信號相同之頻率以規則重複間隔傳播至連續DFF 400。至第一DFF電路4001之輸入4021可在觸發信號503之一個上升邊緣之後重設為一邏輯0，以使得僅在一個時脈循環期間啟用第一列。邏輯0將如上文所闡述傳播至其他DFF 400。因此，顯示器之列將依序啟用，且在任何給定時刻將僅啟用一個列，允許行驅動器520將正確影像資料傳輸至快門總成530中之每一者。
如上文所論述，列驅動器500主要由可在一導電氧化物(或其他薄膜)製造程序中製作之n型電晶體構造。在某些實施方案中，行驅動器520、快門總成530及電晶體560亦可由導電氧化物電路形成。因此，圖5B中所示之電路佈局(包含列驅動器500、行驅動器520、快門總成530及電晶體560)可在相同製造程序中形成於一單個基板上。如與可具有在其電耦合於電子顯示器中之前在單獨程序中製造之諸多組件之其他顯示電路相比，此可導致成本節省及較佳效能。
圖6及圖7展示包含複數個顯示元件之一實例性顯示器件40之系統方塊圖。舉例而言，顯示器件40可係一智慧型電話、一蜂巢式或行動電話。然而，顯示器件40之相同組件或其稍微變化形式亦圖解說明諸如電視、電腦、平板電腦、電子閱讀器、手持式器件及可攜式媒體器件等各種類型之顯示器件。
顯示器件40包含一殼體41、一顯示器30、一天線43、一揚聲器45、一輸入器件48及一麥克風46。殼體41可由各種製造程序(包含注入模製及真空成形)中之任一者形成。另外，殼體41可由各種材料中之任一者製成，其包含但不限於：塑膠、金屬、玻璃、橡膠及陶瓷或 其一組合。殼體41可包含可移除部分(未展示)，其可與具有不同色彩或含有不同標誌、圖片或符號之其他可移除部分互換。
顯示器30可係各種顯示器中之任一者，包含一雙穩態顯示器或類比顯示器。顯示器30亦可經組態以包含一平板顯示器(諸如，電漿、電致發光(EL)顯示器、OLED、超扭轉向列型(STN)顯示器、LCD或薄膜電晶體(TFT)LCD)或一非平板顯示器(諸如，一陰極射線管(CRT)或其他映像管器件)。另外，顯示器30可包含一基於機械光調變器顯示器，如本文中所闡述。
圖7中示意性地圖解說明顯示器件40之組件。顯示器件40包含一殼體41且可包含至少部分地封圍於其中之額外組件。舉例而言，顯示器件40包含一網路介面27，網路介面27包含可耦合至一收發器47之一天線43。網路介面27可係可在顯示器件40上顯示之影像資料之一源。 因此，網路介面27係一影像源模組之一項實例，但處理器21及輸入器件48亦可用作一影像源模組。收發器47連接至一處理器21，處理器21連接至調節硬體52。調節硬體52可經組態以調節一信號(諸如，過濾或以其他方式操縱一信號)。調節硬體52可連接至一揚聲器45及一麥克風46。處理器21亦可連接至一輸入器件48及一驅動器控制器29。驅動器控制器29可耦合至一圖框緩衝器28且耦合至一陣列驅動器22，該陣列驅動器又可耦合至一顯示器陣列30。顯示器件40中之一或多個元件(包含圖6及圖7中未具體繪示之元件)可經組態以充當一記憶體器件且經組態以與處理器21通信。在某些實施方案中，一電源供應器50可為特定顯示器件40設計中之實質上全部組件提供電力。
網路介面27包含天線43及收發器47以使得顯示器件40可經由一網路與一或多個器件通信。網路介面27亦可具有某些處理能力以減輕(舉例而言)處理器21之資料處理要求。天線43可傳輸及接收信號。在某些實施方案中，天線43根據IEEE 16.11標準(包含IEEE 16.11(a)、 (b)或(g))或IEEE 802.11標準(包含IEEE 802.11a、b、g、n及其進一步實施方案)傳輸並接收RF信號。在某些其他實施方案中，天線43根據Bluetooth®標準傳輸及接收RF信號。在一蜂巢式電話之情形中，天線43可經設計以接收分碼多重存取(CDMA)、分頻多重存取(FDMA)、分時多重存取(TDMA)、全球行動通信系統(GSM)、GSM/通用封包無線電服務(GPRS)、增強型資料GSM環境(EDGE)、地面中繼式無線電(TETRA)、寬頻-CDMA(W-CDMA)、演進資料最佳化(EV-DO)、1xEV-DO、EV-DO修訂版A、EV-DO修訂版B、高速封包存取(HSPA)、高速下行鏈路封包存取(HSDPA)、高速上行鏈路封包存取(HSUPA)、演進式高速封包存取(HSPA+)、長期演進(LTE)、AMPS或用於在一無線網路(諸如利用3G、4G或5G技術之一系統)內通信之其他已知信號。收發器47可預處理自天線43接收之信號，以使得其可由處理器21接收並由其進一步操縱。收發器47亦可處理自處理器21接收之信號，以使得可經由天線43自顯示器件40傳輸該等信號。
在某些實施方案中，可由一接收器來代替收發器47。另外，在某些實施方案中，可由一影像源來替換網路介面27，該影像源可儲存或產生待發送至處理器21之影像資料。處理器21可控制顯示器件40之總體操作。處理器21自網路介面27或一影像源接收資料(諸如經壓縮影像資料)，且將該資料處理成原始影像資料或處理成可容易被處理成原始影像資料之一格式。處理器21可將經處理之資料發送至驅動器控制器29或發送至圖框緩衝器28進行儲存。原始資料通常係指識別一影像內之每一位置處之影像特性之資訊。舉例而言，此等影像特性可包含色彩、飽和度及灰度位準。
處理器21可包含一微控制器、CPU或邏輯單元以控制顯示器件40之操作。調節硬體52可包含用於將信號傳輸至揚聲器45及用於自麥克風46接收信號之放大器及濾波器。調節硬體52可係顯示器件40內之離 散組件，或可併入於處理器21或其他組件內。
驅動器控制器29可直接自處理器21或自圖框緩衝器28獲取由處理器21生成之原始影像資料，且可適當地將原始影像資料重新格式化以供高速傳輸至陣列驅動器22。在某些實施方案中，驅動器控制器29可將原始影像資料重新格式化成具有一光柵狀格式之一資料流，以使得其具有適合於跨越顯示器陣列30進行掃描之一時間次序。然後，驅動器控制器29將經格式化資訊發送至陣列驅動器22。儘管一驅動器控制器29(諸如，一LCD控制器)常常作為一獨立積體電路(IC)與系統處理器21相關聯，但此等控制器可以諸多方式實施。舉例而言，控制器可作為硬體嵌入於處理器21中、作為軟體嵌入於處理器21中或以硬體形式與陣列驅動器22完全整合在一起。
陣列驅動器22可自驅動器控制器29接收經格式化資訊且可將視訊資料重新格式化成一組平行波形，該組平行波形每秒多次地施加至來自顯示器之x-y顯示元件矩陣之數百條且有時數千條(或更多)引線。在某些實施方案中，陣列驅動器22及顯示器陣列30係一顯示模組之一部分。在某些實施方案中，驅動器控制器29、陣列驅動器22及顯示器陣列30係顯示模組之一部分。
在某些實施方案中，驅動器控制器29、陣列驅動器22及顯示器陣列30適用於本文中所闡述之顯示器類型中之任一者。舉例而言，驅動器控制器29可係一習用顯示器控制器或一雙穩態顯示器控制器(諸如，一機械光調變器顯示元件控制器)。另外，陣列驅動器22可係一習用驅動器或一雙穩態顯示器驅動器(諸如一機械光調變器顯示元件控制器)。此外，顯示器陣列30可係一習用顯示器陣列或一雙穩態顯示器陣列(諸如包含一機械光調變器顯示元件陣列之一顯示器)。在某些實施方案中，驅動器控制器29可與陣列驅動器22整合。此一實施方案在高度整合系統(舉例而言，行動電話、可攜式電子器件、手錶 或小面積顯示器)中可係有用的。
在某些實施方案中，輸入器件48可經組態以允許(舉例而言)一使用者控制顯示器件40之操作。輸入器件48可包含一小鍵盤(諸如，一QWERTY鍵盤或一電話小鍵盤)、一按鈕、一切換器、一搖桿、一觸敏式螢幕、與顯示器陣列30整合之一觸敏式螢幕或一壓敏或熱敏隔膜。麥克風46可經組態而作為顯示器件40之一輸入器件。在某些實施方案中，可使用透過麥克風46之語音命令來控制顯示器件40之操作。
電源供應器50可包含各種能量儲存器件。舉例而言，電源供應器50可係一可再充電式蓄電池，諸如一鎳鎘蓄電池或一鋰離子蓄電池。在使用一可再充電蓄電池之實施方案中，可使用來自(舉例而言)一壁式插座或一光伏打器件或陣列之電力來給該可再充電蓄電池充電。另一選擇係，可再充電蓄電池可以無線方式充電。電源供應器50亦可係一可再生能量源、一電容器或一太陽能電池，包含一塑膠太陽能電池或太陽能電池塗料。電源供應器50亦可經組態以自一壁式插座接收電力。
在某些實施方案中，控制可程式化性駐存於驅動器控制器29中，該驅動器控制器可位於電子顯示器系統中之數個地方中。在某些其他實施方案中，控制可程式化性駐存於陣列驅動器22中。上文所闡述之最佳化可以任何數目個硬體及/或軟體組件實施且可以各種組態實施。
如本文中所使用，與一系列物項中之「至少一者」有關之一片語係指彼等物項之任何組合，包含單個部件。作為一實例，「以下各項中之至少一者：a、b或c」意欲涵蓋：a、b、c、a-b、a-c、b-c及a-b-c。
可藉助一通用單晶片或多晶片處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或 其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件或經設計以執行本文中所闡述之功能之其任一組合來實施或執行用於實施結合本文中所揭示之態樣所闡述之各種說明性邏輯、邏輯方塊、模組及電路之硬體及資料處理裝置。一通用處理器可係一微處理器或任一習用處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算器件之一組合，諸如一DSP與一微處理器之一組合、複數個微處理器、結合一DSP核心之一或多個微處理器或任一其他此類組態。在某些實施方案中，可藉由特定於一既定功能之電路來執行特定程序及方法。
在一或多個態樣中，可以硬體、數位電子電路、電腦軟體、韌體(包含本說明書中所揭示之結構及其結構等效物)或其任何組合來實施所闡述之功能。亦可將本說明書中所闡述之標的物之實施方案實施為一或多個電腦程式，亦即，編碼於一電腦儲存媒體上供資料處理裝置執行或用於控制資料處理裝置之操作之一或多個電腦程式指令模組。
熟習此項技術者可易於明瞭對本發明中所闡述之實施方案之各種修改，且本文中所定義之一般原理可適用於其他實施方案而不背離本發明之精神或範疇。因此，申請專利範圍並不意欲限於本文中所展示之實施方案，而被授予與本發明、本文中所揭示之原理及新穎特徵相一致之最寬廣範疇。
另外，熟習此項技術者應易於瞭解，術語「上部」及「下部」有時係用於便於闡述該等圖，且指示對應於該圖在一適當定向之頁面上之定向之相對位置，且可不反映如所實施之任何器件之適當定向。
亦可將在本說明書中在單獨實施方案之內容脈絡下闡述之某些特徵以組合形式實施於一單項實施方案中。相反，亦可將以一單個實施方案之內容脈絡下闡述之各種特徵單獨地或以任一適合子組合之形式實施於多項實施方案中。此外，儘管上文可將特徵闡述為以某些組 合形式起作用且甚至最初係如此主張的，但在某些情形中，可自一所主張組合去除來自該組合之一或多個特徵，且所主張組合可針對一子組合或一子組合之變化形式。
類似地，雖然在該等圖式中以一特定次序繪示操作，但不應將此理解為要求以所展示之特定次序或以順序次序執行此等操作或執行全部所圖解說明之操作以達成期望結果。此外，該等圖式可以一流程圖之形式示意性地繪示一個或多個實例性過程。然而，未繪示之其他操作可併入於示意性地圖解說明之實例性程序中。舉例而言，可在所圖解說明操作中之任一者之前、之後、與其同時或在其之間執行一或多個額外操作。在某些情形下，多任務及並行處理可係有利的。此外，上文所闡述之實施方案中之各種系統組件之分離不應被理解為需要在所有實施方案中進行此分離，而應理解為所闡述之程式組件及系統通常可一起整合於一單個軟體產品中或封裝至多個軟體產品中。另外，其他實施方案亦屬以下申請專利範圍之範疇內。在某些情形下，申請專利範圍中所陳述之動作可以一不同次序執行且仍達成期望之結果。
200‧‧‧反相器電路
202‧‧‧薄膜電晶體/輸入薄膜電晶體/電晶體
204‧‧‧薄膜電晶體/下拉薄膜電晶體/電晶體
206‧‧‧薄膜電晶體/放電薄膜電晶體/放電電晶體/電晶體
208‧‧‧薄膜電晶體/第一上拉薄膜電晶體/電晶體
210‧‧‧薄膜電晶體/第二上拉薄膜電晶體/電晶體
212‧‧‧第一低電壓源/低電壓源
214‧‧‧第二低電壓源/低電壓源
216‧‧‧第一高電壓源/高電壓源
218‧‧‧第二高電壓源/高電壓源
220‧‧‧輸入電壓互連件
222‧‧‧電容器
224‧‧‧輸出電壓互連件
A‧‧‧節點
B‧‧‧節點

Claims (16)

  1. 一種全n型薄膜電晶體(TFT)電路，其包括：一第一反相器，其包含：一輸入電壓互連件；一輸入TFT，其在其閘極處耦合至該輸入電壓互連件，且在其源極處耦合至一第一低電壓源；一下拉TFT，其在其閘極處耦合至該輸入電壓互連件，且在其源極處耦合至一第二低電壓源；一放電TFT，其在其閘極處耦合至該輸入電壓互連件，且在其源極處耦合至一第三低電壓源；一第一上拉TFT，其自其源極耦合至該下拉TFT之汲極及一電容器之一第一端子，自其閘極耦合至該輸入TFT之汲極及該電容器之一第二端子，且自其汲極耦合至一第一高電壓源；一第二上拉TFT，其自其源極耦合至該放電TFT之汲極，自其閘極耦合至該第一上拉TFT之該源極及至該電容器之該第一端子及該下拉TFT之該汲極，且自其汲極耦合至一第二高電壓源；及一輸出電壓互連件，其耦合至該第二上拉TFT與該放電TFT之間之一節點，其中該下拉TFT之大小係大於該輸入TFT之大小，使得回應於在該輸入電壓互連件上自對應於一邏輯1之一電壓轉變至對應於一邏輯0之一電壓之一輸入電壓，自該輸入TFT及該下拉TFT所饋通之輸入電壓之間之差足以使該第一上拉TFT自一關斷狀態切換至一接通狀態。
  2. 如請求項1之電路，其中該第二低電壓源輸出比由第一低電壓源 輸出之一電壓更負之一電壓。
  3. 如請求項1之電路，其中該第一低電壓源係一接地。
  4. 如請求項1之電路，其中該第一高電壓源輸出比由該第二高電壓源輸出之一電壓更正之一電壓。
  5. 如請求項1之電路，其中該等第一、第二及第三低電壓源以及該等第一及第二高電壓源係DC電壓源。
  6. 如請求項1之電路，其中該輸入TFT、該下拉TFT、該放電TFT以及該等第一及第二上拉TFT經組態，使得該輸出電壓互連件上之電壓與該輸入電壓互連件上之電壓邏輯相反。
  7. 如請求項1之電路，其中該電容器係一浮動電容器。
  8. 如請求項1之電路，其中一邏輯低輸入電壓與由該第二低電壓源輸出之該電壓之間之差的絕對值小於該第一上拉TFT的臨限電壓。
  9. 如請求項8之電路，其中該邏輯低輸入電壓約等於由該第一低電壓源輸出之該電壓，且高輸入電壓等於由該第二高電壓源輸出之該電壓。
  10. 如請求項1之電路，其中該輸入TFT、該下拉TFT、該放電TFT、該第一上拉TFT及該第二上拉TFT中之至少一者包含包括一導電氧化物之一通道。
  11. 如請求項1之電路，其中由該第一低電壓源輸出之該電壓約等於由該第三低電壓源輸出之電壓。
  12. 如請求項1之電路，進一步包括一第二反相器，其中該第一反相器之該輸出電壓互連件電耦合至該第二反相器之一輸入電壓互連件，使得該等第一及第二反相器一起作為一緩衝器而操作。
  13. 如請求項1之電路，進一步包括：一第六TFT，其在其閘極處耦合至一觸發信號，在其汲極處耦 合至一資料輸入互連件，且在其源極處耦合至該第一反相器之該輸入電壓互連件；一第二反相器，其在其輸入電壓互連件處耦合至該第一反相器之該輸出電壓互連件，且在其輸出電壓互連件處耦合至該第一反相器之該輸入電壓互連件；一第七電晶體，其在其閘極處耦合至一經反相觸發信號，且在其汲極處耦合至該第一反相器電路之該輸出電壓互連件；一第三反相器，其在其輸入電壓互連件處耦合至該第七電晶體之源極及一第四反相器之輸出電壓互連件，且在其輸出電壓互連件處耦合至該第四反相器之輸入電壓互連件，其中該第一反相器、該第二反相器、該第三反相器、該第四反相器、該第六電晶體及該第七電晶體可形成一D正反器。
  14. 如請求項1之電路，進一步包括：一顯示器；一處理器，其經組態以與該顯示器通信，該處理器經組態以處理影像資料；及一記憶體器件，其經組態以與該處理器通信。
  15. 如請求項14之電路，進一步包括：一驅動器電路，其經組態以將至少一個信號發送至該顯示器；及一控制器，其經組態以將該影像資料之至少一部分發送至該驅動器電路。
  16. 如請求項14之電路，進一步包括：一影像源模組，其經組態以將該影像資料發送至該處理器，其中該影像源模組包括一接收器、收發器及傳輸器中之至少一者；及 一輸入器件，其經組態以接收輸入資料並將該輸入資料傳達至該處理器。
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