JP6266764B2 - 全ｎ型トランジスタインバータ回路 - Google Patents

全ｎ型トランジスタインバータ回路 Download PDF

Info

Publication number
JP6266764B2
JP6266764B2 JP2016516055A JP2016516055A JP6266764B2 JP 6266764 B2 JP6266764 B2 JP 6266764B2 JP 2016516055 A JP2016516055 A JP 2016516055A JP 2016516055 A JP2016516055 A JP 2016516055A JP 6266764 B2 JP6266764 B2 JP 6266764B2
Authority
JP
Japan
Prior art keywords
voltage
tft
circuit
input
inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016516055A
Other languages
English (en)
Other versions
JP2016531458A (ja
Inventor
イリアス・パッパス
Original Assignee
スナップトラック・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by スナップトラック・インコーポレーテッド filed Critical スナップトラック・インコーポレーテッド
Publication of JP2016531458A publication Critical patent/JP2016531458A/ja
Application granted granted Critical
Publication of JP6266764B2 publication Critical patent/JP6266764B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3433—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Description

関連出願
本特許出願は、本発明の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2013年7月9日に出願された「ALL N-TYPE TRANSISTOR INVERTER CIRCUIT」と題する米国実用新案出願第13/937,752号に対する優先権を主張する。
本開示は半導体回路設計に関し、詳細には、全n型トランジスタ回路に関する。
現在の薄膜金属酸化膜半導体(MOS)回路、たとえば、酸化インジウムガリウム亜鉛(IGZO)に基づく回路は、容易に入手可能なp-mosトランジスタを欠いているという難点がある。その場合、インバータ、バッファおよび様々な論理ゲートのような、普通のシリコン回路において利用可能である一般的な相補型金属酸化膜半導体(CMOS)デジタル回路は、金属酸化物に基づく薄膜プロセスのために利用できない。そのようなCMOS構成要素のために全n型トランジスタから作製される代替回路が提案されてきたが、すべてではないが、大部分が様々な欠点を有する。たとえば、提案されたあるIGZOインバータは、少なくとも1つの論理状態において定在電流を有するという難点がある。いくつかの提案されたIGZOインバータは、最大レールツーレール電圧振幅も欠いている。結果として、所望の電圧出力を得るために、より高い電圧源が必要とされる。
本開示のシステム、方法およびデバイスはそれぞれ、いくつかの革新的態様を有し、これらのうちの1つだけが、本明細書において開示される望ましい属性に関与するものではない。
本開示において説明される主題の1つの革新的態様は、全n型薄膜トランジスタ(TFT)回路において実装することができる。その回路は第1のインバータを含むことができる。第1のインバータは入力電圧相互接続を含むことができる。第1のインバータは、そのゲートにおいて入力電圧相互接続に結合され、そのソースにおいて第1の低電圧源に結合される入力TFTを含むことができる。第1のインバータは、そのゲートにおいて入力電圧相互に結合され、そのソースにおいて第2の低電圧源に結合されるプルダウンTFTを含むことができる。第1のインバータは、そのゲートにおいて入力電圧相互に結合され、そのソースにおいて第3の低電圧源に結合される放電TFTを含むことができる。第1のインバータは、そのソースからプルダウンTFTのドレインおよびキャパシタの第1の端子に結合され、そのゲートから入力TFTのドレインおよびキャパシタの第2の端子に結合され、そのドレインから第1の高電圧源に結合される第1のプルアップTFTを含むことができる。第1のインバータは、そのソースから放電TFTのドレインに結合され、そのゲートから第1のプルアップトランジスタのソースに、そして第1のキャパシタの第1の端子およびプルダウンTFTのドレインに結合され、そのドレインから第2の高電圧源に結合される第2のプルアップTFTを含むことができる。第1のインバータは、第2のプルアップTFTと放電TFTとの間のノードに結合される出力電圧相互接続を含むことができる。
いくつかの実装形態では、第2の低電圧源は、第1の低電圧源によって出力される電圧より大きな負の値の電圧を出力する。いくつかの実装形態では、第1の低電圧源は接地である。いくつかの実装形態では、第1の高電圧源は、第2の高電圧源によって出力される電圧より高い正の電圧を出力する。いくつかの実装形態では、第1の低電圧源、第2の低電圧源および第3の低電圧源、ならびに第1の高電圧源および第2の高電圧源はDC電圧源である。
いくつかの実装形態では、入力TFT、プルダウンTFT、放電TFT、ならびに第1のプルアップTFTおよび第2のプルアップTFTは、出力電圧相互接続上の電圧が入力電圧相互接続上の電圧と論理的に逆になるように構成される。いくつかの実装形態では、キャパシタは浮動キャパシタである。いくつかの実装形態では、論理ロー入力電圧と第2の低電圧源によって出力される電圧との間の差の絶対値は、第1のプルアップTFTのしきい値電圧より小さい。
いくつかの実装形態では、論理ロー入力電圧は、第1の低電圧源によって出力される電圧に概ね等しく、ハイ入力電圧は、第2の高電圧源によって出力される電圧に等しい。いくつかの実装形態では、入力TFT、プルダウンTFT、放電TFT、第1のプルアップTFTおよび第2のプルアップTFTのうちの少なくとも1つは、導電性酸化物から形成されるチャネルを含む。いくつかの実装形態では、第1の低電圧源によって出力される電圧は、第3の低電圧源によって出力される電圧に概ね等しい。いくつかの実装形態では、回路は第2のインバータを含む。第1のインバータの出力電圧相互接続は、第1のインバータおよび第2のインバータが合わせてバッファとして動作するように、第2のインバータの入力電圧相互接続に電気的に結合することができる。
いくつかの実装形態では、その回路は、そのゲートにおいてトリガ信号に結合され、そのドレインにおいてデータ入力相互接続に結合され、そのソースにおいて第1のインバータの入力電圧相互接続に結合される第6のTFTを含む。その回路は、その入力電圧相互接続において第1のインバータの出力電圧相互接続に結合され、その出力電圧相互接続において第1のインバータの入力電圧相互接続に結合される第2のインバータを含むことができる。その回路は、そのゲートにおいて反転トリガ信号に結合され、そのドレインにおいて第1のインバータ回路の出力電圧相互接続に結合される第7のトランジスタを含むことができる。また、その回路は、その入力電圧相互接続において第7のトランジスタのソースおよび第4のインバータの出力電圧相互接続に結合され、その出力電圧相互接続において第4のインバータの入力電圧相互接続に結合される第3のインバータを含むことができる。第1のインバータ、第2のインバータ、第3のインバータ、第4のインバータ、第6のトランジスタおよび第7のトランジスタはDフリップフロップを形成することができる。
いくつかの実装形態では、その回路は、ディスプレイと、ディスプレイと通信するように構成されるプロセッサとを含むことができる。プロセッサは画像データを処理するように構成することができる。また、その回路は、プロセッサと通信するように構成されるメモリデバイスを含むことができる。いくつかの実装形態では、この回路はまた、ディスプレイに少なくとも1つの信号を送るように構成されるドライバ回路と、ドライバ回路に画像データの少なくとも一部分を送るように構成されるコントローラとを含むことができる。いくつかの実装形態では、その回路はまた、プロセッサに画像データを送るように構成される画像ソースモジュールを含むことができる。画像ソースモジュールは、受信機、送受信機または送信機を含むことができる。また、その回路は、入力データを受信し、入力データをプロセッサに通信するように構成される入力デバイスを含むことができる。
本開示において説明される主題の別の革新的態様は、電子ディスプレイを制御するための装置において実装することができる。その装置は、複数の行ドライバを形成するために、それぞれのバッファ回路にそれぞれ直列に結合される複数のDフリップフロップを含むことができる。複数のDフリップフロップおよびそれぞれのバッファ回路は、全n型TFTから形成することができる。また、その装置は、トリガ信号を送信するために各Dフリップフロップに並列に結合されるトリガ信号相互接続を含むことができる。各Dフリップフロップの出力は、後続のDフリップフロップの入力に結合することができ、電子ディスプレイの第1の行に対応する行ドライバへの入力は、独立制御される入力に結合され、それにより、バッファ回路の出力は、独立制御される入力に論理ハイ電圧が印加されるのに応答して、トリガ信号の連続サイクル中に順次にイネーブルされる。また、その装置は、複数のスキャンライン相互接続を有する制御マトリクスを含むことができる。各スキャンライン相互接続は、それぞれのバッファ回路と、実質的に1つの行に配列される複数のディスプレイ要素とに結合することができる。
いくつかの実装形態では、その装置はまた、基板を含むことができる。Dフリップフロップ、バッファ回路および制御マトリクスを形成するTFTは、その基板上に作製することができる。いくつかの実装形態では、その装置は、独立制御される入力を出力するためのコントローラを含むことができる。独立制御される入力は、ディスプレイアドレス指定プロセスを開始することができる。いくつかの実装形態では、その装置はまた、対応するスキャンライン相互接続によってイネーブルされる行内のディスプレイ要素にデータ電圧を順次に出力するためのデータドライバを含むことができる。コントローラは、データドライバおよびバッファ回路の出力を同期させる信号を出力することができる。
本明細書において説明される主題の1つまたは複数の実装形態の詳細は、添付の図面および以下の説明において記載される。本概要において提供される例は、MEMS方式ディスプレイに関して主に説明されるが、本明細書において提供される概念は、他のタイプのディスプレイ、たとえば、液晶ディスプレイ(LCD)、有機発光ダイオード(OLED)ディスプレイ、電気泳動ディスプレイ、電界放出ディスプレイ、ならびに他の非ディスプレイMEMSデバイス、たとえば、MEMSマイクロフォン、センサ、および光スイッチに適用することができる。他の特徴、態様および利点は、説明、図面および特許請求の範囲から明らかになるであろう。以下の図の相対的な寸法は、縮尺どおりに描かれてはいない場合があることに留意されたい。
例示的な直視型マイクロ電気機械システム(MEMS)方式ディスプレイ装置の概略図である。 例示的なホストデバイスのブロック図である。 例示的なインバータ回路の回路図である。 例示的なバッファ回路の回路図である。 例示的なDフリップフロップ回路のブロック図である。 アクティブマトリクスディスプレイのための例示的な行ドライバのブロック図である。 図5に示される例示的な行ドライバの回路図である。 複数のディスプレイ要素を含む例示的なディスプレイデバイスのシステムブロック図である。 複数のディスプレイ要素を含む例示的なディスプレイデバイスのシステムブロック図である。
様々な図面において同じ参照番号および指示は、同じ要素を示している。
以下の説明は、本開示の革新的態様を説明するための特定の実装形態に向けられる。しかしながら、本明細書における教示は多数の異なる方法において適用できることは当業者には容易に認識されよう。説明される実装形態は、動いている(ビデオなど)にしても、静止している(静止画など)にしても、そして、文字、グラフィックス、写真のいずれにしても画像を表示するように構成することができる任意のデバイス、装置またはシステムにおいて実装することができる。より詳細には、説明される実装形態は、限定はしないが、モバイル電話、マルチメディアインターネット対応セルラー電話、モバイルテレビ受像機、ワイヤレスデバイス、スマートフォン、ブルートゥース(登録商標)デバイス、携帯情報端末(PDA)、ワイヤレス電子メール受信機、ハンドヘルドもしくはポータブルコンピュータ、ネットブック、ノートブック、スマートブック、タブレット、プリンタ、複写機、スキャナ、ファクシミリ装置、グローバルポジショニングシステム(GPS)受信機/ナビゲータ、カメラ、デジタルメディアプレーヤ(MP3プレーヤなど)、カムコーダ、ゲームコンソール、腕時計、時計、計算機、テレビモニタ、フラットパネルディスプレイ、電子読取りデバイス(たとえば、電子リーダ)、コンピュータモニタ、自動車用ディスプレイ(走行距離計および速度計ディスプレイなどを含む)、コックピットコンソールおよび/またはディスプレイ、カメラ視野ディスプレイ(車両における後方視野カメラの表示など)、電子写真、街頭掲示板または電子看板、映写機、建築構造、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダまたはプレーヤ、DVDプレーヤ、CDプレーヤ、VCR、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯/乾燥機、駐車メータ、パッケージング(マイクロ電気機械システム(MEMS)アプリケーションを含めて電気機械システム(EMS)、および非MEMSアプリケーションにおけるものなど)、美的構造(たとえば、宝石または衣類上への画像の表示)、ならびに様々なEMSデバイスなどの様々な電子デバイスに含まれる場合があるか、または関連付けられる場合があると考えられる。また、本明細書における教示は、限定はしないが、電子スイッチングデバイス、無線周波数フィルタ、センサ、加速度計、ジャイロスコープ、運動検知デバイス、磁気計、家庭用電子機器用の慣性構成要素、家庭用電化製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動方式、製造プロセス、および電子試験機器などの、ディスプレイ以外の用途において用いることもできる。したがって、本教示は、図示される実装形態だけに限定されるものではなく、代わりに当業者に容易に明らかになるように広い適用性を有する。
レールツーレール出力電圧スイッチングを有し、浮動キャパシタを適切に組み込むことを通して、両方の論理状態において定在電流のない全n型トランジスタインバータを作製することができる。より詳細には、浮動キャパシタの一方の端子が入力トランジスタのドレインおよび第1のプルアップトランジスタのゲートに並列に結合するように、浮動キャパシタをインバータ回路に組み込むことができる。キャパシタの他方の端子は、第1のプルアップトランジスタのソース、第2のプルアップトランジスタのゲート、およびプルダウントランジスタのドレインに並列に結合する。
さらに、プルダウントランジスタおよび入力トランジスタのソースは、2つの低電圧電圧源に結合される。プルダウントランジスタに結合される電圧源は、入力トランジスタおよび放電トランジスタに結合される電圧源より大きな負の値である。これらの低電圧電圧源のそれぞれの電圧の差の絶対値は、第1のプルアップトランジスタのしきい値電圧より大きい。
本開示において説明される主題の特定の実装形態は、以下の潜在的な利点のうちの1つまたは複数を実現するように実装することができる。インバータ回路は、インバータ回路に電気的に結合される電源によって出力される電圧に実質的に等しい電圧を出力するように構成することができる。インバータ回路のこのレールツーレール性能特性によって、高電圧電圧源の電圧が論理1の電圧に対応し、低電圧電圧源の電圧が論理0の電圧に対応するように、電圧源を選択できるようになる。電圧源の電圧は、数多くの代替の回路設計と同様に、レールツーレール出力特性を欠いている回路の場合にあり得る範囲よりも狭い範囲内に保持することができる。したがって、レールツーレールインバータ回路により、結果として電力消費量が削減される。インバータ回路を用いて、任意の形の論理ゲートを実装することができるので、他の論理演算を実行することができるシステムを、レールツーレールインバータ回路に関連付けられる電力節約を利用するように構成することができる。
いくつかの実装形態では、本明細書において説明されるインバータ回路は、回路の通常動作中に定在電流を排除することによって電力消費量をさらに削減することができる。たとえば、インバータ回路が、高電圧源に結合されるプルアップトランジスタと、低電圧源に結合される放電トランジスタとを含むことができる。プルアップトランジスタおよび放電トランジスタは、インバータの出力をハイ論理状態とロー論理状態との間で切り替えるために、オンおよびオフに切り替わることができる。プルアップトランジスタおよび放電トランジスタが同時にオンになり、高電圧源から低電圧源までDC電流経路を形成することになる状況が存在しないように回路を設計することによって、電力を保存することができる。
いくつかの実装形態では、インバータ回路は、インバータ回路を組み込むデバイスの複雑さを緩和し、製造コストを削減するように設計することができる。たとえば、電子ディスプレイは、酸化インジウムガリウム亜鉛(IGZO)、酸化亜鉛(ZnO)、酸化スズ(SnO)、酸化亜鉛スズ(ZnSnO)、酸化アルミニウム亜鉛(AlZnO)、酸化銅(CuOまたはCu2O)、酸化カドミウム(CdO)、酸化銀アンチモン(AgSbO3)のような導電性酸化物から形成されるアクティブ層を含むことができ、そのアクティブ層からディスプレイ要素制御回路が形成される。ディスプレイ要素およびその制御回路に加えて、ディスプレイにドライバおよび/または論理機能を組み込むことが有用である。通常、そのようなドライバおよび/または論理回路は、ディスプレイ基板に結合される別々の構成要素として作製される。本明細書において開示される全n型トランジスタインバータを用いるとき、ディスプレイ要素制御回路を作製するために用いられるのと同じプロセスにおいて、ドライバおよび他の論理回路をディスプレイ基板上に直接作製することができる。
図1Aは、例示的な直視型MEMS方式ディスプレイ装置100の概略図を示す。ディスプレイ装置100は、行および列に配列される複数の光変調器102a〜102d(全体として光変調器102)を含む。ディスプレイ装置100において、光変調器102aおよび102dは開状態にあり、光が通過できるようにする。光変調器102bおよび102cは閉状態にあり、光の通過を妨げる。光変調器102a〜102dの状態を選択的に設定することによって、1つまたは複数のランプ105で照射された場合に、ディスプレイ装置100を利用して、バックライト式ディスプレイ用の画像104を形成することができる。別の実装形態では、装置100は、装置の前面から発する周囲光の反射によって、画像を形成することができる。別の実装形態では、装置100は、ディスプレイの前面に配置された1つまたは複数のランプからの光の反射によって、すなわち前方光を用いて、画像を形成することができる。
いくつかの実装形態では、各光変調器102は、画像104内のピクセル106に対応する。いくつかの他の実装形態では、ディスプレイ装置100は、複数の光変調器を利用して、画像104内のピクセル106を形成することができる。たとえば、ディスプレイ装置100は、3つの色特有光変調器102を含むことができる。特定のピクセル106に対応する色特有光変調器102のうちの1つまたは複数を選択的に開くことによって、ディスプレイ装置100は、画像104内のカラーピクセル106を生成することができる。別の例では、ディスプレイ装置100は、画像104内のルミナンスレベルを与えるために、ピクセル106ごとに2つ以上の光変調器102を含む。画像に関して、ピクセルは、画像の解像度によって定義される最も小さい画素に対応する。ディスプレイ装置100の構造的構成要素に関して、ピクセルという用語は、画像の単一ピクセルを形成する光を変調するのに利用される、機械的構成要素と電気的構成要素との組合せを指す。
ディスプレイ装置100は、投影型アプリケーションで通常見られる撮像光学系を含まなくてよいという点で、直視型ディスプレイである。投影型ディスプレイでは、ディスプレイ装置の表面に形成される画像は、スクリーンまたは壁に投影される。ディスプレイ装置は、投影画像よりもかなり小さい。直視型ディスプレイでは、ユーザは、光変調器を含み、任意選択で、ディスプレイ上で見られる輝度および/またはコントラストを高めるためのバックライトまたはフロントライトを含むディスプレイ装置を直接見ることによって、画像を見る。
直視型ディスプレイは、透過モードまたは反射モードのいずれかで動作することができる。透過型ディスプレイでは、光変調器は、ディスプレイの後方に位置決めされる1つまたは複数のランプから発する光をフィルタリングするか、または選択的に遮断する。任意選択で、各ピクセルを均一に照明できるように、ランプからの光は、光ガイドまたはバックライトに注入される。透過直視型ディスプレイは、多くの場合、光変調器を含む1つの基板がバックライトの上方に位置決めされるサンドイッチアセンブリ配列を容易にするために、透明基板またはガラス基板の上に構築される。
各光変調器102は、シャッタ108および開口109を含むことができる。画像104内のピクセル106を照明するために、シャッタ108は、視認者に向かって光が開口109を通り抜けることができるように位置決めされる。ピクセル106を未点灯のまま保つために、シャッタ108は、光が開口109を通過するのを妨げるように位置決めされる。開口109は、各光変調器102内の反射材料または光吸収材料を貫通してパターニングされた開口部によって画定される。
ディスプレイ装置は、基板および光変調器に接続され、シャッタの移動を制御するための制御マトリクスも含む。制御マトリクスは、ピクセルの行につき少なくとも1つの書込みイネーブル相互接続110(スキャンライン相互接続とも呼ばれる)と、ピクセルの列につき1つのデータ相互接続112と、すべてのピクセルに、または少なくとも、ディスプレイ装置100内の複数の列と複数の行の両方からのピクセルに共通電圧を与える1つの共通相互接続114とを含む、一連の電気的相互接続(相互接続110、112および114など)を含む。適切な電圧(書込みイネーブル用電圧、VWE)を印加するのに応じて、所与のピクセル行に対する書込みイネーブル相互接続110は、行内のピクセルに、新たなシャッタ移動命令を受け入れるように準備させる。データ相互接続112は、新たな移動命令を、データ電圧パルスの形で伝達する。データ相互接続112に印加されるデータ電圧パルスは、いくつかの実装形態において、シャッタの静電的移動に直接寄与する。いくつかの他の実装形態では、データ電圧パルスは、データ電圧よりも通常大きい別々の作動電圧を光変調器102に印加するのを制御するスイッチ、たとえばトランジスタ、または他の非線形回路要素を制御する。次いで、これらの作動電圧を印加する結果として、シャッタ108の静電駆動による移動が生じる。
図1Bは、例示的なホストデバイス120(すなわち、携帯電話、スマートフォン、PDA、MP3プレーヤ、タブレット、電子リーダ、ネットブック、ノートブック、腕時計など)のブロック図を示す。ホストデバイス120は、ディスプレイ装置128と、ホストプロセッサ122と、環境センサ124と、ユーザ入力モジュール126と、電源とを含む。
ディスプレイ装置128は、複数のスキャンドライバ130(書込みイネーブル用電圧源とも呼ばれる)と、複数のデータドライバ132(データ電圧源とも呼ばれる)と、コントローラ134と、共通ドライバ138と、ランプ140〜146と、ランプドライバ148と、図1Aに示される光変調器102などのディスプレイ要素のアレイ150とを含む。スキャンドライバ130は、スキャンライン相互接続110に書込みイネーブル用電圧を印加する。データドライバ132は、データ相互接続112にデータ電圧を印加する。
ディスプレイ装置のいくつかの実装形態において、データドライバ132は、画像104のルミナンスレベルがアナログ方式で導出されるべきである場合に特に、ディスプレイ要素のアレイ150にアナログデータ電圧を与えるように構成される。アナログ動作において、光変調器102は、データ相互接続112を通してある範囲の中間電圧が印加されるときに、結果として、シャッタ108においてある範囲の中間開状態が生じ、したがって、画像104においてある範囲の中間照明状態またはルミナンスレベルが生じるように設計される。他の場合には、データドライバ132は、2つ、3つまたは4つのデジタル電圧レベルの削減された1組のデジタル電圧レベルのみをデータ相互接続112に印加するように構成される。これらの電圧レベルは、シャッタ108の各々に対して、開状態、閉状態、または他の不連続状態(discrete state)を、デジタル方式において設定するように設計される。
スキャンドライバ130およびデータドライバ132は、デジタルコントローラ回路134(コントローラ134とも呼ばれる)に接続される。コントローラは、行によって、および画像フレームによってグループ化された、あらかじめ決定することができるシーケンスに編成されたデータを、データドライバ132に主に直列に送る。データドライバ132は、直列/並列データコンバータと、レベルシフティングと、用途によっては、デジタル/アナログ電圧コンバータとを含むことができる。
ディスプレイ装置は、任意選択で、共通電圧源とも呼ばれる1組の共通ドライバ138を含む。いくつかの実装形態では、共通ドライバ138は、たとえば、一連の共通相互接続114に電圧を供給することによって、ディスプレイ要素のアレイ150内のすべてのディスプレイ要素にDC共通電位を与える。いくつかの他の実装形態では、共通ドライバ138は、コントローラ134からのコマンドに従って、ディスプレイ要素のアレイ150に対して、電圧パルスまたは信号、たとえば、アレイ150の複数の行および列中のすべてのディスプレイ要素の同時作動を駆動および/または開始することができるグローバル作動パルスを出す。
異なるディスプレイ機能のためのドライバ(たとえば、スキャンドライバ130、データドライバ132、および共通ドライバ138)をすべて、コントローラ134によって時間同期させる。コントローラからのタイミングコマンドが、ランプドライバ148を介しての赤色、緑色、青色および白色ランプ(それぞれ140、142、144、および146)の照明と、ディスプレイ要素のアレイ150内の特定の行の書込みイネーブル処理およびシーケンス決定と、データドライバ132からの電圧の出力と、ディスプレイ要素作動を提供する電圧の出力とを調整する。いくつかの実装形態では、ランプは発光ダイオード(LED)である。
コントローラ134は、シャッタ108の各々を、新たな画像104に適した照明レベルにリセットすることができるシーケンス決定方式またはアドレス指定方式を決定する。新たな画像104は、周期的間隔で設定することができる。たとえば、ビデオディスプレイの場合、カラー画像104またはビデオフレームは、10ヘルツ(Hz)〜300ヘルツ(Hz)の範囲の周波数でリフレッシュされる。いくつかの実装形態では、交互の画像フレームが、赤色、緑色、青色および白色などの交互する一連の色で照明されるように、アレイ150に対する画像フレームの設定を、ランプ140、142、144および146の照明と同期させる。各それぞれの色に関する画像フレームは、カラーサブフレームと呼ばれる。フィールド順次カラー方法と呼ばれるこの方法では、カラーサブフレームが、20Hzを超過する周波数で入れ替えられる場合には、人間の脳は、交互するフレーム画像を平均して、広い連続した範囲の色を有する画像を知覚することになる。代替の実装形態では、原色を含む4つ以上のランプを、赤色、緑色、青色および白色以外の原色を利用するディスプレイ装置100において利用することができる。
ディスプレイ装置100が、開状態と閉状態との間のシャッタ108のデジタル方式による切替のために設計されたいくつかの実装形態では、コントローラ134は、先に説明されたように、時分割グレースケールの方法によって画像を形成する。いくつかの他の実装形態では、ディスプレイ装置100は、ピクセルごとに複数のシャッタ108の使用によって、グレースケールを与えることができる。
いくつかの実装形態では、画像104の状態に関するデータは、スキャンラインとも呼ばれる個々の行の順次アドレス指定により、コントローラ134によってディスプレイ要素アレイ150にロードされる。そのシーケンス内の行すなわちスキャンラインごとに、スキャンドライバ130は、アレイ150のその行のために、書込みイネーブル相互接続110に書込みイネーブル電圧を印加し、続いて、データドライバ132が、選択された行内の列ごとに、所望のシャッタ状態に対応するデータ電圧を供給する。このプロセスは、アレイ150内のすべての行のためにデータがロードされるまで繰り返す。いくつかの実装形態では、データをロードするために選択された行のシーケンスは線形であり、アレイ150において上から下に進む。いくつかの他の実装形態では、選択された行のシーケンスは、視覚的アーティファクトを最小限に抑えるために擬似ランダム化される。そして、いくつかの他の実装形態では、シーケンス決定はブロック単位で編成され、この場合、1つのブロックに対して、たとえば、アレイ150の5行おきの行のみを順次にアドレス指定することによって、画像104の状態の特定の一部のみに関するデータがアレイ150にロードされる。
いくつかの実装形態では、アレイ150に画像データをロードするためのプロセスは、アレイ150内のディスプレイ要素を作動させるプロセスとは、時間的に分離される。これらの実装形態では、ディスプレイ要素アレイ150は、アレイ150内のディスプレイ要素ごとにデータメモリ要素を含むことができ、制御マトリクスは、メモリ要素に記憶されたデータに従って、共通ドライバ138から、シャッタ108の同時作動を開始するトリガ信号を搬送するためのグローバル作動相互接続を含むことができる。
代替の実装形態では、ディスプレイ要素のアレイ150と、ディスプレイ要素を制御する制御マトリクスとを、方形の行および列以外の構成において配列することができる。たとえば、ディスプレイ要素は、六角形アレイまたは曲線をなす行および列に配列することができる。概して、本明細書において用いられるときに、スキャンラインという用語は、書込みイネーブル相互接続を共有する、任意の複数のディスプレイ要素を指すものである。
ホストプロセッサ122は全般的に、ホストの動作を制御する。たとえば、ホストプロセッサ122は、ポータブル電子デバイスを制御するための汎用または専用プロセッサとすることができる。ホストデバイス120内に含まれるディスプレイ装置128に対して、ホストプロセッサ122は、画像データならびにホストに関する追加データを出力する。そのような情報は、周囲光もしくは温度のような環境センサからのデータ、たとえば、ホストの動作モードもしくはホストの電源に残っている電力量を含むホストに関する情報、画像データの内容についての情報、画像データのタイプについての情報、および/または画像モードを選択する際に用いるための、ディスプレイ装置に対する命令を含むことができる。
ユーザ入力モジュール126は、ユーザの個人的好みをコントローラ134に直接か、またはホストプロセッサ122を介して伝達する。いくつかの実装形態では、ユーザ入力モジュール126は、ユーザが、色をより濃くする、コントラストをより良好にする、低電力にする、輝度を高める、スポーツ、動画またはアニメーションなどの個人的好みをプログラムするソフトウェアによって制御される。いくつかの他の実装形態では、これらの好みは、スイッチまたはダイヤルなどのハードウェアを用いてホストに入力される。コントローラ134への複数のデータ入力は、最適な撮像特性に対応する様々なドライバ130、132、138および148にデータを与えるようにコントローラに指示する。
ホストデバイス120の一部として、環境センサモジュール124を含むこともできる。環境センサモジュール124は、温度および/または周囲の採光条件などの、周囲環境についてのデータを受信する。センサモジュール124は、デバイスが屋内またはオフィス環境で動作しているか、明るい昼光の中の屋外環境で動作しているか、夜間の屋外環境で動作しているかを区別するようにプログラムすることができる。センサモジュール124はこの情報をディスプレイコントローラ134に通信し、コントローラ134が周囲環境に応答して視認条件を最適化できるようにする。
図2は、例示的なインバータ回路200の概略図を示す。インバータ回路200は、5つの薄膜トランジスタ(TFT)202(T 1 )、204(T 2 )、206(T 3 )、208(T 4 )および210(T 5 )を含む。TFT202、204、206、208および210には、第1の低電圧源212、第2の低電圧源214(V low )、第1の高電圧源216(V hi1 )および第2の高電圧源218(V hi2 )が結合される。インバータ回路200は、入力電圧相互接続220、キャパシタ222(C 1 )および出力電圧相互接続224も含む。
インバータ回路200は、入力TFT202、プルダウンTFT204、放電TFT206、第1のプルアップTFT208および第2のプルアップTFT210を含む。いくつかの実装形態では、TFT202、204、206、208および210の各々は、n型TFTである。たとえば、インバータ回路200は、全n型トランジスタを用いる導電性酸化物(IGZO、ZnO、SnO、ZnSnO、AlZnO、CuO、Cu2O、CdOまたはAgSbO3など)回路とすることができる。いくつかの実装形態では、インバータ回路200は、電子ディスプレイの構成要素とすることができる。また、電子ディスプレイは、シャッタ方式ディスプレイ要素を制御するための制御マトリクスのような他の導電性酸化物回路も含むことができ、ディスプレイ要素は、インバータ回路200が形成されるのと同じ製造プロセス中に形成される。
入力TFT202のソースは第1の低電圧源212に結合する。入力TFT202のゲートは、入力電圧相互接続220に結合し、プルダウンTFT204および放電TFT206のゲートに並列に結合する。入力TFT202のドレインは、第1のプルアップTFT208のゲートおよびキャパシタ222の第1の端子に並列に結合する。
プルダウンTFT204のソースは第2の低電圧源214に結合し、第2の低電圧源214は、いくつかの実装形態では、より大きな負の値の低電圧源とすることができる。プルダウンTFT204のゲートは、入力電圧相互接続220に結合され、放電TFT206および入力TFT202のゲートに並列に結合される。プルダウンTFT204のドレインは、キャパシタ222の第2の端子、第1のプルアップTFT208のソースおよび第2のプルアップTFT210のゲートに並列に結合される。
放電TFT206のソースは第1の低電圧源212に結合される。放電TFT206のゲートは、入力電圧相互接続220に結合され、プルダウンTFT204および入力TFT202のゲートに並列に結合される。放電TFT206のドレインは、第2のプルアップTFT210のソースおよび出力電圧相互接続224に並列に結合される。
第1のプルアップTFT208は、そのゲートにおいて、入力TFT202のドレインおよびキャパシタ222の第1の端子に並列に結合される。第1のプルアップTFT208のドレインは、第1の高電圧源216に結合され、第1のプルアップTFT208のソースは、キャパシタ222の第2の端子、プルダウンTFT204のドレインおよび第2のプルアップトランジスタ210のゲートに並列に結合される。
第2のプルアップTFT210は、そのドレインにおいて第2の高電圧源218に結合される。第2のプルアップTFT210のソースは、出力相互接続224、および放電トランジスタ206のドレインに並列に結合される。第2のプルアップTFT210のゲートは、第1のプルアップTFT208のソース、キャパシタ222の第2の端子、およびプルダウンTFT204のドレインに並列に結合される。
低電圧源212および214に関して、いくつかの実装形態では、第2の低電圧源214は、第1の低電圧源212によって出力される電圧より大きな負の値の電圧を出力する。さらに、高電圧源216および218に関して、第1の高電圧源216は、第2の高電圧源218によって出力される電圧より大きな正の値の電圧を出力する。いくつかの実装形態では、第1の低電圧源212は接地に接続される。いくつかの他の実装形態では、第1の低電圧源212は、接地以外の別の電圧を与えることができる。たとえば、いくつかの実装形態では、第1の低電圧源212は、第2の低電圧源214によって出力される電圧に等しい電圧を出力することができる。第1の低電圧源212によって出力される電圧は、インバータ回路200によって論理0として用いられる電圧に概ね等しい。いくつかの実装形態では、第2の低電圧源214によって出力される電圧は、第2の低電圧源が出力する電圧と、論理0の電圧値との間の差の絶対値が第1のプルアップTFT208のしきい値電圧より低いように選択される。第1の高電圧源216は、いくつかの実装形態では、第2の高電圧源218によって出力される電圧より大きな正の値の電圧を出力する。
入力電圧相互接続220に論理1が印加されるとき、入力TFT202、プルダウンTFT204および放電TFT206はすべてオンに切り替わる。結果として、第1のプルアップTFT208がオフに切り替わり、第2の低電圧源212によって出力される電圧に概ね等しい電圧が、キャパシタ222および第2のプルアップTFT210のゲートに蓄積され、第2のプルアップTFT210もオフに切り替わる。出力電圧相互接続224上に蓄積された任意の電圧が放電TFT206を通して放電され、結果として、出力電圧相互接続224上に論理0に概ね等しい電圧が生じる。
その後、入力電圧相互接続220の電圧が論理0に下げられるとき、入力TFT202、プルダウンTFT204および放電TFT206がオフに切り替わり、キャパシタ222を電圧源から電気的に隔離する。結果として、キャパシタ222は浮動キャパシタとして挙動する。しかしながら、入力TFT202、プルダウンTFT204および放電TFT206をオフに切り替える際に、Bを付された回路内のノードは、入力電圧相互接続220のフィードスルーに起因して瞬時電圧スパイクを受ける。いくつかの実装形態では、第1のプルアップTFT208は、入力TFT202より大きなサイズからなるように選択される。結果として、入力信号のフィードスルーは、ノードAより、ノードBに大きな影響を及ぼす。この電圧スパイクは、非対称の入力信号フィードスルーと、第1の低電圧源212によって出力される電圧と第2の低電圧源214によって出力される電圧との間の差に等しい電圧をすでに蓄積しているキャパシタ222に及ぼされるブートストラッピング効果との組合せに起因して、キャパシタ222にかかる、第1のプルアップTFT208のゲート上の電圧を、瞬時に、第1のプルアップTFT208をオンに切り替えるほど十分に高く持ち上げる。これはさらに、ノードB上の電圧を、概ね第1の高電圧源216によって出力される電圧まで持ち上げる。キャパシタ222は浮動状態であるので、これは、ノードBにおいて電圧を高め、さらに、第1のプルアップTFT208のゲートにおいてキャパシタ222にかかる電圧を高め、第1のプルアップTFT208をオンのままにする。また、ノードBにおいて高められた電圧は、第2のプルアップTFT210をオンに切り替える。第2のプルアップTFT210のゲートの電圧は、第1の高電圧源216によって出力される電圧に概ね等しく、その電圧は、第2のプルアップトランジスタ210の少なくともしきい値電圧だけ、第2の高電圧源218によって出力される電圧を超える。結果として、出力電圧相互接続224上の電圧は、第2のプルアップTFT210がオンに切り替えられるときに概ね第2の高電圧源218によって出力される電圧まで持ち上げられ、それにより、インバータ回路200のためのレールツーレール動作を提供する。
したがって、上記で示されたように、インバータ回路200に論理0を印加する結果として、論理1に相当する電圧が出力される。逆に、インバータ回路200に論理1が導入される結果として、論理0に対応する電圧が出力される。さらに、プルアップTFT208および210のいずれかがプルダウンTFT204または放電TFT206のいずれかと同時にオンである状況は存在しないので、その回路は、動作中にさらなる電力を消費することになっていた、高電圧源216または218のいずれかから、低電圧源212または214のいずれかまでの直接DC電流経路を含まない。
図3は、例示的なバッファ回路300の回路図を示す。いくつかの実装形態では、バッファ回路300は、図2に示されるインバータ回路200を用いて実装することができる。バッファ回路300は、直列に接続される2つのインバータ回路200aおよび200bを含む。入力302が第1のインバータ回路200aの入力220aに結合され、出力304が第2のインバータ回路200bの出力224bに結合される。第1のインバータ回路200aの出力224aは、第2のインバータ回路200bの入力220bに結合される。
論理1に対応する電圧が入力302に印加されるとき、第1のインバータ200aは、図2に関連して上記のように、その出力224aにおいて論理0に対応する電圧を生成するように動作する。次いで、論理0は第2のインバータ回路200bへの入力になり、第2のインバータ回路200bは、上記のように、信号を反転し、その出力224bにおいて論理1を生成する。このようにして、入力302に論理1を印加する結果として、出力304において論理1が生じる。
同様に、論理0に対応する電圧が入力302に印加されるとき、第1のインバータ200aはその信号を反転して、その出力224aにおいて、論理1に対応する電圧を生成する。次いで、論理1は第2のインバータ回路200bへの入力になり、第2のインバータ回路200bは、上記のように、信号を反転し、その出力224bにおいて論理0を生成する。したがって、入力302に論理0を印加する結果として、出力304において論理0が生じる。
バッファ回路300は、入力が論理1または0に対応する電圧であるときに、その入力電圧に等しい電圧を出力するように構成される。入力302と出力304との間に直流経路は存在しない。したがって、バッファ回路300は、回路構成要素のインピーダンスが不整合であることに関連付けられるローディング効果を排除するのに有用である。
バッファ回路300を用いて、図2に示されるインバータ回路200に関連付けられる利点の多くを達成することができる。たとえば、バッファ回路300は、n型トランジスタのみ(導電性酸化物、アモルファスシリコン(a-Si)または低温ポリシリコン(LTPS)n型トランジスタを含む)を用いて作製することができる。全p型トランジスタを用いて類似の相補回路を実装することができる。いくつかの実装形態では、バッファ回路は、電子ディスプレイに含むことができ、ディスプレイ要素と同じ製造プロセスにおいて作製することができる。さらに、バッファ回路300は、いずれの論理状態においても任意の定在DC電流経路を含まないので、結果として、通常動作中に電力が節約される。
図4は、例示的なDフリップフロップ(DFF)回路400のブロック図を示す。DFF回路400は、図2に示されるインバータ回路200を用いて実装される。DFF回路400は、4つのインバータ回路200a〜200dと、2つのトランジスタ406および408とを含む。いくつかの実装形態では、トランジスタ406および408は図2に示されるインバータ回路200に含まれるトランジスタに類似のn型トランジスタとすることができる。各インバータ回路200は、それぞれの入力220a〜220dと、出力224a〜224dとを含む。DFF回路400への入力は、データ信号402(Qt)と、イネーブル入力としての役割を果たすトリガ信号403と、トリガ信号403の反転であるトリガ信号405とを含む。DFF回路400は、出力信号404(Qt+1)も含む。
概して、DFF回路400は、デジタルメモリ要素としての役割を果たす。DFF回路400は、そのデータ信号402入力の論理値を記憶することができる。論理値は、任意の期間にわたって記憶することができ、DFF回路400は、任意の時間遅延の終了時に、出力信号404上に記憶された論理値を出力することができる。たとえば、時刻tにおいて、入力信号402上に論理1を印加することができる。DFF回路は、論理1を記憶することができ、時刻t+1において出力信号404上に、記憶された値(すなわち、論理1)を出力することができる。いくつかの実装形態では、時刻tから時刻t+1への移行は、トリガ信号403によって制御することができる。トリガ信号403はクロック信号とすることができ、時刻tから時刻t+1への移行は、クロック信号の立ち上がりエッジにおいて生じることができる。したがって、DFF回路400は、規則的な繰返し間隔で、記憶された新たな値を出力することができる。いくつかの他の実装形態では、トリガ信号は、必ずしも規則的な間隔で生じない立ち上がりエッジを有する別のデジタル信号とすることができる。より詳細には、デジタル信号402が時刻tにおいて、トリガ信号403の立ち上がりエッジにおいてデジタル値Qt(すなわち、論理1または0)であるとき、DFF回路400は、インバータ回路200aの出力224aにおいて、デジタル信号402の値Qtの反転を記憶する。インバータ200aによって出力される値は、インバータ回路200bへの入力でもある。結果として、出力値は、インバータ回路200aおよび200bを含むインバータループ491に記憶される。トリガ信号403の後続のサイクル上、時刻t+1において、インバータ回路200aの出力224aにおける値(すなわち、入力値Qtの反転)が、インバータ回路200cの入力220cに印加される。インバータ回路200cは、Qtの元の値がインバータ回路200cの出力224cにおいて存在するように、この値を反転させる。インバータ回路200cの出力224cにおける値は、出力信号404になる。したがって、DFF回路400は、論理値Qtに等しい値Qt+1を出力信号404として出力する。出力信号404の値は、新たな値がDFF回路400にロードされた後の1トリガ信号サイクルまで、同じ値を保持し続ける。
上記で示されたように、トリガ信号403は、DFF回路400のためのイネーブル入力としての役割を果たす。すなわち、トリガ信号403は、DFF回路400が、データ信号402の電圧に対応する新たなデータ値をラッチできるようにする。より詳細には、トリガ信号403が論理1である(それゆえ、トリガ信号405が論理0である)とき、トランジスタ406はオンに切り替えられ、トランジスタ408はオフに切り替えられる。それゆえ、データ信号402の論理値Qtは、インバータ200aの入力220aに提示される。インバータ回路200aは、第1のインバータループ491を形成するために、インバータ回路200bと交差結合される。結果として、データ信号402の値Qtは、トリガ信号403が論理0に切り替わり、インバータ200aの入力220aがデータ信号402から隔離された後に第1のインバータループ491に記憶される。
論理0から論理1へのトリガ信号403の変化は、論理1から論理0へのトリガ信号405の変化と同時に起こる。この時点で、トランジスタ408はオンに切り替えられ、トランジスタ406はオフに切り替えられる。第1のインバータループ491に記憶されたデータ値Qtは、インバータ200cの入力220cに(Qtの反転として)移動する。インバータ200cは、第2のインバータループ492を形成するために、インバータ200dと交差結合される。このようにして、データ値Qtは、データ値がデータ信号402上に存在した後に1トリガ信号403サイクルだけ第2のインバータループ492上に記憶される。第2のインバータループは、出力404に結合される。
いくつかの実装形態では、トリガ信号403は、規則的な間隔で論理1に対応する電圧と論理0に対応する電圧との間で振動するクロック信号である。いくつかの実装形態では、論理1に対応する電圧は、トランジスタ406および408のそれぞれのゲートに印加されるときに、トランジスタ406および408をオンに切り替えるのに十分である。いくつかの他の実装形態では、トリガ信号403は、たとえば、1つまたは複数の論理演算に応答して、不規則な間隔で状態を変更するデジタル信号である。トランジスタ408のゲートに印加されるトリガ信号405は、トランジスタ406のゲートに印加されるトリガ信号403の反転である。したがって、トリガ信号403が論理1であるとき、トリガ信号405は論理0である。同様に、トリガ信号403が論理0であるとき、トリガ信号405は論理1である。いくつかの実装形態では、トリガ信号405は、図2に示されるインバータ回路200のようなインバータ回路にトリガ信号403を印加することによって生成することができる。
いくつかの実装形態では、トランジスタ406および408はn型トランジスタである。たとえば、トランジスタ406および408は、図2に示されるトランジスタ202、204、206、208および210に類似とすることができる。したがって、DFF回路400を構成するために用いられるすべてのトランジスタはIGZO回路を含むことができる。DFF回路400は、電子ディスプレイにおいて用いることができる。いくつかの実装形態では、DFF回路400は、電子ディスプレイのディスプレイ要素を制御するための回路を作製するために用いられるのと同じ製造プロセスにおいて作製することができる。
図2に示されるインバータ回路200を用いて、電子ディスプレイのための行ドライバを実装することができる。行ドライバは、画像データをディスプレイにロードするために、列ドライバとの関連で用いることができる。たとえば、ディスプレイは、行および列に配列されるピクセルの2次元アレイを含むことができる。各ピクセルによって表示される輝度または色を制御することによって、画像を形成することができる。
いくつかの実装形態では、ピクセルの輝度は、そのピクセルに対応するシャッタアセンブリの位置を変更することによって変更することができる。列ドライバは複数のデータ相互接続に結合することができ、各データ相互接続は、電子ディスプレイの対応する列内のピクセルに結合される。行ドライバは複数のスキャンライン相互接続に結合することができ、各スキャンライン相互接続はディスプレイの対応する行内のピクセルに接続する。所与のスキャンライン相互接続に電圧を印加することにより、行ドライバは、列ドライバによってデータ相互接続に印加された画像データに対応する信号を受け取るように1つのピクセル行をイネーブルすることができる。
画像を生成するために、画像に対応するデータが行ごとに電圧の各ピクセルの中にロードされる。たとえば、行ドライバは、第1の行に対応するスキャンライン相互接続にイネーブル信号を印加することによって、第1のピクセル行をイネーブルすることができる。次いで、列ドライバが、各データ相互接続上に適切な電圧を印加することによって、イネーブルされた第1の行の各ピクセルの中に画像データをロードすることができる。いくつかの実装形態では、列ドライバによって印加される電圧は、ピクセルごとのシャッタアセンブリの所望の位置に対応する。すべての画像データが第1の行の中にロードされた後に、行ドライバは、第1の行をディスエーブルし、第2の行をイネーブルすることができる。次いで、列ドライバは第2のイネーブルされた行の中に画像データをロードすることができる。このプロセスは、ディスプレイ内の各ピクセルが列ドライバから画像データを受信するまで繰り返すことができる。図2に示されるインバータ回路200に類似のインバータ回路、図3に示されるバッファ回路300および図4に示されるDFF回路400を用いて形成される例示的な行ドライバおよび列ドライバのさらなる実装形態が、図5Aおよび図5Bに関連して以下に説明される。
図5Aは、アクティブマトリクスディスプレイのための例示的な行ドライバ500のブロック図を示す。いくつかの実装形態では、行ドライバ500は、ディスプレイ要素を表すトランジスタのゲートに電圧を印加することによって、ディスプレイ内の要素をアドレス指定することができる。行ドライバ500は、図3に示されるバッファ回路300と、図4に示されるDFF回路400とを用いて実装される。行ドライバ500は、複数のDFF回路4001〜400n(一般にDFF回路400と呼ばれる)と、複数のバッファ回路3001〜300n(一般にバッファ回路300と呼ばれる)とを含む。各DFF回路(400 1 ,400 2 ,400 3 ,400 n )は、その出力(404 1 ,404 2 ,404 3 ,404 n )において、それぞれのバッファ回路300の入力(302 1 ,302 2 ,302 3 ,302 n )に接続される。図4に関連して説明されたトリガ信号403に類似の共通トリガ信号503が、DFF回路4001〜400nのそれぞれに並列に接続する。第1のDFF回路4001の入力4021がプログラマブル入力信号に結合される。後続のDFF回路4002〜400nの入力4022〜402nが先行するDFF回路400の出力404に結合される。
行ドライバ500を用いて、電子ディスプレイをアドレス指定することができる。上記のように、電子ディスプレイは、行および列に配列される複数のディスプレイ要素を含むことができる。各ディスプレイ要素の状態は、電圧によって表すことができる。画像を生成するために、画像データがディスプレイ要素ごとのそれぞれの電圧に変換される。いくつかの実装形態では、電圧は、論理1および0を表すデジタル電圧とすることができる。
列ドライバが、所与の行内の各ディスプレイ要素に対応する画像データ(電圧など)を記憶することができる。記憶された電圧は行の中にロードすることができ、次いで、列ドライバは、後続の行内の各ディスプレイ要素に対応する画像データを受信し、記憶するようにプログラムすることができる。このようにして、ディスプレイ要素のためのデータ値は、すべての行内の各ディスプレイ要素がデータ設定されるまで、行ごとにロードすることができる。いくつかの実装形態では、列ドライバが、ディスプレイ要素に結合されたトランジスタの端子に画像データに対応する電圧を印加することによって、画像データをディスプレイ要素の中にロードすることができる。
行ドライバ500を用いて、列ドライバによってデータをロードすることができるディスプレイの行を順次に選択することができる。たとえば、入力4021上の入力信号が論理1に対応するとき、DFF回路4001は、図4に関連して先に説明されたように、トリガ信号503の第1の立ち上がりエッジにおいて論理1を記憶する。次いで、DFF回路4001は、トリガ信号503の第2の立ち上がりエッジにおいて論理1を出力する。出力4041はバッファ3001の入力3021に結合されるので、出力3041における電圧も、トリガ信号503の次の立ち上がりエッジまで論理1に対応する(入力データが変化したと仮定する)。したがって、出力3041上の論理1は、第1の行内のディスプレイ要素が列ドライバによって出力された画像データを受信し、そのデータに応答できるようにする、イネーブル信号として用いることができる。次いで、入力信号4021は論理0にリセットすることができ、DFF回路4001は、その後、その入力信号を、他の行内のディスプレイ要素がアドレス指定される間に、第1の行の中にロードされたデータが変化しないままであるように、出力4041に渡す。
いくつかの実装形態では、トリガ信号503は、クロック信号のような周期的に繰り返す信号とすることができる。周期的なトリガ信号503の立ち上がりエッジは、規則的な繰返し間隔で生じる。出力4041は、第2のDFF回路4002の入力4022に結合される。したがって、トリガ信号503が周期的である実装形態では、出力4041が、上記のように、トリガ信号503の第2のサイクルにおいて(すなわち、トリガ信号503の第2の立ち上がりエッジにおいて)論理1になるとき、この値はDFF回路4002によって記憶される。したがって、第2のDFF回路4002の出力4042が、トリガ信号503の第3のサイクルにおいて(第1のDFF回路4001の出力が論理0に戻るとき)論理1に移行し、バッファ回路3002の出力3042において論理1が存在する。出力3042によって、第2の行内のディスプレイ要素が、トリガ信号503の第3のサイクル中に列ドライバからデータを受信できるようになる。トリガ信号503の後続のサイクルでは、第1のDFF回路4001への入力が0にリセットされているので、入力4022は、論理0に対応する電圧を受信する。したがって、出力3042は、論理0を出力することに戻り、それにより、第2の行はロードされたデータを記憶できるようになる。
このプロセスは、各行がトリガ信号503の単一のサイクルの間に(出力304 3 -304 n のうちの1つによって)イネーブルされるように、後続の行の場合に繰り返す。いくつかの実装形態では、トリガ信号503は、図1Bに示されるコントローラ134のようなコントローラによって制御することができる。同じトリガ信号503を用いて、行が書込みのためにイネーブルされる前に次のアクティブ行のための画像データが列ドライバにおいて入手できるのを確実にするように列ドライバを制御することもできる。DFF4001〜400nおよびバッファ回路3001〜300nは、導電性酸化物(または他の薄膜)製造プロセスにおいてn型トランジスタを用いて作製することができるので、行ドライバ500は、電子ディスプレイのためのバックプレーンを形成する基板上にディスプレイ要素と同時に製造することができる。

図5Bは、図5Aに示される行ドライバ500の回路図を示す。行ドライバ500は2つのDFF4001および4002(一般にDFF400と呼ばれる)と、2つのバッファ回路3001および3002(一般にバッファ回路300と呼ばれる)とを含む。2つのDFF400および2つのバッファ回路300のみが図5Bに示されるが、他の実装形態では、任意の数のDFF400およびバッファ回路300を含むことができる。たとえば、行ドライバ500は、その行ドライバが結合されるディスプレイの行ごとに1つのDFF回路400および1つのバッファ回路300を含むことができる。また、図5Bには、列ドライバ520と、複数のシャッタアセンブリ530a〜530d(一般にシャッタアセンブリ530と呼ばれる)とが示される。いくつかの実装形態では、特にデジタルディスプレイの場合に、図5Bに示される列ドライバ520は、図3に示されるバッファ回路300に類似のバッファ回路と、図4に示されるDFF回路400とを用いて実装することができる。2つのスキャンライン相互接続5401および5402(一般にスキャンライン相互接続540と呼ばれる)、ならびに2つのデータ相互接続5501および5502(一般にデータライン相互接続550と呼ばれる)がそれぞれ、行ドライバ500およびデータ列ドライバ520に結合する。スキャンライン相互接続540およびデータ相互接続550はそれぞれのトランジスタ560a〜560d(一般にトランジスタ560と呼ばれる)にも結合する。シャッタアセンブリ530は、それぞれのキャパシタ570a〜570d(一般にキャパシタ570と呼ばれる)を通してトランジスタ560に結合する。
行ドライバ500および列ドライバ520を合わせて用いて、シャッタアセンブリ530から構成される電子ディスプレイに画像をロードすることができる。シャッタアセンブリ530は行および列に配列される。行ドライバ500の入力信号およびトリガ信号503は、シャッタアセンブリ530の行が順次に列ドライバ520から画像データを受信するようにイネーブルすることができる。たとえば、DFF回路400およびバッファ回路300の各対を用いて、シャッタアセンブリ530の行が列ドライバ520からデータ受け取ることができるようにすることが可能である。
バッファ回路300の出力はスキャンライン相互接続540に結合する。各スキャンライン相互接続540は、それぞれのシャッタアセンブリ530に関連付けられるトランジスタ560のゲートに並列に結合する。同様に、データ相互接続550は、トランジスタ560のドレインに並列に結合する。シャッタアセンブリ530およびトランジスタ560は、単一のイネーブル線(すなわち、スキャンライン相互接続540)が所与の行内のすべてのトランジスタ560に結合し、単一のデータ線(すなわち、データ相互接続550)が所与の列内のすべてのトランジスタ560に結合するように、行および列に配列される。
高電圧(論理1に相当する電圧など)がバッファ回路300の出力において生成されるとき、高電圧は、シャッタアセンブリ530の対応する行内の各トランジスタ560のゲートに印加され、それにより、その行内のすべてのトランジスタ560がオンに切り替わる。したがって、その行内の各シャッタアセンブリ530は、そのそれぞれのトランジスタ560を通して列ドライバ520からデータを受信できるようになる。たとえば、列ドライバ520は、データ相互接続550上に信号を出力することができる。各出力信号は、シャッタアセンブリ530によって出力されることになる画像データに対応することができる。いくつかの実装形態では、列ドライバ520は、1つのデータ相互接続550上のデータを一度に出力することができ、アクティブ行内の各シャッタアセンブリを順次にアドレス指定する。いくつかの他の実装形態では、列ドライバ520は、アクティブ行全体のためにデータ相互接続550上に並列にデータを出力することができる。アクティブ行内のキャパシタ570は、列ドライバ520から受信された電圧を蓄積する蓄積要素としての役割を果たすことができる。いくつかの実装形態では、データ電圧を用いて、アクティブ行内のシャッタアセンブリ530を作動させることができる。
1つの行内の各シャッタアセンブリ530がアドレス指定された後に、行ドライバ500は、その行の動作を停止し、後続の行をイネーブルすることができる。次いで、後続の行のためのアドレス指定プロセスを、第1の行のために用いられたアドレス指定プロセスと同様に進めることができる。そのディスプレイ内の各シャッタアセンブリ530がアドレス指定されるまでに、次々に行をイネーブルすることができる。
たとえば、各DFF回路400の出力404は、次の行に対応するDFF回路400の入力402に結合され、DFF400のすべてが共通トリガ信号503に結合される。したがって、トリガ信号503の立ち上がりエッジ中に、入力4021において論理1に対応する電圧を第1のDFF回路4001に導入することによって、第1の行内のシャッタアセンブリ530aおよび530bが列ドライバ520からデータを受信できるようになる。DFF4001の出力4041はこの時間中に論理1に対応し、したがって、この値は、第2のDFF回路4002の入力4022において印加される。トリガ信号503の次の立ち上がりエッジにおいて、DFF回路4002は、その入力4022において存在する論理1を記憶し、それにより、シャッタアセンブリ530cおよび530dがデータ列ドライバ520からデータを受信できるようになる。
このようにして、入力4021において第1のDFF回路4001に導入された論理1は、トリガ信号503の一連の立ち上がりエッジにおいて後続のDFF400を通って伝搬する。トリガ信号503がクロック信号のような周期的信号である実装形態では、入力4021において第1のDFF回路4001に導入された論理1は、クロック信号と同じ周波数を有する規則的な繰返し間隔で、一連のDFF400に伝搬することになる。第1のDFF回路4001への入力4021は、トリガ信号503の1つの立ち上がりエッジ後に論理0にリセットすることができ、それにより、第1の行は1つのクロックサイクル中にのみイネーブルされる。論理0は、上記のように、他のDFF400に伝搬する。結果として、ディスプレイの行が順次にイネーブルされることになり、任意の所与の時点では1つ行のみがイネーブルされ、それにより、列ドライバ520が、各シャッタアセンブリ530に正しい画像データを送信できるようになる。
上記で論じられたように、行ドライバ500は、導電性酸化物(または他の薄膜)製造プロセスにおいて作製することができるn型トランジスタから主に構成される。いくつかの実装形態では、列ドライバ520、シャッタアセンブリ530およびトランジスタ560も、導電性酸化物回路から形成することができる。したがって、行ドライバ500、列ドライバ520、シャッタアセンブリ530およびトランジスタ560を含む、図5Bに示される回路レイアウトは、同じ製造プロセスにおいて単一の基板上に形成することができる。この結果、電子ディスプレイにおいて電気的に結合される前に別々のプロセスにおいて製造される数多くの構成要素を有する場合がある他のディスプレイ回路と比較して、コストを削減し、性能を高めることができる。
図6および図7は、複数のディスプレイ要素を含む例示的なディスプレイデバイス40のシステムブロック図を示す。ディスプレイデバイス40は、たとえば、スマートフォン、セルラー電話または携帯電話とすることができる。しかしながら、ディスプレイデバイス40の同じ構成要素またはその若干異なる形態はまた、テレビ、コンピュータ、タブレット、電子リーダ、ハンドヘルドデバイス、およびポータブルメディアデバイスなど、様々なタイプのディスプレイデバイスを示す。
ディスプレイデバイス40は、ハウジング41、ディスプレイ30、アンテナ43、スピーカ45、入力デバイス48およびマイクロフォン46を含む。ハウジング41は、射出成形および真空成形を含む、様々な製造プロセスのうちのいずれかから形成することができる。さらに、ハウジング41は、限定はしないが、プラスチック、金属、ガラス、ゴム、およびセラミック、またはそれらの組合せを含む、様々な材料のうちのいずれかから作ることができる。ハウジング41は、異なる色、または異なるロゴ、ピクチャもしくはシンボルを含む他の取外し可能な部分と交換される場合がある取外し可能な部分(図示せず)を含むことができる。
ディスプレイ30は、双安定ディスプレイまたはアナログディスプレイを含む様々なディスプレイのうちのいずれかとすることができる。ディスプレイ30はまた、プラズマ、エレクトロルミネセント(EL)ディスプレイ、OLED、超ねじれネマティック(STN)ディスプレイ、LCDもしくは薄膜トランジスタ(TFT)LCDなどのフラットパネルディスプレイ、または陰極線管(CRT)もしくは他のチューブデバイスなどの非フラットパネルディスプレイを含むように構成することもできる。さらに、ディスプレイ30は、本明細書において説明されるように、機械的光変調器方式ディスプレイを含むことができる。
ディスプレイデバイス40の構成要素は、図7に概略的に示される。ディスプレイデバイス40は、ハウジング41を含んでおり、その中に少なくとも部分的に包囲された追加の構成要素を含むことができる。たとえば、ディスプレイデバイス40はネットワークインターフェース27を含み、ネットワークインターフェース27はアンテナ43を含み、アンテナ43は送受信機47に結合することができる。ネットワークインターフェース27は、ディスプレイデバイス40上に表示することができる画像データのソースとすることができる。したがって、ネットワークインターフェース27は画像ソースモジュールの一例であるが、プロセッサ21および入力デバイス48も画像ソースモジュールとしての役割を果たすことができる。送受信機47はプロセッサ21に接続され、プロセッサ21は調整ハードウェア52に接続される。調整ハードウェア52は、信号を調整する(信号をフィルタリングするか、または別の方法で操作するなど)ように構成することができる。調整ハードウェア52は、スピーカ45およびマイクロフォン46に接続することができる。プロセッサ21は、入力デバイス48およびドライバコントローラ29にも接続することができる。ドライバコントローラ29は、フレームバッファ28およびアレイドライバ22に結合することができ、アレイドライバ22はさらにディスプレイアレイ30に結合することができる。図6および図7に具体的に示されない要素を含む、ディスプレイデバイス40における1つまたは複数の要素は、メモリデバイスとして機能するように構成することができ、プロセッサ21と通信するように構成することができる。いくつかの実装形態では、電源50は、特定のディスプレイデバイス40の設計における実質的にすべての構成要素に電力を与えることができる。
ネットワークインターフェース27は、ディスプレイデバイス40がネットワークを介して1つまたは複数のデバイスと通信できるように、アンテナ43および送受信機47を含む。ネットワークインターフェース27はまた、たとえば、プロセッサ21のデータ処理要件を緩和するためのいくつかの処理能力を有することもできる。アンテナ43は、信号を送信および受信することができる。いくつかの実装形態では、アンテナ43は、IEEE 16.11(a)、(b)、もしくは(g)を含めてIEEE 16.11標準規格、またはIEEE 802.11a、b、g、nを含めてIEEE 802.11標準規格、およびそのさらなる実装形態に従って、RF信号を送信および受信する。いくつかの他の実装形態では、アンテナ43は、ブルートゥース(登録商標)標準規格に従ってRF信号を送信および受信する。セルラー電話の場合、アンテナ43は、符号分割多元接続(CDMA)、周波数分割多元接続(FDMA)、時分割多元接続(TDMA)、モバイル通信用グローバルシステム(GSM（登録商標）)、GSM（登録商標）/汎用パケット無線サービス(GPRS:General Packet Radio Service)、拡張データGSM（登録商標）環境(EDGE:Enhanced Data GSM（登録商標） Environment)、地上基盤無線(TETRA:Terrestrial Trunked Radio)、広帯域CDMA(W-CDMA)、Evolution Data Optimized(EV-DO)、1xEV-DO、EV-DO Rev A、EV-DO Rev B、高速パケットアクセス(HSPA)、高速ダウンリンクパケットアクセス(HSDPA)、高速アップリンクパケットアクセス(HSUPA)、発展型高速パケットアクセス(HSPA+:Evolved High Speed Packet Access)、長期発展型(LTE)、AMPS、または3G、4Gもしくは5G技術を利用するシステムなど、ワイヤレスネットワーク内で通信するために用いられる他の既知の信号を受信するように設計することができる。送受信機47は、アンテナ43から受信された信号を、プロセッサ21によって受信することができ、さらにプロセッサ21によって操作することができるように前処理することができる。送受信機47はまた、プロセッサ21から受信された信号を、アンテナ43を介してディスプレイデバイス40から送信できるように処理することができる。
いくつかの実装形態では、送受信機47は、受信機で置き換えることができる。さらに、いくつかの実装形態では、ネットワークインターフェース27は、プロセッサ21に送られることになる画像データを記憶または生成することができる画像ソースで置き換えることができる。プロセッサ21は、ディスプレイデバイス40の動作全体を制御することができる。プロセッサ21は、圧縮された画像データなどのデータを、ネットワークインターフェース27または画像ソースから受信し、そのデータを生画像データに処理するか、または生画像データに容易に処理できるフォーマットにする。プロセッサ21は、処理されたデータをドライバコントローラ29に、または記憶するためにフレームバッファ28に送ることができる。生データは通常、画像内の各場所において画像特性を識別する情報を指している。たとえば、そのような画像特性は、色、彩度およびグレースケールレベルを含むことができる。
プロセッサ21は、ディスプレイデバイス40の動作を制御するマイクロコントローラ、CPUまたは論理ユニットを含むことができる。調整ハードウェア52は、スピーカ45に信号を送信するための、およびマイクロフォン46から信号を受信するための増幅器およびフィルタを含むことができる。調整ハードウェア52は、ディスプレイデバイス40内の個別構成要素とすることができるか、またはプロセッサ21もしくは他の構成要素内に組み込むことができる。
ドライバコントローラ29は、プロセッサ21によって生成された生画像データを、プロセッサ21から直接、またはフレームバッファ28から取り込むことができ、アレイドライバ22に高速送信するために、生画像データを適切に再フォーマットすることができる。いくつかの実装形態では、ドライバコントローラ29は、生画像データを、ディスプレイアレイ30にわたって走査するのに適した時間的順序を有するように、ラスタ様フォーマットを有するデータフローに再フォーマットすることができる。次いでドライバコントローラ29は、フォーマットされた情報をアレイドライバ22に送る。LCDコントローラなどのドライバコントローラ29は多くの場合に、独立型集積回路(IC)としてシステムプロセッサ21に関連付けられるが、そのようなコントローラは、多くの方法で実装することができる。たとえば、コントローラは、ハードウェアとしてプロセッサ21内に埋め込まれる場合があるか、ソフトウェアとしてプロセッサ21内に埋め込まれる場合があるか、またはハードウェアにおいてアレイドライバ22と完全に統合される場合がある。
アレイドライバ22は、フォーマットされた情報をドライバコントローラ29から受信することができ、ビデオデータを、ディスプレイ要素のディスプレイのx-yマトリクスから延在する数百、場合によっては数千(またはそれよりも多く)のリード線(lead)に毎秒何度も加えられる並列の1組の波形に再フォーマットすることができる。いくつかの実装形態では、アレイドライバ22、およびディスプレイアレイ30は、ディスプレイモジュールの一部である。いくつかの実装形態では、ドライバコントローラ29、アレイドライバ22、およびディスプレイアレイ30は、ディスプレイモジュールの一部である。
いくつかの実装形態では、ドライバコントローラ29、アレイドライバ22、およびディスプレイアレイ30は、本明細書において説明されるディスプレイのタイプのいずれにも適している。たとえば、ドライバコントローラ29は、従来型のディスプレイコントローラまたは双安定ディスプレイコントローラ(機械的光変調器ディスプレイ要素コントローラなど)とすることができる。さらに、アレイドライバ22は、従来型のドライバまたは双安定ディスプレイドライバ(機械的光変調器ディスプレイ要素コントローラなど)とすることができる。さらに、ディスプレイアレイ30は、従来型のディスプレイアレイまたは双安定ディスプレイアレイ(機械的光変調器ディスプレイ要素のアレイを含むディスプレイなど)とすることができる。いくつかの実装形態では、ドライバコントローラ29は、アレイドライバ22と統合することができる。そのような実装形態は、高集積システム、たとえば、携帯電話、ポータブル電子デバイス、腕時計または小型ディスプレイ(small-area display)において有用である可能性がある。
いくつかの実装形態では、入力デバイス48は、たとえば、ユーザがディスプレイデバイス40の動作を制御できるように構成することができる。入力デバイス48は、QWERTYキーボードもしくは電話キーパッドなどのキーパッド、ボタン、スイッチ、ロッカー、タッチセンシティブスクリーン、ディスプレイアレイ30と統合されたタッチセンシティブスクリーン、または感圧性もしくは感熱性の膜を含むことができる。マイクロフォン46は、ディスプレイデバイス40のための入力デバイスとして構成することができる。いくつかの実装形態では、ディスプレイデバイス40の動作を制御するために、マイクロフォン46を通しての音声コマンドを用いることができる。
電源50は、様々なエネルギー蓄積デバイスを含むことができる。たとえば、電源50は、ニッケルカドミウム電池またはリチウムイオン電池などの充電式電池とすることができる。充電式電池を用いる実装形態では、充電式電池は、たとえば、壁コンセントまたは光起電デバイスもしくはアレイから来る電力を用いて充電可能にすることができる。代替的には、充電式電池はワイヤレスで充電可能とすることができる。電源50は、再生可能エネルギー源、キャパシタ、またはプラスチック太陽電池もしくは太陽電池塗料を含む太陽電池とすることができる。電源50はまた、壁コンセントから電力を受け取るように構成することもできる。
いくつかの実装形態では、電子ディスプレイシステム内のいくつかの場所に位置することができるドライバコントローラ29に制御プログラマビリティが存在する。いくつかの他の実装形態では、アレイドライバ22に制御プログラマビリティが存在する。上記の最適化は、任意の数のハードウェアおよび/またはソフトウェア構成要素において、および様々な構成において実装することができる。
本明細書において用いられるときに、物品リスト「のうちの少なくとも1つ」に言及する言い回しは、単一の要素を含む、それらの物品の任意の組合せを指している。一例として、「a、bまたはcのうちの少なくとも1つ」は、a、b、c、a-b、a-c、b-cおよびa-b-cを含むことを意図している。
本明細書で開示した態様に関連して説明した様々な例示的な論理回路、論理ブロック、モジュールおよび回路を実装するために用いられるハードウェアおよびデータ処理装置は、汎用シングルチッププロセッサもしくは汎用マルチチッププロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素、または、本明細書で説明した機能を実行するように設計されたそれらの任意の組合せで、実装または実行することができる。汎用プロセッサは、マイクロプロセッサ、または任意の従来のプロセッサ、コントローラ、マイクロコントローラ、もしくは状態機械とすることができる。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装することができる。いくつかの実装形態では、特定のプロセスおよび方法は、所与の機能に特有の回路によって実行することができる。
1つまたは複数の態様では、説明された機能は、本明細書において開示される構造およびそれらの構造的均等物を含む、ハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェアにおいて、またはそれらの任意の組合せで実装することができる。本明細書において説明された主題の実装形態はまた、1つまたは複数のコンピュータプログラム、すなわち、データ処理装置によって実行するための、またはデータ処理装置の動作を制御するための、コンピュータ記憶媒体上に符号化されたコンピュータプログラム命令の1つまたは複数のモジュールとして実装することができる。
本開示において説明された実装形態の様々な修正形態が当業者には容易に理解することができ、本明細書において定められる一般原理は、本開示の趣旨または範囲から逸脱することなく他の実装形態に適用することができる。したがって、特許請求の範囲は、本明細書において示される実装形態に限定されることを意図するものではなく、本明細書において開示される本開示、原理および新規の特徴と合致する最も広い範囲を与えられるべきである。
さらに、図の説明を簡単にするために「上側」および「下側」という用語が使用されることがあり、適切に向けられたページ上の図の方位に対応する相対的位置を示しており、実装される任意のデバイスの適切な方位を反映していない場合があることは、当業者には容易に理解されよう。
別々の実装形態との関連で本明細書において説明されるいくつかの特徴は、単一の実装形態において組み合わせて実装することもできる。反対に、単一の実装形態との関連で説明される様々な特徴は、複数の実装形態において別々に、または任意の適切な部分的組合せにおいて実装することもできる。さらに、特徴が、一定の組合せで機能するものとして上記で説明され、当初はそういうものとして特許請求されることもあるが、特許請求される組合せからの1つまたは複数の特徴は、場合によっては、その組合せにより実施可能であり、特許請求される組合せは、部分的組合せまたは部分的組合せの変形を対象にする場合もある。
同様に、動作は特定の順序で図面に示されているが、これについては、所望の結果を達成するために、そのような動作を示された特定の順序でもしくは順次に実行すること、またはすべての示された動作を実行することを要求するものとして理解すべきではない。さらに、図面は、1つまたは複数の例示的なプロセスを流れ図の形式で概略的に示す場合がある。しかしながら、概略的に示される例示的なプロセスに、図示されていない他の動作を組み込むことができる。たとえば、1つまたは複数の追加の動作は、示された動作のいずれかの前、示された動作のいずれかの後、示された動作のいずれかと同時に、または示された動作のいずれかの間に実行することができる。いくつかの状況において、マルチタスク処理および並列処理が有利な場合がある。さらに、上記の実装形態における様々なシステム構成要素の区分けについては、すべての実装形態においてそのような区分けを要求するものとして理解すべきではなく、説明されるプログラム構成要素およびシステムは一般に単一のソフトウェア製品への統合、または複数のソフトウェア製品へのパッケージ化が可能であると理解されるべきである。さらに、他の実装形態は、以下の特許請求の範囲内に入る。場合によっては、請求項に記載される動作は、異なる順序で実行することができ、それでも望ましい結果を達成することが可能である。
21 プロセッサ
22 アレイドライバ
27 ネットワークインターフェース
28 フレームバッファ
29 ドライバコントローラ
30 ディスプレイ
40 ディスプレイデバイス
41 ハウジング
43 アンテナ
45 スピーカ
46 マイクロフォン
47 送受信機
48 入力デバイス
50 電源
52 調整ハードウェア
100 直視型MEMS方式ディスプレイ装置
102 光変調器
102a 光変調器
102b 光変調器
102c 光変調器
102d 光変調器
104 画像
105 ランプ
106 ピクセル
108 シャッタ
109 開口
110 書込みイネーブル相互接続
112 データ相互接続
114 共通相互接続
120 ホストデバイス
122 ホストプロセッサ
124 環境センサ
126 ユーザ入力モジュール
128 ディスプレイ装置
130 スキャンドライバ
132 データドライバ
134 コントローラ(デジタルコントローラ回路)
138 共通ドライバ
140 ランプ
142 ランプ
144 ランプ
146 ランプ
148 ランプドライバ
150 ディスプレイ要素のアレイ
200 インバータ回路
200a インバータ回路
200b インバータ回路
200c インバータ回路
200d インバータ回路
202 入力TFT(薄膜トランジスタ)
204 プルダウンTFT
206 放電TFT
208 第1のプルアップTFT
210 第2のプルアップTFT
212 第1の低電圧源
214 第2の低電圧源
216 第1の高電圧源
218 第2の高電圧源
220 入力電圧相互接続
220a 入力
220b 入力
220c 入力
220d 入力
222 キャパシタ
224 出力電圧相互接続
224a 出力
224b 出力
224c 出力
224d 出力
300 バッファ回路
3001 バッファ回路
3002 バッファ回路
3003 バッファ回路
300n バッファ回路
302 入力
3021 入力
3022 入力
3023 入力
302n 入力
304 出力
3041 出力
3042 出力
3043 出力
304n 出力
400 Dフリップフロップ(DFF)回路
4001 DFF回路
4002 DFF回路
4003 DFF回路
400n DFF回路
402 データ信号
4021 入力
4022 入力
4023 入力
402n 入力
403 トリガ信号
404 出力信号
4041 出力
4042 出力
405 トリガ信号の反転
406 トランジスタ
408 トランジスタ
491 第1のインバータループ
492 第2のインバータループ
500 行ドライバ
503 トリガ信号
520 行ドライバ
530 シャッタアセンブリ
530a シャッタアセンブリ
530b シャッタアセンブリ
530c シャッタアセンブリ
530d シャッタアセンブリ
540 スキャンライン相互接続
5401 スキャンライン相互接続
5402 スキャンライン相互接続
550 データライン相互接続
5501 データ相互接続
5502 データ相互接続
560 トランジスタ
560a トランジスタ
560b トランジスタ
560c トランジスタ
560d トランジスタ
570 キャパシタ
570a キャパシタ
570b キャパシタ
570c キャパシタ
570d キャパシタ

Claims (15)

  1. 全n型薄膜トランジスタ(TFT)回路であって、
    第1のインバータを備え、前記第1のインバータは、
    入力電圧相互接続と、
    そのゲートにおいて前記入力電圧相互接続に結合され、そのソースにおいて第1の低電圧源に結合される入力TFTと、
    そのゲートにおいて前記入力電圧相互接続に結合され、そのソースにおいて第2の低電圧源に結合されるプルダウンTFTと、
    そのゲートにおいて前記入力電圧相互接続に結合され、そのソースにおいて第3の低電圧源に結合される放電TFTと、
    そのソースから前記プルダウンTFTのドレインおよびキャパシタの第1の端子に結合され、そのゲートから前記入力TFTの前記ドレインおよび前記キャパシタの第2の端子に結合され、そのドレインから第1の高電圧源に結合される第1のプルアップTFTと、
    そのソースから前記放電TFTの前記ドレインに結合され、そのゲートから前記第1のプルアップTFTの前記ソースに、そして前記キャパシタの前記第1の端子および前記プルダウンTFTの前記ドレインに結合され、そのドレインから第2の高電圧源に結合される第2のプルアップTFTと、
    前記第2のプルアップTFTと前記放電TFTとの間のノードに結合される出力電圧相互接続とを含み、
    前記第2の低電圧源は、前記第1の低電圧源によって出力される電圧より大きな負の値の電圧を出力する、回路。
  2. 前記第1の低電圧源は接地である、請求項1に記載の回路。
  3. 前記第1の高電圧源は、前記第2の高電圧源によって出力される電圧より高い正の電圧を出力する、請求項1に記載の回路。
  4. 前記第1の低電圧源、前記第2の低電圧源および前記第3の低電圧源ならびに前記第1の高電圧源および前記第2の高電圧源はDC電圧源である、請求項1に記載の回路。
  5. 前記入力TFT、前記プルダウンTFT、前記放電TFTならびに前記第1のプルアップTFTおよび前記第2のプルアップTFTは、前記出力電圧相互接続での前記電圧が前記入力電圧相互接続での前記電圧の論理的に逆になるように構成される、請求項1に記載の回路。
  6. 前記キャパシタは浮動キャパシタである、請求項1に記載の回路。
  7. 論理ロー入力電圧と前記第2の低電圧源によって出力される前記電圧との間の差の絶対値は、前記第1のプルアップTFTのしきい値電圧より小さい、請求項1に記載の回路。
  8. 前記論理ロー入力電圧は、前記第1の低電圧源によって出力される電圧に概ね等しく、ハイ入力電圧は、前記第2の高電圧源によって出力される電圧に等しい、請求項7に記載の回路。
  9. 前記入力TFT、前記プルダウンTFT、前記放電TFT、前記第1のプルアップTFTおよび前記第2のプルアップTFTのうちの少なくとも1つは、導電性酸化物を含むチャネルを含む、請求項1に記載の回路。
  10. 前記第1の低電圧源によって出力される前記電圧は、前記第3の低電圧源によって出力される前記電圧に概ね等しい、請求項1に記載の回路。
  11. 第2のインバータをさらに備え、前記第1のインバータの前記出力電圧相互接続は、前記第1のインバータおよび前記第2のインバータが合わせてバッファとして動作するように、前記第2のインバータの入力電圧相互接続に電気的に結合される、請求項1に記載の回路。
  12. そのゲートにおいてトリガ信号に結合され、そのドレインにおいてデータ入力相互接続に結合され、そのソースにおいて前記第1のインバータの前記入力電圧相互接続に結合される第6のTFTと、
    その入力電圧相互接続において前記第1のインバータの前記出力電圧相互接続に結合され、その出力電圧相互接続において前記第1のインバータの前記入力電圧相互接続に結合される第2のインバータと、
    そのゲートにおいて反転トリガ信号に結合され、そのドレインにおいて前記第1のインバータの前記出力電圧相互接続に結合される第7のTFTと、
    その入力電圧相互接続において前記第7のTFTのソースおよび第4のインバータの出力電圧相互接続に結合され、その出力電圧相互接続において前記第4のインバータの前記入力電圧相互接続に結合される第3のインバータとをさらに備え、前記第1のインバータ、前記第2のインバータ、前記第3のインバータ、前記第4のインバータ、前記第6のTFTおよび前記第7のTFTはDフリップフロップを形成する、請求項1に記載の回路。
  13. ディスプレイと、
    前記ディスプレイと通信するように構成されるプロセッサであって、前記プロセッサは画像データを処理するように構成される、プロセッサと、
    前記プロセッサと通信するように構成されるメモリデバイスとをさらに備える、請求項1に記載の回路。
  14. 前記ディスプレイに少なくとも1つの信号を送るように構成されるドライバ回路と、
    前記ドライバ回路に前記画像データの少なくとも一部分を送るように構成されるコントローラとをさらに備える、請求項13に記載の回路。
  15. 前記プロセッサに前記画像データを送るように構成される画像ソースモジュールであって、前記画像ソースモジュールは、受信機、送受信機および送信機のうちの少なくとも1つを備える、画像ソースモジュールと、
    入力データを受信し、前記入力データを前記プロセッサに通信するように構成される入力デバイスとをさらに備える、請求項13に記載の回路。
JP2016516055A 2013-07-09 2014-06-20 全ｎ型トランジスタインバータ回路 Expired - Fee Related JP6266764B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/937,752 2013-07-09
US13/937,752 US9214475B2 (en) 2013-07-09 2013-07-09 All N-type transistor inverter circuit
PCT/US2014/043432 WO2015006031A1 (en) 2013-07-09 2014-06-20 All n-type transistor inverter circuit

Publications (2)

Publication Number Publication Date
JP2016531458A JP2016531458A (ja) 2016-10-06
JP6266764B2 true JP6266764B2 (ja) 2018-01-24

Family

ID=51210784

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016516055A Expired - Fee Related JP6266764B2 (ja) 2013-07-09 2014-06-20 全ｎ型トランジスタインバータ回路

Country Status (6)

Country Link
US (1) US9214475B2 (ja)
JP (1) JP6266764B2 (ja)
KR (1) KR101677112B1 (ja)
CN (1) CN105378822B (ja)
TW (1) TWI542151B (ja)
WO (1) WO2015006031A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9971947B2 (en) * 2014-07-31 2018-05-15 Magna Electronics Inc. Vehicle vision system with camera power control
CN104766584B (zh) * 2015-04-27 2017-03-01 深圳市华星光电技术有限公司 具有正反向扫描功能的goa电路
CN106933320A (zh) * 2015-12-30 2017-07-07 微软技术许可有限责任公司 在断电模式中具有信息显示的设备
CN106098001B (zh) * 2016-08-04 2018-11-02 武汉华星光电技术有限公司 Goa电路及液晶显示面板
CN106251818A (zh) * 2016-08-31 2016-12-21 深圳市华星光电技术有限公司 一种栅极驱动电路
KR102539185B1 (ko) * 2016-12-01 2023-06-02 삼성전자주식회사 디스플레이 장치, 그의 구동 방법 및 비일시적 컴퓨터 판독가능 기록매체
CN109036328B (zh) * 2017-06-09 2021-09-03 京东方科技集团股份有限公司 寄存器值传输方法及组件、显示装置
KR20190091936A (ko) 2018-01-30 2019-08-07 주식회사 트인시스템즈 보안데이터의 전송방법
US11626875B2 (en) * 2018-04-20 2023-04-11 Texas Instruments Incorporated Stress reduction on stacked transistor circuits
CN109004927B (zh) * 2018-10-18 2024-01-12 深圳线易微电子有限公司 脉冲信号传输电路及脉冲信号刷新电路
KR102349585B1 (ko) 2020-12-09 2022-01-10 가천대학교 산학협력단 게이트 분할 구조를 갖는 4진 논리 소자

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356099B1 (en) * 1994-11-10 2002-03-12 Advanced Micro Devices, Inc. Transmission-line-noise immune input buffer
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
SG119161A1 (en) * 2001-07-16 2006-02-28 Semiconductor Energy Lab Light emitting device
US6788108B2 (en) 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4785300B2 (ja) 2001-09-07 2011-10-05 株式会社半導体エネルギー研究所 電気泳動型表示装置、表示装置、及び電子機器
JP4339103B2 (ja) 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
JP2007178784A (ja) 2005-12-28 2007-07-12 Oki Electric Ind Co Ltd 駆動装置
KR101281498B1 (ko) * 2006-10-31 2013-07-02 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR101428713B1 (ko) * 2006-12-11 2014-09-30 삼성디스플레이 주식회사 게이트 구동 회로 및 그것을 사용하는 액정 표시 장치
JP5057828B2 (ja) 2007-04-16 2012-10-24 株式会社ジャパンディスプレイイースト 表示装置
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
JP2009188749A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路
JP5207885B2 (ja) 2008-09-03 2013-06-12 キヤノン株式会社 画素回路、発光表示装置及びそれらの駆動方法
JP2011228798A (ja) * 2010-04-15 2011-11-10 Sony Corp インバータ回路および表示装置
US8918146B2 (en) * 2010-05-10 2014-12-23 Microsoft Corporation Automatic gain control based on detected pressure
TWM402478U (en) 2010-09-10 2011-04-21 Chunghwa Picture Tubes Ltd Gate driving circuit for use in a display panel
US8928647B2 (en) * 2011-03-04 2015-01-06 Sony Corporation Inverter circuit and display unit
TWI462475B (zh) 2011-12-29 2014-11-21 Au Optronics Corp 雙向移位暫存器及其驅動方法

Also Published As

Publication number Publication date
CN105378822A (zh) 2016-03-02
JP2016531458A (ja) 2016-10-06
KR101677112B1 (ko) 2016-11-17
US20150015556A1 (en) 2015-01-15
CN105378822B (zh) 2017-09-08
US9214475B2 (en) 2015-12-15
TWI542151B (zh) 2016-07-11
KR20160021896A (ko) 2016-02-26
TW201517515A (zh) 2015-05-01
WO2015006031A1 (en) 2015-01-15

Similar Documents

Publication Publication Date Title
JP6266764B2 (ja) 全ｎ型トランジスタインバータ回路
TWI541783B (zh) 周圍光察覺顯示設備
US20150348496A1 (en) Systems and methods for selecting display operation modes
US20160098115A1 (en) Display with integrated photovoltaic cell
US20140333598A1 (en) Display Apparatus Incorporating Varying Threshold Voltage Transistors
CN111445861A (zh) 像素驱动电路及驱动方法、移位寄存器电路、显示装置
TWI539182B (zh) 具有機電系統（ｅｍｓ）顯示元件之裝置及其形成方法
US20170092183A1 (en) Display apparatus including pixel circuits for controlling light modulators
JP2018503133A (ja) 周囲光レベルに基づく適応型画像レンダリングのための装置および方法
WO2016094326A1 (en) Signal adjustment circuit
TW201513081A (zh) 經組態用於具有可變子訊框之影像形成之顯示器設備
JP2017509008A (ja) カスコードドライバ回路
TW201503090A (zh) 具有電壓等化之顯示元件像素電路
TW201519199A (zh) 組態以用於類比控制之數位光調變器
US20170090182A1 (en) Systems and methods for reducing ambient light reflection in a display device having a backplane incorporating low-temperature polycrystalline silicon (ltps) transistors
CN101751860B (zh) 具像素数据自我保持机能的有机发光显示装置
TW201541443A (zh) 包括電荷補償電容器之數位光調變器電路
TW201610957A (zh) 結合資料回饋迴路之顯示電路
TWI430222B (zh) 低成本發光二極體背光掃描方法
US9195051B2 (en) Multi-state shutter assembly for use in an electronic display
CN102074196B (zh) 一种有源矩阵有机发光显示器驱动电路及驱动方法
TW201539034A (zh) 包括平坦化層之顯示器孔隙像素電路架構

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160815

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161114

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20161116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171120

R150 Certificate of patent or registration of utility model

Ref document number: 6266764

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees