CN109584832A - 一种移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够解决将时钟信号作为扫描信号而导致的亚像素充电不足的问题；该移位寄存器中，输出子电路与上拉节点、信号输出端连接，在上拉节点的控制下，将上拉节点的电压输出至信号输出端；第一储能子电路与上拉节点、输出控制子电路连接，将上拉节点的电压进行存储，对上拉节点进行放电；输出控制子电路与上拉节点、第一时钟信号端、第一储能子电路连接，在上拉节点的控制下，将第一时钟信号端的电压输出至第一储能子电路；下拉子电路与第二时钟信号端、信号输出端、第一电压端连接，在第二时钟信号端的控制下，将第一电压端的电压输出至信号输出端。

Description

一种移位寄存器及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。

背景技术

GOA(Gate Driver on Array，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术，其中，GOA电路的每一级(即移位寄存器)与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对显示面板中的多条栅线的逐行扫描(驱动)。

现有的GOA电路中是将时钟信号(CLK)的高电平(例如可以为22V)作为扫描信号，输出至信号输出端；然而，随着高分辨率、大尺寸显示装置的普及，每一行亚像素充电的时间越来越少，从而导致亚像素充电不足的问题；尽管实际中可以提高时钟信号(CLK)的高电平信号(例如可以由原来的22V提高至30V)，来解决该问题，但这样一来，会大大增加显示装置的功耗，与目前的低功耗理念不符。

发明内容

本发明的实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够解决相关技术中将时钟信号作为扫描信号而导致的亚像素充电不足的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例提供一种移位寄存器，包括上拉节点和下拉节点，所述移位寄存器还包括：输出子电路、输出控制子电路、下拉子电路、第一储能子电路；所述输出子电路与所述上拉节点、信号输出端连接，用于在所述上拉节点的电压控制下，将所述上拉节点的电压输出至所述信号输出端；所述第一储能子电路的第一端与所述上拉节点连接，所述第一储能子电路的第二端与所述输出控制子电路连接，用于将所述上拉节点的电压进行存储，还用于通过输出控制子电路抬升对所述上拉节点的放电电压；所述输出控制子电路与所述上拉节点、第一时钟信号端、所述第一储能子电路连接，用于在所述上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述第一储能子电路；所述下拉子电路与第二时钟信号端、所述信号输出端、第一电压端连接，用于在所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述信号输出端。

在一些实施例中，所述移位寄存器还包括第二储能子电路；所述第二储能子电路的第一端与所述第一储能子电路的第二端连接，所述第二储能子电路的第二端与所述信号输出端连接，用于在所述信号输出端的电压的控制下，进一步的抬升所述第一储能子电路对所述上拉节点的放电电压。

在一些实施例中，所述移位寄存器还包括：输入子电路、第一控制子电路、第二控制子电路、复位子电路、降噪子电路；所述输入子电路与信号输入端、第二电压端、所述上拉节点连接，用于在所述信号输入端的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；所述第一控制子电路与所述第二电压端、所述上拉节点、所述下拉节点、所述第一电压端连接；所述第一控制子电路用于在所述第二电压端、所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点；所述第一控制子电路还用于在所述上拉节点、所述第二电压端的电压的控制下，将所述第二电压端的电压输出至所述下拉节点；所述第二控制子电路与所述上拉节点、所述下拉节点、所述第一电压端连接，用于在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；所述复位子电路与复位信号端、所述第一电压端、所述上拉节点连接，用于在所述复位信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；所述降噪子电路与所述第一电压端、所述下拉节点、所述信号输出端连接，用于在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述信号输出端。

在一些实施例中，所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极和第一极均与所述第二电压端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接；所述第二控制子电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述复位子电路包括第二晶体管；所述第二晶体管的栅极与复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述降噪子电路包括第九晶体管；所述第九晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接。

在一些实施例中，所述输出子电路包括第七晶体管；所述第七晶体管的栅极和第一极均与所述上拉节点连接，第二极与所述信号输出端连接。

在一些实施例中，所述第一储能子电路包括第一电容；所述输出控制子电路包括第三晶体管；所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述第三晶体管的第二极连接；所述第三晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接；所述下拉子电路包括第四晶体管；所述第四晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接。

在一些实施例中，所述第二储能子电路包括第二电容；所述第二电容的第一端与所述第一储能子电路的第二端连接，所述第二电容的第二端与所述信号输出端连接。

本发明实施例还提供一种栅极驱动电路，包括至少两级级联的如前述的移位寄存器；第一级移位寄存器单元的信号输入端连接起始信号端；除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；除了最后一级移位寄存器以外，任一级移位寄存器的信号输出端与该级移位寄存器的下一级移位寄存器的复位信号端相连接；所述最后一级移位寄存器单独设置复位信号端，或者，所述最后一级移位寄存器的复位信号端与所述起始信号端相连接。

本发明实施例还提供一种显示装置，包括如前述的栅极驱动电路。

本发明实施例还提供一种如前述的移位寄存器的驱动方法，在一图像帧内，所述驱动方法包括：

充电阶段：将所述上拉节点的电压存储至所述第一储能子电路中；并且，在所述第二时钟信号端的电压的控制下，所述下拉子电路开启，将所述第一电压端的电压输出至所述信号输出端。

输出阶段：所述第一储能子电路对所述上拉节点进行放电，在所述上拉节点的电压的控制下，所述输出控制子电路开启，将所述第一时钟信号端的电压输出至所述第一储能子电路，并通过所述第一储能子电路抬升对所述上拉节点的放电电压；在所述上拉节点的电压的控制下，所述输出子电路开启，并将所述上拉节点的电压输出至所述信号输出端。

在一些实施例中，在所述移位寄存器还包括：第二储能子电路的情况下，所述输出阶段还包括：在所述信号输出端输出的电压的控制下，通过所述第二储能子电路和所述第一储能子电路，进一步抬升所述第一储能子电路对所述上拉节点的放电电压。

在一些实施例中，在所述移位寄存器还包括：输入子电路、第一控制子电路、第二控制子电路、复位子电路、降噪子电路的情况下，所述充电阶段还包括：向所述信号输入端输入开启信号，在所述开启信号的控制下，所述输入子电路开启，将所述第二电压端的电压输出至所述上拉节点；在所述上拉节点的电压的控制下，所述第一控制子电路开启，将所述第一电压端的电压输出至所述下拉节点；所述驱动方法还包括：位于所述输出阶段之后的复位阶段，所述复位阶段包括：向所述复位信号端输入复位信号，在所述复位信号的控制下，所述复位子电路开启，将所述第一电压端的电压输出至所述上拉节点；在所述上拉节点的电压的控制下，所述第一控制子电路开启，将所述第二电压端的电压输出至所述下拉节点；在所述下拉节点的电压的控制下，所述第二控制子电路开启，将所述第一电压端的电压输出至所述上拉节点；在所述下拉节点的电压的控制下，所述降噪子电路开启，将所述第一电压端的电压输出至所述信号输出端；在所述第二时钟信号端的电压的控制下，所述下拉子电路开启，将所述第一电压端的电压输出至所述信号输出端；所述驱动方法还包括：位于所述复位阶段之后、下一图像帧之前的降噪阶段，所述降噪阶段包括：在所述下拉节点的电压的控制下，所述降噪子电路保持开启，将所述第一电压端的电压输出至所述信号输出端。

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，该移位寄存器，包括上拉节点和下拉节点，该移位寄存器还包括：输出子电路、输出控制子电路、下拉子电路、第一储能子电路；输出子电路与上拉节点、信号输出端连接，用于在上拉节点的电压控制下，将上拉节点的电压输出至信号输出端；第一储能子电路的第一端与上拉节点连接，第一储能子电路的第二端与输出控制子电路连接，用于将上拉节点的电压进行存储，还用于对上拉节点进行放电；输出控制子电路与上拉节点、第一时钟信号端、第一储能子电路连接，用于在上拉节点的控制下，将第一时钟信号端的电压输出至第一储能子电路；下拉子电路与第二时钟信号端、信号输出端、第一电压端连接，用于在第二时钟信号端的控制下，将第一电压端的电压输出至信号输出端。

综上所述，采用本发明中的移位寄存器通过设置输出子电路在上拉节点的电压的控制下，能够直接将上拉节点的电压输出至信号输出端；并在此基础上，采用本发明的移位寄存器，在充电阶段对上拉节点进行充电时，通过下拉子电路将第一电压端的电压输出至信号输出端，保证了移位寄存器在该阶段不输出扫描信号；在输出阶段通过输出控制子电路将第一时钟信号端的电位输出至第一储能子电路，通过第一储能子电路使得上拉节点的电压进一步抬升，并将该上拉节点的抬升后电压通过输出子电路输出至信号输出端。

由此可见，相比于相关技术中将时钟信号端的高电平信号作为扫描信号通过信号输出端输出的情况下，时钟信号端的高电平信号(扫描信号)与本发明中在充电阶段上拉节点的电位基本相同；而本发明中的移位寄存器，能够在输出阶段通过第一时钟信号端的电压将上拉节点在充电阶段的电压的基础上进一步抬升，并将其作为扫描信号输出至信号输出端，也即采用本发明中的移位寄存器解决了相关技术中直接将时钟信号的高电平作为扫描信号而导致的亚像素充电不足的问题，更利于栅极驱动电路在高分辨率、大尺寸显示装置领域的应用，同时该移位寄存器能够降低能耗，符合目前对电子产品的低功耗需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明相关技术中提供的一种移位寄存器的结构示意图；

图2为本发明实施例中提供的一种移位寄存器的结构示意图；

图3为本发明实施例中提供的另一种移位寄存器的结构示意图；

图4为本发明实施例中提供的一种栅极驱动电路的结构示意图；

图5为本发明实施例中提供的一种移位寄存器的时序控制示意图；

图6为本发明实施例中提供的一种移位寄存器的驱动方法流程示意图。

附图标记：

101-输出子电路；102-输出控制子电路；103-下拉子电路；104-输入子电路；105-第一控制子电路；106-第二控制子电路；107-复位子电路；108-降噪子电路；201-第一储能子电路；202-第二储能子电路；T1-第一晶体管；T2-第二晶体管；T3-第三晶体管；T4-第四晶体管；T5-第五晶体管；T6-第六晶体管；T7-第七晶体管；T8-第八晶体管；T9-第九晶体管；C1-第一电容；C2-第二电容；Output-信号输出端；Input-信号输入端；Reset-复位信号端；PU-上拉节点；PD-下拉节点；VGL-第一电压端；VGH-第二电压端；CK1-第一时钟信号端；CK2-第二时钟信号端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本发明相关技术中提供一种移位寄存器，如图1所示，该移位寄存器中包括上拉节点PU和下拉节点PD，一般的，上拉节点PU和下拉节点PD的电位相反，通过控制上拉节点PU和下拉节点PD的电位，来控制信号输出端Output输出扫描信号以及停止输出扫描信号。本领域的技术人员可以理解的是，对于现有技术中的移位寄存器而言(示意的参考图1)，在扫描信号的输出阶段，上拉节点PU处于高电位M3晶体管导通，将时钟信号端CLK的高电平信号作为扫描信号通过信号输出端Output输出。

然而，随着高分辨率、大尺寸显示装置的普及，针对显示面板中每一行亚像素充电的时间越来越少，原有的时钟信号端CLK的高电平信号由于电压较小，而造成亚像素充电不足的弊端；尽管实际中可以提高时钟信号(CLK)的高电平信号(例如可以由原来的22V提高至30V)，来解决该问题，但这样一来，会大大增加显示装置的功耗，与目前的低功耗理念相背离。

基于此，本发明实施例提供一种低功耗、高输出电压的移位寄存器(或者说栅极驱动电路)；如图2所示，该移位寄存器包括上拉节点PU和下拉节点PD，并且该移位寄存器还包括：输出子电路101、输出控制子电路102、下拉子电路103、第一储能子电路201。

其中，上述输出子电路101与上拉节点PU、信号输出端Output连接，用于在上拉PU的电压的控制下，将上拉节点PU的电压输出至信号输出端Output。

上述第一储能子电路201的第一端与上拉节点PU连接，该第一储能子电路201的第二端与输出控制子电路102连接，用于将上拉节点PU的电压进行存储，还用于通过输出控制子电路102抬升对上拉节点PU的放电电压。

上述输出控制子电路102与上拉节点PU、第一时钟信号端CK1、第一储能子电路201连接，用于在上拉节点PU的电压的控制下，将第一时钟信号端CK1的电压输出至第一储能子电路201。

下拉子电路103与第二时钟信号端CK2、信号输出端Output、第一电压端VGL连接，用于在第二时钟信号端CK2的电压的控制下，将第一电压端VGL的电压输出至信号输出端Output。

综上所述，采用本发明中的移位寄存器通过设置输出子电路在上拉节点的电压的控制下，能够直接将上拉节点的电压输出至信号输出端；并在此基础上，采用本发明的移位寄存器，在充电阶段对上拉节点进行充电时，通过下拉子电路将第一电压端的电压输出至信号输出端，保证了移位寄存器在该阶段不输出扫描信号；在输出阶段通过输出控制子电路将第一时钟信号端的电位输出至第一储能子电路，通过第一储能子电路使得上拉节点的电压进一步抬升，并将该上拉节点的抬升后电压通过输出子电路输出至信号输出端。

由此可见，相比于相关技术中将时钟信号端的高电平信号作为扫描信号通过信号输出端输出的情况下，时钟信号端的高电平信号(扫描信号)与本发明中在充电阶段上拉节点的电位基本相同；而本发明中的移位寄存器，能够在输出阶段通过第一时钟信号端的电压将上拉节点在充电阶段的电压的基础上进一步抬升，并将其作为扫描信号输出至信号输出端，也即采用本发明中的移位寄存器解决了相关技术中，直接将时钟信号的高电平作为扫描信号而导致的亚像素充电不足的问题，更利于栅极驱动电路在高分辨率、大尺寸显示装置领域的应用，同时该移位寄存器能够降低能耗，符合目前对电子产品的低功耗需求。

在此基础上，本发明为了进一步的提高信号输出端输出的扫描信号的电压，在一些实施例中，优选的，如图3所示，该移位寄存器还包括：第二储能子电路202；其中，该第二储能子电路202的第一端与第一储能子电路201的第二端(也即第一储能子电路与输出控制子电路连接的一端)连接，该第二储能子电路202的第二端与信号输出端Output连接，用于在信号输出端Output的电压的控制下，进一步的抬升第一储能子电路201对上拉节点PU的放电电压。

可以理解的是的，在输出阶段，信号输出端Output输出的扫描信号能够通过第二储能子电路202的第二端抬升第一储能子电路201的第二端的电压，进而通过第一储能子电路201进一步的提高了上拉节点PU的电压。

示意的，以下对上述的各子电路的具体设置情况作进一步的说明。

在一些实施例中，如图2或图3所示，上述输出子电路101包括第七晶体管T7；其中，第七晶体管T7的栅极和第一极均与上拉节点PU连接，第七晶体管T7的第二极与信号输出端Output连接。

在一些实施例中，如图2或图3所示，上述第一储能子电路201包括第一电容C1；输出控制子电路102包括第三晶体管T3。

其中，第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与第三晶体管T3的第二极连接；第三晶体管T3的栅极与上拉节点PU连接，第三晶体管T3的第一极与第一时钟信号端CK1连接。

在一些实施例中，如图2或图3所示，下拉子电路103包括第四晶体管T4；其中，第四晶体管T4的栅极与第二时钟信号端CK2连接，第四晶体管T4的第一极与第一电压端VGL连接，第四晶体管T4的第二极与信号输出端Output连接。

在一些实施例中，如图3所示，第二储能子电路202包括：第二电容C2。其中，第二电容C2的第一端与第一储能子电路201的第二端(可以是，前述第一电容C1的第二端)连接，第二电容C2的第二端与信号输出端Output连接。

另外，本领域的技术人员可以理解的是，对于移位寄存器而言，除了上述提及的子电路以外，往往还包括其他的子电路，例如：输入子电路、多个控制子电路、复位子电路、降噪子电路等等，本发明对于其他子电路的具体设置情况不做具体限定，在满足移位寄存器正常工作的前提下，可以根据实际的需要选择设置。

示意的，在一些实施例中，该移位寄存器在包括前述的全部子电路或者部分子电路的基础上，如图2或如图3所示，该移位寄存器设置的其他子电路具体可以包括：输入子电路104、第一控制子电路105、第二控制子电路106、复位子电路107、降噪子电路108。

其中，上述输入子电路104与信号输入端Input、第二电压端VGH、上拉节点PU连接；该输入子电路104用于在信号输入端Input的电压的控制下，将第二电压端VGH的电压输出至上拉节点PU。

示意的，在一些实施例中，如图2或3所示，该输入子电路104包括第一晶体管T1。其中，第一晶体管T1的栅极与信号输入端Input连接，第一晶体管T1的第一极与第二电压端VGH连接，第一晶体管T1的第二极与上拉节点PU连接。

上述第一控制子电路105与第二电压端VGH、上拉节点PU、下拉节点PD、第一电压端VGL连接；该第一控制子电路105用于在第二电压端VGH、上拉节点PU的电压的控制下，将第一电压端VGL的电压输出至下拉节点PD；该第一控制子电路105还用于在上拉节点PU、第二电压端VGH的电压的控制下，将第二电压端VGH的电压输出至下拉节点PD。

示意的，在一些实施例中，如图2或3所示，该第一控制子电路105包括第五晶体管T5和第六晶体管T6。

其中，第五晶体管T5的栅极和第一极均与第二电压端VGH连接，第五晶体管T5的第二极与下拉节点PD连接；第六晶体管T6的栅极与上拉节点PU连接，第六晶体管T6的第一极与第一电压端VGL连接，第六晶体管T6的第二极与下拉节点PD连接。

上述第二控制子电路106与上拉节点PU、下拉节点PD、第一电压端VGL连接；该第二控制子电路106用于在下拉节点PD的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。

示意的，在一些实施例中，如图2或3所示，该第二控制子电路106包括第八晶体管T8。其中，第八晶体管T8的栅极与下拉节点PD连接，第八晶体管T8的第一极与第一电压端VGL连接，第八晶体管T8的第二极与上拉节点PU连接。

上述复位子电路107与复位信号端Reset、第一电压端VGL、上拉节点PU连接；该复位子电路107用于在复位信号端Reset的电压的控制下，将第一电压端VGL的电压输出至上拉节点PU。

示意的，在一些实施例中，如图2或3所示，该复位子电路107包括第二晶体管T2。其中，第二晶体管T2的栅极与复位信号端Reset连接，第二晶体管T2的第一极与第一电压端VGL连接，第二晶体管T2的第二极与上拉节点PU连接。

上述降噪子电路108与第一电压端VGL、下拉节点PD、信号输出端Output连接；该降噪子电路108用于在下拉节点PD的电压的控制下，将第一电压端VGL的电压输出至信号输出端Output。

示意的，在一些实施例中，如图2或3所示，该降噪子电路108包括第九晶体管T9。其中，第九晶体管T9的栅极与下拉节点PD连接，第九晶体管T9的第一极与所述第一电压端VGL连接，第九晶体管T9的第二极与信号输出端Output连接。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管(本发明中优选的采用N型晶体管)；可以为增强型晶体管，也可以为耗尽型晶体管；可以采用非晶硅薄膜晶体管、多晶硅薄膜晶体管或非晶-氧化铟镓锌薄膜晶体管；并且，上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此均不作限定。

本发明实施例还提供一种栅极驱动电路，如图4所示，该栅极驱动电路包括至少两级级联的如前述的移位寄存器RS。

具体的，该栅极驱动电路中，第一级移位寄存器RS1的信号输入端连接起始信号端STV；除了第一级移位寄存器RS1以外，任一级移位寄存器的信号输入端Input与该级移位寄存器的上一级移位寄存器的信号输出端Output相连接。除了最后一级移位寄存器RSn以外，任一级移位寄存器的信号输出端与该级移位寄存器的下一级移位寄存器的复位信号端Reset相连接；最后一级移位寄存器RSn单独设置复位信号端Reset，或者，最后一级移位寄存器RSn的复位信号端Reset与起始信号端STV相连接(图4仅是示意的以最后一级移位寄存器单独设置复位信号端为例进行说明的)。

此处可以理解的是，每一级移位寄存器RS分别与显示面板中的一条栅线G连接；示意的，如图4所示，显示面板中包括n条栅线(n为正整数，例如n＝2000)；在此情况下，栅极驱动电路中也包括n级移位寄存器。一般的，第i级移位寄存器RSi与显示面板中第i条栅线Gi连接，其中i为大于或等于1，且小于或等于n的正整数。

由于该栅极驱动电路包括如上所述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例还提供一种显示装置，包括前述栅极驱动电路，同样包括前述的移位寄存器，具有与前述实施例提供的移位寄存器相同的结构和有益效果。由于前述实施例已经对移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。

需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

还需要说明的是，针对液晶显示装置而言，由于采用本发明的栅极驱动电路可以提高扫描信号的电压，从而提高了充电效率；基于此，实际在制作液晶显示面板时可以相应的减小亚像素内薄膜晶体管的尺寸(W/L，也即沟道的长宽比)，进而可以提高亚像素的开口率。

本发明实施例还提供一种如前述的移位寄存器的驱动方法。

示意的，以下以图2中示出的移位寄存器为例，对应图5的时序控制图，并结合晶体管的通、断对整个驱动方法进行示意说明。

具体的，如图6所示，在一图像帧内，该驱动方法包括：

充电阶段S1：

向信号输入端Input输入开启信号(对于第一级移位寄存器而言，该开启信号为STV信号，对于第一级以外的移位寄存器而言，该开启信号为前一级移位寄存器的输出信号)，在开启信号的控制下，输入子电路104开启，将第二电压端VGH的电压输出至上拉节点PU。

第一储能子电路201将上拉节点PU的电压进行存储。

在上拉节点PU的电压的控制下，第一控制子电路105开启，将第一电压端VGL的电压输出至下拉节点PD。

在第二时钟信号端CK2的电压的控制下，下拉子电路103开启，将第一电压端VGL的电压输出至信号输出端Output。

另外，在该充电阶段S1，第二控制子电路106、复位子电路107、降噪子电路108均处于关闭状态。

具体的，在该充电阶段S1，在信号输入端Input输入的高电平的开启信号的控制下，第一晶体管T1导通，将第二电压端VGH的高电平输出至上拉节点PU，并存储至第一电容C1中。在上拉节点PU的高电平的控制下，第六晶体管T6导通，将第一电压端VGL的低电平输出至下拉节点PD(由于第六晶体管T6的尺寸大于第五晶体管T5，因此即使第五晶体管T5处于导通状态，第一电压端VGL的低电平仍然能够保证下拉节点PD维持低电位)。

另外，在该充电阶段S1，在上拉节点PU的高电平的控制下，第七晶体管T7导通；同时在第二时钟信号端CK2的高电平的控制下，第四晶体管T4导通(T4的尺寸大于T7)，从而保证信号输出端Output在该充电阶段S1输出第一电压端VGL的低电平。

此外，该在该充电阶段S1中，在上拉节点PU的高电平的控制下，第三晶体管T3导通，将第一时钟信号端CK1的低电平输出第一电容C1的一端(未连接上拉节点的一端)。另外，第二晶体管T2、第八晶体管T8、第九晶体管T9在该充电阶段S1均截止。

输出阶段S2：

第一储能子电路201对上拉节点PU进行放电，在上拉节点PU的电压的控制下，输出控制子电路102开启，将第一时钟信号端CK1的电压输出至第一储能子电路201，并通过第一储能子电路201抬升对上拉节点PU的放电电压。

在上拉节点PU的电压的控制下，输出子电路101开启，并将上拉节点PU的电压输出至信号输出端Output。

在该输出阶段S2，下拉子电路103、输入子电路104、第二控制子电路106、复位子电路107、降噪子电路108均处于关闭状态。

具体的，在该输出阶段S2，第一电容C1将充电阶段S1存储的高电平放电至上拉节点PU，在上拉节点PU的高电平的控制下，第三晶体管T3导通，将第一时钟信号端CK1的高电平信号输出至第一电容C1，在第一电容C1的自举作用下，使得上拉节点PU的电位抬升。在此情况下，在上拉节点PU的抬升后的电压的控制下，第七晶体管T7导通，并将该抬升后的电压(作为扫描信号)输出至信号输出端Output。

另外，在该输出阶段S2，第五晶体管T5、第六晶体管T6保持导通状态(同充电阶段)；第一晶体管T1、第二晶体管T2、第四晶体管T4、第八晶体管T8、第九晶体管T9均处于截止状态。

此处需要说明的是，对于上述第一电容C1的自举作用下，使得上拉节点PU的电位抬升而言，理论上可以抬升至第一时钟信号端CK1的高电平的2倍；在实际模拟中，并不绝对可以达到第一时钟信号端CK1的高电平的2倍；例如，以第一时钟信号端CK1的高电平为22V时，通过第一电容C1的自举作用，上拉节点PU的电压抬升到30V。可以看出，采用本发明中的移位寄存器可以提供上拉节点的电压，进而可以提高信号输出端的扫描信号的电压。

复位阶段S3包括：

向复位信号端Reset输入复位信号，在复位信号的控制下，复位子电路107开启，将第一电压端VGL的电压输出至上拉节点PU。

在上拉节点PU的电压的控制下，第一控制子电路105开启，将第二电压端VGH的电压输出至下拉节点PD。

在下拉节点PD的电压的控制下，第二控制子电路106开启，将第一电压端VGL的电压输出至上拉节点PU。

在下拉节点PD的电压的控制下，降噪子电路108开启，将第一电压端VGL的电压输出信号输出端Output。

在第二时钟信号端CK2的电压的控制下，下拉子电路103开启，将第一电压端VGL的电压输出至信号输出端Output。

具体的，在该复位阶段S3，在复位信号端Reset输入的高电平的复位信号的控制下，第二晶体管T2导通，将第一电压端VGL的低电平输出至上拉节点PU。在上拉节点PU的低电平的控制下，第六晶体管T6截止，第五晶体管T5在第二电压端VGH的高电平控制下导通，将第二电压端VGH的高电平输出至下拉节点PD。在下拉节点PD的高电平的控制下，第八晶体管T8导通，将第一电压端VGL的低电平输出至上拉节点PU进行复位；同时，在下拉节点PD的高电平的控制下，第九晶体管T9导通，将第一电压端VGL的低电平输出至信号输出端Output进行复位。

另外，在该复位阶段S3，中，在第二时钟信号端CK2的高电平的控制下，第四晶体管T4导通，将第一电压端VGL的低电平输出至信号输出端Output。第一晶体管T1、第三晶体管T3在该复位阶段S3均处于截止状态。

另外，可以理解的是，在复位阶段S1之后、下一图像帧之前，移位寄存器进入降噪阶段S4，在该降噪阶段S4包括：

在下拉节点PD的电压的控制下，降噪子电路108保持开启，将第一电压端VGL的电压输出信号输出端Output，进行持续降噪。

下拉子电路103在第二时钟信号端CK2的控制下，周期性的开启和关闭，在下拉子电路103开启时，能够将第一电压端VGL的电压输出至信号输出端Output，同样可以起到降噪的作用。

另外，在下拉节点PD的电压的控制下，第二控制子电路106开启，将第一电压端VGL的电压输出上拉节点PU。第一控制子电路105开启，将第二电压端VGH的电压输出至下拉节点PD。输出子电路101、输出控制子电路102、输入子电路104在该降噪阶段S4均处于关闭状态。

具体的，在降噪阶段S4中，在下拉节点PD的高电平控制下，第九晶体管T9导通，将第一电压端VGL的低电平输出至信号输出端Output进行降噪。第四晶体管T4在第二时钟信号端CK2(高、低电平)的控制下，周期性导通和截止，在第四晶体管T4导通时，将第一电压端VGL的低电平输出至信号输出端Output进行降噪。

当然，在降噪阶段S4中，第五晶体管T5导通；第一晶体管T1、第二晶体管T2、第三晶体管T3、第六晶体管T6、第七晶体管T7、第八晶体管T8均处于截止状态。

在此基础上，对于如图3中示出的包括第二储能子电路202的移位寄存器而言，其在输出阶段S2还包括：

在信号输出端Output输出的电压的控制下，通过第二储能子电路202和第一储能子电路201，进一步抬升第一储能子电路201对上拉节点PU的放电电压。

具体的，信号输出端Output在该输出阶段S2输出高电平的扫描信号，从而可以抬升第二电容C2与信号输出端Output连接的一端的电压，在第二电容C2和第一电容C1的自举作用下，进一步的抬升了第一电容C1对上拉节点PU的放电电压。

以上实施例中晶体管的通、断过程均是以所有晶体管为N型晶体管，第一电压端VGL为低电平电压端，第二电压端VGH为高电平电压端为例进行的说明。当所有晶体管均为P型时，需要对图5中各个控制信号、第一电压端、第二电压端进行翻转即可。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种移位寄存器，包括上拉节点和下拉节点，其特征在于，所述移位寄存器还包括：输出子电路、输出控制子电路、下拉子电路、第一储能子电路；

所述输出子电路与所述上拉节点、信号输出端连接，用于在所述上拉节点的电压控制下，将所述上拉节点的电压输出至所述信号输出端；

所述第一储能子电路的第一端与所述上拉节点连接，所述第一储能子电路的第二端与所述输出控制子电路连接，用于将所述上拉节点的电压进行存储，还用于通过所述输出控制子电路抬升对所述上拉节点的放电电压；

所述输出控制子电路与所述上拉节点、第一时钟信号端、所述第一储能子电路连接，用于在所述上拉节点的电压的控制下，将所述第一时钟信号端的电压输出至所述第一储能子电路；

所述下拉子电路与第二时钟信号端、所述信号输出端、第一电压端连接，用于在所述第二时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述信号输出端。

2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括第二储能子电路；

所述第二储能子电路的第一端与所述第一储能子电路的第二端连接，所述第二储能子电路的第二端与所述信号输出端连接，用于在所述信号输出端的电压的控制下，进一步的抬升所述第一储能子电路对所述上拉节点的放电电压。

3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：输入子电路、第一控制子电路、第二控制子电路、复位子电路、降噪子电路；

所述输入子电路与信号输入端、第二电压端、所述上拉节点连接，用于在所述信号输入端的电压的控制下，将所述第二电压端的电压输出至所述上拉节点；

所述第一控制子电路与所述第二电压端、所述上拉节点、所述下拉节点、所述第一电压端连接；所述第一控制子电路用于在所述第二电压端、所述上拉节点的电压的控制下，将所述第一电压端的电压输出至所述下拉节点；所述第一控制子电路还用于在所述上拉节点、所述第二电压端的电压的控制下，将所述第二电压端的电压输出至所述下拉节点；

所述第二控制子电路与所述上拉节点、所述下拉节点、所述第一电压端连接，用于在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述复位子电路与复位信号端、所述第一电压端、所述上拉节点连接，用于在所述复位信号端的电压的控制下，将所述第一电压端的电压输出至所述上拉节点；

所述降噪子电路与所述第一电压端、所述下拉节点、所述信号输出端连接，用于在所述下拉节点的电压的控制下，将所述第一电压端的电压输出至所述信号输出端。

4.根据权利要求3所述的移位寄存器，其特征在于，

所述输入子电路包括第一晶体管；所述第一晶体管的栅极与所述信号输入端连接，第一极与所述第二电压端连接，第二极与所述上拉节点连接；

所述第一控制子电路包括第五晶体管和第六晶体管；所述第五晶体管的栅极和第一极均与所述第二电压端连接，第二极与所述下拉节点连接；所述第六晶体管的栅极与所述上拉节点连接，第一极与所述第一电压端连接，第二极与所述下拉节点连接；

所述第二控制子电路包括第八晶体管；所述第八晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；

所述复位子电路包括第二晶体管；所述第二晶体管的栅极与复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；

所述降噪子电路包括第九晶体管；所述第九晶体管的栅极与所述下拉节点连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接。

5.根据权利要求1-4任一项所述的移位寄存器，其特征在于，

所述输出子电路包括第七晶体管；所述第七晶体管的栅极和第一极均与所述上拉节点连接，第二极与所述信号输出端连接。

6.根据权利要求1-4任一项所述的移位寄存器，其特征在于，

所述第一储能子电路包括第一电容；

所述输出控制子电路包括第三晶体管；

所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述第三晶体管的第二极连接；

所述第三晶体管的栅极与所述上拉节点连接，第一极与所述第一时钟信号端连接；

所述下拉子电路包括第四晶体管；所述第四晶体管的栅极与所述第二时钟信号端连接，第一极与所述第一电压端连接，第二极与所述信号输出端连接。

7.根据权利要求2-4任一项所述的移位寄存器，其特征在于，所述第二储能子电路包括第二电容；

所述第二电容的第一端与所述第一储能子电路的第二端连接，所述第二电容的第二端与所述信号输出端连接。

8.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-7任一项所述的移位寄存器；

第一级移位寄存器单元的信号输入端连接起始信号端；

除了所述第一级移位寄存器以外，任一级移位寄存器的信号输入端与该级移位寄存器的上一级移位寄存器的信号输出端相连接；

除了最后一级移位寄存器以外，任一级移位寄存器的信号输出端与该级移位寄存器的下一级移位寄存器的复位信号端相连接；

所述最后一级移位寄存器单独设置复位信号端，或者，所述最后一级移位寄存器的复位信号端与所述起始信号端相连接。

9.一种显示装置，其特征在于，包括权利要求8所述的栅极驱动电路。

10.一种如权利要求1-7任一项所述的移位寄存器的驱动方法，其特征在于，在一图像帧内，所述驱动方法包括：

充电阶段：

将所述上拉节点的电压存储至所述第一储能子电路中；并且，在所述第二时钟信号端的电压的控制下，所述下拉子电路开启，将所述第一电压端的电压输出至所述信号输出端；

输出阶段：

所述第一储能子电路对所述上拉节点进行放电，在所述上拉节点的电压的控制下，所述输出控制子电路开启，将所述第一时钟信号端的电压输出至所述第一储能子电路，并通过所述第一储能子电路抬升对所述上拉节点的放电电压；

在所述上拉节点的电压的控制下，所述输出子电路开启，并将所述上拉节点的电压输出至所述信号输出端。

11.根据权利要求10所述的移位寄存器的驱动方法，其特征在于，在所述移位寄存器还包括：第二储能子电路的情况下，

所述输出阶段还包括：

在所述信号输出端输出的电压的控制下，通过所述第二储能子电路和所述第一储能子电路，进一步抬升所述第一储能子电路对所述上拉节点的放电电压。

12.根据权利要求10或11所述的移位寄存器的驱动方法，其特征在于，在所述移位寄存器还包括：输入子电路、第一控制子电路、第二控制子电路、复位子电路、降噪子电路的情况下，

所述充电阶段还包括：

向所述信号输入端输入开启信号，在所述开启信号的控制下，所述输入子电路开启，将所述第二电压端的电压输出至所述上拉节点；

在所述上拉节点的电压的控制下，所述第一控制子电路开启，将所述第一电压端的电压输出至所述下拉节点；

所述驱动方法还包括：位于所述输出阶段之后的复位阶段，所述复位阶段包括：

向所述复位信号端输入复位信号，在所述复位信号的控制下，所述复位子电路开启，将所述第一电压端的电压输出至所述上拉节点；

在所述上拉节点的电压的控制下，所述第一控制子电路开启，将所述第二电压端的电压输出至所述下拉节点；

在所述下拉节点的电压的控制下，所述第二控制子电路开启，将所述第一电压端的电压输出至所述上拉节点；

在所述下拉节点的电压的控制下，所述降噪子电路开启，将所述第一电压端的电压输出至所述信号输出端；

在所述第二时钟信号端的电压的控制下，所述下拉子电路开启，将所述第一电压端的电压输出至所述信号输出端；

所述驱动方法还包括：位于所述复位阶段之后、下一图像帧之前的降噪阶段，所述降噪阶段包括：

在所述下拉节点的电压的控制下，所述降噪子电路保持开启，将所述第一电压端的电压输出至所述信号输出端。