CN101174070B - 栅极驱动电路、显示装置及改善显示装置的方法 - Google Patents

栅极驱动电路、显示装置及改善显示装置的方法 Download PDF

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Abstract

本发明提供了一种栅极驱动电路、具有该栅极驱动电路的显示装置和改善显示装置的方法。在栅极驱动电路和具有该电路的显示装置中，一个接一个相互连接并顺序输出栅极信号的多个级中的当前级的上拉晶体管将通过输出端输出的当前栅极信号上拉至栅极导通电压。缓冲晶体管连接到上拉晶体管的控制端，以接收来自前一级的前一输出信号并导通上拉晶体管。缓冲晶体管的荷电率是上拉晶体管的荷电率的大约两倍或更大，因此，可以减小上拉晶体管的尺寸，从而防止当在高温或低温的条件下操作栅极驱动电路时栅极驱动电路出现故障。

Description

栅极驱动电路、显示装置及改善显示装置的方法
本申请要求于2006年10月31日提交的第2006-106665号韩国专利申请的优先权，该申请的内容通过引用完全包含于此。
技术领域
本发明涉及一种栅极驱动电路、具有该栅极驱动电路的显示装置及改善显示装置的方法。更具体地讲，本发明涉及能够改善温度特性的栅极驱动电路、具有该栅极驱动电路的显示装置以及改善显示装置中的温度特性的方法。
背景技术
通常，为了显示图像，液晶显示器(LCD)包括LCD面板，其中，LCD面板具有下基底、面向下基底的上基底及置于下基底和上基底之间的液晶层。
LCD面板包括多条栅极线、多条数据线及连接到栅极线和数据线的多个像素。为了向栅极线顺序地输出栅极信号，LCD还包括通过薄膜工艺直接形成在其上的栅极驱动电路。
通常，栅极驱动电路包括移位寄存器，在移位寄存器中，多个级一个接一个地相互连接。所述多个级的每个包括多个驱动晶体管，以向栅极线中相应的栅极线施加栅极信号。所述多个级的每个包括连接到栅极线的上拉晶体管(pull-up transistor)，并将栅极电压输出到栅极线。
在每个级中，上拉晶体管的控制电极通常连接到Q节点。在栅极信号维持在高状态的1H时间段期间，Q节点处的电势维持在高于阈值电压的导通电压，而在除了一帧的1H时间段之外的栅极信号维持在低状态的剩余时间期间，Q节点处的电势维持在低于阈值电压的截止电压。
发明内容
在传统的液晶显示器(LCD)中，由于在高温的条件下操作栅极驱动电路时Q节点处的波纹电压增大，所以在一帧内的除了1H时间段之外的剩余时间期间，上拉晶体管导通，从而在栅极驱动电路中出现故障。另外，由于在低温的条件下操作LCD时上拉晶体管的电流驱动能力降低，所以栅极线从低状态变化至高状态的上升时间以及栅极线从高状态变化至低状态的下降时间增长。即，劣化了栅极驱动电路的高温和低温可靠性。
本发明提供了一种能够在高温和低温条件下防止故障的栅极驱动电路。
本发明还提供了一种具有该栅极驱动电路的显示装置。
本发明还提供了一种改善显示装置的温度特性的方法。
在本发明的示例性实施例中，栅极驱动电路包括多个级，所述多个级一个接一个地相互连接，以顺序地输出栅极信号。栅极驱动电路的多个级中的当前级包括上拉晶体管、缓冲晶体管、放电晶体管和下拉晶体管。
上拉晶体管将通过输出端输出的当前栅极信号上拉至栅极导通电压，所述上拉晶体管的控制电极连接到输出节点Q节点；缓冲晶体管连接到Q节点，并从前一级接收前一输出信号以导通上拉晶体管。缓冲晶体管的荷电率是上拉晶体管的荷电率的大约两倍或更大。放电晶体管连接到Q节点，并从下一级接收下一输出信号以截止上拉晶体管。下拉晶体管的输出电极连接到输出端，并从下一级接收下一输出信号以将当前栅极信号下拉至栅极截止电压。
在本发明的另一示例性实施例中，显示装置包括：显示面板，响应栅极信号和数据信号来显示图像；数据驱动电路，将数据信号施加到显示面板；栅极驱动电路，具有一个接一个地相互连接的多个级，以向显示面板顺序地输出栅极信号。栅极驱动电路的多个级中的当前级包括上拉晶体管、缓冲晶体管、放电晶体管和下拉晶体管。
上拉晶体管将通过输出端输出的当前栅极信号上拉至栅极导通电压，所述上拉晶体管的控制电极连接到输出节点Q节点；缓冲晶体管连接到Q节点，并从前一级接收前一输出信号以导通上拉晶体管。缓冲晶体管的荷电率是上拉晶体管的荷电率的大约两倍或更大。放电晶体管连接到Q节点，并从下一级接收下一输出信号以截止上拉晶体管。下拉晶体管的输入电极连接到输出端，并从下一级接收下一输出信号以将当前栅极信号下拉至栅极截止电压。
在本发明的另外的示例性实施例中，一种改善具有栅极驱动电路的显示装置的温度特性的方法包括：通过上拉晶体管将通过输出端输出的当前栅极信号上拉至栅极导通电压，上拉晶体管的控制电极连接到输出节点Q节点；通过缓冲晶体管从前一级接收前一输出信号以导通上拉晶体管，所述缓冲晶体管连接到Q节点；通过放电晶体管从下一级接收下一输出信号以截止上拉晶体管，所述放电晶体管连接到Q节点；通过下拉晶体管从下一级接收下一输出信号以将当前栅极信号下拉至栅极截止电压，所述下拉晶体管连接到输出端；将缓冲晶体管的驱动电流与连接到Q节点的电容之比设置为上拉晶体管的驱动电流与连接到上拉晶体管的输出电极的电容之比的大约两倍或更大。
根据以上可知，由于缓冲晶体管的荷电率是上拉晶体管的荷电率的大约两倍或更大，所以可以减小上拉晶体管的尺寸，从而防止在高温或低温条件下操作栅极驱动电路时栅极驱动电路出现故障。
附图说明
通过参照以下结合附图的详细描述，本发明的上述和其它特征和优点将会变得易于明了，其中：
图1是示出根据本发明的液晶显示器(LCD)的示例性实施例的平面图；
图2是示出图1中的示例性栅极驱动电路的框图；
图3是示出图2中的每个示例性级的内部电路图；
图4是示出根据本发明的栅极驱动电路的另一示例性实施例的框图；
图5是示出图4中的每个示例性级的内部电路图；
图6是示出根据本发明的LCD的另一示例性实施例的平面图；
图7是示出根据本发明的LCD的另一示例性实施例的平面图。
具体实施方式
在下文中，将参照附图详细地解释本发明，在附图中示出了本发明的实施例。然而，本发明可以以很多不同的形式来实施，并不应该被理解为限于在此提出的实施例。相反，提供这些实施例，使得本公开将是彻底和完全的，并将本发明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，夸大了层、膜和区域的厚度。相同的标号始终表示相同的元件。
应该理解，当元件诸如层、膜、区域或基底被称作“在”另一元件“上”时，它可以直接在另一元件上，或者也可以存在中间元件。相反，当元件被称作“直接在”另一元件“上”时，则不存在中间元件。如这里所使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分并不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或它们的组。
在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来轻松地描述如图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在...下方”可包括“在...上方”和“在...下方”的两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述符。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解的是，除非这里明确定义，否则术语例如在通用的字典中定义的那些术语应该被解释为具有与相关领域和本公开的环境中它们的意思一致的意思，而不将理想地或者过于正式地解释它们的意思。
图1是示出根据本发明的液晶显示器(LCD)的示例性实施例的平面图。
参照图1，LCD 400包括：LCD面板100，用于显示图像；多个数据驱动芯片320，用于将数据电压输出到LCD面板100；栅极驱动电路210，用于将栅极信号输出到LCD面板100。
LCD面板100包括下基底110、面向下基底110的上基底120以及置于下基底110和上基底120之间的液晶层(未示出)。LCD面板100被划分成显示区DA和外围区PA，其中，在显示区DA上显示图像，外围区PA邻近于显示区DA并可围绕显示区DA。
显示区DA包括以矩阵结构布置的多个像素区。多条栅极线GL1～GLn和多条数据线DL1～DLm形成在LCD面板100中，其中，多条栅极线GL1～GLn与多条数据线DL1～DLm绝缘并交叉。在一个示例性实施例中，可通过栅极线GL1～GLn和数据线DL1～DLm来限定像素区。像素区中的每个包括像素P1，其中，像素P1具有薄膜晶体管(TFT)Tr和液晶电容器Clc。在本示例性实施例中，TFT Tr包括：栅电极，电连接到第一栅极线GL1；源电极，电连接到第一数据线DL1；漏电极，电连接到像素电极，其中，像素电极用作液晶电容器Clc的第一电极。
栅极驱动电路210邻近于栅极线GL1～GLn中的每条的第一端布置在外围区PA中。栅极驱动电路210电连接到栅极线GL1～GLn中的每条的第一端，并将栅极信号顺序地施加到栅极线GL1～GLn。
多个载带封装(TCP)310邻近于数据线DL1～DLm中的每条的第一端附于外围区PA上。数据驱动芯片320被分别安装在TCP 310上。数据驱动芯片320电连接到数据线DL1～DLm中的每条的第一端，并将数据电压输出到数据线DL1～DLm。
LCD 400还包括印刷电路板(PCB)330，用于控制栅极驱动电路210和数据驱动芯片320的驱动。PCB 330输出图像数据和用于数据驱动芯片320的数据控制信号，并输出用于栅极驱动电路210的栅极控制信号。数据驱动芯片320接收与数据控制信号同步的图像数据，并将该图像数据转换成数据电压以输出该数据电压。栅极驱动电路210通过TCP 310接收栅极控制信号，并响应栅极控制信号顺序地输出栅极信号。
LCD面板100响应栅极信号将数据电压充入液晶电容器Clc，并控制液晶层的透射率，从而显示期望的图像。
在本示例性实施例中，栅极驱动电路210通过用于形成像素的薄膜工艺与像素P1基本同时形成在下基底110上。由于栅极驱动电路210被集成在下基底110内，所以可以从LCD 400中去除会在其中单另安装有栅极驱动电路210的驱动芯片。结果，可以提高LCD 400的生产率，并可以减小LCD 400的整体尺寸。
图2是示出图1中的示例性栅极驱动电路的框图。
参照图2，栅极驱动电路210包括移位寄存器210a，在移位寄存器210a中，多个级SRC1～SRCn+1一个接一个地相互连接。所述多个级中的每个包括第一输入端IN1、第一时钟端CK1、第二时钟端CK2、第二输入端IN2、电压输入端Vin、复位端RE和输出端OUT。
级SRC2～SRCn+1中的每个的第一输入端IN1电连接到前一级的输出端OUT，以接收前一级的栅极信号。级SRC1～SRCn+1中的第一级SRC1的第一输入端IN1接收起始信号STV，其中，起始信号STV使栅极驱动电路210的驱动开始。级SRC1～SRCn中的每个的第二输入端IN2电连接到下一级的输出端OUT，以接收下一级的栅极信号。级SRC1～SRCn+1中的最后一级SRCn+1的第二输入端IN2接收起始信号STV。
级SRC1～SRCn+1中的奇数级SRC1、SRC3、...、SRCn+1的第一时钟端CK1接收第一时钟CKV，奇数级SRC1、SRC3、...、SRCn+1的第二时钟端CK2接收第二时钟CKVB，其中，第二时钟CKVB的相位与第一时钟CKV的相位相反。相反，级SRC1～SRCn+1中的偶数级SRC2、...、SRCn的第一时钟端CK1接收第二时钟CKVB，偶数级SRC2、...、SRCn的第二时钟端CK2接收第一时钟CKV。
级SRC1～SRCn+1的电压输入端Vin接收地电压或栅极截止电压Voff。另外，最后一级SRCn+1的输出端OUT电连接到级SRC1～SRCn+1的复位端RE。
级SRC1～SRCn的输出端OUT分别电连接到栅极线GL1、GL2、GL3、...、GLn。因此，级SRC1～SRCn可通过输出端OUT顺序地输出栅极信号，并且栅极信号被施加到栅极线GL1～GLn。
移位寄存器210a邻近于栅极线GL1～GLn的第一端布置。栅极驱动电路210还包括放电电路210b，放电电路210b邻近于栅极线GL1～GLn的第二端布置，以响应从下一级输出的下一栅极信号将当前栅极线放电至栅极截止电压Voff。放电电路210b包括与栅极线GL1～GLn的数量相同的数量的放电晶体管NT16，放电晶体管NT16中的每个具有连接到下一栅极线的控制电极、施加有栅极截止电压的输入电极以及连接到当前栅极线的输出电极。
图3是示出图2中的示例性级的内部电路图。在图2中，由于栅极驱动电路21 0的级均具有基本相同的电路结构，所以将参照图3仅详细描述多个级中的一个级，为了避免冗余，将省略对其它级的详细描述。
参照图3，每个级包括上拉部分211、下拉部分213、上拉驱动部分214、波纹防止部分215、保持部分216、反相器217和复位部分218。
上拉部分211包括上拉晶体管NT1，其中，上拉晶体管NT1的控制电极连接到上拉驱动部分214的输出节点QN(以下，称作Q节点)，输入电极连接到第一时钟端CK1，输出电极连接到输出端OUT。因此，响应经Q节点QN从上拉驱动部分214输出的控制电压，上拉晶体管NT1将通过输出端OUT输出的当前栅极信号上拉至通过第一时钟端CK1施加的时钟CKV(以下，称作图2中示出的第一时钟)。在一帧内的第一时钟CKV维持在高状态的1H时间段期间，上拉晶体管NT1导通，从而在1H时间段期间使当前栅极信号维持在高状态。
下拉部分213包括下拉晶体管NT3，下拉晶体管NT3的控制电极连接到第二输入端IN2，输入电极连接到电压输入端Vin，输出电极连接到输出端OUT。响应经第二输入端IN2输入的下一栅极信号，下拉晶体管NT3将被上拉至第一时钟CKV的当前栅极信号下拉至通过电压输入端Vin提供的栅极截止电压Voff(图2中所示)。即，在1H时间段之后，下拉晶体管NT3将当前栅极信号下拉至低状态。
上拉驱动部分214包括缓冲晶体管NT4、第一电容器C1、第一放电晶体管NT5和第二放电晶体管NT6。缓冲晶体管NT4包括共同连接到第一输入端IN1的输入电极和控制电极以及连接到Q节点QN的输出电极。第一电容器C1连接在Q节点QN和输出端OUT之间。第一放电晶体管NT5包括：输入电极，连接到缓冲晶体管NT4的输出电极；控制电极，连接到第二输入端IN2；输出电极，连接到电压输入端Vin。第二放电晶体管NT6包括：输入电极，连接到输出端OUT；控制电极，连接到第二时钟端CK2；输出电极，连接到电压输入端Vin。
当缓冲晶体管NT4响应经第一输入端IN1施加的前一栅极信号而导通时，对第一电容器C1进行充电。当高于上拉晶体管NT1的阈值电压的电子电荷被充入到第一电容器C1时，Q节点QN的电势增大且高于阈值电压，从而上拉晶体管NT1导通。因此，通过输出端OUT输出第一时钟CKV，从而使当前栅极信号转变为高状态。即，在第一时钟CKV的高时间段1H期间，当前栅极信号维持在高状态。
然后，当第一放电晶体管NT5响应经第二输入端IN2的下一栅极信号而导通时，被充入到第一电容器C1中的电子电荷通过第一放电晶体管NT5被放电至栅极截止电压Voff因此，通过下一级的栅极信号，Q节点QN的电势降低至栅极截止电压Voff，使得上拉晶体管NT1截止。即，在1H时间段之后，放电晶体管NT5防止当前栅极信号从上拉晶体管NT1输出。
当第二放电晶体管NT6响应施加到第二时钟端CK2的第二时钟CKVB(图2中示出)而导通时，输出端OUT通过第二放电晶体管NT6电连接到电压输入端Vin。因此，来自输出端OUT的当前栅极信号通过第二放电晶体管NT6被放电至栅极截止电压Voff。
波纹防止部分215包括第一波纹防止晶体管NT7和第二波纹防止晶体管NT8。波纹防止部分215防止当前栅极信号在一帧内的除了1H时间段之外的剩余时间段(以下，称作(n-1)H时间段)期间受到第一时钟CKV或第二时钟CKVB的影响而波动。
第一波纹防止晶体管NT7包括：控制电极，连接到第二时钟端CK2；输入电极，连接到第一输入端IN1；输出电极，连接到Q节点QN。第二波纹防止晶体管NT8包括：控制电极，连接到第一时钟端CK1；输入电极，连接到Q节点QN；输出电极，连接到输出端OUT。
第一波纹防止晶体管NT7响应通过第二时钟端CK2施加的第二时钟CKVB而导通，使得第一输入端IN1电连接到Q节点QN。因此，第一波纹防止晶体管NT7使Q节点QN的电势保持为维持在栅极截止电压Voff的前一栅极信号。结果，第一波纹防止晶体管NT7防止上拉晶体管NT1在(n-1)H时间段内的第二时钟CKVB的高时间段期间被导通，从而防止当前栅极信号的波动。
第二波纹防止晶体管NT8响应通过第一时钟端CK1施加的第一时钟CKV而导通，使得输出端OUT与Q节点QN电连接。因此，第二波纹防止晶体管NT8使Q节点QN的电势保持为维持在栅极截止电压Voff的当前栅极信号。结果，第二波纹防止晶体管NT8防止上拉晶体管NT1在(n-1)H时间段内的第一时钟CKV的高时间段期间被导通，从而防止当前栅极信号的波动。
保持部分216包括保持晶体管NT10，保持晶体管NT10的控制电极连接到反相器217(下面将进一步描述)的输出端，输入电极连接到电压输入端Vin，输出电极连接到输出端OUT。
反相器217包括第一反相器晶体管NT11、第二反相器晶体管NT12、第三反相器晶体管NT13、第四反相器晶体管NT14、第二电容器C2和第三电容器C3，以导通或截止保持晶体管NT10。
第一反相器晶体管NT11包括共同连接到第一时钟端CK1的输入电极和控制电极以及连接到第三电容器C3的第一电极的输出电极。第二反相器晶体管NT12包括：输入电极，共同连接到第一时钟端CK1和第二电容器C2的第一电极；控制电极，共同连接到第二电容器C2的第二电极和第一反相器晶体管NT11的输出电极；输出电极，连接到第三电容器C3的第二电极和保持晶体管NT10的控制电极。第三反相器晶体管NT13包括：输入电极，连接到第一反相器晶体管NT11的输出电极；控制电极，连接到输出端OUT；输出电极，连接到电压输入端Vin。第四反相器晶体管NT14包括：输入电极，连接到保持晶体管NT10的控制电极；控制电极，连接到输出端OUT；输出电极，连接到电压输入端Vin。
第三反相器晶体管NT13和第四反相器晶体管NT14响应通过输出端OUT输出的维持在高状态的当前栅极信号而导通，来自第一反相器晶体管NT11和第二反相器晶体管NT12的输出被放电至栅极截止电压Voff。因此，在当前栅极信号维持在高状态的1H时间段期间，保持晶体管NT10截止。然后，当当前栅极信号转变成低状态时，第三反相器晶体管NT13和第四反相器晶体管NT14截止。因此，响应从第一反相器晶体管NT11和第二反相器晶体管NT12输出的第一时钟CKV，保持晶体管NT10导通。结果，通过保持晶体管NT10，当前栅极信号在(n-1)H时间段内的第一时钟CKV的高时间段期间可被保持在栅极截止电压Voff。
复位部分218包括复位晶体管NT15，复位晶体管NT15具有：控制电极，连接到复位端RE；输入电极，连接到上拉晶体管NT1的控制电极；输出电极，连接到电压输入端Vin。复位晶体管NT15响应从最后一级SRCn+1(图2中示出)输出并通过复位端RE输入的最后的栅极信号，将在上拉晶体管NT1的控制电极处输入的噪声放电至栅极截止电压Voff。因此，上拉晶体管NT1响应来自最后一级SRCn+1的最后的栅极信号而截止。结果，将最后的栅极信号提供给在最后一级SRCn+1之前提供的n个级的复位端RE，以使n个级的上拉晶体管NT1截止，从而使n个级复位。
如果在高温的条件下操作栅极驱动电路210，则会在栅极驱动电路210中出现故障。具体地讲，Q节点QN处的波纹电压(ripple voltage)和上拉晶体管NT1的截止状态漏电流会导致栅极驱动电路210的故障。
Q节点QN处的波纹电压Vr满足下面的方程：
Vr ∝ ( Cgd - Cgs ) Ctot ΔVck
在该方程中，Vr表示Q节点QN的波纹电压，Cgd表示上拉晶体管NT1的控制电极和输入电极之间的第一寄生电容器的电容，Ctot表示连接到Q节点QN的总电容器的电容，包括上拉晶体管NT1的控制电极和输出电极之间的第二寄生电容Cgs，Cgs表示上拉晶体管NT1的控制电极和输出电极之间的第二寄生电容器的电容，ΔVck表示第一时钟CKV和第二时钟CKVB之间的电压差。
根据该方程，为了降低Q节点QN的波纹电压Vr，可以减小第一寄生电容器Cgd的电容，并可以增大连接到Q节点QN的总电容Ctot。
因此，为了降低第一寄生电容器的电容Cgd，减小上拉晶体管NT1的沟道宽度W。另外，因为上拉晶体管NT1的漏电流与上拉晶体管NT1的导通电阻成反比，所以由于导通电阻根据上拉晶体管NT1的沟道宽度的减小而增大，可以减小漏电流。
在本发明的示例性实施例中，第二寄生电容Cgs优选地为第一寄生电容Cgd的5倍或更大，从而可以降低Q节点的波纹电压Vr。
在本示例性实施例中，可将上拉晶体管NT1的导通电阻设置为3KΩ或者大于3KΩ，其中，通过用驱动电流去除上拉晶体管NT1的阈值电压来限定导通电阻。
另外，为了减小Q节点QN的波纹电压Vr，增大连接到Q节点QN的第一波纹防止晶体管NT7和第二波纹防止晶体管NT8的驱动电流。在本示例性实施例中，第一波纹防止晶体管NT7和第二波纹防止晶体管NT8的W/L是上拉晶体管NT1的W/L的大约五倍或更大，其中，上拉晶体管NT1的W/L等于晶体管的沟道宽度与沟道长度的比。
如果在低温条件下操作栅极驱动电路210，则会在栅极驱动电路210中出现故障。这是因为缓冲晶体管NT4、第一波纹防止晶体管NT7、第二波纹防止晶体管NT8和上拉晶体管NT1的荷电率降低。在本示例性实施例中，连接到Q节点QN的缓冲晶体管NT4的荷电率是上拉晶体管NT1的荷电率的大约两倍或更大。
具体地讲，缓冲晶体管NT4的W/L与连接到缓冲晶体管NT4的电容的比是上拉晶体管NT1的W/L与连接到上拉晶体管NT1的电容的比的两倍或更大，或者是上拉晶体管NT1的W/L与连接到上拉晶体管NT1的电容的比的大约两倍或更大。
然而，如果上拉晶体管NT1的荷电率增大，则栅极驱动电路210的故障仍然会发生。因此，在本示例性实施例中，增大第一波纹防止晶体管NT7和第二波纹防止晶体管NT8的荷电率。
因此，当调节上拉晶体管NT1的尺寸时，可以改善栅极驱动电路210的温度特性。
图4是示出根据本发明的栅极驱动电路的另一示例性实施例的框图，图5是示出图4中的每个示例性级的内部电路图。在图4和图5中，相同的标号表示与图2和图3中的元件相同的元件，因此将省略对相同元件的详细描述。
参照图4，栅极驱动电路220包括移位寄存器220a，在移位寄存器220a中，多个级SRC1～SRCn+1一个接一个地相互连接。级SRC1～SRCn+1中的每个包括第一输入端IN1、第一时钟端CK1、第二时钟端CK2、电压输入端Vin、复位端RE、输出端OUT和进位端(carry terminal)CR。
级SRC2～SRCn+1中的每个的第一输入端IN1电连接到前一级的输出端OUT，以接收前一进位信号(carry signal)。SRC1～SRCn中的每个的第二输入端IN2电连接到下一级的输出端OUT，以接收下一级的栅极信号。
由于响应与当前栅极信号相比有较少延迟和失真的当前进位信号来操作下一级，所以可以改善栅极驱动电路220的输出特性。
如图5所示，级SRC1～SRCn+1中的每个包括上拉部分211、进位部分212、下拉部分213、上拉驱动部分214、波纹防止部分215、保持部分216、反相器217和复位部分218。
进位部分212包括进位晶体管NT2，进位晶体管NT2具有：控制电极，连接到上拉驱动部分214的Q节点QN；输入电极，连接到第一时钟端CK1；输出电极，连接到进位端CR。因此，进位晶体管NT2响应从上拉驱动部分214输出的控制电压，将通过输出端OUT输出的当前进位信号上拉至通过第一时钟端CK1提供的时钟CKV(以下，称作第一时钟，如图4所示)。在一帧内的第一时钟CKV维持在高状态的1H时间段期间，进位晶体管NT2导通，从而在1H时间段期间使当前进位信号维持在高状态。
如果在低温和高频的条件下操作栅极驱动电路220，则在栅极驱动电路220中会出现故障。这是因为进位晶体管NT2、缓冲晶体管NT4、第一波纹防止晶体管NT7、第二波纹防止晶体管NT8和上拉晶体管NT1的荷电率降低。然而，如果上拉晶体管NT1的荷电率增大，则在栅极驱动电路220中仍然会出现故障。因此，在本示例性实施例中，增大进位晶体管NT2、缓冲晶体管NT4、第一波纹防止晶体管NT7和第二波纹防止晶体管NT8的荷电率。
更具体地讲，进位晶体管NT2的W/L与连接到进位晶体管NT2的电容的比是上拉晶体管NT1的W/L与连接到上拉晶体管NT1的电容的比的两倍或更大，或者是上拉晶体管NT1的W/L与连接到上拉晶体管NT1的电容的比的大约两倍或更大。另外，缓冲晶体管NT4的W/L与连接到缓冲晶体管NT4的电容的比是上拉晶体管NT1的W/L与连接到上拉晶体管NT1的电容的比的两倍或更大，或者是上拉晶体管NT1的W/L与连接到上拉晶体管NT1的电容的比的大约两倍或更大。
另外，第一波纹防止晶体管NT7和第二波纹防止晶体管NT8的沟道宽度与沟道长度的比是上拉晶体管NT1的沟道宽度与沟道长度的比的五倍或更大，或者是上拉晶体管NT1的沟道宽度与沟道长度的比的大约五倍或更大。因此，当调节连接到Q节点QN的晶体管的尺寸时，可以改善栅极驱动电路220的低温特性和高频特性。
图6是示出根据本发明的LCD的另一示例性实施例的平面图。
参照图6，LCD 450包括LCD面板100，LCD面板100具有下基底110、面向下基底110的上基底120以及置于下基底110和上基底120之间的液晶层(未示出)。
在下基底110的显示区DA中，按矩阵结构布置多个像素，多条栅极线GL1～GLn和多条数据线DL1～DLm形成在下基底110上，其中，多条栅极线GL1～GLn与多条数据线DL1～DLm绝缘并交叉。具体地讲，显示区DA包括多个像素区。在一个示例性实施例中，可通过栅极线GL1～GLn和数据线DL1～DLm来限定像素区。像素分别布置在像素区中。上基底120可包括滤色器，以按照一一对应的关系来限定与像素区对应的颜色像素(例如，红色像素、绿色像素和蓝色像素)。
LCD 450包括布置在LCD面板100中的第一栅极驱动电路230和第二栅极驱动电路240。第一栅极驱动电路230邻近于布置在LCD面板100中的栅极线GL1～GLn的第一端布置，第二栅极驱动电路240邻近于栅极线GL1～GLn的第二端布置。
第一栅极驱动电路230将栅极信号顺序地输出到栅极线GL1～GLn，第二栅极驱动电路240与第一栅极驱动电路230基本同时被驱动，以将栅极信号顺序地输出到栅极线GL1～GLn。结果，栅极信号基本同时被施加到栅极线GL1～GLn的第一端和第二端。由于通过第一端和第二端来施加栅极信号，以接通栅极线GL1～GLn，所以可以防止栅极信号的延迟。
第一栅极驱动电路230和第二栅极驱动电路240的每个包括一个接一个地相互连接的多个级。由于第一栅极驱动电路230和第二栅极驱动电路240具有与图3和图5中示出的栅极驱动电路210和220中的任一个的电路结构相同的电路结构，所以将省略对第一栅极驱动电路230和第二栅极驱动电路240的详细描述。
如图6所示，布置在下基底110中的像素具有沿栅极线GL1～GLn延伸的方向延伸的水平像素结构。在水平像素结构中，沿数据线DL1～DLm延伸的方向连续布置的分别对应于红色R像素、绿色G像素和蓝色B像素的三个像素被定义为一个像素，该像素显示一种颜色信息。在水平像素结构中，当与垂直像素结构相比时，数据线的数量减少，并且栅极线的数量增加。
当数据线的数量减少时，输出数据信号的数据驱动芯片310的数量也减少，从而提高LCD 450的生产率。另一方面，尽管栅极线的数量增多，但是由于第一栅极驱动电路230和第二栅极驱动电路240通过薄膜工艺被直接集成到下基底110上，所以LCD 450中的芯片数量并没有增多。
图7是示出根据本发明的LCD的另一示例性实施例的平面图。在图7中，相同的标号表示与图6中的元件相同的元件，因此将省略对相同元件的详细描述。
参照图7，LCD 470包括LCD面板100，LCD面板100具有第一栅极驱动电路250和第二栅极驱动电路260。具体地讲，第一栅极驱动电路250邻近于栅极线GL1～GLn中的奇数栅极线GL1、GL3、...、GLn-1的第一端布置，第二栅极驱动电路260邻近于栅极线GL1～GLn中的偶数栅极线GL2、GL4、...、GLn的第二端布置。
第一栅极驱动电路250将栅极信号顺序地输出到奇数栅极线GL1、GL3、...、GLn-1，第二栅极驱动电路260将栅极信号顺序地输出到偶数栅极线GL2、GL4、...、GLn。第一栅极驱动电路250和第二栅极驱动电路260中的每个包括一个接一个地相互连接的多个级。在本示例性实施例中，第一栅极驱动电路250和第二栅极驱动电路260中的每个中的级的数量是图6中示出的第一栅极驱动电路230和第二栅极驱动电路240中的每个中的级的数量的一半。因此，可防止从第一栅极驱动电路250和第二栅极驱动电路260输出的栅极信号失真。
在本示例性实施例中，第一栅极驱动电路250和第二栅极驱动电路260具有与图3和图5中示出的栅极驱动电路210和220中的任意一个的电路结构相同的电路结构，将省略对第一栅极驱动电路250和第二栅极驱动电路260的详细描述。
根据如上所述，由于缓冲晶体管、进位晶体管以及第一波纹防止晶体管和第二波纹防止晶体管的荷电率是上拉晶体管的荷电率的大约两倍或者更大，所以可以减小上拉晶体管的尺寸。
因此，可以减小栅极驱动电路的整体尺寸，并可以防止在高温或低温的条件下操作栅极驱动电路时出现的栅极驱动电路的故障。
尽管已经描述了本发明的示例性实施例，但是应该理解，本发明不限于这些示例性实施例，而是在不脱离如权利要求的本发明的精神和范围的情况下，本领域的普通技术人员可以做出各种改变和变形。

Claims (20)

1.一种栅极驱动电路，在所述栅极驱动电路中，多个级一个接一个地相互连接以顺序地输出栅极信号，所述级的每个包括：
上拉晶体管，将通过输出端输出的当前栅极信号上拉至栅极导通电压，所述上拉晶体管的控制电极连接到Q节点；
缓冲晶体管，从前一级接收前一输出信号以导通上拉晶体管，所述缓冲晶体管的输出电极连接到Q节点；
放电晶体管，从下一级接收下一输出信号以截止上拉晶体管，所述放电晶体管的输入电极连接到Q节点；
下拉晶体管，从下一级接收下一输出信号以将当前栅极信号下拉至栅极截止电压，所述下拉晶体管的输出电极连接到输出端；
第一电容器，连接在Q节点和输出端之间，当缓冲晶体管响应前一栅极信号导通时第一电容器被充电，
其中，缓冲晶体管的W/L与连接到缓冲晶体管的电容的比是上拉晶体管的W/L与连接到上拉晶体管的电容的比的大约两倍或更大，并且W/L指的是晶体管的沟道宽度与沟道长度的比。
2.根据权利要求1所述的栅极驱动电路，其中，上拉晶体管的导通电阻等于或大于3KΩ，通过用上拉晶体管在阈值电压处的驱动电流去除上拉晶体管的阈值电压来限定导通电阻。
3.根据权利要求1所述的栅极驱动电路，其中，上拉晶体管的控制电极和输出电极之间的第二寄生电容是上拉晶体管的控制电极和输入电极之间的第一寄生电容的五倍或更大。
4.根据权利要求1所述的栅极驱动电路，其中，所述级中的每个还包括第一波纹防止晶体管，第一波纹防止晶体管响应互补时钟信号使Q节点的电势维持在栅极截止电压，第一波纹防止晶体管的输出电极连接到Q节点。
5.根据权利要求4所述的栅极驱动电路，其中，第一波纹防止晶体管的W/L是上拉晶体管的W/L的大约五倍或更大。
6.根据权利要求4所述的栅极驱动电路，其中，所述级中的每个还包括第二波纹防止晶体管，第二波纹防止晶体管响应第一时钟信号使Q节点的电势维持在栅极截止电压，第二波纹防止晶体管的输入电极连接到Q节点，第二波纹防止晶体管的W/L是上拉晶体管的W/L的大约五倍或更大。
7.根据权利要求1所述的栅极驱动电路，其中，所述前一输出信号是从前一输出端输出的前一栅极信号，所述下一输出信号是从下一输出端输出的下一栅极信号。
8.根据权利要求1所述的栅极驱动电路，还包括具有连接到Q节点的控制端的进位晶体管，以将通过进位端输出的当前进位信号上拉至栅极导通电压。
9.根据权利要求8所述的栅极驱动电路，其中，进位晶体管的W/L与连接到进位晶体管的电容的比是上拉晶体管的W/L与连接到上拉晶体管的输出电极的电容的比的大约两倍或更大。
10.根据权利要求8所述的栅极驱动电路，其中，所述前一输出信号是从前一进位端输出的前一进位信号，下一输出信号是从下一输出端输出的下一栅极信号。
11.一种显示装置，包括：
显示面板，响应栅极信号和数据信号来显示图像；
数据驱动电路，将数据信号施加到显示面板；
栅极驱动电路，向显示面板顺序地输出栅极信号，栅极驱动电路包括一个接一个相互连接的多级，
栅极驱动电路的多级中的当前级包括：
上拉晶体管，将通过输出端输出的当前栅极信号上拉至栅极导通电压，所述上拉晶体管的控制电极连接到Q节点；
缓冲晶体管，从前一级接收前一输出信号以导通上拉晶体管，所述缓冲晶体管的输出电极连接到Q节点；
放电晶体管，从下一级接收下一输出信号以截止上拉晶体管，所述放电晶体管的输入电极连接到Q节点；
下拉晶体管，从下一级接收下一输出信号以将当前栅极信号下拉至栅极截止电压，所述下拉晶体管的输出电极连接到输出端；
第一电容器，连接在Q节点和输出端之间，当缓冲晶体管响应前一栅极信号导通时第一电容器被充电，
其中，缓冲晶体管的W/L与连接到缓冲晶体管的电容之比是上拉晶体管的W/L与连接到上拉晶体管的电容之比的大约两倍或更大，并且W/L指的是晶体管的沟道宽度与沟道长度的比。
12.根据权利要求11所述的显示装置，其中，所述当前级还包括：
第一波纹防止晶体管，响应互补时钟信号使Q节点的电势维持在栅极截止电压，第一波纹防止晶体管连接到Q节点；
第二波纹防止晶体管，响应第一时钟信号使Q节点的电势维持在栅极截止电压，第二波纹防止晶体管连接到Q节点，
其中，第一波纹防止晶体管和第二波纹防止晶体管的每个的W/L是上拉晶体管的W/L的大约五倍或更大。
13.根据权利要求11所述的显示装置，其中，所述当前级还包括具有连接到Q节点的控制端的进位晶体管，以将通过进位端输出的当前进位信号上拉至栅极导通电压，
其中，进位晶体管的W/L与连接到进位晶体管的电容之比是上拉晶体管的W/L与连接到上拉晶体管的输出电极的电容之比的大约两倍或更大。
14.根据权利要求11所述的显示装置，其中，显示面板包括：
阵列基底，包括顺序接收栅极信号的多条栅极线、接收数据信号的多条数据线以及多个像素，所述多个像素响应栅极信号来接收数据信号；
相对基底，包括共电极，所述共电极接收作为数据信号的基准电压的共电压，所述相对基底与所述阵列基底结合；
液晶层，置于阵列基底和相对基底之间。
15.根据权利要求14所述的显示装置，其中，栅极驱动电路通过用于在阵列基底上形成像素的薄膜工艺直接形成在阵列基底上。
16.根据权利要求15所述的显示装置，其中，栅极驱动电路包括：
第一栅极驱动电路，电连接到栅极线的第一端；
第二栅极驱动电路，电连接到栅极线的第二端。
17.根据权利要求15所述的显示装置，其中，栅极驱动电路包括：
第一栅极驱动电路，电连接到栅极线中的奇数栅极线的第一端；
第二栅极驱动电路，电连接到栅极线中的偶数栅极线的第二端。
18.根据权利要求15所述的显示装置，其中，像素中的每个具有水平像素结构，在水平像素结构中，沿栅极线延伸的方向延伸的长度大于沿数据线延伸的方向延伸的长度。
19.根据权利要求18所述的显示装置，其中，相对基底包括对应于沿数据线延伸的方向延伸的三个连续像素的红色滤色器、绿色滤色器和蓝色滤色器，所述三个连续像素被定义为显示一种颜色信息的一个像素。
20.一种改善具有栅极驱动电路的显示装置的温度特性的方法，所述方法包括：
通过上拉晶体管将通过输出端输出的当前栅极信号上拉至栅极导通电压，上拉晶体管的控制电极连接到Q节点；
通过缓冲晶体管从前一级接收前一输出信号以导通上拉晶体管，所述缓冲晶体管的输出电极连接到Q节点；
通过放电晶体管从下一级接收下一输出信号以截止上拉晶体管，所述放电晶体管的输入电极连接到Q节点；
通过下拉晶体管从下一级接收下一输出信号以将当前栅极信号下拉至栅极截止电压，所述下拉晶体管的输出电极连接到输出端；
将缓冲晶体管的W/L与连接到缓冲晶体管的电容之比设置为上拉晶体管的W/L与连接到上拉晶体管的电容之比的大约两倍或更大，并且W/L指的是晶体管的沟道宽度与沟道长度的比。
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