KR100674543B1 - 표시 장치의 구동 회로 - Google Patents

Abstract

표시 장치의 구동 회로에서, 각 트랜지스터에 가해지는 전압 스트레스의 증대를 방지하면서, 출력 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 크게 하기 위해, 인에이블 신호 OE의 하이 레벨 전압 VDD와 로우 레벨 전압 VSS 간의 전위차보다, 시프트 레지스터 및 버퍼의 하이 레벨 전원 전압 VDD와 로우 레벨 전원 전압 VSS2 간의 전위차를 더 작게 설정한다.

표시 장치, 구동 회로, 전압 스트레스, 인에이블 신호, 하이 레벨 전원 전압, 로우 레벨 전원 전압

Description

표시 장치의 구동 회로{DRIVER CIRCUIT OF DISPLAY DEVICE}

도 1은 일 실시 형태에 따른 표시 장치의 회로도.

도 2는 상기 표시 장치에 있어서의 구동 회로의 회로도.

도 3은 상기 구동 회로에서의 시프트 레지스터와 버퍼의 회로도.

도 4는 상기 구동 회로의 동작을 나타내는 타이밍 차트.

도 5는 시프트 레지스터의 출력 신호와 버퍼의 출력 신호를 거듭 도시하는 도면.

도 6은 비교예로서, 구동 회로에서의 시프트 레지스터와 버퍼의 회로도.

도 7은 비교예로서, 구동 회로의 타이밍 차트.

도 8은 비교예로서, 시프트 레지스터의 출력 신호와 버퍼의 출력 신호를 거듭 도시하는 도면.

도 9는 구동 회로에 있어 시프트 레지스터와 버퍼의 다른 구성들의 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 투명 기판

11 : 화소부

12 : 스위칭 소자

13 : 화소 전극

14 : 액정 용량

15 : 보조 용량

21 : 주사선 구동 회로

22 : 수직 시프트 레지스터

23, 33 : 버퍼

31 : 신호선 구동 회로

32 : 수평 시프트 레지스터

34 : 영상 신호선

35 : 아날로그 스위치

41 : 제1 클록 단자

42 : 제2 클록 단자

43 : 입력 단자

44, 49 : 출력 단자

46, 47 : 전원 전극

48 : 인에이블 단자

[특허 문헌 1] 일본 특개평 2003-344873호 공보

본 출원은 2004년 8월 23일자로 출원된 일본 특허 출원 제2004-242535호에 근거한 것으로, 이로부터 우선권의 이득을 주장하고, 그 전체 내용은 여기 참고로서 포함된다.

본 발명은, 표시 장치에 있어서의 주사선 혹은 신호선을 구동하기 위한 구동 회로에 관한 것이다.

액정 표시 장치로 대표되는 평면 표시 장치는, 박형, 경량, 및 저소비 전력인 것을 특징으로 하여, 각종 기기의 디스플레이로서 이용되고 있다. 평면 표시 장치 외에, 화소마다 트랜지스터를 배치한 액티브 매트릭스형 액정 표시 장치는, 노트형 퍼스널 컴퓨터나 휴대형 정보 단말기의 디스플레이로서 보급되고 있다. 최근, 종래의 액정 표시 장치에 이용되고 있는 아몰퍼스 실리콘 박막 트랜지스터(Thin Film Transistor: TFT)에 비하여, 전자 이동도가 높은 폴리실리콘 TFT(p-si TFT)을 비교적 저온의 프로세스로 형성하는 기술이 확립되었다. 이로 인해, 액정 표시 장치에 이용하는 트랜지스터의 소형화가 가능하게 되었다. 이에 의해, 복수의 주사선과 이에 대응하는 복수의 신호선과의 각 교차부에 트랜지스터를 배치하여 구성된 화소부와, 주사선 그룹 및 신호선 그룹을 각각 구동하는 구동 회로를 단일 제조 프로세스에 의해서 투명 글래스 기판 상에 일체적으로 형성할 수 있게 되었다.

또한, 일본 특개평 2003-344873호 공보에 개시된 바와 같이, 구동 회로의 출력 신호의 전위를 충분한 레벨로 하기 위한 부트스트랩(bootstrap) 회로의 개발이 진행되고 있다.

그런데, 구동 회로의 출력 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차는, 구동 회로의 출력 신호가 영상 신호의 각 화소로의 기입을 제어하기 위해 사용된다. 이 때문에, 안정적인 기입을 실현하는 관점에서는 가능한 한 큰 전위차인 것이 바람직하다. 그러나, 하이 레벨 전압과 로우 레벨 전압 간의 전위차가 더 크다는 것은, 트랜지스터에 가해지는 전압 스트레스가 더 크다는 것을 의미한다. 이는, 구동 회로를 구성하는 각 트랜지스터의 동작상의 신뢰성이 저하할 우려가 있다. 또한, 보다 큰 전위차는, 구동 회로를 고전압으로 구동하도록 한다. 이는, 더 큰 소비 전력을 요구한다는 문제를 야기한다.

본 발명의 목적은, 각 트랜지스터에 가해지는 전압 스트레스의 증대를 방지하면서, 출력 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 크게 설정하는 것이 가능한 표시 장치의 구동 회로를 제공하는 것이다.

본 발명에 따른 표시 장치의 구동 회로는, 시프트 레지스터와 버퍼를 포함하는 것을 특징으로 한다. 각각의 시프트 레지스터는, 입력된 입력 신호의 위상을 시프트하여, 그 시프트된 위상을 갖는 신호를 출력한다. 각각의 버퍼는, 버퍼에 대응하는 시프트 레지스터의 출력 신호의 진폭을 인에이블 신호를 이용하여 증폭하고, 주사선 또는 신호선에 그 증폭된 진폭을 갖는 신호를 출력한다. 상기 구동 회로는, 상기 인에이블 신호의 하이 레벨 전압과 로우 레벨 전압과의 전위차를 주사선 또는 신호선의 구동용의 전위차로 이용하고, 시프트 레지스터 및 버퍼에서의 하이 레벨 전원 전압과 로우 레벨 전원 전압과의 전위차를, 상기 인에이블 신호의 하 이 레벨 전압과 로우 레벨 전압과의 전위차보다 작게 설정하는 것을 특징으로 하다.

본 발명에 있어서, 인에이블 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차보다, 시프트 레지스터 및 버퍼에서의 하이 레벨 전원 전압과 로우 레벨 전원 전압 간의 전위차를 작게 설정한다. 이로써, 인에이블 신호를 이용하여 증폭되는 버퍼의 출력 신호에 대한 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 크게 한다. 이에 반해, 시프트 레지스터 및 버퍼에 대해서는 전위차가 작은 하이 레벨 전원 전압과 로우 레벨 전원 전압을 이용하여 동작시킨다. 이로 인해, 각 트랜지스터에 관한 전압 스트레스를 줄인다. 이는, 각 버퍼의 출력 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 보다 크게 설정할 수 있도록 하여, 버퍼에 대응하는 화소에 영상 신호를 안정적으로 기입할 수 있도록 한다. 게다가, 시프트 레지스터와 버퍼 내측의 각 트랜지스터에 대한 전압 스트레스를 줄일 수 있게 된다. 또한, 구동 회로를 저전압으로 구동하기 때문에, 소비 전력을 줄일 수 있다.

도 1의 회로도에 도시된 바와 같이, 일 실시 형태에 따른 표시 장치는, 투명 글래스 기판(10) 상에 화소부(11), 주사선 구동 회로(21) 및 신호선 구동 회로(31)을 포함한다. 이러한 경우에, 액티브 매트릭스형 액정 표시 장치를 예로 설명하는, 표시 장치의 구성에 대해 설명될 것이다.

화소부(11)에서, 복수의 주사선 G1, G2, ..., Gn(이하, "G"라고 총칭함)와, 복수의 신호선 S1, S2, ..., Sm(이하, "S"라고 총칭함)은, 복수의 주사선과 복수의 신호선이 서로 교차하도록 배치된다. 각 교차부에는 스위칭 소자(12), 화소 전극(13), 액정 용량(14) 및 보조 용량(15)이 배치된다. 일례로서, 스위칭 소자에는, 폴리실리콘 박막 트랜지스터를 이용한다.

주사선 구동 회로(21)는, 수직 시프트 레지스터(22)와 버퍼(23)를 포함한다. 이 수직 시프트 레지스터(22)는 전기적으로 세로로 접속된 복수의 시프트 레지스터로 이루어진다. 버퍼는 수직 시프트 레지스터(22)의 출력단에 접속된다. 신호선 구동 회로(31)는, 수평 시프트 레지스터(32), 버퍼(33), 영상 신호선(34), 및 복수의 아날로그 스위치(35)를 포함한다. 수평 시프트 레지스터(32)는, 전기적으로 세로로 접속된 복수의 시프트 레지스터로 이루어진다. 버퍼(33)는, 수평 시프트 레지스터(32)의 출력단에 접속된다. 영상 신호선(34)은 영상 신호가 공급되는 것이다. 복수의 아날로그 스위치(35)는, 영상 신호선(34)을 각 신호선 S에 접속하기 위한 것이다.

수직 시프트 레지스터(22), 수평 시프트 레지스터(32)에는 스타트 펄스 신호(STP)와 클록 신호(CK)가 입력된다. 이러한 경우에, 수직 시프트 레지스터(22)에 입력되는 스타트 펄스 신호를 STV로 부르고, 수평 시프트 레지스터(32)에 입력되는 스타트 펄스 신호를 STH라 부른다. 또한, 수직 시프트 레지스터(22)에 입력되는 클록 신호를 CKV라 부르고, 수평 시프트 레지스터(32)에 입력되는 클록 신호를 CKH라 부른다.

수직 시프트 레지스터(22)와 수평 시프트 레지스터(32) 각각은, 입력된 스타트 펄스 신호 STP의 위상을 시프트시키고, 그 시프트된 위상을 갖는 신호를 출력한 다. 이 점에 있어서, 주사선 구동 회로(21)는, 내부의 각 시프트 레지스터로부터 그 시프트 레지스터에 대응하는 각 주사선 G으로, 수직 주사 펄스의 위상을 1단씩 시프트하면서 출력한다. 신호선 구동 회로(31)는, 내부의 각 시프트 레지스터로부터 각 신호선 S에 설치된 아날로그 스위치(35) 중 대응하는 것으로, 수평 주사 펄스의 위상을 1단씩 시프트하면서 출력하여, 아날로그 스위치(35)를 온시킨다. 따라서, 신호선 구동 회로(31)는, 외부로부터 영상 신호선(34)을 통해 신호선 구동 회로(31)에 공급된 영상 신호를 아날로그 스위치(35)를 통해 각 신호선 S에 출력시킨다.

각 버퍼(23, 33)에 있어서의 트랜지스터의 채널의 폭 W와 길이 L은, 주사선 G과 아날로그 스위치(35)를 충분히 구동 가능한 펄스를 출력할 수 있도록, 수직 시프트 레지스터(22)와 수평 시프트 레지스터(23)에 있어서의 트랜지스터 각각의 채널의 폭과 길이보다 크게 형성된다. 또한, 각 구동 회로는, 제조 공정을 단축하고 저비용화를 실현하기 위해, pMOS 또는 nMOS 중 어느 한쪽의 트랜지스터만을 이용하여 구성하는 것이 바람직하다.

도 2는, 구동 회로의 회로도를 도시한다. 기본적으로, 주사선 구동 회로(21)의 구성은 신호선 구동 회로(31)와 마찬가지의 구성이다. 물론, 어느 한쪽의 구동 회로만을 도 2에 도시된 바와 같은 구성으로 해도 된다. 이 구동 회로 각각은, 복수의 시프트 레지스터 SR1, SR2, ..., SRn(이하, SR로 총칭함), 클록 선(36), 복수의 버퍼 BUF1, BUF2, ..., BUFn, 및 출력선(37)을 포함하도록 구성된다. 복수의 시프트 레지스터 SR는 전기적으로 종렬 접속된다. 클록 선(36)은 1단씩 시 프트된 위상을 갖는 3개의 클록 신호 CK1, CK2, CK3 중 어느 2개를 각 시프트 레지스터 SR에 입력하기 위한 것이다. 복수의 버퍼는 각 시프트 레지스터 SRl, SR2, ..., SRn의 출력단에 접속된다. 출력선(37)은 각 버퍼 BUF에 인에이블 신호 OE(output enable)를 공급하기 위한 것이다. 각 클록 신호 CK1~CK3는, 수직 시프트 레지스터(22)에 있어서는 수직 클록 신호 CKV를 이루고, 수평 시프트 레지스터(32)에 있어서는 수평 클록 신호 CKH를 이룬다.

시프트 레지스터 SR1, SR2, ..., SRn은, 각각 제1 스테이지, 제2 스테이지, ..., 제n 스테이지에 대응한다. 각 시프트 레지스터 SR는, 제1 클록 단자(41)와 제2 클록 단자(42)를 포함한다. 예를 들면, 시프트 레지스터 SR1에서는, 제1 클록 단자(41)에 제1 클록 신호 CK1가 입력되고, 제2 클록 단자(42)에 제2 클록 신호 CK2가 입력된다. 시프트 레지스터 SR2에서는, 제1 클록 단자(41)에 제2 클록 신호 CK2가 입력되고, 제2 클록 단자(42)에 제3 클록 신호 CK3가 입력된다.

각 시프트 레지스터 SR는, 입력된 입력 신호 IN의 위상을 3개의 클록 신호 중 2개에 동기하도록 시프트하고, 이렇게 시프트된 위상을 갖는 신호를 각각 출력 신호 OUT로서 출력한다. 입력 신호 IN으로서, 초단의 시프트 레지스터 SR1로 스타트 펄스 신호 STP가 입력된다. 2단째 이후의 시프트 레지스터 SR로부터의 출력 신호 OUT는 후속하는 단(ensuing stage)의 시프트 레지스터에 입력된다. 각 버퍼 BUF는, 출력 신호 OUT의 진폭을 증폭하고, 그 증폭된 진폭을 갖는 신호를 출력 신호 BOUT로서 출력한다.

주사선 구동 회로(21)는, 각 버퍼 BUF로부터의 출력 신호 BOUT를, 수직 주사 펄스로서, 그 버퍼에 대응하는 각 주사선 G에 출력한다. 신호선 구동 회로(31)는, 각 버퍼 BUF로부터의 출력 신호 BOUT를, 수평 주사 펄스로서, 그 버퍼에 대응하는 각 아날로그 스위치(35)의 제어 전극에 출력한다.

도 3은, 시프트 레지스터 SR 및 버퍼 BUF의 구성을 도시하는 회로도이다. 입력 단자(43)에는 입력 신호 IN이 입력된다. 또한, 1단씩 위상이 시프트된 3개의 클록 신호 CK1~CK3 중 어느 2개의 클록 신호가 클록 단자에 입력된다. 도 3에서는, 일례로서, 제1 클록 신호 CK1가 제1 클록 단자(41)에 입력되고, 제2 클록 신호 CK2가 제2 클록 단자(42)에 입력되는 것으로 한다. 일례로서, 시프트 레지스터 SR 및 버퍼 BUF에 포함되는 트랜지스터는 모두 pMOS 트랜지스터로 한다.

각각의 시프트 레지스터 SR는, 출력 회로, 입력 회로 및 리세트 회로를 포함하도록 구성된다. 출력 회로는, 제1 트랜지스터 T1와 제2 트랜지스터 T2에 의해 구성된다. 제1 트랜지스터 T1의 드레인은 제1 클록 단자(41)에, 소스는 출력 단자(44)에 각각 전기적으로 접속된다. 제2 트랜지스터 T2의 소스는 전원 전극(46)에, 드레인은 출력 단자(44)에 각각 전기적으로 접속된다. 제1 클록 단자(41)에는 제1 클록 신호 CK1가 입력되고, 전원 전극(46)에는 하이 레벨의 전원 전압 VDD가 공급된다. 이 출력 회로는, 제1 트랜지스터 T1가 온이고 제2 트랜지스터 T2가 오프일 때에는, 제1 클록 신호 CK1를 출력 단자(44)에 출력한다. 이 출력 회로는, 제1 트랜지스터 T1가 오프이고, 제2 트랜지스터 T2가 온일 때에는, 전원 전압 VDD를 출력 단자(44)에 출력한다. 여기서, 제1 트랜지스터 T1의 제어 전극으로의 도전 경로를 노드 n1이라 부르고, 제2 트랜지스터 T2의 제어 전극으로의 도전 경로를 노드 n2라 부른다.

입력 회로는, 제3 트랜지스터 T3와 제4 트랜지스터 T4에 의해 구성된다. 제3 트랜지스터 T3의 드레인 및 게이트는 입력 단자(43)에 전기적으로 접속되고, 제3 트랜지스터 T3의 소스는 제1 트랜지스터 T1의 제어 전극에 전기적으로 접속된다. 또한, 제4 트랜지스터 T4의 소스는 전원 전극(46)에, 드레인은 제2 트랜지스터의 제어 전극에, 게이트는 입력 단자(43)에 각각 전기적으로 접속된다. 이 입력 회로는, 입력 단자(43)를 통해 입력 신호 IN을 받는다.

리세트 회로는, 제5 트랜지스터 T5와 제6 트랜지스터 T6에 의해 구성된다. 제5 트랜지스터 T5의 드레인 및 게이트는 제2 클록 단자(42)에 전기적으로 접속되고, 제5 트랜지스터 T5의 소스는 제2 트랜지스터 T2의 제어 전극에 전기적으로 접속된다. 또한, 제6 트랜지스터 T6의 드레인은 제1 트랜지스터 T1의 제어 전극에 전기적으로 접속되고, 제6 트랜지스터 T6의 게이트는 제4 트랜지스터 T4의 드레인과 제2 트랜지스터 T2의 제어 전극에 전기적으로 접속되고, 제6 트랜지스터 T6의 소스는 전원 전극(46)에 전기적으로 접속된다. 제2 클록 단자(42)에는 제2 클록 신호 CK2가 입력된다. 이 리세트 회로는, 제1 트랜지스터 T1와 제2 트랜지스터 T2 중 어느 한쪽을 온하고, 제1 트랜지스터 T1와 제2 트랜지스터 T2 중 다른 쪽을 오프가 된다.

각각의 버퍼 BUF는, 인버터, 출력 회로, 제11 트랜지스터 T11를 포함한다. 인버터는 제7 트랜지스터 T7와 제8 트랜지스터 T8에 의해 구성된다. 출력 회로는, 제9 트랜지스터 T9와 제10 트랜지스터 T10에 의해 구성된다. 제11 트랜지스터 T11 는, 버퍼에 대응하는 시프트 레지스터의 출력 단자(44)와 제9 트랜지스터 T9의 제어 전극 사이에서 중앙에 접속된다.

보다 구체적으로는, 제7 트랜지스터 T7의 게이트는 시프트 레지스터의 출력 단자(44)에 접속되고, 소스는 전원 전압 VDD가 공급되는 전원 전극(46)에 접속된다. 제8 트랜지스터 T8의 게이트 및 드레인은 로우 레벨 전원 전압 VSS2의 전원 전극(47)에 접속되고, 제8 트랜지스터 T8의 소스는 제7 트랜지스터 T7의 드레인에 접속된다.

제9 트랜지스터T9는 인에이블 단자(48)와 출력 단자(49) 사이에 도전 경로를 포함하는데, 인에이블 단자(48)에는 인에이블 신호 OE가 입력되고, 출력 단자(49)는 증폭한 신호를 출력한다. 제10 트랜지스터 T10는, 출력 단자(49)와 전원 전압 VDD 사이에 도전 경로를 포함한다. 보다 구체적으로는, 제9 트랜지스터 T9의 드레인은 인에이블 단자(48)에 접속되고, 소스는 출력 단자(49)에 접속되며, 제9 트랜지스터 T9의 게이트는 버퍼에 대응하는 시프트 레지스터의 출력 단자(44)에 제11 트랜지스터 T11를 통해 접속된다. 이 제11 트랜지스터 T11의 게이트에는 로우 레벨 전원 전압 VSS2이 공급된다. 제10 트랜지스터 T10의 드레인은 출력 단자(49)에 접속되고, 소스는 전원 전압 VDD가 공급되는 전원 전극(46)에 접속되며, 제10 트랜지스터 T10의 게이트는 제7 트랜지스터 T7와 제8 트랜지스터 T8 사이의 접속점에 접속된다. 여기서는, 제10 트랜지스터 T10의 제어 전극으로의 도전 경로를 노드 n3이라 부르고, 제9 트랜지스터 T9의 제어 전극으로의 도전 경로를 노드 n4라 부른다.

본 구동 회로는, 인에이블 신호 OE의 하이 레벨 전압과 로우 레벨 전압 간의 전위차보다도, 시프트 레지스터 SR 및 버퍼 BUF에서의 하이 레벨 전원 전압과 로우 레벨 전원 전압 간의 전위차를 작게 한 것을 특징으로 한다.

보다 구체적으로, 하이 레벨의 전원 전위 VDD는 일정한 레벨로 유지되도록 하고, 인에이블 신호 OE의 로우 레벨 전압 VSS보다, 시프트 레지스터 SR 및 버퍼 BUF에서의 로우 레벨의 전원 전압 VSS2이 더 높은 전위를 갖도록 한다. 이는 도 3 및 도 4를 참조하여 자세히 설명한다.

도 4는, 시프트 레지스터 SR1에 있어서의 입력 신호 IN, 클록 신호 CK1~CK3, 인에이블 신호 OE, 노드 n1~n4, 시프트 레지스터의 출력 신호 OUT, 시프트 레지스터 SR1에 대응하는 버퍼의 출력 신호 BOUT들 간의 상호 관계를 나타내는 타이밍 차트이다. 시프트 레지스터 출력 신호 OUT는, 입력 신호 IN의 위상을 시프트시킨 것이다. 또한, 다른 시프트 레지스터 SR도 도 4의 타이밍 차트에 따라 시프트 레지스터 SR1와 공통으로 동작한다.

도 4에 도시한 바와 같이, 로우 레벨 전원 전압과, 입력 신호 IN, 클록 신호 CK1~CK3 등의 각종 신호의 로우 레벨 전압은, 인에이블 신호 OE의 로우 레벨 전압 VSS보다 높은 전위인 VSS2로 설정된다. 이는, 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 작게 한다. 후술하는 바와 같이, 하이 레벨 전압 VDD와 로우 레벨 전압 VSS2 간의 전위차는, 제9 트랜지스터 T9를 온시키는 정도이면 충분하다. 전위차는 그보다 클 필요는 없다.

시각 t1과 시각 t2 사이의 기간에서, 입력 신호 IN의 전위가 하이 레벨 전압 VDD에서 로우 레벨 전압 VSS2으로 바뀌면, 제3 트랜지스터 T3 및 제4 트랜지스터 T4가 온된다. 제2 클록 신호 CK2는 하이 레벨 전압이기 때문에, 제5 트랜지스터 T5는 오프 상태이다. 노드 n2에는 제4 트랜지스터 T4를 통해 하이 레벨 전원 전압 VDD가 공급되어, 노드 n2의 전위는 하이 레벨로 상승한다. 이는, 제2 트랜지스터 T2 및 제6 트랜지스터 T6를 오프시킨다.

제3 트랜지스터 T3는 온이고, 제6 트랜지스터 T6는 오프이다. 따라서, 노드 n1에는 제3 트랜지스터 T3를 통해 로우 레벨 전압의 입력 신호 IN이 공급되어, 노드 n1의 전위는 VSS2로 낮아진다. 이는 제1 트랜지스터 T1가 온이 되도록 한다. 이 결과, 시프트 레지스터의 출력 단자(44)에는, 제1 트랜지스터 Tl을 통해 하이 레벨 전압의 제1 클록 신호 CK1가 공급된다. 이는, 시프트 레지스터의 출력 신호 OUT를 하이 레벨 전압으로 유지한다.

시각 t2와 시각 t3 사이의 기간에서는, 입력 신호 IN의 전위가 로우 레벨 전압 VSS2에서 하이 레벨 전압 VDD으로 변함과 동시에, 제1 클록 신호 CK1의 전위가 하이 레벨 전압 VDD에서 로우 레벨 전압 VSS2로 반전한다. 입력 신호 IN의 전위가 하이 레벨로 상승하면 제3 트랜지스터 T3 및 제6 트랜지스터 T6가 오프하고, 따라서 노는 n1은 그에 전압이 걸리지 않는 플로팅 상태로 된다. 또한, 노드 n1은, 제1 트랜지스터 T1을 통해 제1 클록 신호 CK1의 전위가 로우 레벨로 반전하는 것의 영향을 받아, 노드 n1의 전위는, 로우 레벨 전압 VSS2보다 더 낮은 저 전위(LL 레벨)로 낮아지게 된다.

이것은, 제1 트랜지스터 T1의 게이트와 소스 사이 혹은 제1 트랜지스터 T1 의 게이트와 드레인 사이에 기생 용량이 있으므로, 노드 n1이 플로팅 상태인 경우에, 제1 트랜지스터 T1의 드레인과 소스 사이의 전위 변동에 수반하여 노드 n1의 전위가 변동하기 때문이다. 이와 같이, 노드가 접속된 트랜지스터에 있어서의 전위 변동의 영향 하에 플로팅 상태에 있는 노드의 전위가 변동하는 현상을 부트스트랩이라고 한다. 또한, 이러한 경우의 노드를 부트스트랩 노드라고 한다. 여기서, 노드 n1의 전위의 보다 낮은 레벨로의 감소는 제1 트랜지스터 T1를 확실한 온 상태로 한다. 이는, 시프트 레지스터의 출력 단자(44)에, 제1 트랜지스터 T1를 통해 로우 레벨 전압의 제1 클록 신호 CK1가 공급되도록 하여, 출력 신호 OUT는 로우 레벨 전압 VSS2이 된다.

또한, 제2 클록 신호 CK2는 하이 레벨 전압이다. 따라서, 제5 트랜지스터 T5는 오프 상태이고, 제4 트랜지스터 T4도 오프 상태이다. 따라서, 노드 n2은, 전압이 공급되지 않는 플로팅 상태로 된다. 결과적으로, 기생 용량에 의해 노드 n2는 하이 레벨 전압을 유지한다. 다시 말해, 이 기간에는, 노드 n1은 LL 레벨, 노드 n2은 하이 레벨 전압 VDD에서 각각 플로팅 상태에 있다.

여기서, 제1 트랜지스터 T1 및, 제2 트랜지스터 T2의 각 채널 폭을 다른 트랜지스터의 채널 폭보다 각각 크게 설정해 둔다면, 제1 트랜지스터 T1 및 제2 트랜지스터 T2의 기생 용량이 더 커지게 된다. 따라서, 노드 n1와 노드 n2은 LL 레벨 전위와 하이 레벨 전위를 각각 유지할 수 있다.

시각 t3에서, 제1 클록 신호 CKl의 전위가 하이 레벨 전압 VD으로 상승하고, 제2 클록 신호 CK2의 전위는 로우 레벨 전압 VSS2으로 감소한다. 제2 클록 신호 CK2의 전위의 로우 레벨로의 감소는, 제5 트랜지스터 T5가 온이 되도록 한다. 이때, 제4 트랜지스터 T4는 오프 상태에 있다. 이로 인해, 노드 n2의 전위는, 제5 트랜지스터 T5를 통해 로우 레벨 전압 VSS2으로 바뀐다. 이 결과, 제2 트랜지스터 T2 및 제6 트랜지스터 T6가 온이 된다. 제6 트랜지스터 T6가 온이 되면, 노드 n1은 하이 레벨 전압으로 상승하고, 제1 트랜지스터 Tl은 오프가 된다. 이와 같이, 제1 트랜지스터 T1가 오프가 되고, 제2 트랜지스터 T2가 온이 되면, 출력 단자(44)에는 제2 트랜지스터 T2를 통해 하이 레벨 전원 전압 VDD가 공급되어, 시프트 레지스터의 출력 신호 OUT의 전위는 하이 레벨로 상승한다.

시각 t3 이후에, 입력 신호 IN의 전위는 하이 레벨로 고정된다. 따라서, 노드 n1은 하이 레벨 전압 VDD를, 노드 n2은 로우 레벨 전압 VSS2을, 출력 신호 OUT는 하이 레벨 전압 VDD를 각각 유지한다. 여기서, 제2 트랜지스터 T2의 채널 폭 W를 제5 트랜지스터의 채널 폭보다 충분히 크게 설정해 둔다면, 제5 트랜지스터 T5의 게이트와 드레인 간의 커플링의 영향을 줄일 수 있어, 노드 n2의 전위를 로우 레벨로 확실하게 유지할 수 있다.

다음으로, 버퍼 BUF의 동작을 설명한다. 도 4에 도시한 바와 같이, 인에이블 신호 OE의 하이 레벨 전압 및 로우 레벨 전압을 각각 VDD 및 VSS로 한다. 이 전압 VSS는, 전술한 로우 레벨 전압 VSS2보다 낮은 전압이다.

시각 t2와 시각 ta 사이의 기간에서, 로우 레벨 전압 VSS2의 시프트 레지스터 출력 신호 OUT가 버퍼 BUF에 입력되면, 제7 트랜지스터 T7 및 제8 트랜지스터 T8가 인버터 회로를 구성하고 있기 때문에, 노드 n3의 전위는 하이 레벨 전압 VDD 이 된다. 이는, 제10 트랜지스터 T10가 오프가 되도록 한다. 또한, 시프트 레지스터로부터 제11 트랜지스터 T11를 통해 공급되는 로우 레벨의 출력 신호 OUT에 의해, 노드 n4은 로우 레벨 전압 VSS2이 되어, 제9 트랜지스터 T9는 온이 된다. 버퍼 BUF의 출력 단자(49)에는 제9 트랜지스터 T9를 통해 하이 레벨 전압의 인에이블 신호 OE가 공급되어, 출력 신호 BOUT는, 하이 레벨 전압 VDD를 유지한다.

시각 ta와 시각 tb 사이의 기간에서, 인에이블 신호 OE의 전위가 로우 레벨 전압 VSS으로 감소하여, 부트스트랩이 동작하도록 한다. 따라서, 플로팅 상태에 있는 노드 n4의 전위가 VSS2보다 (VDD-VSS)에 상당하는 양만큼 낮은 레벨로 감소하여, 제9 트랜지스터 T9는 온 상태를 유지한다. 이로써, 출력 신호 BOUT의 전위는, 인에이블 신호 OE의 전압 변화에 추종하여 로우 레벨 전압 VSS으로 감소한다.

시각 tb와 시각 t3 사이의 기간에서, 인에이블 신호 OE의 전위가 하이 레벨 전압 VDD으로 올라가면, 노드 n4의 전위는 통상의 로우 레벨 전압 VSS2으로 되돌아 간다. 따라서, 제9 트랜지스터 T9가 온 상태를 유지하고, 출력 신호 BOUT의 전위는, 인에이블 신호 OE의 전압 변화에 추종하여 하이 레벨 전압으로 되돌아간다.

시각 t3 이후에, 시프트 레지스터의 출력 신호 OUT의 전위가 하이 레벨 전압 VDD으로 상승한다. 따라서, 노드 n3 및 노드 n4의 전위가 각각 반전하여, 노드 n3의 전위는 로우 레벨 전압 VSS2으로 감소하고, 노드 n4의 전위는 하이 레벨 전압 VDD으로 상승한다. 그 결과, 제9 트랜지스터 T9는 오프가 되고, 제10 트랜지스터 T10는 온이 된다. 따라서, 버퍼에는, 제10 트랜지스터 T10를 통해 전원 전압 VDD이 공급된다. 출력 신호 BOUT의 전위는, 인에이블 신호 OE의 전위에 상관없이 하 이 레벨 전압을 유지한다. 참고를 위해, 출력 신호 OUT와 출력 신호 BOUT를 거듭 나타내면 도 5와 같이 된다.

본 구동 회로에서는, 도 5에 도시된 바와 같이, 시프트 레지스터의 출력 신호 OUT가 VDD~VSS2 범위 내의 전압 레벨의 신호인데 대하여, 출력 신호 BOUT는 그 전위차가 VDD~VSS2 사이의 것보다 큰 VDD~VSS 범위 내의 전압 레벨의 신호이다. 이는 버퍼 회로에서 신호의 증폭이 행해지도록 한다. 이는, 시프트 레지스터 SR와 버퍼 BUF의 하이 레벨 전압 VDD와 로우 레벨 전압 VSS2 간의 전위차가 인에이블 신호 OE의 하이 레벨 전압 VDD와 로우 레벨 전압 VSS 간의 전위차보다 작게 설정되었기 때문이다. 예를 들면, 시프트 레지스터와 버퍼의 출력 회로를 제외한 부분은 18V에서 구동하도록 설계되고, 버퍼의 출력 회로는 22.5V에서 구동하도록 설계된다.

즉, 본 표시 장치의 구동 회로는, 버퍼 BUF가, 하이 레벨 전압과 로우 레벨 전압 간의 전위차가 큰 출력 신호 BOUT를 출력할 수 있기 때문에, 영상 신호를 화소에 안정적으로 기입할 수 있다. 시프트 레지스터 SR와 버퍼 BUF의 내부에서, 버퍼 BUF의 출력 회로 이외의 회로는, 전위차가 작은 하이 레벨 전압과 로우 레벨 전압을 이용하여 동작하도록 설계된다. 이는, 각 트랜지스터에 관한 전압 스트레스를 줄일 수 있어, 구동 회로가 높은 신뢰성으로 동작하는 것을 가능하게 한다. 또한, 구동 회로를 저전압으로 구동하기 때문에, 소비 전력을 낮게 억제할 수 있다.

다음으로, 비교예의 구동 회로에 대해 설명한다. 도 6은, 비교예의 구동 회로에서의 시프트 레지스터와 버퍼의 구성을 각각 도시하는 회로도이다. 이러한 비 교예에 있어서, 인에이블 신호 OE의 로우 레벨 전압 외에, 각종 신호의 로우 레벨 전압과, 시프트 레지스터 및 버퍼에 있어서의 로우 레벨 전원 전압은, 단일 VSS로 설정되어 있다. 시프트 레지스터와 버퍼의 그 외의 기본 구성은 각각 도 3에 도시한 회로와 마찬가지의 구성이다.

도 7은, 비교예의 구동 회로의 동작을 나타내는 타이밍 차트이다. 비교예의 구동 회로는, 기본적으로는, 도 4에 도시한 타이밍 차트와 마찬가지의 동작을 한다. 그러나, 각종 신호는 모두 전위차가 큰 VDD-VSS 사이의 신호로 되어 있다. 이 때문에, 출력 신호 BOUT에 인가된 전위차는 크기때문에, 영상 신호를 각 화소에 안정적으로 기입하는 것이 가능하다. 이에 반해, 시프트 레지스터와 버퍼 내부에는 전위차가 큰 하이 레벨 전압과 로우 레벨 전압이 공급된다. 이는, 각 트랜지스터에 관한 전압 스트레스가 커지게 하여, 구동 회로의 동작상의 신뢰성이 저하한다. 또한, 구동 회로를 고전압으로 구동하게 되기 때문에 소비 전력이 커진다. 참고를 위해, 출력 신호 OUT와 출력 신호 BOUT를 거듭 나타내면 도 8과 같이 된다.

이것에 대하여, 본 실시 형태에 있어서의 구동 회로는, 각 트랜지스터에 관한 전압 스트레스가 보다 적어지고, 구동 회로의 동작상의 신뢰성이 보다 높아진다. 또한, 구동 회로를 저전압으로 구동하기 때문에 소비 전력이 커지는 것을 막을 수 있다.

결과적으로, 본 실시의 형태에 따르면, 버퍼가 출력 회로에서 이용하는 인에이블 신호 OE의 하이 레벨 전압 VDD와 로우 레벨 전압 VSS 간의 전위차보다, 시프트 레지스터 및 버퍼에서의 하이 레벨 전원 전압 VDD와 로우 레벨 전원 전압 VSS2 간의 전위차를 작게 설정한다. 이는, 인에이블 신호 OE를 이용하여 증폭되는 출력 신호 BOUT에 대하여 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 더 크게 만든다. 따라서, 영상 신호를 각 화소에 안정적으로 기입할 수 있다. 또한, 시프트 레지스터와 버퍼의 내부에서는, 버퍼의 출력 회로를 제외한 모든 회로가, 전위차가 작은 하이 레벨 전압 VDD와 로우 레벨 전압 VSS2을 이용하여 동작한다. 이는, 각 트랜지스터에 관한 전압 스트레스를 작게 할 수 있어, 동작상의 신뢰성을 향상할 수 있음과 동시에, 소비 전력을 저감할 수 있다.

또한, 시프트 레지스터의 구성은 도 3에 도시된 구성에 한하지 않는다. 시프트 레지스터로서는, 입력 신호의 위상을 시프트시킬 수 있는 구성이기만 하면 어떠한 구성이라도 된다.

또한, 버퍼의 구성은 도 3의 구성에 한정되지 않는다. 버퍼로서는, 시프트 레지스터의 출력 신호 OUT의 진폭을 인에이블 신호 OE를 이용하여 증폭할 수 있는 구성이기만 하면 어떠한 구성이라도 된다. 이 경우에는, 인에이블 신호 OE의 하이 레벨 전압과 로우 레벨 전압 간의 전위차보다도, 시프트 레지스터 및 버퍼에서의 하이 레벨 전원 전압과 로우 레벨 전원 전압의 전위차를 작게 설정하도록 한다. 또한, 버퍼의 출력 회로는 제9 트랜지스터 T9 및 제10 트랜지스터 T10를 포함하도록 구성되고, 제9 트랜지스터 T9의 부트스트랩을 이용하여, 출력 신호 BOUT를 출력하는 구성으로 하는 것이 바람직하다.

마지막으로, 본 실시의 형태에서는, 시프트 레지스터와 버퍼에 pMOS 트랜지스터를 이용하고, 볼록형 펄스가 밑으로 향하는 스타트 펄스 신호 STP를 전송하는 구동 회로에 대해 설명하였다. 그러나, 구동 회로는 이에 한정되는 것이 아니다. 예를 들면, 도 9에 도시한 바와 같이, 시프트 레지스터나 버퍼를 nMOS 트랜지스터를 이용하여 구성하고, 볼록형 펄스가 위로 향하는 스타트 펄스 신호 STP를 전송하는 구동 회로의 구성도 좋다. 이 경우에도 상기한 바와 마찬가지의 효과를 얻을 수 있다.

본 발명에 따른 표시 장치의 구동 회로에 따르면, 버퍼의 출력 신호에 대하여 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 크게 설정할 수 있고, 영상 신호를 화소에 안정적으로 기입할 수 있다. 또한, 시프트 레지스터나 버퍼의 내부에서는 각 트랜지스터에 관한 전압 스트레스를 작게 할 수 있어, 신뢰성이 높은 동작을 실현할 수 있다. 또한, 구동 회로를 저전압으로 구동할 수 있고, 소비 전력을 낮게 억제할 수 있다.

Claims (4)

1. 표시 장치의 구동 회로로서,

   입력된 입력 신호의 위상을 시프트한 다음, 위상이 시프트된 신호를 출력하는 시프트 레지스터들; 및

   상기 시프트 레지스터들의 출력 신호의 진폭을 인에이블 신호를 이용하여 증폭한 다음, 진폭된 신호를 주사선들 또는 신호선들에 출력하는 버퍼들

   를 포함하고,

   상기 인에이블 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차를 상기 주사선들 또는 상기 신호선들을 구동하기 위한 전위차로 이용하고, 상기 시프트 레지스터들 및 상기 버퍼들에서의 하이 레벨 전원 전압과 로우 레벨 전원 전압 간의 전위차를, 상기 인에이블 신호의 하이 레벨 전압과 로우 레벨 전압 간의 전위차보다 작게 설정하는 표시 장치의 구동 회로.
2. 제1항에 있어서, 상기 버퍼들 각각은,

   상기 인에이블 신호가 입력되는 인에이블 단자와 상기 증폭된 신호를 출력하는 출력 단자 사이에 도전 경로를 갖는 트랜지스터, 및

   상기 출력 단자와 상기 전원 전압 사이에 도전 경로를 갖는 트랜지스터

   를 포함하는 출력 회로를 포함하는 표시 장치의 구동 회로.
3. 제1항에 있어서, 상기 시프트 레지스터들 및 상기 버퍼들을 구성하는 각 트랜지스터는, pMOS 트랜지스터이고,

   상기 인에이블 신호의 로우 레벨 전압보다, 상기 시프트 레지스터들 및 상기 버퍼들에서의 로우 레벨 전원 전압을 높게 설정하는 표시 장치의 구동 회로.
4. 제1항에 있어서, 상기 시프트 레지스터들 및 상기 버퍼들을 구성하는 각 트랜지스터는, nMOS 트랜지스터이고,

   상기 인에이블 신호의 하이 레벨 전압보다, 상기 시프트 레지스터들 및 상기 버퍼들에서의 하이 레벨 전원 전압을 낮게 설정하는 표시 장치의 구동 회로.

Images