KR20170076951A

KR20170076951A - 게이트 구동부, 표시장치 및 이의 구동방법

Info

Publication number: KR20170076951A
Application number: KR1020150186679A
Authority: KR
Inventors: 강동호; 지혜림
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-24
Filing date: 2015-12-24
Publication date: 2017-07-05
Also published as: KR102495831B1

Abstract

본 발명은 표시패널의 크기가 대형화되거나 고해상도 형태로 구현되어 표시패널의 로드 등이 크게 존재하더라도 클록신호의 폴링 타임이 지연되는 문제를 개선하여 게이트 구동부의 출력 특성(폴링 타임) 및 표시장치의 신뢰성, 구동 안정성 및 수명을 향상하는 것이다. 이를 위해, 게이트 구동부 및 표시장치는 시프트 레지스터 회로를 구동하기 위해 사용되는 클록신호의 폴링 타임의 지연을 방지하는 신호 보상 회로를 갖는다.

Description

게이트 구동부, 표시장치 및 이의 구동방법{Scan Driver, Display Device and Driving Method of Display Device}

본 발명은 게이트 구동부, 표시장치 및 이의 구동방법에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치는 표시패널에 포함된 서브 픽셀들에 게이트신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.

위와 같은 표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 게이트신호(또는 스캔신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

게이트 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다. 게이트 구동부는 레벨 시프터 회로와 시프트 레지스터 회로를 포함한다.

한편, 표시패널의 크기가 대형화 또는 고해상도로 갈수록 표시패널의 로드(Panel Load) 또한 증가하게 된다. 이 경우, 시프트 레지스터 회로에 인가되는 클록신호의 지연(Delay) 또한 발생하게 된다. 클록신호의 지연은 게이트신호의 출력 지연으로 이어진다.

종래에는 구동신호의 저항 감소를 통한 표시패널의 로드 감소나 시프트 레지스터 회로에 포함된 풀업 트랜지스터의 채널 폭 증가 등의 방식으로 게이트신호의 출력 지연 문제를 개선하고 있다. 하지만, 종래에 제안된 방식은 베젤(Bezel)의 증가를 유발하므로 이의 개선이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 표시패널의 크기가 대형화되거나 고해상도 형태로 구현되어 표시패널의 로드 등이 크게 존재하더라도 클록신호의 폴링 타임이 지연되는 문제를 개선하여 게이트 구동부의 출력 특성(폴링 타임) 및 표시장치의 신뢰성, 구동 안정성 및 수명을 향상하는 것이다.

상술한 과제 해결 수단으로 본 발명은 레벨 시프터 회로, 시프트 레지스터 회로 및 신호 보상 회로를 포함하는 게이트 구동부를 제공한다. 레벨 시프터 회로는 클록신호 및 스타트신호를 포함하는 신호를 출력한다. 시프트 레지스터 회로는 클록신호 및 스타트신호를 포함하는 신호를 기반으로 게이트 신호를 출력한다. 신호 보상 회로는 시프트 레지스터 회로를 구동하기 위해 사용되는 클록신호의 폴링 타임의 지연을 방지한다.

신호 보상 회로는 클록신호의 폴링 타임에 맞추어 클록신호를 전달하는 클록신호라인에 낮은 전압이 인가되도록 동작할 수 있다.

신호 보상 회로는 제N클록신호라인에 제1전극이 연결되고 제N+4클록신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제2전극이 연결된 적어도 하나의 신호 보상 트랜지스터를 포함할 수 있다.

적어도 하나의 신호 보상 트랜지스터는 클록신호의 개수에 대응하여 배치될 수 있다.

다른 측면에서 본 발명은 표시패널, 레벨 시프터 회로, 시프트 레지스터 회로 및 신호 보상 회로를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 레벨 시프터 회로는 클록신호 및 스타트신호를 포함하는 신호를 출력한다. 시프트 레지스터 회로는 클록신호 및 스타트신호를 포함하는 신호를 기반으로 게이트 신호를 출력한다. 신호 보상 회로는 시프트 레지스터 회로를 구동하기 위해 사용되는 클록신호의 폴링 타임의 지연을 방지한다.

신호 보상 회로는 4 수평시간(H) 주기로 가변하고 적어도 일부의 신호가 중첩하는 8 상의 클록신호들을 보상하기 위한 제1 내지 제8신호 보상 트랜지스터를 포함할 수 있다.

다른 측면에서 본 발명은 표시장치의 구동방법을 제공한다. 표시장치의 구동방법은 표시패널에 게이트 신호를 공급하는 단계, 표시패널에 데이터 신호를 공급하는 단계 및 게이트 신호 및 데이터 신호를 기반으로 표시패널에 영상을 표시하는 단계를 포함한다. 게이트 신호를 공급하는 단계는 클록신호의 폴링 타임의 지연을 방지하기 위해 클록신호의 폴링 타임에 맞추어 클록신호를 전달하는 클록신호라인에 낮은 전압을 인가하는 단계를 포함한다.

본 발명은 표시패널의 크기가 대형화되거나 고해상도 형태로 구현되어 표시패널의 로드 등이 크게 존재하더라도 클록신호의 폴링 타임이 지연되는 문제를 개선할 수 있는 효과가 있다. 또한, 본 발명은 클록신호의 폴링 타임을 개선을 개선하여 게이트 구동부의 출력 특성(폴링 타임)을 향상할 수 있는 효과가 있다. 또한, 본 발명은 게이트 구동부의 출력 특성 개선을 통해 표시장치의 신뢰성 및 수명을 향상할 수 있는 효과가 있다. 또한, 본 발명은 클록신호의 폴링 타임을 개선함과 더불어 정전기 방지용 회로로 활용할 수 있는 보상 회로를 기반으로 게이트 구동부 및 표시장치의 구동 안정성을 향상할 수 있는 효과가 있다.

도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 시프트 레지스터 회로의 배치 예시도.
도 4는 시프트 레지스터 회로의 개략적인 구성 예시도.
도 5는 표시패널의 로드로 인한 클록신호의 지연과 관련된 설명을 하기 위한 도면.
도 6은 본 발명의 일 실시예에 따른 시프트 레지스터 회로를 개략적으로 나타낸 블록도.
도 7은 신호 보상 회로의 구현 예시도.
도 8은 클록신호의 파형 예시도.
도 9는 제1신호 보상 트랜지스터의 동작 특성을 설명하기 위한 도면.
도 10은 신호 보상 회로의 배치 예시도.
도 11은 비교예와 본 발명의 일 실시예를 비교 설명하기 위한 시뮬레이션 파형도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

본 발명에 따른 표시장치는 텔레비젼, 셋톱박스, 네비게이션, 영상 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈시어터 및 모바일폰 등으로 구현된다. 표시장치는 액정표시장치, 유기전계발광표시장치, 양자점표시장치, 전기영동표시장치, 플라즈마표시장치 등이 선택될 수 있으나 이에 한정되지 않는다. 이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.

도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이며, 도 3은 시프트 레지스터 회로의 배치 예시도이고, 도 4는 시프트 레지스터 회로의 개략적인 구성 예시도이다.

도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 게이트 구동부(130, 140A, 140B)가 포함된다.

표시패널(100)에는 상호 교차하는 데이터 라인들(DL) 및 게이트 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(100)은 적어도 하나의 필름이나 기판 그리고 그 위에 형성된 서브 픽셀들을 수분이나 산소 등의 외기로부터 보호하기 위해 밀봉된다.

표시패널(100)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시패널(100)은 서브 픽셀(SP)의 구성 방식에 따라 액정층이나 유기 발광층을 포함하는 형태로 구현된다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 게이트 라인(GL1)과 데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 게이트신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정층을 구동하거나 유기 발광층 등을 구동하기 위한 회로로 구현된다.

타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 게이트 구동부(130, 140A, 140B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.

데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속된다.

게이트 구동부(130, 140A, 140B)는 레벨 시프터 회로(130) 및 시프트 레지스터 회로(140A, 140B)를 포함한다. 레벨 시프터 회로(130)는 전원 공급부(예: PMIC)로 명명되기도 한다. 또한, 레벨 시프터 회로(130)는 게이트 구동부(130, 140A, 140B)에 포함되지 않고 독립적인 IC로 구성되기도 한다. 그러나 이하에서는 설명의 편의를 위해 레벨 시프터 회로(130)가 게이트 구동부(130, 140A, 140B)에 포함되는 것을 일례로 설명한다.

레벨 시프터 회로(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터 회로(130)는 타이밍 제어부(110)의 제어하에 클록신호라인, 스타트신호라인 등을 통해 공급되는 신호의 레벨을 시프팅한 후 시프트 레지스터 회로(140A, 140B)에 공급한다.

도 1 내지 도 4에 도시된 바와 같이, 시프트 레지스터 회로(140A, 140B)는 표시패널(100)의 좌측 및 우측 비표시영역(LNA, RNA)에 구분되어 형성된다. 시프트 레지스터 회로(140A, 140B)는 게이트인패널(Gate In Panel; 이하 GIP) 방식에 의해 표시패널(100)에 박막 트랜지스터 형태로 형성된다.

시프트 레지스터 회로(140A, 140B)는 레벨 시프터 회로(130)로부터 출력된 신호(clk, vst) 등을 기반으로 게이트신호(또는 스캔신호)를 시프트하고 출력하는 스테이지들로 이루어진다. 레벨 시프터 회로(130)로부터 출력된 신호(clk, vst) 등은 데이터 구동부를 경유하여 배선된 신호라인 및 전압라인을 통해 시프트 레지스터 회로(140A, 140B)로 전달될 수 있다.

좌측에 배치된 제1시프트 레지스터 회로(140A1)는 제1게이트라인(GL1)을 통해 제1게이트신호(Vgout1)를 출력한다. 제1게이트신호(Vgout1)는 첫 번째 주사선에 위치하는 서브 픽셀들에 공급된다. 제1게이트신호(Vgout1)는 좌측에 배치된 제1시프트 레지스터 회로(140A1)의 출력단과 인접한 입단부를 통해 입력된 후 그 반대편인 말단부까지 전달된다.

우측에 배치된 제2시프트 레지스터 회로(140B1)는 제2게이트라인(GL2)을 통해 제2게이트신호(Vgout2)를 출력한다. 제2게이트신호(Vgout2)는 두 번째 주사선에 위치하는 서브 픽셀들에 공급된다. 제2게이트신호(Vgout2)는 우측에 배치된 제2시프트 레지스터 회로(140B1)의 출력단과 인접한 입단부를 통해 입력된 후 그 반대편인 말단부까지 전달된다.

시프트 레지스터 회로(140A, 140B)는 이와 같이 좌측과 우측에 배치되되, 하나의 주사선에 하나의 시프트 레지스터 회로가 형성되도록 좌우 교번하여 배치된다.

시프트 레지스터 회로(140A, 140B)는 풀업 트랜지스터(Tpu), 풀다운 트랜지스터(Tpd) 및 제어부 등을 각각 포함한다. 제어부는 스타트신호(VST) 등에 대응하여 풀업 트랜지스터(Tpu)의 게이트전극에 연결된 Q노드(Q) 및 풀다운 트랜지스터(Tpd)의 게이트전극에 연결된 QB노드(QB)를 제어한다.

풀업 트랜지스터(Tpu)는 제어부의 제어하에 턴온되어 제N클록신호(clk[n])를 게이트하이신호(TFT 턴온 전압)로 출력하는 역할을 한다. 풀다운 트랜지스터(Tpd)는 제어부의 제어하에 턴온되어 게이트로우전압(vgl)을 게이트로우신호(TFT 턴오프 전압)로 출력하는 역할을 한다.

한편, 표시패널의 크기가 대형화 또는 고해상도로 갈수록 표시패널의 로드(Panel Load) 또한 증가하게 된다. 이 경우, 시프트 레지스터 회로(140A, 140B)에 인가되는 클록신호(clk)의 지연(Delay) 또한 발생하게 된다. 클록신호(clk)의 지연은 게이트신호의 출력 지연으로 이어진다.

도 5는 표시패널의 로드로 인한 클록신호의 지연과 관련된 설명을 하기 위한 도면이고, 도 6은 본 발명의 일 실시예에 따른 시프트 레지스터 회로를 개략적으로 나타낸 블록도이다.

도 5에 도시된 바와 같이, 표시패널(100)의 크기가 대형화되거나 고해상도 형태로 구현되면 특정 영역(또는 지점) 이후부터(도 5의 (a)) 참조) 표시패널의 로드로 인한 클록신호의 지연이 발생(도 5의 (b) 참조)하게 된다. 이 밖에도, 클록신호의 지연이 발생하는 문제는 다양한 원인으로부터 발생한다.

한편, 종래에는 구동신호의 저항 감소를 통한 표시패널의 로드 감소나 시프트 레지스터 회로에 포함된 풀업 트랜지스터의 채널 폭을 증가시키는 등의 방식으로 게이트신호의 출력 지연 문제를 개선하고 있다. 하지만, 종래에 제안된 방식은 베젤(Bezel)의 증가(도 5의 (a) 참조)를 유발하므로 이의 개선이 요구된다.

도 6에 도시된 바와 같이, 본 발명의 일 실시예는 클록신호의 지연 문제를 개선하기 위한 신호 보상 회로(145a, 145b)를 사용한다. 신호 보상 회로(145a, 145b)는 표시패널(100)의 비표시영역(LNA, RNA)에 각각 배치된다.

신호 보상 회로(145a, 145b)는 시프트 레지스터 회로(140A, 140B)의 내부 또는 외부에 형성된다. 신호 보상 회로(145a, 145b)는 클록신호의 개수에 대응하여 배치된 적어도 하나의 신호 보상 트랜지스터를 각각 포함한다.

신호 보상 회로(145a, 145b)는 시프트 레지스터 회로(140A, 140B)를 구성하는 트랜지스터와 동일한 타입으로 구현되는 것이 제조공정의 획일화, 단순화 등의 관점에서 바람직하다. 그러나 신호 보상 회로(145a, 145b)는 구동 능력 향상 또는 신뢰성 향상 등의 목적을 위해 시프트 레지스터 회로(140A, 140B)를 구성하는 트랜지스터와 다른 타입으로 구현될 수도 있다.

일측 신호 보상 회로(145a)는 표시영역(AA)의 좌측에 배치된 제N시프트 레지스터 회로(140A, SR[n])를 구동하기 위해 사용되는 클록신호(clkl)를 보상한다. 타측 신호 보상 회로(145b)는 표시영역(AA)의 우측에 배치된 제N+1시프트 레지스터 회로(140B, SR[n+1])를 구동하기 위해 사용되는 클록신호(clkr)를 보상한다.

좌측에 배치된 제N시프트 레지스터 회로(140A, SR[n])는 제N게이트라인(GL[n])을 통해 제N게이트신호(Vg[n])를 출력한다. 제N게이트신호(Vg[n])는 제N번째 주사선에 위치하는 서브 픽셀들(SP[n])에 공급된다.

우측에 배치된 제N+1시프트 레지스터 회로(140B, SR[n+1])는 제N+1게이트라인(GL[n+1])을 통해 제N+1게이트신호(Vg[n+1])를 출력한다. 제N+1게이트신호(Vg[n+1])는 제N+1번째 주사선에 위치하는 서브 픽셀들(SP[n+1])에 공급된다.

이하, 신호 보상 회로에 대해 더욱 자세히 설명한다.

도 7은 신호 보상 회로의 구현 예시도 이고, 도 8은 클록신호의 파형 예시도이며, 도 9는 제1신호 보상 트랜지스터의 동작 특성을 설명하기 위한 도면이고, 도 10은 신호 보상 회로의 배치 예시도이며, 도 11은 비교예와 본 발명의 일 실시예를 비교 설명하기 위한 시뮬레이션 파형도이다.

도 7 및 도 8에 도시된 바와 같이, 신호 보상 회로는 N타입의 신호 보상 트랜지스터들(TC[1] ~ TC[8])로 구성된다. N타입의 신호 보상 트랜지스터들(TC[1] ~ TC[8])은 8 상의 클록신호들(clk1 ~ clk8)의 폴링 타임(Falling Time)을 개선하기 위해 클록신호의 폴링 타임이 게이트로우전압으로 신속히 떨어지도록 특정 클록신호에 동기하여 동작한다.

이하, 시프트 레지스터 회로가 4 수평시간(H) 주기로 가변하고 적어도 일부의 신호가 중첩(Overlap)(예컨대 3 수평시간 중첩)하는 8 상의 클록신호들(clk1 ~ clk8)을 기반으로 구동하는 것을 일례로 본 발명의 일 실시예에 따른 신호 보상 회로의 접속 관계 및 동작 특성에 대해 설명한다.

시프트 레지스터 회로가 앞서 설명한 8 상의 클록신호들(clk1 ~ clk8)을 기반으로 구동하는 경우, 제N클록신호(clk[n])와 제N+4클록신호(clk[n+4])는 서로 상반된 펄스폭(Pulse Width)을 갖도록 생성된다. 이와 같은 형태로 제N+1클록신호(clk[n+1])와 제N+5클록신호(clk[n+5]), 제N+2클록신호(clk[n+2])와 제N+6클록신호(clk[n+6]), 제N+3클록신호(clk[n+3])와 제N+7클록신호(clk[n+7]), 제N+4클록신호(clk[n+4])와 제N+8클록신호(clk[n+8])는 각각 서로 상반된 펄스폭(Pulse Width)을 갖도록 생성된다.

제1신호 보상 트랜지스터(TC[1])는 제1클록신호라인(CLK1)을 통해 전달되는 제1클록신호의 폴링 타임을 보상한다. 제1신호 보상 트랜지스터(TC[1])는 제5클록신호라인(CLK5)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제1클록신호라인(CLK1)에 제2전극이 연결된다. 제1신호 보상 트랜지스터(TC[1])는 제5클록신호(clk5)의 라이징 에지에 대응하여 턴온된다.

제2신호 보상 트랜지스터(TC[2])는 제2클록신호라인(CLK2)을 통해 전달되는 제2클록신호의 폴링 타임을 보상한다. 제2신호 보상 트랜지스터(TC[2])는 제6클록신호라인(CLK6)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제2클록신호라인(CLK2)에 제2전극이 연결된다. 제2신호 보상 트랜지스터(TC[2])는 제6클록신호(clk6)의 라이징 에지에 대응하여 턴온된다.

제3신호 보상 트랜지스터(TC[3])는 제3클록신호라인(CLK3)을 통해 전달되는 제3클록신호의 폴링 타임을 보상한다. 제3신호 보상 트랜지스터(TC[3])는 제7클록신호라인(CLK7)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제3클록신호라인(CLK3)에 제2전극이 연결된다. 제3신호 보상 트랜지스터(TC[3])는 제7클록신호(clk7)의 라이징 에지에 대응하여 턴온된다.

제4신호 보상 트랜지스터(TC[4])는 제4클록신호라인(CLK4)을 통해 전달되는 제4클록신호의 폴링 타임을 보상한다. 제4신호 보상 트랜지스터(TC[4])는 제8클록신호라인(CLK8)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제4클록신호라인(CLK4)에 제2전극이 연결된다. 제4신호 보상 트랜지스터(TC[4])는 제8클록신호(clk8)의 라이징 에지에 대응하여 턴온된다.

제5신호 보상 트랜지스터(TC[5])는 제5클록신호라인(CLK5)을 통해 전달되는 제5클록신호의 폴링 타임을 보상한다. 제5신호 보상 트랜지스터(TC[5])는 제1클록신호라인(CLK1)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제5클록신호라인(CLK5)에 제2전극이 연결된다. 제5신호 보상 트랜지스터(TC[5])는 제1클록신호(clk1)의 라이징 에지에 대응하여 턴온된다.

제6신호 보상 트랜지스터(TC[6])는 제6클록신호라인(CLK6)을 통해 전달되는 제6클록신호의 폴링 타임을 보상한다. 제6신호 보상 트랜지스터(TC[6])는 제2클록신호라인(CLK2)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제6클록신호라인(CLK6)에 제2전극이 연결된다. 제6신호 보상 트랜지스터(TC[6])는 제2클록신호(clk2)의 라이징 에지에 대응하여 턴온된다.

제7신호 보상 트랜지스터(TC[7])는 제7클록신호라인(CLK7)을 통해 전달되는 제7클록신호의 폴링 타임을 보상한다. 제7신호 보상 트랜지스터(TC[7])는 제3클록신호라인(CLK3)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제7클록신호라인(CLK7)에 제2전극이 연결된다. 제7신호 보상 트랜지스터(TC[7])는 제3클록신호(clk3)의 라이징 에지에 대응하여 턴온된다.

제8신호 보상 트랜지스터(TC[8])는 제8클록신호라인(CLK8)을 통해 전달되는 제8클록신호의 폴링 타임을 보상한다. 제8신호 보상 트랜지스터(TC[8])는 제4클록신호라인(CLK4)에 게이트전극이 연결되고 게이트로우전압라인(VGL)에 제1전극이 연결되고 제8클록신호라인(CLK8)에 제2전극이 연결된다. 제8신호 보상 트랜지스터(TC[8])는 제4클록신호(clk4)의 라이징 에지에 대응하여 턴온된다.

이하, 제1신호 보상 트랜지스터(TC[1])를 기준으로 신호 보상 회로의 동작 특성에 대해 설명한다.

도 9에 도시된 바와 같이, 제1클록신호(clk1)와 제5클록신호(clk5)는 서로 상반된 펄스폭(Pulse Width)을 갖도록 생성된다. 제1클록신호(clk1)의 폴링 에지(FE)는 제5클록신호(clk5)의 라이징 에지(RE)에 동기된다.

제1신호 보상 트랜지스터(TC[1])의 게이트전극은 제5클록신호라인(CLK5)에 게이트전극이 연결된 상태이다. 이에 따라, 제5클록신호(clk5)가 로직하이로 변경되는 라이징 에지(RE)가 되면 제1신호 보상 트랜지스터(TC[1])는 턴온된다.

제1신호 보상 트랜지스터(TC[1])가 턴온되면 제1클록신호라인(CLK1)을 통해 공급되는 제1클록신호(clk1)의 전위는 게이트로우전압라인(VGL)을 통해 공급되는 게이트로우전압에 의해 방전(Discharging)되면서 급하강하게 된다. 이에 따라, 제1클록신호(clk1)의 폴링 타임(폴링 에지)은 지연되지 않고 바로 떨어지게 된다.

위와 같이, 신호 보상 회로는 특정 시간 또는 주기(구간)마다 게이트로우전압으로 클록신호의 폴링 타임(방전 가속화)을 떨어트릴 수 있다. 그러므로 표시패널의 크기가 대형화되거나 고해상도 형태로 구현되어 표시패널의 로드 등이 크게 존재하더라도 클록신호의 폴링 타임이 지연되는 문제는 해소된다.

도 6 및 도 10에 도시된 바와 같이, 일측 신호 보상 회로(145a)는 제1신호 보상 트랜지스터(TC[1]), 제3신호 보상 트랜지스터(TC[3]), 제5신호 보상 트랜지스터(TC[5]) 및 제7신호 보상 트랜지스터(TC[7])를 포함할 수 있다. 일측 신호 보상 회로(145a)는 제1클록신호, 제3클록신호, 제5클록신호 및 제7클록신호를 포함하는 홀수 클록신호를 보상하도록 구성될 수 있다.

타측 신호 보상 회로(145b)는 제2신호 보상 트랜지스터(TC[2]), 제4신호 보상 트랜지스터(TC[4]), 제6신호 보상 트랜지스터(TC[6]) 및 제8신호 보상 트랜지스터(TC[8])를 포함할 수 있다. 타측 신호 보상 회로(145b)는 제2클록신호, 제4클록신호, 제6클록신호 및 제8클록신호를 포함하는 짝수 클록신호를 보상하도록 구성될 수 있다.

도 11에 도시된 바와 같이, 본 발명의 일 실시예는 비교예 대비 클록신호의 폴링 타임을 앞당길 수 있는바 클록신호가 지연되는 문제를 개선할 수 있음을 알 수 있다. 비교예는 일반적인 시프트 레지스터 회로로 이루어진 게이트 구동부의 출력 특성을 나타내고, 실시예는 신호 보상 회로를 갖는 시프트 레지스터 회로로 이루어진 게이트 구동부의 출력 특성을 나타낸다.

이상의 설명에 따르면 표시장치의 표시패널은 게이트 신호 및 데이터 신호를 기반으로 영상을 표시한다. 그리고 게이트 신호를 공급하는 단계는 클록신호의 폴링 타임에 맞추어 클록신호를 전달하는 클록신호라인에 낮은 전압을 인가하는 단계에 의해 클록신호의 폴링 타임의 지연이 방지된다.

이상의 설명에서는 4 수평시간(H) 주기로 가변하고 적어도 일부의 신호가 중첩(Overlap)(예컨대 3 수평시간 중첩)하는 8 상의 클록신호들(clk1 ~ clk8)을 기반으로 구동하는 시프트 레지스터 회로를 일례로 설명하였다.

그러나 이는 하나의 예시일 뿐, 본 발명은 M 수평시간(M은 2 이상 정수) 주기로 가변하고 적어도 일부의 신호가 중첩하는 N(N은 4 이상 정수) 상의 클록신호를 기반으로 구동하는 시프트 레지스터 회로에 적용될 수 있다.

본 발명의 일 실시예에서는 신호 보상 트랜지스터들(TC[1] ~ TC[8])이 클록신호라인들(CLK1 ~ CLK8)을 게이트로우전압라인(VGL)에 연결하는 것을 일례로 하였다. 그러나 신호 보상 트랜지스터들(TC[1] ~ TC[8])은 게이트로우전압라인(VGL)이 아닌 음의 전압라인(그라운드 전압라인 또는 부극성 전압라인) 등과 같이 클록신호의 폴링 타임을 빨리 떨어트릴 수 있는 신호라인에 연결될 수도 있다.

한편, 본 발명의 일 실시예에 따른 신호 보상 회로는 특정 시간 또는 주기마다 클록신호라인이 게이트로우전압라인에 연결되므로 정전기 방지용(electrostatic discharge; ESD) 회로로 활용할 수 있다.

이상 본 발명은 표시패널의 크기가 대형화되거나 고해상도 형태로 구현되어 표시패널의 로드 등이 크게 존재하더라도 클록신호의 폴링 타임이 지연되는 문제를 개선할 수 있는 효과가 있다. 또한, 본 발명은 클록신호의 폴링 타임을 개선을 개선하여 게이트 구동부의 출력 특성(폴링 타임)을 향상할 수 있는 효과가 있다. 또한, 본 발명은 게이트 구동부의 출력 특성 개선을 통해 표시장치의 신뢰성 및 수명을 향상할 수 있는 효과가 있다. 또한, 본 발명은 클록신호의 폴링 타임을 개선함과 더불어 정전기 방지용 회로로 활용할 수 있는 보상 회로를 기반으로 게이트 구동부 및 표시장치의 구동 안정성을 향상할 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140A, 140B: 게이트 구동부
145a, 145b: 신호 보상 회로 TC[1] ~ TC[8]: 신호 보상 트랜지스터들
CLK1 ~ CLK8: 클록신호라인들 VGL: 게이트로우전압라인

Claims

클록신호 및 스타트신호를 포함하는 신호를 출력하는 레벨 시프터 회로;
상기 클록신호 및 상기 스타트신호를 포함하는 신호를 기반으로 게이트 신호를 출력하는 시프트 레지스터 회로; 및
상기 시프트 레지스터 회로를 구동하기 위해 사용되는 상기 클록신호의 폴링 타임의 지연을 방지하는 신호 보상 회로를 포함하는 게이트 구동부.
제1항에 있어서,
상기 신호 보상 회로는
상기 클록신호의 폴링 타임에 맞추어 상기 클록신호를 전달하는 클록신호라인에 낮은 전압이 인가되도록 동작하는 게이트 구동부.
제1항에 있어서,
상기 신호 보상 회로는
제N클록신호라인에 제1전극이 연결되고 제N+4클록신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제2전극이 연결된 적어도 하나의 신호 보상 트랜지스터를 포함하는 게이트 구동부.
제3항에 있어서,
상기 적어도 하나의 신호 보상 트랜지스터는
클록신호의 개수에 대응하여 배치된 게이트 구동부.
영상을 표시하는 표시패널;
클록신호 및 스타트신호를 포함하는 신호를 출력하는 레벨 시프터 회로;
상기 클록신호 및 상기 스타트신호를 포함하는 신호를 기반으로 상기 표시패널에 공급할 게이트 신호를 출력하며 상기 표시패널의 일측 및 타측 비표시영역에 배치된 시프트 레지스터 회로; 및
상기 시프트 레지스터 회로를 구동하기 위해 사용되는 상기 클록신호의 폴링 타임의 지연을 방지하는 신호 보상 회로를 포함하는 표시장치.
제5항에 있어서,
상기 신호 보상 회로는
상기 클록신호의 폴링 타임에 맞추어 상기 클록신호를 전달하는 클록신호라인에 낮은 전압이 인가되도록 동작하는 표시장치.
제5항에 있어서,
상기 신호 보상 회로는
제N클록신호라인에 제1전극이 연결되고 제N+4클록신호라인에 게이트전극이 연결되고 게이트로우전압라인에 제2전극이 연결된 적어도 하나의 신호 보상 트랜지스터를 포함하는 표시장치.
제7항에 있어서,
상기 적어도 하나의 신호 보상 트랜지스터는
클록신호의 개수에 대응하여 배치된 표시장치.
제5항에 있어서,
상기 신호 보상 회로는
4 수평시간(H) 주기로 가변하고 적어도 일부의 신호가 중첩하는 8 상의 클록신호들을 보상하기 위한 제1 내지 제8신호 보상 트랜지스터를 포함하는 표시장치.
표시패널에 게이트 신호를 공급하는 단계;
상기 표시패널에 데이터 신호를 공급하는 단계; 및
상기 게이트 신호 및 상기 데이터 신호를 기반으로 상기 표시패널에 영상을 표시하는 단계를 포함하고,
상기 게이트 신호를 공급하는 단계는 상기 클록신호의 폴링 타임의 지연을 방지하기 위해 상기 클록신호의 폴링 타임에 맞추어 상기 클록신호를 전달하는 클록신호라인에 낮은 전압을 인가하는 단계를 포함하는 표시장치 및 이의 구동방법.