SU1413720A1 - Логический элемент - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано при построении логических элементов на бипол рных транзисторах. Цепь изобретени  - расширение функциональных возможностей, достигаетс  за счет возможности реализации функции ИЛИ-НЕ. Логический элемент собран на транзисторах 1-4 первого типа проводимости и транзисторах 5-8 второго типа проводимости и может выполн ть логическую функцию 2ИЛИ-НЕ. При этом количество выходов может быть увеличено за счет увеличени  количества параллельно-последовательно включенных транзисторов. Предложенный логический злемент предназначен дл  изготовлени  по Планерной (тонкоштеноч- ной) полупроводниковой технологии. Топологи  изготовлени  транзисторов - гребенчата . 1 ил. 15 с ю о // 00 Ч tc о 12

Description

Изобретение относитс  к импульсной технике, а именно к логи еским элементам на бипол рных транзисторах

Цель изобретени  - расширение функциональных возможностей логического элемента, а именно реализаци  функции ИЛИ-НЕ.

На чертеже представлена принципиальна  схема логического элемента.

Логический элемент содержит первый , второй, третий и четвертый транзисторы 1-4 первого типа проводимости , п тьй, шестой, седьмой и восьмой транзисторы 5-8 второго типа про- Ьодимости, эмиттеры транзисторов 1 и 2 -соединены с общей шиной, базы соответственно с эмиттерами транзисторов J3 и 4, базы которых соединены соответственно с первым и вторым входами |9 и 10, коллекторы - с вторым выхо- |дом 11, коллекторы транзисторов 1 и соединены с первым выходом 12 и коллекторами транзисторов 5 и 6, базы которых соединены соответственно с третим и четвертым входами 13 и 14, эмиттеры - соответственно с базами транзисторов 7 и 8, эмиттер транзистора 7 соединен с шиной питани  15, коллектор - с эмиттером транзистора 8, коллектор которого соединен с выходом 11.

Логический элемент работает следу шдм образом.

Логический элемент имеет четыре состо ни  (режимы нормальной работы)

В первом состо нии на входы 9,10, 13 и 14 подаетс  уровень напр жени  О (при этом входы 9 и 10 могут быт не обеспечены входными токами, а вхо ды 13 и 14 должны быть обеспечены токами , хот  и малыми). Тогда транзис- ,торы 1-4 .будут находитьс  в запертом состо нии (на выходе 12 устройства будет уровень 1, не обеспеченный током), а транзисторы 5-8 - в открытом (на выходе 11 устройства будет уровень 1, обеспеченный током, поскольку ток коллекторов транзисторов 7 и 8 значительно больше тока коллекторов транзисторов 5 и 6).

Во втором состо нии на входы 10 и 13 подаетс  уровень О, а на входы 9 и 14 - уровень 1. Тогда транзисторы 2,4 и 8,6 будут находитьс  в закрытом состо нии, а транзисторы 1,3 и 7,5 - в открытом. Открытый транзистор 1 обеспечивает уровень о на выходе 12 устройства (током

обеспечен), а на выходе 11 устройства будет потенциальное состо ние О, поскольку ток транзистора 3 значительно меньше, чем у транзистора 1.

В третьем состо нии на входы 10 и 13 подаетс  уровень 1, а на входы 9 и 14 - уровень О. Тогда транзисторы 254 и 8,6 будут открыты, а транзисторы 1,3 и 7,5 - закрыты. Открытый транзистор 2 обеспечивает уровень О на выходе 12 (обеспеченный током), а открытьй транзистор 4 обес- пе тавает уровень О на выходе 11 (потенциальный).

В четвертом состо нии на все входы 9,10,13 и 14 подаетс  высокий уровень 1. Тогда транзисторы 1-4 будут открыты, а транзисторы 5-8 - зак0

0

5

о 5

рыты. Очевидно, что на выходе 12 устройства будет уровень О (обеспеченный током), на выходе 11 - уровень О (не обеспеченный током).

Таким образом, логический элемент 5 выполн ет функцию 2ИЛИ-НЕ. Очевидно, что количество логических входов может быть увеличено за счет увеличени  количества параллельно-последовательно включенных транзисторов. В ре;киме переключени  устройства с одного логического состо ни  на выходе в другое исключена ситуаци  прохождени  сквозного тока через открытые транзисторы 1,2 и 7,8, что уменьшает потребление энергии в режиме переключени .

К напр жению питани  прикла- дашаемого к шине 15, предь вл етс  одно требование, чтобы оно не превышало суммарную величину пороговых напр жений Ur транзисторов противоположного типа проводимости:

( итр),2В,

при котором эти транзисторы еще работают на экспоненциальном участке ВАХ.

Очевидно, что входы 9,13 и 10,14 могут быть попарно объединены, если управл ющие напр жени  О и 1 обеспечень: токами в обоих состо ни х (симметричньй вход).

Данный логический элемент предназначен дл  изготовлени  по планарной (тонкопленочной) полупроводниковой технологии. Топологи  изготовлени  транзисторов - гребенчата . Геометрические размеры транзисторов 1,2 и 7,8 могут .быть равны друг другу или

50

55

отличатьс  при различных концентраци х легирующих примесей в полупроводнике областей баз. В то же врем  геометрические размеры транзисторов 3,4 и 5,6 могут быть в 5-10 раз меньше по отношению к транзисторам I,2 и 7,8, поскольку протекающие через них токи значительно меньше.

Claims (1)

1. Формула изобретени  Логический элемент, содержащий четыре транзистора первого типа проводимости , эмиттеры первого и второго транзисторов соединены с общей шиной базы подключены соответственно к эмиттерам третьего и четвертого тран зисторов, базы которых подключены со ответственно к первому и второму вхо дам, базы п того и шестого транзисторов второго типа приводимости под10

   15

   ключены соответственно к третьему и четвертому входам, эмиттеры - соответственно к базам седьмого и восьмого транзисторов второго типа прово- димости, эмиттер седьмого транзистора соединен с шиной питани , коллектор п того транзистора соединен с первым выходом и коллектором второго транзистора, коллектор четвертого транзистора подключен к второму выходу , отличающийс  тем, что, с целью расширени  функциональных возможностей, коллектор седьмого транзистора соединен с эмиттером восьмого транзистора, коллектор которого соединен с вторым выходом и коллектором третьего транзистора, а коллектор первого транзистора соединен с первым выходом и коллектором шестого транзистора.