JPH06500210A - ３端子非反転形トランジスタスイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 」工逃邊１すＷ、、−艮色乙７．９　：ｌ　４ｊｌ”発明の背景 本発明は、一般的にはトランジスタスイッチに関し、特に非反転形トランジスタ スイッチに関する。

非反転形トランジスタスイッチは、当該技術分野において公知であり、広く用い られている。従来は、それらのスイッチは、少なくとも４端子を含み、そのｌ端 子は入力として用いられ、もう１つの端子はそのデバイスを負荷に接続するため に用いられ、もう１つの端子は接地または帰路のために用いられ、最後の端子は 「第２」反転を与えるために用いられる電源に接続される。

反転形３端子トランジスタスイッチもまた、当該技術分野において公知である。

Ｈｏｐｐｎｅｒ外に対する米国特許第４．２６６．１００号には、２つの直通形 スイッチングＮＰＮＩ−ランジスタと、そのスイッチングトランジシスタによる スイッチングのための複合回路と、を含む対称交差点を有する結合構造用として 配設された、モノリシック集積半導体回路が開示されている。その複合回路は、 ダブルコレクタＰＮＰ　トランジスタを含み、その一方のコレクタは第１ＮＰＮ トランジスタのベースに接続され、他方のコレクタは第２ＮＰＮトランジスタの ベースに接続されている。ダブルコレクタトランジスタのエミッタは、双方のＮ Ｐｆ１ランジスタのコレクタに接続されると共に、第１抵抗を経て電圧源にも接 続されている。ダブルコレクタトランジスタのベースは、定電圧降下を生ぜしめ る成分を経て前記電圧源に接続されると共に、第２抵抗を経てトリが段にも接続 されている。前記ＮＰＮ　トランジスタのエミッタは、それぞれ前記２つの直通 形スイッチングトランジスタのベースに接続されている。

ＥＩ　Ｈａｍａｍｓｙ外に対する米国特許第４．３０７，２９８号には、低い漏 れ電流の、光トグル式両方向性電界効果トランジスタスイッチが開示されている 。光起電力により制御される電界効果トランジスタにより、高インピーダンス径 路、従って低い漏れ電流が得られる。

Ｒｏｄｒｉｑｕｅｚに対する米国特許第４．３９０．７９０号には、ソリッドス テート形光結合式パワースイッチが開示されており、そのスイッチの場合は、光 誘起または先鋒正電圧が１つまたはそれ以上のＭＯＳＦＥＴのゲートおよびソー ス電極対において印加または除去されることによって、それぞれのＭＯＳＦＥＴ がその高および低インピーダンス状態間においてシフトされ、また、さまざまな 回路アレイ内において、交流または直流スイッチングおよび／または交差点スイ ッチングまたは機械的形式Ｃリレー置換またはその他の目的が実現される。

Ｐｕｒｕｉｅｈｉ外に対する米国特許第４．４１０．８０９号には、デプレショ ン形静電誘導トランジスタのためのゲート駆動回路に関連する開示が与えられて おり、この回路は、相補形に接続されたＮＰＮおよびＰＮＰトランジスタのエミ ッタと前記ＳＩＴのゲートとの間に接続されｌこキャパシタと、該ＳＩＴのゲー トと負のゲートを庄原との間のダイオードおよび抵抗の直列接続に対して並列接 続された高い値の抵抗と、を含む。

Ｆｌｏｌｉｄに対する米国特許第４．８４９，６８３号には、電圧変動を受ける 電源からランプへの電力を供給し、かつ制御するためのランプドライバ回路が開 示されている。

そのランプおよび電流検出抵抗と直列に、半導体スイ・ソチか配置されている。

キャパシタが、該スイ・ソチのオン時間中におけるランプ電流と、オフ時間中に おける電源電圧と、を積分する。ヒステリシスを有する電圧比較器が、そのキャ パシタの電圧に応答して、前記スイ・ソチの導電状態を制御する。正常の供給電 圧を超えると、前記ドライバ回路は、ランプに供給される電力を、供給電圧の２ 乗に逆比例するデユーティサイクルにより、ノクルス輻変調し始め、それによっ てランプへの電力を一定（こ保持する。供給電圧が第２所定レベルを超えて上昇 すると、前記ドライバ回路は電力の供給を停止する。

関係のある他の公知の参考文献としては、１９８６し１ｎｅａｒ　Ｄａｔａ　Ｂ ｏｏｋ　ｂｙ　Ｌｉｎｅａｒ　Ｔｅｃｈｎｏｌｏｇｙ、ｐｐ、２−　１　７０お よび２−１７１：Ｆｅｂ、１９９０ＱＳＴ　ｐＰ、２４なし１し２７；　ｔｈｅ Ｆｅｂ、１９８９　ｅｄｉｔｉｏｎｏｆ　ＰＣＩＭ　ｐｐ、２２ないし２７．お よびＢ１１ｃｈｅｒ　Ａ、、Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　ａｎｄＢｉｐｏｌａｒ 　Ｐｏｗｅｒ　Ｑ　Ｓ　Ｔ　ｐＰ、　２４ないし２７　：　ｔｈｅ　Ｆｅｂ、　 １９８９　ｅｄｉｔｉｏｎ　ｏｆ　ＰＣＩＭ　ｐｐ、２２ないし２７．およびＢ １１ｃｈｅｒ　Ａ、、Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　ａｎｄ　Ｂｉｐｏｌａｒ　Ｐ ｏｗｅｒＴｒａｎｓｉｓｔｏｒ　Ｐｈｙｓｉｃｓ、Ｎｅｗ　Ｙｏｒｋ、Ａｃａｄ ｅｍｉｃ　Ｐｒｅｓｓ、ｌ　９８１　Ｃｈａｐｔｅｒ　１．１および１３かある 。

本発明の目的は、新しい、改良されたトランジスタスイッチを提供することであ る。

本発明のもう１つの目的は、非反転形のトランジスタスイッチを提供することで ある。

本発明のさらにもう１つの目的は、非反転形であり、かつ３端子のみを有するト ランジスタスイッチを提供することである。

本発明のさらにもう１つの目的は、第２反転を得るための追加の電源を含まない 、非反転形トランジスタスイッチを提供することである。

本発明のさらにもう１つの目的は、常態において閉成されている、３端子トラン ジスタスイツチを提供することである。

本発明のさらにもう１つの目的は、局部的、またはハード的に組込まれた電源を 必要としない、トランジスタスイッチを提供することである。

発明の要約 本発明の教示に従って構成された非反転形トランジスタスイッチは、ｌ実施例に おいては、第１、第２、および第３端子と、デプレションモードの電界効果トラ ンジスタ（ＦＥＴ）のようなトランジスタ手段であって、該トランジスタ内に電 流路を画定するドレインおよびソース電極、および該トランジスタ電流路内の電 流を制御するためのゲート電極、を存する前記トランジスタ手段と、負電圧変換 器であって、該負電圧変換器が、前記第１端子に接続された入力電極、出力電極 、および帰路電極、を育し、前記負電圧変換器の該出力電極が前記ＦＥＴのゲー ト電極に接続されており、前記負電圧変換器の前記帰路電極が前記ソース電極と 共に前記第２端子にも接続されており、それによって、該第２端子に関し前記第 １端子に対して論理的低レベル信号が印加された時には、前記第３および第２端 子間のコンダクタンスが高レベルになり、前記第２端子に関し前記第１端子に対 して論理的高レベル信号が印加された時には、前記コンダクタンスが低レベルに なるようになっている、前記負電圧変換器と、を含む。この実施例のもう１つの 形式のものにおいては、前記トランジスタ手段は、複数のトランジスタを含む。

本発明のもう１つの実施例においては、非反転形トランジスタスイッチは、第１ 、第２、および第３トランジスタを含み、該第１トランジスタはベース、エミッ タ、およびコレクタ電極を育していて、該ベース電極は前記第１端子に接続され 、該エミッタ電極は前記第２端子に接続され、該コレクタは前記第２トランジス タのソースと前記第３トランジスタのベースとに接続されており、前記第２トラ ンジスタはゲート、ソース、およびドレイン電極を有していて、そのゲートは前 記第２端子に接続され、そのドレインは前記第３端子に接続され、そのソースは 前記第１トランジスタのコレクタと前記第３トランジスタのベースとに接続され ており、前記第３トランジスタはベース、エミッタ、およびコレクタ電極を有し ていて、該ベースは前記第２トランジスタのソースと前記第１トランジスタのコ レクタとに接続され、該エミッタは前記第２端子に接続され、該コレクタは前記 第３端子と前記第２トランジスタのドレインとに接続されている。この実施例の 変形されたものにおいては、正帰還が用いられる。

もう１つの変形されたものにおいては、前記第２トランジスタ（ＦＥＴ）の代わ りに抵抗が代用され、その抵抗の１端子はソースの代わりに、またその抵抗の他 端子はドレインの代わりに用いられて、ゲート電極の接続は削除される。他のい くつかの変形もまた説明される。

さまざまな特徴および利点は、以下の説明において明らかにされる。その説明に おいては、その一部をなす添付図面が参照され、添付図面には、本発明の特定の 実施例が図示されている。これらの実施例は、本技術分野に習熟した者が本発明 を実施しつるために十分な詳細さで説明されるが、他の実施例も利用可能である こと、および本発明の範囲から逸脱することなく構造上の変更が可能であること 、を理解すべきである。従って、以下の詳細な説明は、限定的な意味のものと解 釈すべきではなく、本発明の範囲は添付の請求の範囲により最もよく定めら図面 において、同じ参照番号は同じ部品を示す。

第１図は、本発明の１実施例の概略図であり、第２図は、第１図に示されている スイッチの動作の理解において有用な図表であり、 第３図は、第１図に示されているスイッチの改変の概略図であり、 第４図は、第１図に示されているスイッチのもう１つの改変の概略図であり、 第５図は、本発明のもう１つの実施例の概略図であり、第６図は、第５図に示さ れているスイッチの改変の概略図であり、 第７図は、第５図に示されているスイッチのもう１つの改変の概略図であり、 第８図は、第５図に示されているスイッチのもう１つの改変の概略図であり、 第９図は、第５図に示されているスイッチのもう１つの改変の概略図であり、 第１０図は、第５図に示されているスイッチのもう１つの改変の概略図であり、 第１１図は、第５図に示されているスイッチのもう１つの改変の概略図であり、 第１２図は、第５図に示されているスイッチのもう１つの改変の概略図であり、 第１３図は、実際に構成され、かつ試験された、本発明の実施例の概略図である 。

実施例の詳細な説明 図面を参照するに、第１図には、本発明の教示に従って構成され、かつ全体的に 参照番号１１によって指示された、３端子非反転形トランジスタスイッチの実施 例が示されている。この実施例は、「第２」反転を得るために用いられる電力が 入力電圧から得られているので、「入力付勢形」実施例と呼ばれる。

スイッチ１１は、第１端子１３と、第２端子１５と、第３端子１７と、を育する 。スイッチ１１はさらに、デプレションモードＦＥＴ１９と、負電圧変換器２１ と、を含む。

デプレションモードＦＥＴ１９は、ＭＯＳ形またはＪ形のいずれであってもよい 。負電圧変換器２１は、（Ｌｉｎｅａｒ　Ｔｅｃｈｎｏｌｏｇｙ　１９８６　Ｄ ａｔａｂｏｏｋの８−２７ページのＬ　Ｔ　１０４４　／　７６６０　ｒｔｙｐ ｉｃａｌ　ａｐｐｌｉｃａｔｉｏｎｓ」が教示するように）公称上−１×、−２ ×、または−２×よりも大きい大きさになるように構成されつる。この負電圧変 換の大きさは、デプレションモードＦＥＴ１９の所望の入力ロジックスレショル ド電圧およびゲートスレショルド電圧に応じて選択される。

公知のように、デプレションモードＦＥＴのゲートを駆動するのには、はとんど 直流電流は要求されない７．スイッチング速度の要求およびゲートヤ１バシタシ スは、［スイッチ形キャパシタ」、’　Ｎ　Ｍ　４！ンブｌ、または他の形式の 負電圧変換器でありうる負電圧変換器から要求される出力電流を指示する。モノ リシックのスイッチ形キャパシタＣＭＯ３変換器セルーーそれぞれか４０＋ｎＡ のＬＴ　１０４４／７６６０に類似しているが、電流容量は低く、従って内部キ ャパシタの値は極めて小さい（例えば５０ｐＦ）−一は、完全に同じＣＭＯＳチ ップ上に集積されうる。これらのセルは、多くの異なる大きさの電圧変換を発生 するように、堆積され、またカスケード接続されうる。この低電流の応用におけ る集積負電圧変換器のためのセルは、通過またはスイッチトランジスタの大きさ を減少させることにより、ＬＴ１０４４／７６６０よりも、占育するダイ領域を 小さくなされうる。デプレションモードＦＥＴ１９は、第３端子１７に接続され たドレイン電極２３と、第２端子１５に接続されたソース電極２５と、ゲート電 極２７と、を存する。負電圧変換器２１は、スイッチ１１の第１端子１３に直接 接続された入力端子２９と、ゲート電極２７に直接接続された出力端子３１と、 第２端子１５に接続された帰路端子３３と、を存する。

第１図に示されているように、第２端子１５は接地され、第３端子１７は負荷抵 抗ＲＬを経て供給電圧ＶＣＣに接続される。負荷抵抗Ｒ＋、および供給電圧ｙ　 ｃｃは、スイｙチ１１の一部ではない。

スイッチ１１は、以下のように動作する。もし第１端子１３に印加される電圧が 負電圧変換器２１’のスＩ／シ３ルｌく値より低ければ、ゲート電極２７に印加 される電圧は０ポルトになり、第２端子１５と第３端子１７との間のコンダクタ ンスを高レベルにする。一方、もし第１端子１３に印加される電圧が負電圧変換 器２１のスレショルド値より高ければ、ゲート電極に印加される電圧は負電圧に なり、第２端子１５と第３端子１７との間のコンダクタンスを低レベルにする。

もし使用される特定の負電圧変換器２Ｉが、約１　’／２ボルトのスレショルド 値を有すれば、ＴＴＬロジックＬＯは、該スレショルドより低くなり、ＴＴＬロ ジックＨＩは該スレショルドより高くなる。

供給電圧ＶＣＣが１０ボルト、かつ負電圧変換器２１のスレショルド値が１．５ ボルトの場合における、スイッチ１１の第１端子１３と、負電圧変換器２１の出 力端子３１と、スイッチ１１の第３端子１７と、においての代表的な電圧値を示 す図表が、第２図に示されている。これかられかるように、第１端子１３におけ るｌボルトまたはそれ以下の電圧は、第３端子１７にＴＴＬロジックＬＯ電圧を 与え、一方、２ボルトまたはそれ以上の電圧は、端子１７にＴＴＬロジックＨＩ Ｅ圧を与える。

次に、第３図には、第１図に示されているスイッチ１１の改変か示されており、 この改変は参照番号３５によって指示されている。

スイッチ３５は、１３．１５、および１７によりそれぞれ示されている、第１、 第２、および第３端子と、デプレションモードＦＥＴ１９と、負電圧変換器２１ と、を含む。諸成分は、ドレイン電極２３が直接第３端子Ｉ７に接続さ第１ずに 、バイポーラトランジスタ３７を経て第３端子１７に接続されており、バイポー ラトランジスタ３７がさらに第２端子Ｉ５にも接続されていて、電流増幅デバイ スとして役立っていることを除外すれば、第１図のスイッチＩＩにおけると同様 に接続されている。

バイポーラトランジスタ３７は、・そのコレクタ電極３９が第２端子１５に接続 され、そのエミッタ電極４１が第３端子１７に接続され、そのベース電極４３が ＦＥＴｌ９のドレイン電極２３に直接接続された配置を有する。

次に、第４図には、第３図に示されているスイッチの改変４５が示され、そこで は、電流増幅手段が、単一のバイポーラトランジスタではなく、複合バイポーラ トランジスタ（ＣＢＴ）４７の形式となっている。ＣＢＴ４７は複数のトランジ スタを含む。簡単にするために、４トランジスタ４９．５１．５３、および５５ のみが示されている。

さらに図面を参照すると、第５図には、本発明の教示に従って構成された３端子 非反転形トランジスタスイッチのもう１つの実施例が示され、全体的に参照番号 １０１により指示されている。この実施例は、［第２Ｊ反転を得るのに必要な電 力が、出力（第３端子）！圧および電流から得られていることから、ｆ出力付勢 形」実施例と呼ばれる。

本発明の多数の実施例は、全てがモノリシックに集積されるか否かは別として、 １パツケージに含まれうることに注意すべきである。本発明の範囲にはさらに、 通常の動作のだめのｍ−そして恐らくはそれを向上させるための、ｒ第４」ピン （を源）を用いてはいるか、この電力ピンに電力か供給されなくてもなお（例え ば「フェイルセーフ」的特徴として）動作する、３端子非反転形トランジスタス イッチも含まれる。

スイッチｌｏｔは、第１端子１０３と、第２端子１０５と、第３端子１０７と、 を含む。スイッチ１０１はさらに、入力ＮＰＮ　トランジスタ１０９と、ｎチャ ネルデプレションモードＦＥＴＩＩＩと、出力トランジスタ１１３と、を含む。

入力ＮＰＮトランジスタ１０９はまた、エンハンスメントモードＭＯＳ　ＦＥＴ でもありうる。

ＦＥＴ１１１は、デプレションモードＭＯ３またはＪ−ＦＥＴのいずれかであり うる。出力トランジスタ１１３は、バイポーラ形のもの、エンハンスモードＭＯ ３ＦＥＴ、（または第６図、第７図、第８図、第１０図、第１１図、および第１ ２図に示されているような複合デバイス）でありうる。

入力端子１０３は、トランジスタ１０９のベース１２１に接続されている。トラ ンジスタ１０９のエミッタｌ２３は、第２端子１０５に接続されている。トラン ジスタ１０９のコレクタ１２５は、ＦＥＴＩＩＩのソース１２７とトランジスタ １１３のベース１３１とに接続されている。ＦＥＴＩＩＩのゲート１２９は１０ ５に接続されている。ＦＥＴＩＩＩのドレイン１１５は１０７に接続されている 。トランジスタ１１３のエミッタ１１７は、第２端子１０５に接続されている。

トランジスタ１１３のコレクタ１１９は、第３端子１０７に接続されている。

入力信号電圧は、第１端子１０３と、インバータとして動作するトランジスタ１ ０９のベース１２１とに印加される。０ポルトまたはトランジスタ１０９のター ンオンスレショルドより低い任意の電圧は、そのコレクタ１２５とそのエミッタ １２３との間のコンダクタンスを低レベルにする。ＦＥＴＩＩＩは、そのドレイ ン１１５とそのソース１２７との間で導電し、ソース１２７からの電流はトラン ジスタ１１３のベース１３１へ送られて、トランジスタ１１３のコレクタ１１９ とエミッタ１１７との間のコンダクタンスは高レベルになる。すなわち、第１端 子１０３に低電圧が印加されると、第３端子１０７と第２端子１０５との間には 、高い導電率が存在するようになる。

逆に、トランジスタ１０９の入力スレショルド電圧より高い電圧が、第１端子１ ０３に印加されると、トランジスタ１０９のコレクタ１２５からエミッタ１２３ への導電率は高レベルになる。従って、ＦＥＴＩＩＩのソース１２７から流れる 電流は、トランジスタ１０９のコレクタ１２５およびエミッタ１２３を経て第２ 端子１０５へ分路されるので、トランジスタ１１３のベース１３１へは、ターン オンスレショルド電圧より低い電圧が印加されることになる。第３端子１０７と 第２端子１０５との間の導電率は低レベルとなり、第３端子１０７に入る電流は 、本質的にＦＥＴＩＩＩのＩＤ５Ｓのみとなる。

次に、第６図には、第５図に示されているスイッチ１０１の改変が示されており 、この改変は参照番号１４１によって指示されている。

スイッチ１４１は、１０３．１０５、および１０７によってそれぞれ示されてい る第１．第２、および第３端子と、トランジスタ１０９と、ＦＥＴＩ　１１と、 トランジスタ１１３と、を含む。諸成分は、トランジスタ１１３のエミッタ電極 １１７が直接第２端子１０５に接続されずに、ＮＰＮ）−ランジスタ１４３を経 て第２端子１０５に接続されており、ＮＰＮ）ランジスタ１４３がさらに第２端 子１０５に接続されていて、電流増幅デバイスとして役立っていることを除外す れば、第５図のスイッチ１０１におけると同様に接続されている。トランジスタ １４３は、そのコレクタ１４９が第３端子１０７に接続され、そのエミッタ１４ ７が第２端子１０５に接続され、そのベース電極１４５が直接トランジスタ１１ ３のエミッタ電極１１７に接続された配置を有する。ダーリントン接続されたト ランジスタ１１３および１４３の配置は、ＦＥＴＩ　ｌ　１の与えられたＩＤ５ Ｓにおいて、第５図の配置に比し、高い出力電流を生じつる。

次に、第７図には、第５図に示されているスイッチｌＯＩの改変が示されており 、この改変は参照番号１５１によって指示されている。

スイッチ１５１は、１０３．１０５．および１０７によってそれぞれ示されてい る第１、第２、および第３端子と、ＮＰＮ　ｌ−ランジスタ１０９と、ｎチャネ ルＦＥＴ１１１と、ＮＰＮ　トランジスタ１１３と、を含む。諸成分は、ＮＰＮ 　トランジスタ１１３のコレクタ１１９が直接第３端子１０７に接続されずに、 ＰＮＰ　トランジスタ１５３を経て第３端子１０７に接続されており、ＰＮＰト ランジスタ１５３がさらに第３端子１０７に接続されていて、電流増幅デバイス として役立っていることを除外すれば、第５図のスイッチ１０１におけると同様 に接続されている。ＰＮＰ　トランジスタ１５３は、そのコレクタ１５７が第２ 端子１０５に接続され、そのエミッタ１５９が第３端子１０７に接続された配置 を有する。第７図においては、ＮＰＮ　トランジスタ１１３およびＰＮＰトラン ジスタ１５３の「複合」　トランジスタ接続が、第５図の回路よりも高い電流増 幅を与え、また、第６図の回路よりも低いオン電圧を与える。

第８図には、第５図に示されているスイッチ１０１の改変が示されており、この 改変は参照番号１６１によって指示されている。

スイッチ１６１は、１０３，１０５．および１０７によってそれぞれ示されてい る第１、第２、および第３端子と、ＮＰＮ　トランジスタ１０９と、ｎチャネル ＦＥＴ１１１と、ＮＰＮトランジスタ１１３、ＰＮＰ　トランジスタ１５３、Ｎ ＰＮ　ｌ−ランジスタ１６３、および可能なこれ以上の同様に接続された交互す る極性のトランジスタから構成された複合バイポーラトランジスタ（ＣＢＴ）と 、を含む。諸成分は、ＮＰＮトランジスタ１１３のコレクタ１１９が直接第３端 子１０７に接続されずに、ＰＮＰ　）ランジスタ１５３を経て第３端子１０７に 接続されており、ＰＮＰ　）ランジスタ１５３がさらに第３端子１０７に接続さ れていて、電流増幅デバイスとして役立っていることを除外すれば、第５図のス イッチ１０１におけると同様に接続されている。ＰＮＰ　）ランジスタ１５３は 、そのコレクタ１５７がＮＰＮ　トランジスタ１６３のベース１６５に接続され た配置を有する。ＰＮＰトランジスタ１５３のエミッタ１５９は、第３端子１０ ７に接続されている。ＮＰＮ　トランジスタ１６３のエミッタ１６７は第２端子 １０５に接続され、ＮＰＮ）ランジスタ１６３のコレクタは、第３端子１０７に 、または、ＮＰＮトランジスタ１１３のコレクタ１１９がＰＮＰトランジスタ１ ５３のベース１５５に接続されているのと同様に反復的様式によって、さらなる ＰＮＰ　トランジスタのベースに、接続される。反復的連鎖の最後のトランジス タのコレクタは、もしそれがＮＰＮ形のものならば第３端子１０７に接続され、 あるいは、もし最後のトランジスタがＰＮＰ形のものならば、そのコレクタは第 ２端子１０５に接続される。

次に、第９図には、第５図に示されているスイッチ１０１の改変が示されており 、この改変は参照番号１７１によって指示されている。

スイッチ１７１は、１０３．１０５、および１０７によってそれぞれ示されてい る第１、第２、および第３端子と、ＮＰＮ　トランジスタ１０９と、ｎチャネル ＦＥＴ１１１と、ＮＰＮ　トランジスタ１１３と、を含む。諸成分は、トランジ スタ１０９のベース１２１が直接第１端子１０３に接続されずに、抵抗１７３の 端子１７８と抵抗１８１の端子１８３との双方に接続されており、抵抗１８１の 端子１８５が第２端子１０５に接続されていることを除外すれば、第５図のスイ ッチ１０１におけると同様に接続されている。抵抗１７３の端子１７５は、第１ 端子１０３に接続されている。従って、抵抗１７３および１８１は、第１端子１ ０３の電圧レベルを減少せしめる分圧器として接続されており、この分圧された 電圧をトランジスタ１０９のベース１２１へ印加することにより、第１端子１０ ３における入力電圧スレショルドを調節する。

次に、第１０図には、第５図に示されているスイッチ１０１の改変が示されてお り、この改変は参照番号１９１によって指示されている。スイッチ１９１は、１ ０３．１０５、および１０７によってそれぞれ示されている第１、第２および第 ３端子と、ＮＰＮ）ランジスタ１０９と、ｎチャネルＦＥＴＩ　ｌ　１と、ＮＰ Ｎ　トランジスタ１１３とを含む。これらの諸成分は、第５図のスイッチ１０１ におけると同様に接続されている。ＮＰＮ）ランジスタ１９３と、ツェナダイオ ード２０３と、抵抗２１１とは、過電圧保護を行なうために追加されたものであ る。

トランジスタ１９３のエミッタは第２端子１０５に接続され、そのコレクタはト ランジスタ１０９のコレクタ１２５と、ＦＥＴＩＩＩのソース１２７と、トラン ジスタ１１３のベース１３１と、に接続されている。トランジスタ１９３０ベー スは、ツェナダイオード２０３のＰ形半導体電極２０１に接続され、ツェナダイ オード２０３のＮ形半導体電極は抵抗２１１の端子２０７に接続され、抵抗２１ １の他端子２０９は第３端子１０７に接続されている。抵抗２１１は、第３端子 １０７への過電圧の印加中に、ツェナダイオード２０３およびＮＰＮ）ランジス タ１９３を流れる過剰な電流を阻止することを要求される。

次に、第１１図には、第５図に示されているスイッチ１０１の改変が示されてい る。この改変は、参照番号２２１によって指示されている。スイッチ２２１は、 １０３．１０５、および１０７によってそれぞれ示されている第１、第２、およ び第３端子と、ＮＰＮ）ランジスタ１０９と、ｎチャネルＦＥＴＩＩＩと、ＮＰ Ｎ）ランジスタ１１３と、を含む。諸成分は、トランジスタ１０９のベース１２ １が直接第１端子１０３に接続されずに、ダイオード２２９および２２３のそれ ぞれの陰極２３１および２２７の双方に接続されていることを除外すれば、第５ 図のスイッチ１０１におけると同様に接続されている。ダイオード２２３の陽極 ２２５は第２端子１０５に接続され、ダイオード２２９の陽極２３３は第１端子 １０３に接続されている。ダイオード２２９および２２３の追加は、第１端子１ ０３における逆極性電圧信号への誤った応答を防止し、さらにダイオード２２９ は入力スレショルド電圧を増大せしめるが、これもまた望ましいことである。

次に、第１２図には、第５図に示されているスイッチ１０１の改変が示されてお り、この改変は参照番号２４２によって指示されている。

スイッチ２４１は、第１、第２、および第３端子のそれぞれ１０３、！０５、お よび１０７と、ＮＰＮ）ランジスタ１０９と、ｎチャネルＦＥＴＩ　１１と、Ｎ ＰＮトランジスタ１１３と、を含む。これらの成分は、トランジスタ１０９のベ ース１２１が直接第１端子１０３に接続されずに、抵抗２５７を経て第１端子１ ０３に接続され、抵抗２５７もまた第１端子１０３に接続されていることを除外 すれば、第５図のスイッチ１０１におけると同様に接続されている。第１端子１ ０３は抵抗２５７の端子２６１に接続され、抵抗２５７の端子２５９はトランジ スタ１０９のベース１２１に、また抵抗２５１の端子２５５にも接続され、抵抗 ２５１の他端子２５３はＮＰＮＩ−ランジスタ２４３のコレクタ２４７に接続さ れ、そのエミッタ２４５は第２端子１０５に接続され、そのベース２４９はトラ ンジスタ１１３のベース１３１に、またＦＥＴＩＩＩのソース１２７にも、また トランジスタ１０９のコレクタ１２５にも接続されている。トランジスタ２４３ と、抵抗２５７および２５１とは、＊１端子１０３の入力スレショルド電圧のヒ ステリシスまたは「シュミットトリガ」様の変動を生せしめる、制御された量の 正帰還を導入するように動作する。

次に、第１３図には、市販の電子成分を用いて実際に製作され、その後試験され た、本発明の出方付勢形実施例の概略図が示されており、この実施例は参照番号 ２７１によって示されている。装ｆ１２７１は、久方端子ｌにおける入力ロジッ ク遷移から５マイクロ秒以内に３アンペアの負荷をオンまたはオフにスイッチし うる。正方向人力スレショルドは約＋１．５ボルトであり、負方向人力スレショ ルドは約＋１．２ボルトである。図から認められるように、装置２７１は第８図 に示されている実施例の改変である。図かられかるように、トランジスタＱ３゜ Ｑ４Ａ、Ｑ４Ｂ、Ｑ５．Ｑ６．およびＱ７は、１つの複合バイポーラトランジス タとして接続され、これらのトランジスタのそれぞれはスイッチング速度を改善 するためのベース−エミッタ間抵抗を育する。装置２７１は、離散的またはハイ ブリッド形式に製造されつる。装置２７１は、同様の集積デバイスによる置換を 行なえば、モノリシックＩＣとしても製造されつる。Ｑ６は、ＩＣ形式のための 大形横方向ＰＮＰでありうる。バイポーラＩＣ設計に習熟した者にとっては、他 の置換も明らかである。

装置２７１においては、Ｄｌはスレショルドを整定し且つ負入力を阻止し、Ｄ２ は負入力を分路し、Ｑ２は入力インバータトランジスタであり、Ｑ２はＥＰＩ　 ＦＥＴをシミュレートし、Ｑ３は出力インバータおよびＣＢＴ内の第１Ｑとして 働き、Ｑ４ΔおよびＱ４ＢはＣＢＴ内の第２Ｑとして働き、Ｑ５はＣＢＴ内の第 ３Ｑおよびブリドライバとして働き、Ｑ６はＣＢＴ内の第４Ｑおよびドライバと して働き、Ｑ７はＣＢＴ内の第５Ｑおよび出力として働き、Ｑ８は正帰還または シュミットトリガスイッチとして働くことに注意すべきである。また、ＣＡ３０ ９６は、ＩＣ形トランジスタ、すなわち３個のＮＰＮ形のものと、２個のＰＮＰ 形のものとのアレイであることにも注意すべきである。

本発明の諸実施例は、単に例示的な意味のものであり、本技術分野に習熟した者 ならば、本発明の精神から逸脱することなく、それに対し工さまざまな変形およ び改変を行ないつるはずである。例えば、ＮＰＮおよびｎチャネルトランジスタ の代わりにＰＮＰおよびｐチャネルトランジスタを用い、かつその逆を行なうこ とが可能である。それによって得られる実施例は、負荷に対して負の電源電圧を 印加し、かつ負ロジック入力レベルを用いいれば、前述と同様に動作する。本発 明は、バイポーラトランジスタ、特にＮＰＮ　トランジスタ１０９、の代わりに エンハンスモードＦＥＴを用いても（ベースの代わりにゲート、エミッタの代わ りにソース、コレクタの代わりにドレインを用いる）役立ち、さらにショットキ ークランプをバイポーラトランジスタに対して追加すれば、ターンオフ時間を減 少せしめつる。このような全ての変形および改変は、請求の範囲によって定めら れている本発明の範囲内に含まれるように考慮されている。

ＦＩＧ、　９ ＦＩＧ、　ｌＩ ２４、、／　ＦＩＧ、　１２ 補正書の写しく翻訳文）提出書（蛯法＄１８４条）８）

Claims (10)

【特許請求の範囲】
1. １．３端子のみを有する回路から構成される非反転形トランジスタスイッチにお いて、該回路が、ａ．デプレションモード電界効果トランジスタ（ＦＥＴ）であ って、該ＦＥＴが、該トランジスタ内に電流路を画定するドレインおよびソース 電極と、該トランジスタの電流路内の電流を制御するためのゲート電極と、を有 し、前記非反転形トランジスタスイッチにおけるスイッチングが前記ドレインお よびソース電極間において行なわれる、前記デプレションモードＦＥＴと、ｂ． 入力電極と、出力電極と、帰路電極と、を有する負電圧変換器であって、該出力 電極が前記ＦＥＴの前記ゲート電極に接続され、該帰路電極が前記ソース電極に 接続されている該負電圧変換器と、を含み、ｃ．それによって、前記ドレインお よびソース電極間のコンダクタンスが、前記ソース電極に関し前記入力電極に対 して低電圧が印加された時には高レベルになり、また、前記ソース電極に関し前 記入力電極に対して高電圧信号が印加された時には低レベルになる、非反転形ト ランジスタスイッチ。
2. ２．前記ＦＥＴに接続され前記非反転形トランジスタスイッチの電流処理能力を 増大せしめる電流増幅手段をさらに含む、請求項１記載の非反転形トランジスタ スイッチ。
3. ３．前記電流増幅手段が、エミッタホロワとしての前記ＦＥＴに接続されたバイ ポーラトランジスタによって構成される、請求項２記載の非反転形トランジスタ スイッチ。
4. ４．前記電流増幅手段が、複合バイポーラトランジスタ（ＣＢＴ）から構成され る、請求項２記載の非反転形トランジスタスイッチ。
5. ５．前記負電圧変換器の前記入力電極と、前記デプレションモードＦＥＴの前記 ソース電極と、前記デプレションモードＦＥＴの前記ドレイン電極と、のそれぞ れに接続された、第１、第２、および第３スイッチ端子をさらに含む、請求項１ 記載の非反転形トランジスタスイッチ。
6. ６．第１端子、第２端子、および第３端子と呼ばれる３端子のみを有する回路か ら構成される非反転形トランジスタスイッチにおいて、該回路が、 ａ．第１、第２、および第３トランジスタを含み、ｂ．該第１トランクスタがベ ース、エミッタ、およびコレクタ電極を有し、該ベース電極が前記３端子の１つ に接続されており、 ｃ．前記第２トランジスタがドレイン、ゲート、およびソース電極を有し、 ｄ．前記第３トランジスタがベース、エミッタ、およびコレクタ電極を有し、該 エミッタ電極が前記３端子のもう１つのものに接続され、該コレクタ電極が前記 ３端子の他のものに接続されており、 ｅ．前記第１トランジスタの前記コレクタ電極が前記第２トランジスタの前記ソ ース電極と、前記第３トランジスタの前記ベース電極とに接続されており、ｆ． 前記第２トランジスタの前記ゲート電極と、前記第３トランジスタの前記エミッ タ電極とが、前記第１トランジスタの前記エミッタ電極に接続されており、前記 非反転形トランジスタスイッチにおけるスイッチングが前記第３トランジスタの 前記コレクタおよびエミッタ電極間において行なわれる、 非反転形トランジスタスイッチ。
7. ７．前記第３トランジスタが複合バイポーラトランジスタである、請求項６記載 の非反転形トランジスタスイッチ。
8. ８．過電圧保護が備えられている、請求項６記載の非反転形トランジスタスイッ チ。
9. ９．前記第３トランジスタが前記非反転形トランジスタスイッチの前記第１端子 に接続されることにより正帰還を与えるようになっている、請求項６記載の非反 転形トランジスタスイッチ。
10. １０．前記バイポーラトランジスタがベース電極を有し、該バイポーラトランジ スタの該ベース電極が前記デプレションモードＦＥＴの前記ドレイン電極に接続 されている、請求項３記載の非反転形トランジスタスイッチ。