JPH03132113A - Ｔｔｌレベル出力インターフェイス回路 - Google Patents
Ｔｔｌレベル出力インターフェイス回路Info
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- JPH03132113A JPH03132113A JP2177686A JP17768690A JPH03132113A JP H03132113 A JPH03132113 A JP H03132113A JP 2177686 A JP2177686 A JP 2177686A JP 17768690 A JP17768690 A JP 17768690A JP H03132113 A JPH03132113 A JP H03132113A
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- 230000004044 response Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- 238000005259 measurement Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は一般にＭＯＳおよびバイポーラトランジスタを
接続する電気回路、特にＴＴＬレベル出力インターフェ
イス回路における改善に関する。
接続する電気回路、特にＴＴＬレベル出力インターフェ
イス回路における改善に関する。
［従来技術］
幾つかの電気回路に対して多論理機能を行わせるための
高密度ＭＯＳトランジスタは、前記論理機能にしたがっ
て電力が印加される整合された回路負荷に適切な電力を
供給するために、ＴＴＬレベルの出力信号を提供するた
めの低密度バイポーラトランジスタと組合わされる。Ｍ
ＯＳおよびバイポーラトランジスタと組合わされるＴＴ
Ｌレベル出力インターフエイス回路は、ナカシバ等の’
Ａ ５ｕｂｎａｎｏｓｅｃｏｎｄ Ｂｉ−０ＭＯ３Ｇａ
ｔｅ−ＡｒｒａｙＦａｍｌｌｙ 、 ＩＥＥＥ １９
８８ Ｃｕ５ｔｏａ＋ ＩｎｔｅｇｒａｔｅｄＣｌｒｃ
ｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ６３乃至６６ページ
；ニシオ、オギエ、カドノの“Ａｐｐｌｉｃａｔｉｏｎ
ｓ ｏｒ Ｈｌ−ＢｉＣＭＯ８Ｔｅｃｈｎｏｌｏｇｙ
、 ）ｌｉｔａｃｈＩ Ｒｅｖｉｅｖ、Ｖｏｌ ３５
（１９８Ｂ）。
高密度ＭＯＳトランジスタは、前記論理機能にしたがっ
て電力が印加される整合された回路負荷に適切な電力を
供給するために、ＴＴＬレベルの出力信号を提供するた
めの低密度バイポーラトランジスタと組合わされる。Ｍ
ＯＳおよびバイポーラトランジスタと組合わされるＴＴ
Ｌレベル出力インターフエイス回路は、ナカシバ等の’
Ａ ５ｕｂｎａｎｏｓｅｃｏｎｄ Ｂｉ−０ＭＯ３Ｇａ
ｔｅ−ＡｒｒａｙＦａｍｌｌｙ 、 ＩＥＥＥ １９
８８ Ｃｕ５ｔｏａ＋ ＩｎｔｅｇｒａｔｅｄＣｌｒｃ
ｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ６３乃至６６ページ
；ニシオ、オギエ、カドノの“Ａｐｐｌｉｃａｔｉｏｎ
ｓ ｏｒ Ｈｌ−ＢｉＣＭＯ８Ｔｅｃｈｎｏｌｏｇｙ
、 ）ｌｉｔａｃｈＩ Ｒｅｖｉｅｖ、Ｖｏｌ ３５
（１９８Ｂ）。
Ｎｏ、５２２５乃至２３０ベージ； “Ｈｏｗ Ｍｏｔ
ｏｒｏｌａ ＭｏｖｅｄＢＩＭＯ８ｕｐ ｔｏ ＶＬＳ
Ｉ Ｌｅｖｅｌｓ＝ 、Ｅｌｅｃｔｒｏｎｉｃｓ、１９
８８年７月１０日、８７乃至７０ページ； ｌｌｎ ａ
ｎｄ ５ｐｅｈｎのＦａｓｔ、 ｌｏｗ−ｐｏｗｅｒ
ｌｏｇｉｃ ａｒｒａｙ ｕｎｉｔｅｓ ＣＭＯ８ａｎ
ｄ ｂｉｐｏｌａｒ 、Ｅｌｅｃｔｒｏｎｉｅ Ｄｅ
ｓｌｇｎ、１９８７年４月１６日； Ａｂｒａｍｏｖｌ
ｔｚ、に１ｎｅｒ ａｎｄ ＴａＩｇの “Ｐｏｗｅｒ
−Ｃｅｌ １１１ｂｒａｒｙ ｂｒｌｎｇｓ ｈｉｇｈ
ｖｏｌｔａｇｅ ｔｏ ｓｅｍｉｃｕｓｔｏｍＩＣｓ
“、ＥｌｅＣｌｒＯｎｉｅ Ｄｅｓｉｇｎ、１９８７年
６月１１日、９３乃至１００ベージ； “ＴＩ’ｓ ８
１０ＭＯ９ｂｕｓ １ｎｔｅｒｆａｃｅＩＣｓ ５ｌ
ａｓｈ ５ｔａｎｄｂｙ ｃｕｒｒｅｎｔ ”
、ＥｌｅｃｔｒｏｎｌｃＰｒｏｄｕｅｔｓ、１９８７
年６月１５日、１７乃至１９ページ；およびＣｏｈｅｎ
のＮＥＣ’ｓ ８１０ＭＯ８Ａｒｒａｙｓ ５ｈａｔｔ
ｅｒＲｅｃｏｒｄ’ 、ＥＩｅｃｔｒｏｎｌｃｓ、１９
８７年８月６日、８２乃至８３ページに記載されている
。
ｏｒｏｌａ ＭｏｖｅｄＢＩＭＯ８ｕｐ ｔｏ ＶＬＳ
Ｉ Ｌｅｖｅｌｓ＝ 、Ｅｌｅｃｔｒｏｎｉｃｓ、１９
８８年７月１０日、８７乃至７０ページ； ｌｌｎ ａ
ｎｄ ５ｐｅｈｎのＦａｓｔ、 ｌｏｗ−ｐｏｗｅｒ
ｌｏｇｉｃ ａｒｒａｙ ｕｎｉｔｅｓ ＣＭＯ８ａｎ
ｄ ｂｉｐｏｌａｒ 、Ｅｌｅｃｔｒｏｎｉｅ Ｄｅ
ｓｌｇｎ、１９８７年４月１６日； Ａｂｒａｍｏｖｌ
ｔｚ、に１ｎｅｒ ａｎｄ ＴａＩｇの “Ｐｏｗｅｒ
−Ｃｅｌ １１１ｂｒａｒｙ ｂｒｌｎｇｓ ｈｉｇｈ
ｖｏｌｔａｇｅ ｔｏ ｓｅｍｉｃｕｓｔｏｍＩＣｓ
“、ＥｌｅＣｌｒＯｎｉｅ Ｄｅｓｉｇｎ、１９８７年
６月１１日、９３乃至１００ベージ； “ＴＩ’ｓ ８
１０ＭＯ９ｂｕｓ １ｎｔｅｒｆａｃｅＩＣｓ ５ｌ
ａｓｈ ５ｔａｎｄｂｙ ｃｕｒｒｅｎｔ ”
、ＥｌｅｃｔｒｏｎｌｃＰｒｏｄｕｅｔｓ、１９８７
年６月１５日、１７乃至１９ページ；およびＣｏｈｅｎ
のＮＥＣ’ｓ ８１０ＭＯ８Ａｒｒａｙｓ ５ｈａｔｔ
ｅｒＲｅｃｏｒｄ’ 、ＥＩｅｃｔｒｏｎｌｃｓ、１９
８７年８月６日、８２乃至８３ページに記載されている
。
［発明の解決すべき課題］
ナカシバ等のＴＴＬ出力インターフエイス回路は第１図
に記載されている。この回路は、第１のＣＭＯＳインバ
ータ１０１第２のＣＭＯＳインバータ１２、第１のｎｐ
ｎ トランジスタ１４、第２のｎｐｎトランジスタ１６
、ｐチャンネルＭＯＳＦＥＴ１８、第１のｎチャンネル
ＭＯＳＦＥＴ２０、第２のｎチャンネルＭＯＳＦＥＴ２
２、第３のｎｐｎ トランジスタ２４、第１の抵抗２６
、第２の抵抗２７、第３の抵抗２８、ｎφ回路網３０、
第１のダイオード３２、第２のダイオード３３、第３の
ダイオード３４を含む。ｎφ回路網３０は、第４のｎｐ
ｎ トランジスタ３６と第４のｎｐｎ トランジスタ３
６のベースとコレクタとの間に接続された第４の抵抗３
８と第４のｎｐｎトランジスタ３Ｂのエミッタとベース
との間に接続される第５の抵抗４０を含む。
に記載されている。この回路は、第１のＣＭＯＳインバ
ータ１０１第２のＣＭＯＳインバータ１２、第１のｎｐ
ｎ トランジスタ１４、第２のｎｐｎトランジスタ１６
、ｐチャンネルＭＯＳＦＥＴ１８、第１のｎチャンネル
ＭＯＳＦＥＴ２０、第２のｎチャンネルＭＯＳＦＥＴ２
２、第３のｎｐｎ トランジスタ２４、第１の抵抗２６
、第２の抵抗２７、第３の抵抗２８、ｎφ回路網３０、
第１のダイオード３２、第２のダイオード３３、第３の
ダイオード３４を含む。ｎφ回路網３０は、第４のｎｐ
ｎ トランジスタ３６と第４のｎｐｎ トランジスタ３
６のベースとコレクタとの間に接続された第４の抵抗３
８と第４のｎｐｎトランジスタ３Ｂのエミッタとベース
との間に接続される第５の抵抗４０を含む。
第１のインバータ１０および第２のインノく一タ１２は
それぞれ電圧供給端子４２と回路アース端子４３との間
に接続され、共通のインバータ入力端子４４を有する。
それぞれ電圧供給端子４２と回路アース端子４３との間
に接続され、共通のインバータ入力端子４４を有する。
第１のｎｐｎ トランジスタ１４は、電圧供給端子４２
とＴＴＬインターフェイス端子４６との間にそれぞれ抵
抗２７およびダイオード３３を介して接続されている。
とＴＴＬインターフェイス端子４６との間にそれぞれ抵
抗２７およびダイオード３３を介して接続されている。
第２のｎｐｎトランジスタ１Ｂは、ＴＴＬインターフェ
イス端子４６とアース端子４３との間でそして第１のｎ
ｐｎ トランジスタ１４と直列に接続されている。
イス端子４６とアース端子４３との間でそして第１のｎ
ｐｎ トランジスタ１４と直列に接続されている。
第１のｎｐｎ トランジスタ１４のベースは、インバー
タ入力端子４４に低入力信号が印加されるときには第１
のｎｐｎ トランジスタ１４が電圧供給端子４２とＴＴ
Ｌインターフェイス端子４Ｂとの間に電流を導（ことが
できるように、そしてインバータ入力端子４４に高入力
信号が印加されるときには第１のｎｐｎトランジスタ１
４を不導電状態にクランプするように、第２のインバー
タ１２の出力端子４８に接続されている。
タ入力端子４４に低入力信号が印加されるときには第１
のｎｐｎ トランジスタ１４が電圧供給端子４２とＴＴ
Ｌインターフェイス端子４Ｂとの間に電流を導（ことが
できるように、そしてインバータ入力端子４４に高入力
信号が印加されるときには第１のｎｐｎトランジスタ１
４を不導電状態にクランプするように、第２のインバー
タ１２の出力端子４８に接続されている。
第２のｎｐｎ トランジスタ１６のベースは、第１のイ
ンバータ１０の出力端子４９にそのゲートが接続されて
いる第２のｎチャンネルＭＯＳＦＥＴ２２を通じて、イ
ンバータ入力端子４４に低入力信号が印加されるときに
は第２のｎｐｎ トランジスタ１６を不導電状態にクラ
ンプするようにアース端子４３に接続されている。
ンバータ１０の出力端子４９にそのゲートが接続されて
いる第２のｎチャンネルＭＯＳＦＥＴ２２を通じて、イ
ンバータ入力端子４４に低入力信号が印加されるときに
は第２のｎｐｎ トランジスタ１６を不導電状態にクラ
ンプするようにアース端子４３に接続されている。
第２のｎｐｎトランジスタ１６のベースはまた、第３の
ｎｐｎ トランジスタ２４を介して、電圧供給端子４２
に接続されておりその第３のｎｐｎトランジスタのベー
スは第１の抵抗２８およびｐチャンネルＭＯＳＦＥＴ１
８を介して電圧供給端子４２に接続されている。ｐチャ
ンネルＭＯＳＦＥＴ１８のゲートはインバータ出力端子
４９に接続されておりインバータ入力端子４４に高入力
信号が印加されるときには、第３のｎｐｎ トランジス
タ２４は導電状態となり、第２のｎｐｎトランジスタｌ
ＢはＴＴ、Ｌインターフェイス端子４６からの電流をア
ース端子４３に導くことができる。。第３のｎｐｎ ト
ランジスタ２４のベースは、第３の抵抗２８によって回
路アースの上にバイアスされる。第２のｎチャンネルＭ
Ｏ８ＦＥＴは第３のｎｐｎトランジスタ２４のエミッタ
とアース端子４３との間に接続され、そのゲートは第１
のインバータ１０の出力に接続されておりインバータ入
力端子４４に高入力信号が印加されるときに第３のｎｐ
ｎ トランジスタ２４のエミッタを回路アースに対しク
ランプする。
ｎｐｎ トランジスタ２４を介して、電圧供給端子４２
に接続されておりその第３のｎｐｎトランジスタのベー
スは第１の抵抗２８およびｐチャンネルＭＯＳＦＥＴ１
８を介して電圧供給端子４２に接続されている。ｐチャ
ンネルＭＯＳＦＥＴ１８のゲートはインバータ出力端子
４９に接続されておりインバータ入力端子４４に高入力
信号が印加されるときには、第３のｎｐｎ トランジス
タ２４は導電状態となり、第２のｎｐｎトランジスタｌ
ＢはＴＴ、Ｌインターフェイス端子４６からの電流をア
ース端子４３に導くことができる。。第３のｎｐｎ ト
ランジスタ２４のベースは、第３の抵抗２８によって回
路アースの上にバイアスされる。第２のｎチャンネルＭ
Ｏ８ＦＥＴは第３のｎｐｎトランジスタ２４のエミッタ
とアース端子４３との間に接続され、そのゲートは第１
のインバータ１０の出力に接続されておりインバータ入
力端子４４に高入力信号が印加されるときに第３のｎｐ
ｎ トランジスタ２４のエミッタを回路アースに対しク
ランプする。
ｎφ回路網３０の第４のｎｐｎ トランジスタ３６は、
ダイオード３４によってＴＴＬ出力端子４Ｂに接続する
エミッタと、第２のｎｐｎ トランジスタ１Ｂの飽和を
阻止するために第２のｎｐｎ トランジスタ１６のベー
ス電流を制限する第３のｎｐｎ トランジスタ２４のベ
ースに接続するコレクタ５１を有する。
ダイオード３４によってＴＴＬ出力端子４Ｂに接続する
エミッタと、第２のｎｐｎ トランジスタ１Ｂの飽和を
阻止するために第２のｎｐｎ トランジスタ１６のベー
ス電流を制限する第３のｎｐｎ トランジスタ２４のベ
ースに接続するコレクタ５１を有する。
ｎφ回路網３０のｎφはここに述べる如きものでこの回
路網をｎφ回路網と呼び、前述もしており今後も使用す
る。回路網３０のようなｎφ回路網の動作において、ベ
ース電流は無視できるのでｖ、−ｍｖ、 ＋ｎφである
。ここで、φ−Ｖ。
路網をｎφ回路網と呼び、前述もしており今後も使用す
る。回路網３０のようなｎφ回路網の動作において、ベ
ース電流は無視できるのでｖ、−ｍｖ、 ＋ｎφである
。ここで、φ−Ｖ。
−■、であり、Ｖ ｈ 、 Ｖ 、およびＶ、はトラン
ジスタ３８のベース電圧、コレクタ電圧およびエミッタ
電圧であり、ｎ−（１＋Ｒ２／Ｒｔ ）であり、Ｒ１は
トランジスタ３６のベースとエミッタとの間に接続した
抵抗４０であり％Ｒ２はトランジスタ３Ｂのベースとコ
レクタとの間に接続した抵抗３８である。回路網トラン
ジスタ３６のエミッタを第２のｎｐｎトランジスタ１６
のコレクタにそして回路網トランジスタ３６のコレクタ
を第２のｎｐｎ トランジスタ１Ｂのベースに接続する
こと、およびｎ−１，５であるような抵抗Ｒ１、Ｒ２の
値を選択することによって回路網トランジスタ３ＢのＶ
、は常にＶ、より大きくなるため、回路網トランジスタ
３６のＶ、が３φ（はぼ２．１ボルト）に保持されてい
るときには、第２のｎｐｎ トランジスタ１６のコレク
ターベース間の電圧は０．５φ（はぼ０．３５ボルト）
に保持され、それによって、もし第２のｎｐｎトランジ
スタｔｅのベース−コレクタ間の電圧が０．４ボルトに
達するか或いは越えるならば生じるであろう第２のｎｐ
ｎトランジスタ１Ｂの飽和を阻止する。
ジスタ３８のベース電圧、コレクタ電圧およびエミッタ
電圧であり、ｎ−（１＋Ｒ２／Ｒｔ ）であり、Ｒ１は
トランジスタ３６のベースとエミッタとの間に接続した
抵抗４０であり％Ｒ２はトランジスタ３Ｂのベースとコ
レクタとの間に接続した抵抗３８である。回路網トラン
ジスタ３６のエミッタを第２のｎｐｎトランジスタ１６
のコレクタにそして回路網トランジスタ３６のコレクタ
を第２のｎｐｎ トランジスタ１Ｂのベースに接続する
こと、およびｎ−１，５であるような抵抗Ｒ１、Ｒ２の
値を選択することによって回路網トランジスタ３ＢのＶ
、は常にＶ、より大きくなるため、回路網トランジスタ
３６のＶ、が３φ（はぼ２．１ボルト）に保持されてい
るときには、第２のｎｐｎ トランジスタ１６のコレク
ターベース間の電圧は０．５φ（はぼ０．３５ボルト）
に保持され、それによって、もし第２のｎｐｎトランジ
スタｔｅのベース−コレクタ間の電圧が０．４ボルトに
達するか或いは越えるならば生じるであろう第２のｎｐ
ｎトランジスタ１Ｂの飽和を阻止する。
かかるＴＴＬレベル出力インターフェイス回路の特性改
善が本発明の課題である。
善が本発明の課題である。
［課題解決のための手段］
本発明は、インバータ、第１のｎｐｎトランジスタ、第
２のｎｐｎトランジスタ、および制限手段を具備するＴ
ＴＬインターフェイス回路を提供する。インバータは、
電圧供給端子とアース端子との間に接続され入力端子と
出力端子を有する。
２のｎｐｎトランジスタ、および制限手段を具備するＴ
ＴＬインターフェイス回路を提供する。インバータは、
電圧供給端子とアース端子との間に接続され入力端子と
出力端子を有する。
第１のｎｐｎ トランジスタは、電圧供給端子とＴＴＬ
インターフェイス端子との間に接続されており、そのベ
ースはインバータ出方端子に接続されインバータ入力端
子に低入力信号が印加されるときには第１のｎｐｎトラ
ンジスタが電圧供給端子とＴＴＬインターフェイス端子
との間に電流を導くことができるように、またインバー
タ入力端子に高入力信号が印加されるときには第１のｎ
ｐｎ トランジスタを不導電状態にクランプする。
インターフェイス端子との間に接続されており、そのベ
ースはインバータ出方端子に接続されインバータ入力端
子に低入力信号が印加されるときには第１のｎｐｎトラ
ンジスタが電圧供給端子とＴＴＬインターフェイス端子
との間に電流を導くことができるように、またインバー
タ入力端子に高入力信号が印加されるときには第１のｎ
ｐｎ トランジスタを不導電状態にクランプする。
第２のｎｐｎトランジスタは、ＴＴＬインターフェイス
端子とアース端子との間でしかも第１のｎｐｎ トラン
ジスタと直列に接続されており、そのベースはインバー
タに結合した第１のスイッチ手段を通じてアース端子に
接続されインバータ入力端子に低入力信号が印加される
ときに第２のｎｐｎトランジスタを不導電状態にクラン
プする。
端子とアース端子との間でしかも第１のｎｐｎ トラン
ジスタと直列に接続されており、そのベースはインバー
タに結合した第１のスイッチ手段を通じてアース端子に
接続されインバータ入力端子に低入力信号が印加される
ときに第２のｎｐｎトランジスタを不導電状態にクラン
プする。
制限手段はＴＴＬ出力端子と第２のｎｐｎ トランジス
タのベースとの間に接続されており、第２のｎｐｎトラ
ンジスタの飽和を阻止するために第２のｎｐｎ トラン
ジスタのベース電流を制限する。
タのベースとの間に接続されており、第２のｎｐｎトラ
ンジスタの飽和を阻止するために第２のｎｐｎ トラン
ジスタのベース電流を制限する。
またインバータに接続した第２のスイッチ手段によって
ＴＴＬ出力端子と第２のｎｐｎ トランジスタのベース
との間に接続された回路手段は、インバータ入力端子に
高入力信号が印加されるときに電流がＴＴＬ出力端子に
接続された負荷から第２のｎｐｎ トランジスタのベー
スへ前記回路手段を通じて導かれることができまた、第
２のｎｐｎ トランジスタがＴＴＬインターフェイス端
子がらアース端子へ電流を導くことができる。
ＴＴＬ出力端子と第２のｎｐｎ トランジスタのベース
との間に接続された回路手段は、インバータ入力端子に
高入力信号が印加されるときに電流がＴＴＬ出力端子に
接続された負荷から第２のｎｐｎ トランジスタのベー
スへ前記回路手段を通じて導かれることができまた、第
２のｎｐｎ トランジスタがＴＴＬインターフェイス端
子がらアース端子へ電流を導くことができる。
第２のｎｐｎ トランジスタを導電性にするために第２
のｎｐｎ トランジスタのベースに印加される電流は、
インターフェイス回路の電圧供給端子からよりもむしろ
ＴＴＬ出力端子に接続した負荷から印加されるため、本
発明のＴＴＬインターフェイス回路は従来技術のＴＴＬ
インターフェイス回路より消費電力が少ない。インター
フェイス回路の電圧供給の負荷が小さいので、高状態か
ら低状態へのＴＴＬ出力端子の変化速度もまた速い。
のｎｐｎ トランジスタのベースに印加される電流は、
インターフェイス回路の電圧供給端子からよりもむしろ
ＴＴＬ出力端子に接続した負荷から印加されるため、本
発明のＴＴＬインターフェイス回路は従来技術のＴＴＬ
インターフェイス回路より消費電力が少ない。インター
フェイス回路の電圧供給の負荷が小さいので、高状態か
ら低状態へのＴＴＬ出力端子の変化速度もまた速い。
本発明の１つの態様において制限手段と回路手段は、第
２のｎｐｎ トランジスタの飽和を阻止するために第２
のｎｐｎトランジスタのベース電流を制限するように、
そしてインバータ入力端子に高入力信号が印加されると
きにＴＴＬ出力端子に接続した前記負荷から第２のｎｐ
ｎトランジスタのベースへ電流を導（ように、ＴＴＬ出
力端子と第２のｎｐｎトランジスタのベースとの間に第
２のスイッチ手段と直列に接続された単一のｎφ回路網
を含む。
２のｎｐｎ トランジスタの飽和を阻止するために第２
のｎｐｎトランジスタのベース電流を制限するように、
そしてインバータ入力端子に高入力信号が印加されると
きにＴＴＬ出力端子に接続した前記負荷から第２のｎｐ
ｎトランジスタのベースへ電流を導（ように、ＴＴＬ出
力端子と第２のｎｐｎトランジスタのベースとの間に第
２のスイッチ手段と直列に接続された単一のｎφ回路網
を含む。
ＴＴＬ出力端子に負荷が接続されないときの例を考える
と本発明のＴＴＬインターフェイス回路は、インバータ
入力端子に高入力信号が印加されるときに、もしＴＴＬ
出力端子に負荷が接続されていなければ、電圧供給端子
とｎφ回路網との間に接続され第２のｎｐｎ トランジ
スタに最小のベース電流を提供するようにインバータに
接続されているスイッチ可能な電流源を含むことが好ま
しい。
と本発明のＴＴＬインターフェイス回路は、インバータ
入力端子に高入力信号が印加されるときに、もしＴＴＬ
出力端子に負荷が接続されていなければ、電圧供給端子
とｎφ回路網との間に接続され第２のｎｐｎ トランジ
スタに最小のベース電流を提供するようにインバータに
接続されているスイッチ可能な電流源を含むことが好ま
しい。
本発明の付加的な特徴を、好ましい実施例の記載に関連
して記載する。
して記載する。
［実施例］
第２図に関し本発明のＴＴＬレベル出力インターフェイ
ス回路の好ましい実施例は、ｂｉＣＭＯＳインバータ５
２、第１のｎｐｎ トランジスタ５４、第２のｎｐｎ
トランジスタ５Ｂ、ｐチャンネルＭＯＳＦＥＴ５８、第
１のｎチャンネルＭＯＳＦＥＴ８０、第２のｎチャンネ
ルＭＯＳＦＥＴ６２、抵抗６４、ｎφ回路網６Ｂ、ダイ
オード６８を含む。ｎφ回路網６Ｂは第３のｎｐｎ ト
ランジスタフ０、第２の抵抗７１、第３の抵抗７２を含
み、その第２の抵抗７１は第３のｎｐｎトランジスタ７
０のベースとコレクタとの間に接続され、第３の抵抗７
２は第３のｎｐｎ トランジスタ７０のエミッタとベー
スとの間で接続されている。
ス回路の好ましい実施例は、ｂｉＣＭＯＳインバータ５
２、第１のｎｐｎ トランジスタ５４、第２のｎｐｎ
トランジスタ５Ｂ、ｐチャンネルＭＯＳＦＥＴ５８、第
１のｎチャンネルＭＯＳＦＥＴ８０、第２のｎチャンネ
ルＭＯＳＦＥＴ６２、抵抗６４、ｎφ回路網６Ｂ、ダイ
オード６８を含む。ｎφ回路網６Ｂは第３のｎｐｎ ト
ランジスタフ０、第２の抵抗７１、第３の抵抗７２を含
み、その第２の抵抗７１は第３のｎｐｎトランジスタ７
０のベースとコレクタとの間に接続され、第３の抵抗７
２は第３のｎｐｎ トランジスタ７０のエミッタとベー
スとの間で接続されている。
ｂｉＣＭＯＳインバータ５２は電圧供給端子７４と回路
アース端子７５との間に接続されており、インバータ入
力端子７６およびインバータ出力端子７７を有する。ｂ
ｉＣＭＯＳインバータ５２は、ｐチャンネルＭＯ３ＦＥ
７７９、ｎチャンネルＭＯＳＦＥＴ８０、第４のｎｐｎ
トランジスタ８１、第５のｎｐｎトランジスタ８２、
第４の抵抗８３、第５の抵抗８４、および第６の抵抗８
５を含む。
アース端子７５との間に接続されており、インバータ入
力端子７６およびインバータ出力端子７７を有する。ｂ
ｉＣＭＯＳインバータ５２は、ｐチャンネルＭＯ３ＦＥ
７７９、ｎチャンネルＭＯＳＦＥＴ８０、第４のｎｐｎ
トランジスタ８１、第５のｎｐｎトランジスタ８２、
第４の抵抗８３、第５の抵抗８４、および第６の抵抗８
５を含む。
ｐチャンネルＭＯＳＦＥＴ７９は、第５の抵抗８４によ
ってｎチャンネルＭＯＳＦＥＴ８０と直列に接続される
。ｐチャンネルＭＯＳＦＥＴ７９は電圧供給端子７４に
接続され、ｎチャンネルＭＯ５ＦＥＴは第６の抵抗８５
によってアース端子７５に接続される。ｐチャンネルＭ
ＯＳＦＥＴ７９およびｎチャンネルＭＯＳＦＥＴ８０は
インバータ入力端子７６に接続したゲートをそれぞれ有
し、ＣＭＯ３出力端子８６で互いに接続する。ＣＭＯ３
出力端子８６は、第４の抵抗８３によってインバータ出
力端子７７に接続される。
ってｎチャンネルＭＯＳＦＥＴ８０と直列に接続される
。ｐチャンネルＭＯＳＦＥＴ７９は電圧供給端子７４に
接続され、ｎチャンネルＭＯ５ＦＥＴは第６の抵抗８５
によってアース端子７５に接続される。ｐチャンネルＭ
ＯＳＦＥＴ７９およびｎチャンネルＭＯＳＦＥＴ８０は
インバータ入力端子７６に接続したゲートをそれぞれ有
し、ＣＭＯ３出力端子８６で互いに接続する。ＣＭＯ３
出力端子８６は、第４の抵抗８３によってインバータ出
力端子７７に接続される。
別の好ましい実施例において、第１図の従来技術の装置
内のインバータ１０のようなＣＭＯＳインバータはｂｉ
ＣＭＯＳインバータ５２の代わりに用いられている。
内のインバータ１０のようなＣＭＯＳインバータはｂｉ
ＣＭＯＳインバータ５２の代わりに用いられている。
第１のｎｐｎ トランジスタ５４は、それぞれ抵抗６４
およびダイオードＢ８によって電圧供給端子７４とＴＴ
Ｌインターフェイス端子８８との間に接続される。第２
のｎｐｎ トランジスタ５６は、ＴＴＬインターフェイ
ス端子８８とアース端子７５との間で第１のｎｐｎ ト
ランジスタ５４に直列に接続される。
およびダイオードＢ８によって電圧供給端子７４とＴＴ
Ｌインターフェイス端子８８との間に接続される。第２
のｎｐｎ トランジスタ５６は、ＴＴＬインターフェイ
ス端子８８とアース端子７５との間で第１のｎｐｎ ト
ランジスタ５４に直列に接続される。
第１のｎｐｎトランジスタ５４のベースは、インバータ
出力端子７７に接続され、インバータ入力端子７６に低
入力信号が印加されるときには第１のｎｐｎ トランジ
スタ５４が電圧供給端子７４とＴＴＬインターフェイス
端子８Ｂとの間に電流を導くことができる、またインバ
ータ入力端子７Ｂにおいて高入力信号が印加されるとき
には第１のｎｐｎ トランジスタ５４を不導電状態にク
ランプする。
出力端子７７に接続され、インバータ入力端子７６に低
入力信号が印加されるときには第１のｎｐｎ トランジ
スタ５４が電圧供給端子７４とＴＴＬインターフェイス
端子８Ｂとの間に電流を導くことができる、またインバ
ータ入力端子７Ｂにおいて高入力信号が印加されるとき
には第１のｎｐｎ トランジスタ５４を不導電状態にク
ランプする。
第２のｎｐｎ トランジスタ５Ｂのベース９４は、イン
バータ出力端子７７に接続したゲートを有する第２のｎ
チャンネルＭＯＳＦＥＴ６２を通じてアース端子７５に
接続され、インバータ入力端子７６に低入力信号が印加
されるときに第２のｎｐｎ トランジスタ５６を不導電
状態にクランプする。
バータ出力端子７７に接続したゲートを有する第２のｎ
チャンネルＭＯＳＦＥＴ６２を通じてアース端子７５に
接続され、インバータ入力端子７６に低入力信号が印加
されるときに第２のｎｐｎ トランジスタ５６を不導電
状態にクランプする。
ｎφ回路網６Ｂは、インバータ入力端子７Ｂに接続した
ゲートを有する第１のｎチャンネルＭＯＳＦＥＴ６０に
よってＴＴＬ出力端子８８と第２のｎｐｎトランジスタ
５６のベースとの間に接続される。高入力信号がインバ
ータ入力端子７Ｂに印加されるときに、第１のｎチャン
ネルＭＯＳＦＥＴ６０はｎφ回路網６６を第２のｎｐｎ
トランジスタ５Ｂのベースに接続し第２のｎｐｎトラン
ジスタ５６の飽和を阻止するために第２のｎｐｎ トラ
ンジスタ５Ｇのベース電流を制限する。また電流がＴＴ
Ｌ出力端子８８に接続した負荷９０からｎφ回路網６Ｂ
を通じて第２のｎｐｎ トランジスタ５６のベースへ導
かれることで、第２のｎｐｎトランジスタ５ＢがＴＴＬ
出力端子８８からアース端子７５へ電流を導くことがで
きる。
ゲートを有する第１のｎチャンネルＭＯＳＦＥＴ６０に
よってＴＴＬ出力端子８８と第２のｎｐｎトランジスタ
５６のベースとの間に接続される。高入力信号がインバ
ータ入力端子７Ｂに印加されるときに、第１のｎチャン
ネルＭＯＳＦＥＴ６０はｎφ回路網６６を第２のｎｐｎ
トランジスタ５Ｂのベースに接続し第２のｎｐｎトラン
ジスタ５６の飽和を阻止するために第２のｎｐｎ トラ
ンジスタ５Ｇのベース電流を制限する。また電流がＴＴ
Ｌ出力端子８８に接続した負荷９０からｎφ回路網６Ｂ
を通じて第２のｎｐｎ トランジスタ５６のベースへ導
かれることで、第２のｎｐｎトランジスタ５ＢがＴＴＬ
出力端子８８からアース端子７５へ電流を導くことがで
きる。
ｐチャンネルＭＯＳＦＥＴ５ｇは第１のｎチャンネルＭ
ＯＳＦＥＴ６０とｎφ回路網８Ｂの接続点９２と電圧供
給端子７４との間に接続される。ｐチャンネルＭＯＳＦ
ＥＴ５ｇはインバータ出力端子７７に接続したゲートを
有し、高入力信号がインバータ入力端子７Ｂに印加され
るときにもしＴＴＬ出力端子８８に負荷が接続されない
ならば、第２のｎｐｎ トランジスタ５Ｂへ最小のベー
ス電流を供給するためのスイッチ可能な電流源として機
能する。
ＯＳＦＥＴ６０とｎφ回路網８Ｂの接続点９２と電圧供
給端子７４との間に接続される。ｐチャンネルＭＯＳＦ
ＥＴ５ｇはインバータ出力端子７７に接続したゲートを
有し、高入力信号がインバータ入力端子７Ｂに印加され
るときにもしＴＴＬ出力端子８８に負荷が接続されない
ならば、第２のｎｐｎ トランジスタ５Ｂへ最小のベー
ス電流を供給するためのスイッチ可能な電流源として機
能する。
インバータ入力端子７Ｇに印加される高レベル入力信号
に応じた本発明のＴＴＬレベル出力インターフエイス回
路の改善された性能は第３Ａ図、第４Ａ図、第５Ａ図に
示されており、第３Ｂ図、第４Ｂ図、第５Ｂ図に示され
た第１図の従来技術のＴＴＬレベル出力インターフェイ
ス回路の性能と比較されている。
に応じた本発明のＴＴＬレベル出力インターフエイス回
路の改善された性能は第３Ａ図、第４Ａ図、第５Ａ図に
示されており、第３Ｂ図、第４Ｂ図、第５Ｂ図に示され
た第１図の従来技術のＴＴＬレベル出力インターフェイ
ス回路の性能と比較されている。
第３Ａ図および第３Ｂ図を参照すると、本発明の回路に
関する電圧の変化は従来技術の回路に関する変化より早
く開始され、より緩やかであることがわかる。
関する電圧の変化は従来技術の回路に関する変化より早
く開始され、より緩やかであることがわかる。
第４Ａ図および第４Ｂ図を参照すると、本発明の回路に
関する電流の変化Ｉ６は従来技術の回路に関する電流の
変化１１より緩やかであるだけでなく、はぼ半分の量の
みで最高点に達する。
関する電流の変化Ｉ６は従来技術の回路に関する電流の
変化１１より緩やかであるだけでなく、はぼ半分の量の
みで最高点に達する。
第５Ａ図および第５Ｂ図を参照すると、本発明の回路に
関する電力の変化は従来技術の回路に関する電力の変化
より緩やかであるだけでなく、はぼ半分の量のみで最高
点に達する。本発明の回路内の変化中の平均電力はほぼ
１５．５ ミリワ・ットであり、従来技術の回路内の変
化中の平均電力はほぼ３１ミリワツトである。
関する電力の変化は従来技術の回路に関する電力の変化
より緩やかであるだけでなく、はぼ半分の量のみで最高
点に達する。本発明の回路内の変化中の平均電力はほぼ
１５．５ ミリワ・ットであり、従来技術の回路内の変
化中の平均電力はほぼ３１ミリワツトである。
これらの測定は、電圧供給端子４２．７４に４．７５ボ
ルトの電圧を供給して行われた。定格電流１０Ｌが２４
ミリアンペアＪ定格電圧ＶＯＬが０，４ボルト以下の標
準ＴＴＬを使用しその負荷は、それぞれの回路のＴＴＬ
端子４６．８８に接続された。ＴＴＬ端子はまた、１５
５オームの抵抗を通じて４．７５ボルトの電源に接続さ
れた。運転温度は１２５℃であった。
ルトの電圧を供給して行われた。定格電流１０Ｌが２４
ミリアンペアＪ定格電圧ＶＯＬが０，４ボルト以下の標
準ＴＴＬを使用しその負荷は、それぞれの回路のＴＴＬ
端子４６．８８に接続された。ＴＴＬ端子はまた、１５
５オームの抵抗を通じて４．７５ボルトの電源に接続さ
れた。運転温度は１２５℃であった。
本発明の回路（第２図）および従来技術の回路（第１図
）の抵抗値は表２および１にそれぞれ示されている。
）の抵抗値は表２および１にそれぞれ示されている。
表１ 第１図の回路の抵抗値
抵抗 オーム
２６ １００
７５０
２８ ５．０００
３８ ７５０
４０ １．５００
図の回路の抵抗値
オーム
０
５０
１．５００
５．０００
０
５、Ｇｏ。
本発明のインターフェイス回路のより滑らがな変化特性
の故に、第３Ｂ図、第４Ｂ図、第５Ｂ図に示された従来
技術の回路の変化特性と比較して第３Ａ図、第４Ａ図、
第５Ａ図に示されるように、インターフェイス回路用電
源に注入される雑音はより低くなる。
の故に、第３Ｂ図、第４Ｂ図、第５Ｂ図に示された従来
技術の回路の変化特性と比較して第３Ａ図、第４Ａ図、
第５Ａ図に示されるように、インターフェイス回路用電
源に注入される雑音はより低くなる。
さらに、本発明のインターフェイス回路は従来技術の回
路よりも少ない面積ですむ。
路よりも少ない面積ですむ。
第１図は従来技術のＴＴＬレベル出力インターフエイス
回路の概略回路図、第２図は本発明によるＴＴＬレベル
出力インターフエイス回路の好ましい実施例の概略回路
図、第３Ａ図は、インバータ入力端子に印加される高入
力信号に応じた本発明のインターフェイス回路のＴＴＬ
出力端子における電圧の変化を示す波形、第３Ｂ図は、
インバータ入力端子に印加される高入力信号に応じた第
１図の従来技術のインターフェイス回路のＴＴＬ出力端
子における電圧の変化を示す波形、第４Ａ図は、インバ
ータ入力端子に印加される高入力信号に応じた本発明の
インターフェイス回路のＴＴＬ出力端子における電流の
変化を示す波形、第４Ｂ図は、インバータ入力端子に印
加される高入力信号に応じた第１図の従来技術のインタ
ーフェイス回路のＴＴＬ出力端子における電流の変化を
示す波形、第５Ａ図は、インバータ入力端子に印加され
る高入力信号に応じた本発明のインターフェイス回路の
ＴＴＬ出力端子電力の変化を示す波形、第５Ｂ図は、イ
ンバータ入力端子に印加される高入力信号に応じた第１
図の従来技術のインターフェイス回路のＴＴＬ出力端子
における電力の変化を示す波形である。 １０．１２・・・ＣＭＯＳインバータ、１４．１Ｂ、２
４．３Ｂ、５４゜５８．７０．８１．８２ ＝・ｎ ｐ
ｎ トランジスタ、１８ 、５８ 、７９−・・ｐチ
ャンネルＭ ＯＳ Ｆ Ｅ Ｔ 、 ２０．２２，８０
．８２．Ｈ−ｎチャンネルＭＯＳ Ｆ Ｅ Ｔ、 ３
０．６８− ｎφ回路網、４２．７４・・・電圧供給端
子、４３．７５・・・回路アース端子、４４．７８・・
・インバータ入力端子、４８．８８・・・ＴＴＬインタ
ーフェイス端子、５２・・・ｂｉＣＭＯＳインバータ、
４ｇ、４９．７７・・・インバータ出力端子、８Ｂ・・
・ｂ ｉ ＣＭＯ５出力端子、９０・・・負荷。 図面の浄舎（内容に変更なし） 平成 年
回路の概略回路図、第２図は本発明によるＴＴＬレベル
出力インターフエイス回路の好ましい実施例の概略回路
図、第３Ａ図は、インバータ入力端子に印加される高入
力信号に応じた本発明のインターフェイス回路のＴＴＬ
出力端子における電圧の変化を示す波形、第３Ｂ図は、
インバータ入力端子に印加される高入力信号に応じた第
１図の従来技術のインターフェイス回路のＴＴＬ出力端
子における電圧の変化を示す波形、第４Ａ図は、インバ
ータ入力端子に印加される高入力信号に応じた本発明の
インターフェイス回路のＴＴＬ出力端子における電流の
変化を示す波形、第４Ｂ図は、インバータ入力端子に印
加される高入力信号に応じた第１図の従来技術のインタ
ーフェイス回路のＴＴＬ出力端子における電流の変化を
示す波形、第５Ａ図は、インバータ入力端子に印加され
る高入力信号に応じた本発明のインターフェイス回路の
ＴＴＬ出力端子電力の変化を示す波形、第５Ｂ図は、イ
ンバータ入力端子に印加される高入力信号に応じた第１
図の従来技術のインターフェイス回路のＴＴＬ出力端子
における電力の変化を示す波形である。 １０．１２・・・ＣＭＯＳインバータ、１４．１Ｂ、２
４．３Ｂ、５４゜５８．７０．８１．８２ ＝・ｎ ｐ
ｎ トランジスタ、１８ 、５８ 、７９−・・ｐチ
ャンネルＭ ＯＳ Ｆ Ｅ Ｔ 、 ２０．２２，８０
．８２．Ｈ−ｎチャンネルＭＯＳ Ｆ Ｅ Ｔ、 ３
０．６８− ｎφ回路網、４２．７４・・・電圧供給端
子、４３．７５・・・回路アース端子、４４．７８・・
・インバータ入力端子、４８．８８・・・ＴＴＬインタ
ーフェイス端子、５２・・・ｂｉＣＭＯＳインバータ、
４ｇ、４９．７７・・・インバータ出力端子、８Ｂ・・
・ｂ ｉ ＣＭＯ５出力端子、９０・・・負荷。 図面の浄舎（内容に変更なし） 平成 年
Claims (13)
- （１）電圧供給端子とアース端子との間に接続され、入
力端子および出力端子を有するインバータと、 電圧供給端子とＴＴＬインターフェイス端子との間に接
続されており、インバータ入力端子に低入力信号が印加
されるときには第１のｎｐｎトランジスタが電流を電圧
供給端子とＴＴＬインターフェイス端子との間に導くこ
とができるように、そしてインバータ入力端子に高入力
信号が印加されるときには第１のｎｐｎトランジスタを
不導電状態にクランプするように、インバータ出力端子
に結合したベースを有する第１のｎｐｎトランジスタと
、 ＴＴＬインターフェイス端子とアース端子との間にそし
て第１ｎｐｎトランジスタと直列に接続しており、イン
バータ入力端子に低入力信号が印加されるときに第２の
ｎｐｎトランジスタを不導電状態にクランプするように
インバータに接続した第１のスイッチ手段を通じてアー
ス端子に接続したベースを有する第２のｎｐｎトランジ
スタと、回路手段がインバータに接続された第２のスイ
ッチ手段によってＴＴＬ出力端子と第２のｎｐｎトラン
ジスタのベースとの間を接続しており、インバータ入力
端子に高入力信号が印加されるときに電流が前記回路手
段を通じてＴＴＬ出力端子に接続した負荷から第２のｎ
ｐｎトランジスタのベースへ導かれ、第２のｎｐｎトラ
ンジスタがＴＴＬインターフェイス端子からアース端子
へ電流を導くことができ、そして第２のｎｐｎトランジ
スタの飽和を阻止するために第２のｎｐｎトランジスタ
のベース電流を制限するようにＴＴＬ出力端子と第２の
ｎｐｎトランジスタとの間に接続された制限手段とを具
備することを特徴とするＴＴＬインターフェイス回路。 - （２）制限手段および回路手段が、第２のｎｐｎトラン
ジスタの飽和を阻止するために第２のｎｐｎトランジス
タのベース電流を制限するように、そしてインバータ入
力端子に高入力信号が印加されるときにＴＴＬ出力端子
に接続した前記負荷から第２のｎｐｎトランジスタのベ
ースへ電流を導くように、ＴＴＬ出力端子と第２のｎｐ
ｎトランジスタのベースとの間に第２のスイッチ手段に
直列に接続された単一のｎφ回路網を含む請求項１記載
のＴＴＬインターフェイス回路。 - （３）ｎφ回路網と第２のスイッチ手段との接合点と電
圧供給端子との間に接続され、しかもインバータ入力端
子に高入力信号が印加されるときにもしＴＴＬ出力端子
に負荷が接続されていなければ第２のｎｐｎトランジス
タへ最小のベース電流を供給するようにインバータに接
続されたスイッチ可能な電流源を含む請求項２記載のＴ
ＴＬインターフェイス回路。 - （４）ｎφ回路網と第２のｎｐｎトランジスタのベース
との間に直列に接続され、しかもインバータ入力端子に
高入力信号が印加されるときにｎφ回路網を第２のｎｐ
ｎトランジスタのベースへ接続するようにインバータに
接続したゲートを有するＭＯＳＦＥＴを第２のスイッチ
手段が含む請求項２記載のＴＴＬインターフェイス回路
。 - （５）インバータがＣＭＯＳインバータである請求項４
記載のＴＴＬインターフェイス回路。 - （６）ＣＭＯＳインバータがｂｉＣＭＯＳインバータで
ある請求項５記載のＴＴＬインターフェイス回路。 - （７）ｎφ回路網と第２のスイッチ手段のＭＯＳＦＥＴ
との接合点と電圧供給端子との間に接続され、しかもイ
ンバータ入力端子に高入力信号が印加されるときにもし
ＴＴＬ出力端子に負荷が接続されていなければ第２のｎ
ｐｎトランジスタへ最小のベース電流を供給するように
インバータに接続されたゲートを有するＭＯＳＦＥＴを
含む請求項５記載のＴＴＬインターフェイス回路。 - （８）ｎφ回路網と第２のスイッチ手段のＭＯＳＦＥＴ
との接合点と電圧供給端子との間に接続され、しかもイ
ンバータ入力端子に高入力信号が印加されるときにもし
ＴＴＬ出力端子に負荷が接続されていなければ第２のｎ
ｐｎトランジスタへ最小のベース電流を供給するように
インバータに接続されたゲートを有するＭＯＳＦＥＴを
含む請求項４記載のＴＴＬインターフェイス回路。 - （９）回路手段と第２のスイッチ手段との接合点と電圧
供給端子との間に接続され、しかもインバータ入力端子
に高入力信号が印加されるときにもしＴＴＬ出力端子に
負荷が接続されていなければ第２のｎｐｎトランジスタ
へ最小のベース電流を供給するようなインバータに接続
されたスイッチ可能な電流源を含む請求項１記載のＴＴ
Ｌインターフェイス回路。 - （１０）スイッチ可能な電流源が、回路手段と第２のス
イッチ手段との接合点と電圧供給端子との間に接続され
、しかもインバータ入力端子に高入力信号が印加される
ときにもしＴＴＬ出力端子に負荷が接続されていなけれ
ば第２のｎｐｎトランジスタへ最小のベース電流を供給
するようにインバータに接続されたゲートを有するＭＯ
ＳＦＥＴを含む請求項９記載のＴＴＬインターフェイス
回路。 - （１１）第２のスイッチ手段が、回路手段と第２のｎｐ
ｎトランジスタのベースとの間に直列に接続され、イン
バータ入力端子に高入力信号が印加されるときに回路手
段を第２のｎｐｎトランジスタのベースに接続するよう
にインバータに接続されたゲートを有するＭＯＳＦＥＴ
を含む請求項１記載のＴＴＬインターフェイス回路。 - （１２）インバータがＣＭＯＳインバータである請求項
１記載のＴＴＬインターフェイス回路。 - （１３）ＣＭＯＳインバータがｂｉＣＭＯＳインバータ
である請求項１２記載のＴＴＬインターフェイス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US376,608 | 1989-07-07 | ||
| US07/376,608 US4970414A (en) | 1989-07-07 | 1989-07-07 | TTL-level-output interface circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132113A true JPH03132113A (ja) | 1991-06-05 |
Family
ID=23485705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177686A Pending JPH03132113A (ja) | 1989-07-07 | 1990-07-06 | Ｔｔｌレベル出力インターフェイス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4970414A (ja) |
| JP (1) | JPH03132113A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0752829B2 (ja) * | 1989-09-13 | 1995-06-05 | 株式会社東芝 | 出力回路 |
| JP2820980B2 (ja) * | 1989-11-02 | 1998-11-05 | 富士通株式会社 | 論理回路 |
| KR920010212B1 (ko) * | 1989-12-29 | 1992-11-21 | 삼성전자 주식회사 | 바이씨모스 ttl레벨 출력구동회로 |
| JPH0420121A (ja) * | 1990-05-15 | 1992-01-23 | Fujitsu Ltd | Ｂｉ―ＣＭＯＳ回路 |
| JP2544826B2 (ja) * | 1990-05-17 | 1996-10-16 | 富士通株式会社 | 半導体集積回路 |
| US5038058A (en) * | 1990-11-06 | 1991-08-06 | Motorola, Inc. | BiCMOS TTL output driver |
| US5118972A (en) * | 1991-06-13 | 1992-06-02 | International Business Machines Corporation | BiCMOS gate pull-down circuit |
| US5455831A (en) * | 1992-02-20 | 1995-10-03 | International Business Machines Corporation | Frame group transmission and reception for parallel/serial buses |
| US5886542A (en) * | 1993-08-18 | 1999-03-23 | Texas Instruments Incorporated | Quasi-complementary BiCMOS circuit with enhanced pull down transistor clamp |
| JP2699823B2 (ja) * | 1993-09-24 | 1998-01-19 | 日本電気株式会社 | 半導体集積回路 |
| JP2814905B2 (ja) * | 1993-12-28 | 1998-10-27 | 日本電気株式会社 | ドライバ／レシーバ回路 |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
| US5917335A (en) * | 1997-04-22 | 1999-06-29 | Cypress Semiconductor Corp. | Output voltage controlled impedance output buffer |
| US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
| US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141011A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | コレクタ飽和抑制回路 |
| JPS62154917A (ja) * | 1985-12-27 | 1987-07-09 | Hitachi Ltd | デジタル回路 |
| JPS6382122A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 論理回路 |
| JPS63202126A (ja) * | 1987-02-17 | 1988-08-22 | Toshiba Corp | 論理回路 |
| JP2593894B2 (ja) * | 1987-11-16 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
| JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| US4906866A (en) * | 1987-12-22 | 1990-03-06 | Motorola, Inc. | Output buffer for improving di/dt |
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
| US4883979A (en) * | 1988-02-16 | 1989-11-28 | Texas Instruments Incorporated | Darlington BiCMOS driver circuit |
-
1989
- 1989-07-07 US US07/376,608 patent/US4970414A/en not_active Expired - Lifetime
-
1990
- 1990-07-06 JP JP2177686A patent/JPH03132113A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4970414A (en) | 1990-11-13 |
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