JP2729379B2 - 論理回路 - Google Patents
論理回路Info
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- JP2729379B2 JP2729379B2 JP63081645A JP8164588A JP2729379B2 JP 2729379 B2 JP2729379 B2 JP 2729379B2 JP 63081645 A JP63081645 A JP 63081645A JP 8164588 A JP8164588 A JP 8164588A JP 2729379 B2 JP2729379 B2 JP 2729379B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理回路、さらにはエミッタフォロワによ
る出力段を有するNTL（ノン・スレッシホールド・ロジ
ック）に適用して有効な技術に関するもので、例えばバ
イポーラゲートアレイ内の基本論理回路に利用して有効
な技術に関するものである（例えば、日経マグロウヒル
社刊行「日経エレクトロニクス1987年５月４日号no.42
0」117〜120頁参照）。
る出力段を有するNTL（ノン・スレッシホールド・ロジ
ック）に適用して有効な技術に関するもので、例えばバ
イポーラゲートアレイ内の基本論理回路に利用して有効
な技術に関するものである（例えば、日経マグロウヒル
社刊行「日経エレクトロニクス1987年５月４日号no.42
0」117〜120頁参照）。
［従来の技術］ 第10図は従来の論理回路の構成例を示す。
同図に示す論理回路はNTLとして構成され、エミッタ
接地型位相反転回路を形成する第１のトランジスタQ1
と、エミッタフォロワ出力回路を形成する第２のトラン
ジスタQ2とを有し、Q1のコレクタから取り出される反転
出力をQ2のベースに与えることにより、第11図に示すよ
うに、入力Viに対して負論理の出力Voが得られるように
なっている。
接地型位相反転回路を形成する第１のトランジスタQ1
と、エミッタフォロワ出力回路を形成する第２のトラン
ジスタQ2とを有し、Q1のコレクタから取り出される反転
出力をQ2のベースに与えることにより、第11図に示すよ
うに、入力Viに対して負論理の出力Voが得られるように
なっている。
この場合、上記論理回路には、コレクタ負荷抵抗Rc、
エミッタバイアス抵抗Re、Q1のスイッチング動作を速め
るためのスピードアップ容量Ce、およびQ2のエミッタ負
荷抵抗RLなどが設けられている。
エミッタバイアス抵抗Re、Q1のスイッチング動作を速め
るためのスピードアップ容量Ce、およびQ2のエミッタ負
荷抵抗RLなどが設けられている。
［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題の
あることが本発明者らによってあきらかとされた。
あることが本発明者らによってあきらかとされた。
すなわち、第11図に上述した論理回路の動作波形を示
すように、入力ViがＨ（高レベルViH）からＬ（低レベ
ルViL）に切り換わって出力VoがＬ（VoL）からＨ（Vo
H）に切り換えられるときには、トランジスタQ2のエミ
ッタフォロワ動作によって負荷容量CLが能動的に充電さ
れることにより、出力VoをただちにＬからＨに立ち上げ
ることができる。
すように、入力ViがＨ（高レベルViH）からＬ（低レベ
ルViL）に切り換わって出力VoがＬ（VoL）からＨ（Vo
H）に切り換えられるときには、トランジスタQ2のエミ
ッタフォロワ動作によって負荷容量CLが能動的に充電さ
れることにより、出力VoをただちにＬからＨに立ち上げ
ることができる。
しかし、入力ViがＬからＨに切り換わって出力VoがＨ
からＬに切り換えられるときには、負荷容量CLの電荷が
Q2のエミッタ負荷抵抗RLによって受動的に放電されるの
を待たなければならない。このため、出力VoのＨからＬ
への立ち下がりに比較的大きな遅延tpdが生じてしま
う。
からＬに切り換えられるときには、負荷容量CLの電荷が
Q2のエミッタ負荷抵抗RLによって受動的に放電されるの
を待たなければならない。このため、出力VoのＨからＬ
への立ち下がりに比較的大きな遅延tpdが生じてしま
う。
上記論理回路において、その出力Voの立ち下がりを速
めるためには、Q2のエミッタ負荷抵抗RLの抵抗値を十分
に低くして、負荷容量CLからの放電電流IoLを流しやす
くする必要がある。ところが、そのRLの値を低くする
と、出力VoがＨのときにRLに定常的に流れる電流が大き
くなって、回路の消費電流が増えてしまう。
めるためには、Q2のエミッタ負荷抵抗RLの抵抗値を十分
に低くして、負荷容量CLからの放電電流IoLを流しやす
くする必要がある。ところが、そのRLの値を低くする
と、出力VoがＨのときにRLに定常的に流れる電流が大き
くなって、回路の消費電流が増えてしまう。
以上のように、上述した論理回路では、低消費電力性
と高速性を両立させることが困難であるという問題があ
った。
と高速性を両立させることが困難であるという問題があ
った。
さらに、例えば上述した論理回路を大容量ゲートアレ
イの基本論理回路として使用するために、その回路素子
を高度に微細化すると、α線の影響を受けて誤動作が生
じやすくなるという問題もあった。
イの基本論理回路として使用するために、その回路素子
を高度に微細化すると、α線の影響を受けて誤動作が生
じやすくなるという問題もあった。
本発明の目的は、第１に低消費電力性と高速性を両立
させる、第２にα線の影響を受けにくくする、という技
術を提供することにある。
させる、第２にα線の影響を受けにくくする、という技
術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、入力回路を位相分割回路によって形成し、
この位相分割回路の反転出力によってエミッタフォロワ
出力回路を駆動する一方、そのエミッタフォロワ出力回
路のエミッタ負荷をトランジスタによって形成するとと
もに、上記位相分割回路の非反転出力の立上りで充電さ
れる容量の充電電流によって上記エミッタ負荷トランジ
スタを一時的に導通駆動させる、というものである。
この位相分割回路の反転出力によってエミッタフォロワ
出力回路を駆動する一方、そのエミッタフォロワ出力回
路のエミッタ負荷をトランジスタによって形成するとと
もに、上記位相分割回路の非反転出力の立上りで充電さ
れる容量の充電電流によって上記エミッタ負荷トランジ
スタを一時的に導通駆動させる、というものである。
［作用］ 上記した手段によれば、入力論理の切り換わりによっ
てエミッタフォロワ出力回路のトランジスタが導通から
非導通に切り換えられた過渡時に、そのエミッタフォロ
ワ出力回路のエミッタ負荷トランジスタが一時的に導通
して負荷容量の電荷を急速放電し、これ以外の定常時に
は上記エミッタ負荷トランジスタはほぼ非導通の状態を
保つ。
てエミッタフォロワ出力回路のトランジスタが導通から
非導通に切り換えられた過渡時に、そのエミッタフォロ
ワ出力回路のエミッタ負荷トランジスタが一時的に導通
して負荷容量の電荷を急速放電し、これ以外の定常時に
は上記エミッタ負荷トランジスタはほぼ非導通の状態を
保つ。
これにより、低消費電力性と高速性を両立させる、ワ
イヤード論理を可能にする、α線の影響を受けにくくす
る、という目的が達成される。
イヤード論理を可能にする、α線の影響を受けにくくす
る、という目的が達成される。
［実施例］ 以下、本発明の好適な実施例を図面を参照しながら説
明する。
明する。
なお、図において、同一符号は同一あるいは相当部分
を示すものとする。
を示すものとする。
第１図は本発明の一実施例による論理回路の概略構成
を示す。
を示す。
同図に示す論理回路10は大容量ゲートアレイの基本論
理回路の一つをなすものであって、位相分割回路１、こ
の位相分割回路１の反転出力−Viによって駆動されるエ
ミッタフォロワ出力回路２、このエミッタフォロワ出力
回路２のエミッタ負荷を形成するトランジスタQ3、上記
位相分割回路１の非反転出力＋Viの立上りを微分して上
記エミッタ負荷トランジスタQ3を一時的に導通駆動する
容量C1などによって構成される。
理回路の一つをなすものであって、位相分割回路１、こ
の位相分割回路１の反転出力−Viによって駆動されるエ
ミッタフォロワ出力回路２、このエミッタフォロワ出力
回路２のエミッタ負荷を形成するトランジスタQ3、上記
位相分割回路１の非反転出力＋Viの立上りを微分して上
記エミッタ負荷トランジスタQ3を一時的に導通駆動する
容量C1などによって構成される。
この場合、上記位相分割回路１は、バイポーラトラン
ジスタQ1、このQ1のコレクタと高レベル側電源電位Vcc
との間に直列に介在するコレクタ負荷抵抗Rc、Q1のエミ
ッタと低レベル側電源電位Veeとの間に直列に介在する
エミッタ負荷抵抗Reによって形成される。
ジスタQ1、このQ1のコレクタと高レベル側電源電位Vcc
との間に直列に介在するコレクタ負荷抵抗Rc、Q1のエミ
ッタと低レベル側電源電位Veeとの間に直列に介在する
エミッタ負荷抵抗Reによって形成される。
上記エミッタフォロワ出力回路２はバイポーラトラン
ジスタQ2によって形成される。このQ2のエミッタは、エ
ミッタ負荷トランジスタQ3を介して低レベル側電源電位
Veeに接続されるとともに、出力配線の分布容量および
次段の論理回路の入力容量などによって等価的に生じる
負荷容量CLに接続される。
ジスタQ2によって形成される。このQ2のエミッタは、エ
ミッタ負荷トランジスタQ3を介して低レベル側電源電位
Veeに接続されるとともに、出力配線の分布容量および
次段の論理回路の入力容量などによって等価的に生じる
負荷容量CLに接続される。
上記容量C1は、その一方の電極がQ1のエミッタに接続
される一方、その他方の電極がQ3のベースに接続されて
いる。Q3のベースには抵抗R1が並列に接続されている。
この抵抗R1は、C1とともに微分時定数をなすとともに、
Q3のベース残留電荷の放電経路を形成する。
される一方、その他方の電極がQ3のベースに接続されて
いる。Q3のベースには抵抗R1が並列に接続されている。
この抵抗R1は、C1とともに微分時定数をなすとともに、
Q3のベース残留電荷の放電経路を形成する。
第２図は上述した論理回路10の動作例を波形図によっ
て示す。
て示す。
同図に示すように、入力ViがＨ（VoH）からＬ（VoL）
に切り換わるときには、Q2のエミッタフォロワ動作によ
って負荷容量CLが急速に充電される。これにより、出力
VoはただちにＬからＨに立ち上がることができる。
に切り換わるときには、Q2のエミッタフォロワ動作によ
って負荷容量CLが急速に充電される。これにより、出力
VoはただちにＬからＨに立ち上がることができる。
また、入力ViがＬからＨに切り換わるときには、Q1の
エミッタ側からQ3のベース側に向けて容量C1の充電電流
Id1が流れる。これにより、Q3が一時的に導通駆動され
て負荷容量CLの電荷を急速放電する。つまり、容量C1が
上記位相分割回路１の非反転出力＋Viの立ち上りを微分
し、この微分出力が上記エミッタ負荷トランジスタQ3を
一時的に導通駆動する。この結果、負荷容量CLから大き
な放電電流IoLが引き出されて、出力VoはただちにＨか
らＬに立ち下がることができる。
エミッタ側からQ3のベース側に向けて容量C1の充電電流
Id1が流れる。これにより、Q3が一時的に導通駆動され
て負荷容量CLの電荷を急速放電する。つまり、容量C1が
上記位相分割回路１の非反転出力＋Viの立ち上りを微分
し、この微分出力が上記エミッタ負荷トランジスタQ3を
一時的に導通駆動する。この結果、負荷容量CLから大き
な放電電流IoLが引き出されて、出力VoはただちにＨか
らＬに立ち下がることができる。
以上のようにして、上述した論理回路10では、出力Vo
が立ち下がるときの遅延tpdが大幅に短縮される。この
とき、エミッタフォロワ出力回路２のエミッタ負荷を等
価的に形成するQ3は、入力ViがＬからＨに変化して出力
VoがＨからＬに立ち下がるときだけ過渡的に導通駆動さ
れ、それ以外の定常時には非導通状態を保ってQ2のエミ
ッタ電流を抑制する。これにより、上述した論理回路10
では、高速性に加えて低消費電力性も同時に達成される
ようになっている。
が立ち下がるときの遅延tpdが大幅に短縮される。この
とき、エミッタフォロワ出力回路２のエミッタ負荷を等
価的に形成するQ3は、入力ViがＬからＨに変化して出力
VoがＨからＬに立ち下がるときだけ過渡的に導通駆動さ
れ、それ以外の定常時には非導通状態を保ってQ2のエミ
ッタ電流を抑制する。これにより、上述した論理回路10
では、高速性に加えて低消費電力性も同時に達成される
ようになっている。
また、上述した論理回路10では、定常時におけるエミ
ッタ負荷が等価的に高インピーダンスとなっていて、Ｌ
出力時に出力負荷側から流れ込む電流が小さく抑えられ
るようになっている。これにより、複数の論理回路の出
力を共通接続してワイヤード論理を組むことが行ないや
すくなっている。
ッタ負荷が等価的に高インピーダンスとなっていて、Ｌ
出力時に出力負荷側から流れ込む電流が小さく抑えられ
るようになっている。これにより、複数の論理回路の出
力を共通接続してワイヤード論理を組むことが行ないや
すくなっている。
さらに、上述した論理回路10では、例えば位相分割回
路１を形成するバイポーラトランジスタQ1がα線の影響
を受けても、このα線の影響は次のようにして軽減され
る。
路１を形成するバイポーラトランジスタQ1がα線の影響
を受けても、このα線の影響は次のようにして軽減され
る。
すなわち、定常時において、Q1にα線が当たると、こ
のα線はQ1のコレクタ領域から半導体基板に向けてあた
かもリーク電流を流すように作用する。これにより、Q1
のコレクタ電位が一時的に大きく低下する。このとき、
α線によって生じる見掛け上のコレクタ電流は、Q1のコ
レクタ電位は低下させるが、そのQ1のエミッタ電位には
ほとんど変化を及ぼさない。したがって、エミッタ負荷
トランジスタQ3の方は、α線の影響を受けずに非導通状
態を維持する。Q3が非導通状態を維持していれば、α線
によってQ1のコレクタ電位だけが一時的に低下したとし
ても、負荷容量CLの充電電荷は急速には放電されない。
したがって、出力Voは、Q1のコレクタ電位が低下したほ
どには低下しない。つまり、α線の影響は軽減される。
のα線はQ1のコレクタ領域から半導体基板に向けてあた
かもリーク電流を流すように作用する。これにより、Q1
のコレクタ電位が一時的に大きく低下する。このとき、
α線によって生じる見掛け上のコレクタ電流は、Q1のコ
レクタ電位は低下させるが、そのQ1のエミッタ電位には
ほとんど変化を及ぼさない。したがって、エミッタ負荷
トランジスタQ3の方は、α線の影響を受けずに非導通状
態を維持する。Q3が非導通状態を維持していれば、α線
によってQ1のコレクタ電位だけが一時的に低下したとし
ても、負荷容量CLの充電電荷は急速には放電されない。
したがって、出力Voは、Q1のコレクタ電位が低下したほ
どには低下しない。つまり、α線の影響は軽減される。
第３図は、第１図に示した論理回路10のさらに具体的
な実施例を示す。
な実施例を示す。
第１図との相違点に着目して説明すると、同図に示し
た実施例の論理回路10では、定常時におけるエミッタ負
荷トランジスタQ3のベース電圧を導通直前の状態に保持
するバイアス回路３が設けられている。このバイアス回
路３は、所定のベース制御電圧Vb1が与えられているバ
イポーラトランジスタQ4によって構成され、Q3のベース
に並列に接続されている抵抗R1に所定のバイアス電流を
流すことにより、Q3のベース電位を、そのベース・エミ
ッタ間電圧（約0.5〜0.6V）よりもわずかに低い電圧に
まで持ち上げるようにしている。
た実施例の論理回路10では、定常時におけるエミッタ負
荷トランジスタQ3のベース電圧を導通直前の状態に保持
するバイアス回路３が設けられている。このバイアス回
路３は、所定のベース制御電圧Vb1が与えられているバ
イポーラトランジスタQ4によって構成され、Q3のベース
に並列に接続されている抵抗R1に所定のバイアス電流を
流すことにより、Q3のベース電位を、そのベース・エミ
ッタ間電圧（約0.5〜0.6V）よりもわずかに低い電圧に
まで持ち上げるようにしている。
これにより、Q3の駆動感度を高めて、上記容量C1の容
量値を小さくしても、入力VoがＬからＨに切り換わる過
渡時にQ3を確実に導通駆動して、負荷容量CLを急速放電
させることができるようになっている。
量値を小さくしても、入力VoがＬからＨに切り換わる過
渡時にQ3を確実に導通駆動して、負荷容量CLを急速放電
させることができるようになっている。
また、第３図に示した論理回路10では、互いに並列に
接続された２つのトランジスタQ1A,Q1Bによって位相分
割回路１を形成することにより、２つの論理入力ViAとV
iBの論理和で能動化する２入力論理和ゲートを実現して
いる。
接続された２つのトランジスタQ1A,Q1Bによって位相分
割回路１を形成することにより、２つの論理入力ViAとV
iBの論理和で能動化する２入力論理和ゲートを実現して
いる。
このように、上述した論理回路10は、位相分割回路１
のトランジスタを増設することによって、多入力の論理
を簡単に実現することができるようにもなっている。
のトランジスタを増設することによって、多入力の論理
を簡単に実現することができるようにもなっている。
第４図は、第３図に示した２入力論理回路10を２つ用
い、それぞれの出力を結線することによってワイヤード
論理４を組んだ例を示す。
い、それぞれの出力を結線することによってワイヤード
論理４を組んだ例を示す。
すでに述べたように、２つの論理回路10,10はいずれ
も、定常時におけるエミッタ負荷が等価的に高インピー
ダンスとなっていて、Ｌ出力時に負荷側から流れ込む電
流が小さく抑えられるようになっていることにより、そ
れぞれの出力を共通接続してワイヤード論理４を組むこ
とが問題なく行なえる。
も、定常時におけるエミッタ負荷が等価的に高インピー
ダンスとなっていて、Ｌ出力時に負荷側から流れ込む電
流が小さく抑えられるようになっていることにより、そ
れぞれの出力を共通接続してワイヤード論理４を組むこ
とが問題なく行なえる。
第５図は、第４図に示した２入力論理回路10を２つ用
いてラッチ回路を組んだ例を示す。
いてラッチ回路を組んだ例を示す。
すでに述べたように、２つの論理回路10,10はいずれ
も、その出力Voがα線の影響を受けにくいことにより、
非常に信頼性の高い保持動作を行なうことができる。
も、その出力Voがα線の影響を受けにくいことにより、
非常に信頼性の高い保持動作を行なうことができる。
第６図は、本発明の別の実施例による論理回路の概略
構成を示す。
構成を示す。
同図に示す論理回路10は、２つの論理入力ViA,ViBを
有する否定論理和ゲートとして構成され、位相分割回路
１、この位相分割回路１の出力−Viによって駆動される
エミッタフォロワ出力回路２、このエミッタフォロワ出
力回路２のエミッタ負荷を形成するトランジスタQ3、上
記位相分割回路１の非反転出力＋Viの立ち上りで充電さ
れることにより上記エミッタ負荷トランジスタQ3に導電
駆動電流を与える第１の容量C1、上記エミッタフォロワ
出力回路２の出力の立ち上りで充電されることにより上
記第１の容量C1に放電電流を流させる第２の容量C2など
によって構成される。
有する否定論理和ゲートとして構成され、位相分割回路
１、この位相分割回路１の出力−Viによって駆動される
エミッタフォロワ出力回路２、このエミッタフォロワ出
力回路２のエミッタ負荷を形成するトランジスタQ3、上
記位相分割回路１の非反転出力＋Viの立ち上りで充電さ
れることにより上記エミッタ負荷トランジスタQ3に導電
駆動電流を与える第１の容量C1、上記エミッタフォロワ
出力回路２の出力の立ち上りで充電されることにより上
記第１の容量C1に放電電流を流させる第２の容量C2など
によって構成される。
第７図は、第６図に示した論理回路10の動作例を波形
図によって示す。
図によって示す。
同図に示す動作例では、２つの論理入力ViAとViBの論
理がわずかの時間差でＨとＬに変化しているため、出力
VoがＨになるべき区間が非常に短い。
理がわずかの時間差でＨとＬに変化しているため、出力
VoがＨになるべき区間が非常に短い。
第６図および第７図において、まず、ViAがＨでViBが
Ｌの区間t0のとき、第１の容量C1は、Q1A,Q1Bの共通エ
ミッタ電位すなわち位相分割回路１の非反転出力＋Viが
Ｈであることにより、その位相分割回路１側から見て、
飽和状態に充電されている。また、第２の容量C2は、Q2
のエミッタ電位すなわち出力VoがＬであることにより、
出力側から見て、無充電状態にある。
Ｌの区間t0のとき、第１の容量C1は、Q1A,Q1Bの共通エ
ミッタ電位すなわち位相分割回路１の非反転出力＋Viが
Ｈであることにより、その位相分割回路１側から見て、
飽和状態に充電されている。また、第２の容量C2は、Q2
のエミッタ電位すなわち出力VoがＬであることにより、
出力側から見て、無充電状態にある。
次に、ViAがＨからＬに変化して、ViAとViBが共にＬ
領域となる区間t1では、位相分割回路１の非反転出力＋
ViがＨからＬに立ち下がることにより、今まで充電状態
にあった第１の容量C1の電荷が放電を開始する。これと
ともに、Q2のエミッタ電位すなわち出力VoがＬからＨに
立ち上がることにより、今まで無充電状態にあった第２
の容量C2への充電が開始される。つまり、第２の容量C2
の充電によって第１の容量C1の放電が促進される。この
結果、第１の容量C1の充電電荷は、位相分割回路１の非
反転出力＋ViがＨからＬに立ち下りはじめてから非常に
短時間の間に十分に放電されるようになる。
領域となる区間t1では、位相分割回路１の非反転出力＋
ViがＨからＬに立ち下がることにより、今まで充電状態
にあった第１の容量C1の電荷が放電を開始する。これと
ともに、Q2のエミッタ電位すなわち出力VoがＬからＨに
立ち上がることにより、今まで無充電状態にあった第２
の容量C2への充電が開始される。つまり、第２の容量C2
の充電によって第１の容量C1の放電が促進される。この
結果、第１の容量C1の充電電荷は、位相分割回路１の非
反転出力＋ViがＨからＬに立ち下りはじめてから非常に
短時間の間に十分に放電されるようになる。
これによりViBがＬからＨに変化して、位相分割回路
１の非反転出力＋ViがＬからＨに立ち上がる区間t2に
て、第１の容量C1は、上記エミッタ負荷トランジスタQ3
を確実に導通駆動させられるだけの充電電流が流れるよ
うになる。これによって、出力VoをただちにＨからＬに
引き下げることができるようになる。
１の非反転出力＋ViがＬからＨに立ち上がる区間t2に
て、第１の容量C1は、上記エミッタ負荷トランジスタQ3
を確実に導通駆動させられるだけの充電電流が流れるよ
うになる。これによって、出力VoをただちにＨからＬに
引き下げることができるようになる。
ここで、仮りに第２の容量C2がなかったならば、第１
の容量C1は、ViAとViBの論理和がＬとなる区間t1が非常
に短いため、上記非反転出力＋ViがＨのときに充電され
ていた電荷を十分に放電することができない。このた
め、上記非反転出力＋ViがＬからＨになる区間すなわち
出力VoがＨからＬに立ち下がるべき区間t2にて、第１の
容量C1は十分な充電電流をQ3のベースに供給することが
できなくなる。この結果、第７図中に点線で示すよう
に、出力Voの立ち下りが大きく遅延するようになってし
まう。
の容量C1は、ViAとViBの論理和がＬとなる区間t1が非常
に短いため、上記非反転出力＋ViがＨのときに充電され
ていた電荷を十分に放電することができない。このた
め、上記非反転出力＋ViがＬからＨになる区間すなわち
出力VoがＨからＬに立ち下がるべき区間t2にて、第１の
容量C1は十分な充電電流をQ3のベースに供給することが
できなくなる。この結果、第７図中に点線で示すよう
に、出力Voの立ち下りが大きく遅延するようになってし
まう。
以上のように、第６図に示した実施例の論理回路10で
は、入力ViA,ViBが非常に短時間の間だけ変化するよう
な場合にも、その変化の状態を出力Voに忠実に伝達する
ことができるようになっている。
は、入力ViA,ViBが非常に短時間の間だけ変化するよう
な場合にも、その変化の状態を出力Voに忠実に伝達する
ことができるようになっている。
第８図は、第６図に示した論理回路10のさらに具体的
な実施例を示す。
な実施例を示す。
第６図との相違点に着目して説明すると、同図に示し
た実施例の論理回路10では、定常時におけるエミッタ負
荷トランジスタQ3のベース電圧を導通直前の状態に保持
するバイアス回路３とともに、出力Voの電位が負電位側
にオーバーシュートするのを阻止するクランプ回路５、
および出力Voのレベルを保証するための抵抗R2が設けら
れている。
た実施例の論理回路10では、定常時におけるエミッタ負
荷トランジスタQ3のベース電圧を導通直前の状態に保持
するバイアス回路３とともに、出力Voの電位が負電位側
にオーバーシュートするのを阻止するクランプ回路５、
および出力Voのレベルを保証するための抵抗R2が設けら
れている。
バイアス回路３は、第３図に示したものと同様、所定
のベース制御電圧Vb1が与えられているバイポーラトラ
ンジスタQ4によって構成され、Q3のベースに並列に接続
されている抵抗R1に所定のバイアス電流を流すことによ
って、Q1のベース電位を、そのベース・エミッタ間電圧
（約0.5〜0.6V）よりもわずかに低い電圧まで持ち上げ
るようにしている。
のベース制御電圧Vb1が与えられているバイポーラトラ
ンジスタQ4によって構成され、Q3のベースに並列に接続
されている抵抗R1に所定のバイアス電流を流すことによ
って、Q1のベース電位を、そのベース・エミッタ間電圧
（約0.5〜0.6V）よりもわずかに低い電圧まで持ち上げ
るようにしている。
クランプ回路５は、所定のベース制御電圧Vb2が与え
られているバイポーラトランジスタQ5によって構成さ
れ、このQ5のエミッタフォロワ動作によって、出力Voの
電位を所定のＬベル以上に吊り上げている。
られているバイポーラトランジスタQ5によって構成さ
れ、このQ5のエミッタフォロワ動作によって、出力Voの
電位を所定のＬベル以上に吊り上げている。
抵抗R2は、回路の消費電流を増大させないような抵抗
値をもたされ、出力VoがＬのときに負荷容量CL側から流
れ込むかも知れない電流を吸い込んで、その出力VoのＬ
を維持させる。
値をもたされ、出力VoがＬのときに負荷容量CL側から流
れ込むかも知れない電流を吸い込んで、その出力VoのＬ
を維持させる。
第９図は、上述した論理回路10が形成されるゲートア
レイの概略を示す。
レイの概略を示す。
同図に示すゲートアレイ100は入出力バッファ領域101
の内側に多数の基本セル102が配列されている。各基本
セル102がそれぞれに上述した論理回路10を形成するよ
うになっている。
の内側に多数の基本セル102が配列されている。各基本
セル102がそれぞれに上述した論理回路10を形成するよ
うになっている。
ゲートアレイ100にて上述した論理回路10を形成する
と、高速であることに加えて、低消費電力であることに
より非常に多くの論理回路10も高密度に形成することが
できる。さらに、ワイヤード論理を組むことができるこ
とにより、論理回路10の利用効率が大幅に高められて、
非常に大規模で高機能の半導体集積回路装置をゲートア
レイによって効率良く得ることができるようになる。
と、高速であることに加えて、低消費電力であることに
より非常に多くの論理回路10も高密度に形成することが
できる。さらに、ワイヤード論理を組むことができるこ
とにより、論理回路10の利用効率が大幅に高められて、
非常に大規模で高機能の半導体集積回路装置をゲートア
レイによって効率良く得ることができるようになる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記バイアス回路３は抵抗あるいはダイオー
ドなどによって構成することもできる。また、位相分割
回路１などは、MOS（金属−酸化物−半導体）型のトラ
ンジスタを用いて構成してもよい。さらに、実施例で示
されているバイポーラトランジスタ23をFETトランジス
タに置き換えても本発明の効果を有する。
ドなどによって構成することもできる。また、位相分割
回路１などは、MOS（金属−酸化物−半導体）型のトラ
ンジスタを用いて構成してもよい。さらに、実施例で示
されているバイポーラトランジスタ23をFETトランジス
タに置き換えても本発明の効果を有する。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるゲートアレイに適
用した場合について説明したが、それに限定されるもの
ではなく、例えばMPU（マイクロプロセッサ）などの用
途が固定された半導体集積回路装置などにも適用でき
る。
明をその背景となった利用分野であるゲートアレイに適
用した場合について説明したが、それに限定されるもの
ではなく、例えばMPU（マイクロプロセッサ）などの用
途が固定された半導体集積回路装置などにも適用でき
る。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、低消費電力性と高速性を両立させることが
できる、ワイヤード論理が可能になる、α線の影響を受
けにくい、という効果を得ることができる。
できる、ワイヤード論理が可能になる、α線の影響を受
けにくい、という効果を得ることができる。
第１図は本発明の一実施例による論理回路の概略構成を
示す図、 第２図は第１図に示した論理回路の動作例を示す波形
図、 第３図は第１図に示した論理回路のさらに具体的な実施
例を示す図、 第４図は本発明による論理回路の一応用例を示す図、 第５図は本発明による論理回路の別の応用例を示す図、 第６図は本発明の別の実施例による論理回路の概略構成
を示す図、 第７図は第６図に示した論理回路の動作例を示す波形
図、 第８図は第６図に示した論理回路のさらに具体的な実施
例を示す図、 第９図は本発明による論理回路が形成されるゲートアレ
イの概略を示す平面図、 第10図は本発明に先立って検討された論理回路の構成例
を示す図、 第11図は第10図に示した論理回路の動作例を示す波形図
である。 100……ゲートアレイ、10……論理回路、１……位相分
割回路、２……エミッタフォロワ出力回路、３……バイ
アス回路、４……ワイヤード論理、５……クランプ回
路、Q1,Q1A,Q1B……位相分解回路１を形成するバイポー
ラトランジスタ、Q2……エミッタフォロワ出力回路を形
成するバイポーラトランジスタ、Q3……エミッタ負荷ト
ランジスタを形成するバイポーラトランジスタ、C1……
第１の容量、２……第２の容量、Vi,ViA,ViB……入力、
Vo……出力。
示す図、 第２図は第１図に示した論理回路の動作例を示す波形
図、 第３図は第１図に示した論理回路のさらに具体的な実施
例を示す図、 第４図は本発明による論理回路の一応用例を示す図、 第５図は本発明による論理回路の別の応用例を示す図、 第６図は本発明の別の実施例による論理回路の概略構成
を示す図、 第７図は第６図に示した論理回路の動作例を示す波形
図、 第８図は第６図に示した論理回路のさらに具体的な実施
例を示す図、 第９図は本発明による論理回路が形成されるゲートアレ
イの概略を示す平面図、 第10図は本発明に先立って検討された論理回路の構成例
を示す図、 第11図は第10図に示した論理回路の動作例を示す波形図
である。 100……ゲートアレイ、10……論理回路、１……位相分
割回路、２……エミッタフォロワ出力回路、３……バイ
アス回路、４……ワイヤード論理、５……クランプ回
路、Q1,Q1A,Q1B……位相分解回路１を形成するバイポー
ラトランジスタ、Q2……エミッタフォロワ出力回路を形
成するバイポーラトランジスタ、Q3……エミッタ負荷ト
ランジスタを形成するバイポーラトランジスタ、C1……
第１の容量、２……第２の容量、Vi,ViA,ViB……入力、
Vo……出力。
Claims (9)
- 【請求項１】入力信号を受けて反転出力および非反転出
力を第１および第２の出力ノードに形成する論理手段
と、 上記第１出力ノードの電位に応じて出力端子に接続され
た負荷を駆動する第１の負荷駆動手段と、 上記第２出力ノードの電位に応じて上記出力端子に接続
された負荷を駆動する第２の負荷駆動手段と、 上記第２出力ノードと上記第２負荷駆動手段との間に接
続されて、上記第２出力ノードの電位のロウレベルから
ハイレベルへの変化を検出して上記第２負荷駆動手段を
一時的に動作させる微分回路とにより構成されてなるこ
とを特徴とする論理回路。 - 【請求項２】上記第１駆動手段は、ベースが上記第１出
力ノードに接続され、エミッタが上記出力端子に接続さ
れ、コレクタが高電位側電源電圧端子としての第１電源
電圧端子に接続された第１のバイポーラトランジスタか
らなり、 上記第２駆動手段は、ベースが上記微分回路の出力ノー
ドに接続され、コレクタが上記出力端子に接続され、エ
ミッタが低電位側電源電圧端子としての第２電源電圧端
子に接続された第２のバイポーラトランジスタからなる
ことを特徴とする請求項１に記載の論理回路。 - 【請求項３】上記論理手段は、 ベースが入力端子に接続され、コレクタが上記第１出力
ノードに接続され、エミッタが上記第２出力ノードに接
続された第３のバイポーラトランジスタと、 上記第３バイポーラトランジスタのコレクタと上記第１
電源電圧端子との間に接続された第１の負荷素子と、 上記第３バイポーラトランジスタのエミッタと上記第２
電源電圧端子との間に接続された第２の負荷素子と、 により構成されていることを特徴とする請求項１または
請求項２に記載の論理回路。 - 【請求項４】上記微分回路は、上記第２出力ノードと上
記第２バイポーラトランジスタのベースとの間に接続さ
れた第１の容量素子と、上記第２バイポーラトランジス
タのベースと上記第２電源電圧端子との間に接続された
抵抗素子とにより構成されていることを特徴とする請求
項1,請求項２または請求項３に記載の論理回路。 - 【請求項５】上記第２バイポーラトランジスタのベース
に、該第２バイポーラトランジスタのベース電圧を導通
直前の状態に保持するバイアス手段が接続されてなるこ
とを特徴とする請求項1,請求項2,請求項３または請求項
４に記載の論理回路。 - 【請求項６】上記バイアス手段は、ベースに所定の制御
電圧が印加され、エミッタが上記第２バイポーラトラン
ジスタのベースに接続され、コレクタが高電位側の第１
電源電圧端子に接続された第４のバイポーラトランジス
タからなることを特徴とする請求項５に記載の論理回
路。 - 【請求項７】上記第２バイポーラトランジスタのベース
と上記出力端子との間に、第２の容量素子が接続されて
なることを特徴とする請求項1,請求項2,請求項3,請求項
4,請求項５または請求項６に記載の論理回路。 - 【請求項８】上記出力端子に、該出力端子の電圧レベル
をクランプするクランプ手段が接続されてなることを特
徴とする請求項1,請求項2,請求項3,請求項4,請求項5,請
求項６または請求項７に記載の論理回路。 - 【請求項９】上記クランプ手段は、ベースに所定の制御
電圧が印加され、エミッタが上記出力端子に接続され、
コレクタが高電位側の第１電源電圧端子に接続された第
５のバイポーラトランジスタからなることを特徴とする
請求項８に記載の論理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081645A JP2729379B2 (ja) | 1988-04-02 | 1988-04-02 | 論理回路 |
| KR1019890003837A KR890016669A (ko) | 1988-04-02 | 1989-03-27 | 반도체 집적회로 |
| US07/330,461 US4999520A (en) | 1988-04-02 | 1989-03-30 | High speed TTL buffer circuit which is resistive to the influence of alpha-rays |
| US07/557,109 US5283480A (en) | 1988-04-02 | 1990-07-25 | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
| US08/056,798 US5298802A (en) | 1988-04-02 | 1993-05-03 | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081645A JP2729379B2 (ja) | 1988-04-02 | 1988-04-02 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01254020A JPH01254020A (ja) | 1989-10-11 |
| JP2729379B2 true JP2729379B2 (ja) | 1998-03-18 |
Family
ID=13752078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081645A Expired - Fee Related JP2729379B2 (ja) | 1988-04-02 | 1988-04-02 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729379B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121001A (en) * | 1991-02-12 | 1992-06-09 | International Business Machines, Corp. | Low power push-pull driver |
-
1988
- 1988-04-02 JP JP63081645A patent/JP2729379B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01254020A (ja) | 1989-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |