JP2001257570A - 切換えスイッチング手段、双安定回路および多安定回路 - Google Patents

Abstract

(57)【要約】 【目的】 例えば第２発明の双安定回路はＣＭＯＳメモ
リーの様に消費電流の少ないメモリーをノーマリィ・オ
ン型のトランジスタ等で構成することである。 【構成】 例えば図の通りドレイン接地のＮチャネル型
ＦＥＴとゲート接地のＰチャネル型ＦＥＴでプル・アッ
プ手段を形成し、ドレイン接地のＰチャネル型ＦＥＴと
ゲート接地のＮチャネル型ＦＥＴでプル・ダウン手段を
形成し、両直流電源端子間に前記プル・アップ手段と前
記プル・ダウン手段を直列接続したことを特徴とする。
これにより前記プル・アップ手段がオンのとき前記プル
・ダウン手段側の両ＦＥＴはゲート逆バイアスされてオ
フで、前記プル・ダウン手段がオンのとき前記プル・ア
ップ手段側の両ＦＥＴはゲート逆バイアスされてオフと
なるので、安定状態では電流が流れず、消費電流は少な
くなる。本実施例では全て接合型ＦＥＴの使用で書込み
速度が速くなる。（参考：特許第２８５３０４１号）

Description

【発明の詳細な説明】

【０００１】

【技術分野】第１発明はノーマリィ・オンの可制御スイ
ッチング手段（例：各種トランジスタ、各種サイリス
タ。）を使って構成した切換えスイッチ機能を持つ切換
えスイッチング手段に関する。当然、この切換えスイッ
チング手段を３端子スイッチング手段もしくは２端子ス
イッチング手段などとして利用することもできる。従っ
て、第１発明は電力変換装置、論理回路、各種の駆動装
置あるいはこれらを利用した各種装置又は各種回路等の
分野に大いに役に立つ。第２、第３発明は第１発明を利
用もしくは応用した双安定回路に関する。第４発明は第
２発明を用いた多安定回路に関し、多値メモリーや多値
論理回路に利用できる。

【０００２】

【各発明の背景技術】本発明者の先行技術（特開平９−
１３０２２０号）を用いてノーマリィ・オンの可制御ス
イッチング手段を使って構成した切換えスイッチング手
段を図２に示す。Ｎチャネルのトランジスタ１１、１４
とＰチャネルのトランジスタ１２、１３は接合型ＦＥＴ
で、互いに相補型である。この切換えスイッチング手段
は入力信号に従って切り換わるのであるが、電源線Ｖ１
・電源線Ｖ２間、電源線Ｖ２・電源線Ｖ３間、電源線Ｖ
３・電源線Ｖ４間それぞれに直流電源（図示せず。）が
有り、『直流電源が３つ必要である』という第１問題点
が有る。（第１問題点）また、『図２の様な切換えスイ
ッチング手段を用いた双安定回路が望まれる』という第
２問題点が有る。
（第２問題点）

【０００３】そこで、第１発明は『直流電源手段が１つ
で済む』切換えスイッチング手段を提供することを目的
としている。 （ 第１発明の目的
） また、第２発明は『第１発明の切換えスイッチング手段
を用いた』双安定回路を提供することを目的としてい
る。 （ 第２発明の目的 ） さらに、第３発明は『図２の様な切換えスイッチング手
段を用いた』双安定回路を提供することを目的としてい
る。 （ 第３発明の目的 ） それから、第４発明は『第２発明の双安定回路を応用し
た』多安定回路を提供することを目的としている。
（ 第４発明の目的 ）

【０００４】

【第１発明の開示】即ち、第１発明は請求項１に記載し
た通りの切換えスイッチング手段である。主端子ｍｔ１
ｂと制御端子ｃｔ３をそのプラス電源端子に接続して両
方の電位を共通化し、主端子ｍｔ２ｂと制御端子ｃｔ４
をそのマイナス電源端子に接続して両方の電位を共通化
したので、『直流電源手段が１つで済む。』 （効
果）

【０００５】尚、制御端子ｃｔ１とは例えば接合型ＦＥ
Ｔ、ＳＩＴ、ＩＧＢＴあるいはＳＩサイリスタならゲー
ト端子である。主端子ｍｔ１ａとは例えば接合型ＦＥ
Ｔ、ＳＩＴならソース端子、ＩＧＢＴならエミッタ端
子、ＳＩサイリスタなら「プラス・ゲート端子に対する
カソード端子、マイナス・ゲート端子に対するアノード
端子」である。主端子ｍｔ１ｂとは例えば接合型ＦＥ
Ｔ、ＳＩＴならドレイン端子、ＩＧＢＴならコレクタ端
子、ＳＩサイリスタなら「プラス・ゲート端子に対する
アノード端子、マイナス・ゲート端子に対するカソード
端子」である。

【０００６】

【第２発明の開示】また、第２発明は請求項２に記載し
た通りの双安定回路である。要するに第１発明の切換え
スイッチング手段の入力端子と出力端子を接続して信号
を正帰還させているので、双安定動作ができる回路とな
る。 （効 果）

【０００７】

【第３発明の開示】さらに、第３発明は請求項３に記載
した通りの双安定回路である。要するに図２の様な切換
えスイッチング手段の入力端子と出力端子を接続して信
号を正帰還させているので、双安定動作ができる回路と
なる。 （効 果）

【０００８】

【第４発明の開示】それから、第４発明は請求項４に記
載した通りの多安定回路である。そのプル・ダウン手
段、その各双方向性プル手段、そのプル・アップ手段の
うち１つのプル手段だけがオンとなり、「そのプル手段
の一端に接続される電位供給手段」と「その他端に接続
されるその出力端子」が導通状態となるので、その出力
端子の電位はその電位供給手段の電位となる。同様に他
の各プル手段がオンのときその出力端子の電位は「その
プル手段に接続される電位供給手段の電位」となるか
ら、第４発明は多安定動作が行うことができる多安定回
路となる。 （効 果）

【０００９】

【各発明を実施するための最良の形態】各発明をより詳
細に説明するために以下添付図面に従ってこれを説明す
る。図１に示す第１発明の実施例では次の通りそれぞれ
が前述した請求項１記載中の各構成要素に相当する。 ａ）トランジスタ１１〜１４が前述した第１〜第４の可
制御スイッチング手段に。 ｂ）トランジスタ１１のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ１、主端子ｍｔ１
ａおよび主端子ｍｔ１ｂに。 ｃ）トランジスタ１２のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ２、主端子ｍｔ２
ａおよび主端子ｍｔ２ｂに。 ｄ）トランジスタ１３のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ３、主端子ｍｔ３
ａおよび主端子ｍｔ３ｂに。 ｅ）トランジスタ１４のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ４、主端子ｍｔ４
ａおよび主端子ｍｔ４ｂに。 ｆ）直流電源１が前述した直流電源手段に。 尚、Ｉｎは入力端子、Ｏｕｔは出力端子である。

【００１０】入力信号がハイ・レベルのときトランジス
タ１１はオンで、トランジスタ１１がトランジスタ１３
のソース・ゲート間を短絡してゼロ・バイアスにするの
で、トランジスタ１３もオンである。そうすると直流電
源１がトランジスタ１１、１３を介してトランジスタ１
４のドレイン・ゲート間に逆バイアス電圧を供給し、同
時に入力信号電圧は「トランジスタ１２のゲート・ソー
ス間」と「トランジスタ１４のソース・ゲート間」の直
列回路にとってゲート逆バイアス電圧となり、トランジ
スタ１２、１４はオフ駆動される。その結果、出力電圧
もハイ・レベルとなる。入力信号がロー・レベルのとき
同様に出力電圧もロー・レベルとなる。

【００１１】尚、トランジスタ１１〜１４それぞれの代
わりに「その駆動信号入力用に対を成す制御端子と主端
子の間の逆バイアス電圧極性が同じで、ノーマリィ・オ
ンの可制御スイッチング手段」ならば何でも使用でき
る。例えば、ＭＯＳ・ＦＥＴ、「図４１（ａ）、（ｂ）
それぞれに示すノーマリィ・オン型ＩＧＢＴ又はその等
価回路」、ＳＩＴ、ＳＩサイリスタ、図４２〜図５０各
図の（ａ）、（ｂ）それぞれに示すノーマリィ・オンの
各可制御スイッチング手段」あるいは「図４８〜図５０
各図の（ａ）、（ｂ）それぞれに示す各可制御スイッチ
ング手段もしくはそれと同じ回路構成の等価回路を持つ
ノーマリィ・オン型サイリスタ」である。また、図１の
実施例では同じ種類の可制御スイッチング手段を組み合
わせているが、異種類の可制御スイッチング手段を組み
合わせても構わない。例えば後述する図７の実施例の様
にする。また、図１の実施例においてトランジスタ１
１、１２はそのままでトランジスタ１３、１４だけノー
マリィ・オン型の「ＳＩＴ、ＩＧＢＴ又はＳＩサイリス
タ」あるいは上述した「図４１〜図５０各図の（ａ）、
（ｂ）それぞれに示すノーマリィ・オンの各可制御スイ
ッチング手段」等にする。これらの事は後述する他の各
実施例についても言える。この様に各構成要素の置換え
によって各実施例から新しい実施例（派生実施例）がい
くつも派生する。

【００１２】図３〜図７各図に示す他の第１発明の実施
例を１つずつ示す。図５の実施例では一般的でないノー
マリィ・オン型ＩＧＢＴが使用されているが、その等価
回路は図４１（ａ）、（ｂ）それぞれの様になる。図８
〜図９各図に示す第５発明の実施例を１つずつ示す。図
１０〜図１４各図に１つずつ示す第２発明の実施例は図
１、図３〜図７各図に示す実施例を利用した双安定回路
である。図１５〜図２０各図の（ａ）、（ｂ）それぞれ
に示す第１発明の実施例は図１、図３〜図７各図に示す
実施例を利用したＡＮＤ回路とＯＲ回路である。

【００１３】図２１〜図２５各図の（ａ）、（ｂ）それ
ぞれに示す第６発明の実施例は図１０〜図１４各図に示
す第２発明の実施例を利用した多安定回路で、ｎは所定
数である。各図中Ｖ１〜Ｖｎは電源線で、電源線Ｖ１か
ら電源線Ｖｎの方へ順々に電位が高くなって行く。図２
１（ｂ）の実施例では（ｎ−２）個のＳＩＴをダイオー
ドとして使用し、図２４（ａ）の実施例では（ｎ−２）
個のＭＯＳ・ＦＥＴ（これらはノーマリィ・オフ型でも
良い。）をダイオードとして使用している。図２４
（ｂ）、図２５（ａ）の各実施例で逆阻止型ＩＧＢＴあ
るいは逆阻止型ＳＩサイリスタを使用するならば各図中
で点線で示す各ダイオードは要らない。図２５（ｂ）の
実施例では逆導通型（逆導電型）ＳＩサイリスタが使用
される。

【００１４】尚、図２１（ａ）の実施例では電源線Ｖ２
〜電源線Ｖ（ｎ−１）それぞれに接続されている負性抵
抗特性を持つ各プル手段はプル・ダウン機能しか持って
いないので、これらのプル・アップ機能を助けるために
「図中点線で接続を示すプル・アップ抵抗」を接続した
方が良い。そのプル・アップ抵抗が接続される場合、例
えばその出力端子が電源線Ｖ（ｎ−１）と導通状態のと
き「電源線Ｖ（ｎ−１）に接続されるトランジスタ対な
ど」が「電源線Ｖｎに接続されるトランジスタ対」をオ
フ駆動し、そのプル・アップ抵抗が「電源線Ｖ１〜Ｖ
（ｎ−２）それぞれに接続される各トランジスタ対」を
オフ駆動する。これらの事は図２１〜図２５の（ａ）、
（ｂ）それぞれに示す各実施例についても言える。特許
第２８５３０４１号の多安定回路と比べ部品点数が少な
いという利点が各実施例に有る。

【００１５】その「プル・アップ抵抗を接続した方が良
い」という欠点を解決したのが図２６〜図２８に示す第
４発明の各実施例である。各実施例では「電源線Ｖ２〜
電源線Ｖ（ｎ−１）それぞれに接続されている各プル手
段」は「その両端電圧の大きさが小さくなると抵抗が小
さくなる負性抵抗特性」を双方向に対して持つため、プ
ル・アップ機能とプル・ダウン機能の両方を持ってお
り、読み出し速度が速くなるという利点が有る。もちろ
ん「各電源線Ｖｎに接続されているプル・アップ手段」
も同様に負性抵抗特性を双方向に対して持つものを使っ
ても構わないし、あるいは、「各電源線Ｖ１に接続され
ているプル・ダウン手段」も同様に負性抵抗特性を双方
向に対して持つものを使っても構わない。例えば各実施
例において「電源線Ｖ１〜Ｖｎそれぞれに接続されるプ
ル手段（当然の事ながらプル・アップ手段もプル・ダウ
ン手段もプル手段の１種である。）」を「負性抵抗特性
を双方向に対して持つ、同じ構成のプル手段」で統一す
れば、ＩＣ化の際にＩＣパターンが同じになるので、大
変都合が良く、大変便利である。

【００１６】「電源線Ｖ２〜電源線Ｖ（ｎ−１）それぞ
れに接続される双方向性プル手段」は、図２６の実施例
では「逆導通型プル手段を２つ逆向きに直列接続したも
の」であり、図２７の実施例では「（逆導通型）プル手
段とダイオード・ブリッジ接続型整流回路の組合せ」で
あり、図２８の実施例では「『逆導通型プル手段とダイ
オードを直列接続した逆阻止型プル手段』を２つ逆並列
接続したもの」である。当然、図２６〜図２８の各実施
例においてＰ、Ｎチャネルの接合型ＦＥＴそれぞれの代
わりに「その駆動信号入力用に対を成す制御端子と主端
子の間の逆バイアス電圧極性がそれと同じで、ノーマリ
ィ・オンの可制御スイッチング手段」ならば何でも使用
できる。例えば、ＭＯＳ・ＦＥＴ、ＳＩＴ、ＳＩサイリ
スタ、図４１〜図４７の（ａ）、（ｂ）それぞれに示す
各可制御スイッチング手段もしくはそれと同じ構成の等
価回路を持つノーマリィ・オン型スイッチング手段」、
「図４８〜図５０の（ａ）、（ｂ）それぞれに示す各可
制御スイッチング手段もしくはそれと同じ構成の等価回
路を持つノーマリィ・オン型サイリスタ」である。

【００１７】尚、図２６〜図２８の各実施例では同じ種
類の可制御スイッチング手段を組み合わせているが、異
種類の可制御スイッチング手段を組み合わせても構わな
い。また、図２７〜図２８の各実施例もしくはその各派
生実施例において各ダイオードの代わりに「図２１〜図
２３、図２５各図の（ｂ）や図２４の（ａ）の各実施例
でダイオード代わりに使用している各トランジスタ」を
使用しても構わない。さらに、図２８の実施例において
各接合型ＦＥＴの代わりにノーマリィ・オンで、逆阻止
型の「ＩＧＢＴまたはＳＩサイリスタ」等を使用する場
合、逆阻止用の各ダイオードは要らなくなる。それか
ら、図２６〜図２８の各実施例またはそれから派生する
各派生実施例において「ある電源線に接続されるプル手
段」がオンのとき、他の各プル手段をオフ駆動するだけ
の各オフ駆動電圧（例：ゲート逆バイアス電圧。）を電
源線Ｖ１〜Ｖｎが各電源線間電圧から供給することがで
きるのであれば、ＣＭＯＳメモリーと同様に安定状態
（記憶保持状態）では電流消費は無いから、エネルギー
損失や発熱が無く便利である。そして、特許第２８５３
０４１号の多安定回路と比べて部品点数が少ないという
利点が各実施例に有る。

【００１８】図２９〜図３１の（ａ）、（ｂ）それぞれ
に示す第３発明の実施例はバッファー機能を持つ図２の
切換えスイッチング手段などを利用し、その入力端子と
出力端子を接続した双安定回路である。逆に言えば、こ
れら各実施例においてその入力端子と出力端子を切り放
せば、当然の事ながら各双安定回路は切換えスイッチン
グ手段に戻る。尚、各図中Ｖ１〜Ｖ４は電源線で、電源
線Ｖ１から電源線Ｖ４の方へ順々に電位が高くなって行
く。図３２（ａ）、（ｂ）に１つずつ示す第７発明の実
施例は図１の実施例を利用した双安定回路で、図３２
（ｂ）の実施例では２つの接合型ＦＥＴをダイオードと
して使用している。もちろん、図２９（ａ）や図３２
（ａ）、（ｂ）の各実施例においても各接合型ＦＥＴの
代わりに前述した他のノーマリィ・オン型の可制御スイ
ッチング手段を同様に使用できる。

【００１９】図３３〜図３６の（ａ）、（ｂ）それぞれ
に示す各実施例は、図８〜図９に示す第５発明の各実施
例を応用したＮＡＮＤ回路、ＮＯＲ回路、ＡＮＤ回路お
よびＯＲ回路である。図３７〜図３８の（ａ）、（ｂ）
それぞれに第１、５発明を組み合わせた各種論理回路の
実施例を１つずつ示す。図３７（ａ）の実施例は「対等
あるいは一致回路」、図３７（ｂ）の実施例は「排他的
論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）回路」、図３８
（ａ）の実施例は「含意回路」、図３８（ｂ）の実施例
は「含意の否定回路」である。図３９〜図４０の
（ａ）、（ｂ）それぞれに示す第８発明の各実施例も
「対等あるいは一致回路」、「排他的論理和回路」、
「含意回路」、「含意の否定回路」それぞれである。
（参考：昭和５６年、オーム社発行の『ディジタル回路
の考え方』、Ｐ．３４）

【００２０】図４１（ａ）、（ｂ）それぞれにノーマリ
ィ・オン型ＩＧＢＴの等価回路を示す。ノーマリィ・オ
ン型ＩＧＢＴはノーマリィ・オフ型ＩＧＢＴ中のＭＯＳ
・ＦＥＴ部をノーマリィ・オフ型からノーマリィ・オン
型に置き換えたものである。各ノーマリィ・オン型ＩＧ
ＢＴにおいて各バイポーラ・トランジスタの代わりにＢ
ＳＩＴ（バイポーラ・モードのＳＩＴで、ノーマリィ・
オフ型である。）あるいはＧＴＢＴ（接地した溝型電極
を持つバイポーラ型ＦＥＴで、ノーマリィ・オフ型であ
る。）を１つずつ使用した各ＩＧＢＴも可能である。

【００２１】図４２、図４４〜図４５の（ａ）、（ｂ）
それぞれに示すノーマリィ・オンの各可制御スイッチン
グ手段はノーマリィ・オンの可制御スイッチング手段と
ノーマリィ・オフの可制御スイッチング手段を組み合わ
せたもので、ＢＰＴはバイポーラ・トランジスタのこと
である。「図４３、図４６〜図４７の（ａ）、（ｂ）そ
れぞれに示すノーマリィ・オンの各可制御スイッチング
手段」は２つのノーマリィ・オン型の可制御スイッチン
グ手段をカスケード接続したもので、駆動信号１つでオ
ン・オフ駆動され、駆動逆バイアス電圧は各ゲート・ソ
ース間に分圧、供給される。「図４８〜図５０の
（ａ）、（ｂ）それぞれに示すノーマリィ・オンの各可
制御スイッチング手段」はノーマリィ・オンの可制御ス
イッチング手段とノーマリィ・オフの可制御スイッチン
グ手段をサイリスタの様に構成したもので、ノーマリィ
・オン側で駆動すれば駆動信号１つでオン・オフ駆動で
きる。

【００２２】最後に以下の事を補足する。 ａ）図５１の従来の切換えスイッチング手段は『主電源
の他にＰ型、Ｎ型ＦＥＴの各ゲート逆バイアス用に駆動
電源が２つ必要である』という第１問題点と『オン・オ
フ切換え時に同時オンしてしまう』という第２問題点を
持つが、第１発明の切換えスイッチング手段はこれらの
問題点を解決することができる。 ｂ）図２の切換えスイッチング手段にも『オン・オフ切
換え時の同時オンを防止することができる』という効果
が有る。図１に示す第１発明の実施例の場合と同じでト
ランジスタ１１〜１４それぞれの代わりに「その駆動信
号入力用に対を成す制御端子と主端子の間の逆バイアス
電圧極性がそれと同じで、ノーマリィ・オンの可制御ス
イッチング手段」ならば何でも使用できる。 ｃ）図５２の（ａ）、（ｂ）の各実施例は図２２の
（ａ）、（ｂ）に示す第６発明の各実施例に対して電圧
極性または電圧方向に関して対称的な関係に有る。 ｄ）各実施例において一部構成要素の置換え、変更又は
追加等により新実施例（派生実施例）が派生するが、各
実施例またはそれから派生する各派生実施例において各
可制御スイッチング手段を「それと相補関係に有る可制
御スイッチング手段（例：ＮＭＯＳ・ＦＥＴに対するＰ
ＭＯＳ・ＦＥＴ。）」で１つずつ置き換え、電圧極性ま
たは電圧方向の有る各構成要素（例：直流電源、ダイオ
ード。）の向きを逆にした「元の（派生）実施例に対し
て電圧極性または電圧方向に関して対称的な関係に有る
実施例」もまた上記ｂ）項の様に可能である。 ｅ）「図１０〜図１４の各双安定回路」、「図２１〜図
２８、図５２各図に示す各多安定回路」、「図２９〜図
３２各図に示す各双安定回路」もしくはそれから派生す
る各派生実施例をメモリー・セルとして利用する場合、
その読み出し時や書き込み時のセル指定用の切換えスイ
ッチとして例えば双方向性の絶縁スイッチを利用するこ
とができる。（参考：特開平５−２２６９９８号、特開
平５−２６８０３７号、特開平５−３０４４５３〜４
号、特開平６−１９６９９１号、特開平７−１９３４８
０号、特開平７−２６４０３０号、特開平７−３０７６
５４号、実開平８−６３０号、特開平８−３３３４８
号、特開平９−１８２４１４号、特開平９−２５２５８
２号、特開平１０−１６４８２６号、特開平１１−１６
４５４６号、特開２０００−６０１１２号。） ｆ）例えば図２６の実施例において電源線Ｖ１に接続さ
れている「Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴを
接続した接合型ＦＥＴ対」の場合、その両端電圧がゼロ
の時その接合型ＦＥＴ対はオンであり、その両端電圧が
各ＦＥＴのピンチ・オフ電圧以上であれば、その接合型
ＦＥＴ対はオフであるから、その負性特性は本発明にと
って大変都合が良い。この事は他のノーマリィ・オン型
の可制御スイッチング手段を使用する場合についても言
うことができる。

【図面の簡単な説明】

【図１】第１発明の１実施例を示す回路図である。

【図２】切換えスイッチング手段の１例を示す回路図で
ある。

【図３〜図４０】各図は、各発明の実施例を１つずつ、
もしくは、２つずつ示す回路図である。

【図４１〜図５０】各図は、各発明の構成要素の例を２
つずつ示す回路図である。

【図５１】従来の切換えスイッチング手段の１例を示す
回路図である。

【図５２】第６発明の１実施例を示す回路図である。

【符号の説明】

Ｖ１〜Ｖｎ 電源線 ＳＩＴｈｙ ＳＩサイリスタ ＢＰＴ バイポーラ・トランジスタ ＧＴＢＴ 接地した溝形電極を持つバイポーラ型ＦＥ
Ｔ ＢＳＩＴ バイポーラ・モードのＳＩトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ノーマリィ・オンの第１〜第４の可制御
   スイッチング手段が有って、その第１番目の制御端子と
   両主端子を制御端子ｃｔ１、主端子ｍｔ１ａ及び主端子
   ｍｔ１ｂと呼び、その第２番目の制御端子と両主端子を
   制御端子ｃｔ２、主端子ｍｔ２ａ及び主端子ｍｔ２ｂと
   呼び、その第３番目の制御端子と両主端子を制御端子ｃ
   ｔ３、主端子ｍｔ３ａ及び主端子ｍｔ３ｂと呼び、その
   第４番目の制御端子と両主端子を制御端子ｃｔ４、主端
   子ｍｔ４ａ及び主端子ｍｔ４ｂと呼ぶとしたときに、そ
   の第１番目の駆動信号入力用に制御端子ｃｔ１と主端子
   ｍｔ１ａが対を成し、その第２番目の駆動信号入力用に
   制御端子ｃｔ２と主端子ｍｔ２ａが対を成し、その第３
   番目の駆動信号入力用に制御端子ｃｔ３と主端子ｍｔ３
   ａが対を成し、その第４番目の駆動信号入力用に制御端
   子ｃｔ４と主端子ｍｔ４ａが対を成し、制御端子ｃｔ１
   ・主端子ｍｔ１ａ間と制御端子ｃｔ４・主端子ｍｔ４ａ
   間の逆バイアス電圧極性はマイナスであり、制御端子ｃ
   ｔ２・主端子ｍｔ２ａ間と制御端子ｃｔ３・主端子ｍｔ
   ３ａ間の逆バイアス電圧極性はプラスであり、直流電圧
   を供給する直流電源手段のプラス電源端子に主端子ｍｔ
   １ｂと制御端子ｃｔ３を接続し、主端子ｍｔ１ａと主端
   子ｍｔ３ａを接続し、制御端子ｃｔ１と制御端子ｃｔ２
   を接続し、主端子ｍｔ３ｂと主端子ｍｔ４ｂを接続し、
   主端子ｍｔ２ａと主端子ｍｔ４ａを接続し、前記直流電
   源手段のマイナス電源端子に主端子ｍｔ２ｂと制御端子
   ｃｔ４を接続したことを特徴とする切換えスイッチング
   手段。
2. 【請求項２】 請求項１記載の切換えスイッチング手段
   において、「制御端子ｃｔ１と制御端子ｃｔ２の接続
   点」と「主端子ｍｔ３ｂと主端子ｍｔ４ｂの接続点」を
   接続したことを特徴とする双安定回路。
3. 【請求項３】 ノーマリィ・オンの第１〜第４の可制御
   スイッチング手段が有って、その第１番目の制御端子と
   両主端子を制御端子ｃｔ１、主端子ｍｔ１ａ及び主端子
   ｍｔ１ｂと呼び、その第２番目の制御端子と両主端子を
   制御端子ｃｔ２、主端子ｍｔ２ａ及び主端子ｍｔ２ｂと
   呼び、その第３番目の制御端子と両主端子を制御端子ｃ
   ｔ３、主端子ｍｔ３ａ及び主端子ｍｔ３ｂと呼び、その
   第４番目の制御端子と両主端子を制御端子ｃｔ４、主端
   子ｍｔ４ａ及び主端子ｍｔ４ｂと呼ぶとしたときに、そ
   の第１番目の駆動信号入力用に制御端子ｃｔ１と主端子
   ｍｔ１ａが対を成し、その第２番目の駆動信号入力用に
   制御端子ｃｔ２と主端子ｍｔ２ａが対を成し、その第３
   番目の駆動信号入力用に制御端子ｃｔ３と主端子ｍｔ３
   ａが対を成し、その第４番目の駆動信号入力用に制御端
   子ｃｔ４と主端子ｍｔ４ａが対を成し、制御端子ｃｔ１
   ・主端子ｍｔ１ａ間と制御端子ｃｔ４・主端子ｍｔ４ａ
   間の逆バイアス電圧極性はマイナスであり、制御端子ｃ
   ｔ２・主端子ｍｔ２ａ間と制御端子ｃｔ３・主端子ｍｔ
   ３ａ間の逆バイアス電圧極性はプラスであり、低い方か
   ら高い方へ第１電位から第４電位まで４個の一定電位を
   供給する第１電位供給手段〜第４電位供給手段が有っ
   て、前記第４電位供給手段に主端子ｍｔ１ｂを接続し、
   前記第３電位供給手段に制御端子ｃｔ３を接続し、主端
   子ｍｔ１ａと主端子ｍｔ３ａを接続し、主端子ｍｔ２ａ
   と主端子ｍｔ４ａを接続し、前記第２電位供給手段に制
   御端子ｃｔ４を接続し、前記第１電位供給手段に主端子
   ｍｔ２ｂを接続し、制御端子ｃｔ１、制御端子ｃｔ２、
   主端子ｍｔ３ｂ及び主端子ｍｔ４ｂを接続したことを特
   徴とする双安定回路。
4. 【請求項４】 Ｎを３以上の所定数としたときに、「低
   い方から高い方へ第１電位から第Ｎ電位までＮ個の一定
   電位を供給する第１電位供給手段〜第Ｎ電位供給手段」
   と、「前記第１電位供給手段と出力端子の間に接続さ
   れ、その両端電圧の大きさが小さくなるに連れて抵抗が
   小さくなる負性抵抗特性を持つプル・ダウン手段」と、
   「前記第２電位供給手段から前記第（Ｎ−１）電位供給
   手段までの各電位供給手段と前記出力端子の間に１つず
   つ接続され、その両端電圧の大きさが小さくなるに連れ
   て抵抗が小さくなる負性抵抗特性を双方向に対して持つ
   （Ｎ−２）個の双方向性プル手段」と、「前記第Ｎ電位
   供給手段と前記出力端子の間に接続され、その両端電圧
   の大きさが小さくなるに連れて抵抗が小さくなる負性抵
   抗特性を持つプル・アップ手段」、を有することを特徴
   とする多安定回路。