JP2000083369A - 切換えスイッチング手段、論理回路、双安定回路、多安定回路、切換えスイッチング手段および論理回路 - Google Patents
切換えスイッチング手段、論理回路、双安定回路、多安定回路、切換えスイッチング手段および論理回路Info
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- JP2000083369A JP2000083369A JP10227496A JP22749698A JP2000083369A JP 2000083369 A JP2000083369 A JP 2000083369A JP 10227496 A JP10227496 A JP 10227496A JP 22749698 A JP22749698 A JP 22749698A JP 2000083369 A JP2000083369 A JP 2000083369A
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Abstract
(57)【要約】 （修正有）
【課題】 ノーマリィ・オンの可制御スイッチング手段
を使用しても主電源の他に各逆バイアス用の駆動電源を
必要とせず、そして、オン・オフ切換え時に同時オンし
ない様にすることである。 【解決手段】 例えばＮチャネルで接合型のＦＥＴ１
１、１４とＰチャネルで接合型のＦＥＴ１３、１２が有
って、プラス電源線にＦＥＴ１１のドレインとＦＥＴ１
３のゲートを接続し、ＦＥＴ１１、１３の両ソースを接
続し、ＦＥＴ１１、１２の両ゲートを接続し、ＦＥＴ１
３、１４の両ドレインを接続し、ＦＥＴ１２、１４の両
ソースを接続し、マイナス電源線にＦＥＴ１２のドレイ
ンとＦＥＴ１４のゲートを接続したことを特徴としてい
る。このことによって、上記目的を達成することができ
る。
を使用しても主電源の他に各逆バイアス用の駆動電源を
必要とせず、そして、オン・オフ切換え時に同時オンし
ない様にすることである。 【解決手段】 例えばＮチャネルで接合型のＦＥＴ１
１、１４とＰチャネルで接合型のＦＥＴ１３、１２が有
って、プラス電源線にＦＥＴ１１のドレインとＦＥＴ１
３のゲートを接続し、ＦＥＴ１１、１３の両ソースを接
続し、ＦＥＴ１１、１２の両ゲートを接続し、ＦＥＴ１
３、１４の両ドレインを接続し、ＦＥＴ１２、１４の両
ソースを接続し、マイナス電源線にＦＥＴ１２のドレイ
ンとＦＥＴ１４のゲートを接続したことを特徴としてい
る。このことによって、上記目的を達成することができ
る。
Description
【００１０】
【技術分野】本発明は、ノーマリィ・オンの可制御スイ
ッチング手段を使って構成した切換えスイッチ機能を持
つ切換えスイッチング手段に関する。当然、この切換え
スイッチング手段を３端子スイッチング手段又は２端子
スイッチング手段等として利用することもできる。従っ
て、本発明は電力変換装置、論理回路、各種の駆動装置
あるいはこれらを利用した各種装置又は各種回路等の分
野に大いに役に立つ。
ッチング手段を使って構成した切換えスイッチ機能を持
つ切換えスイッチング手段に関する。当然、この切換え
スイッチング手段を３端子スイッチング手段又は２端子
スイッチング手段等として利用することもできる。従っ
て、本発明は電力変換装置、論理回路、各種の駆動装置
あるいはこれらを利用した各種装置又は各種回路等の分
野に大いに役に立つ。
【００２０】
【背景技術】従来技術としてノーマリィ・オンの可制御
スイッチング手段を使って構成した切換えスイッチング
手段を図２に示す。トランジスタ１１、１２はＮ、Ｐチ
ャネルの接合型ＦＥＴで、互いに相補型である。この切
換えスイッチング手段を切換えスイッチ４を使って切り
換えるのであるが、トランジスタ１１、１２それぞれを
オフ駆動するためには『主電源（直流電源１）の他に各
逆バイアス用の駆動電源（直流電源２、３）が２つ必要
である』という第１の問題点が有る。（ 第１の問題点
）
スイッチング手段を使って構成した切換えスイッチング
手段を図２に示す。トランジスタ１１、１２はＮ、Ｐチ
ャネルの接合型ＦＥＴで、互いに相補型である。この切
換えスイッチング手段を切換えスイッチ４を使って切り
換えるのであるが、トランジスタ１１、１２それぞれを
オフ駆動するためには『主電源（直流電源１）の他に各
逆バイアス用の駆動電源（直流電源２、３）が２つ必要
である』という第１の問題点が有る。（ 第１の問題点
）
【００３０】また、切換え時にノーマリィ・オンのトラ
ンジスタ１１、１２はどちらもゼロ・バイアスとなるた
めトランジスタ１１、１２両方が同時オンし、主電源
（直流電源１）を短絡してしまう。つまり、『切換え時
に同時オンしてしまう』という第２の問題点が有る。
（ 第２の問題点 ）
ンジスタ１１、１２はどちらもゼロ・バイアスとなるた
めトランジスタ１１、１２両方が同時オンし、主電源
（直流電源１）を短絡してしまう。つまり、『切換え時
に同時オンしてしまう』という第２の問題点が有る。
（ 第２の問題点 ）
【００４０】そこで、本発明は『主電源の他に各逆バイ
アス用の駆動電源を必要とせず、切換え時に同時オンし
ない』切換えスイッチング手段を提供することを目的と
している。
（ 発明の目的 ）
アス用の駆動電源を必要とせず、切換え時に同時オンし
ない』切換えスイッチング手段を提供することを目的と
している。
（ 発明の目的 ）
【００５０】
【発明の開示】即ち、本発明は、ノーマリィ・オンの第
１〜第４の可制御スイッチング手段が有って、その１番
目の制御端子と両主端子を制御端子ｃｔ１、主端子ｍｔ
１ａ及び主端子ｍｔ１ｂと呼び、その２番目の制御端子
と両主端子を制御端子ｃｔ２、主端子ｍｔ２ａ及び主端
子ｍｔ２ｂと呼び、その３番目の制御端子と両主端子を
制御端子ｃｔ３、主端子ｍｔ３ａ及び主端子ｍｔ３ｂと
呼び、その４番目の制御端子と両主端子を制御端子ｃｔ
４、主端子ｍｔ４ａ及び主端子ｍｔ４ｂと呼ぶとしたと
きに、そして、その１番目の駆動信号入力用に制御端子
ｃｔ１と主端子ｍｔ１ａが対を成し、その２番目の駆動
信号入力用に制御端子ｃｔ２と主端子ｍｔ２ａが対を成
し、その３番目の駆動信号入力用に制御端子ｃｔ３と主
端子ｍｔ３ａが対を成し、その４番目の駆動信号入力用
に制御端子ｃｔ４と主端子ｍｔ４ａが対を成し、制御端
子ｃｔ１・主端子ｍｔ１ａ間と制御端子ｃｔ４・主端子
ｍｔ４ａ間の逆バイアス電圧極性はマイナスで、制御端
子ｃｔ２・主端子ｍｔ２ａ間と制御端子ｃｔ３・主端子
ｍｔ３ａ間の逆バイアス電圧極性はプラスであるとした
ときに、直流電圧を供給する直流電源手段のプラス電源
端子に主端子ｍｔ１ｂと制御端子ｃｔ３を接続し、主端
子ｍｔ１ａと主端子ｍｔ３ａを接続し、制御端子ｃｔ１
と制御端子ｃｔ２を接続し、主端子ｍｔ３ｂと主端子ｍ
ｔ４ｂを接続し、主端子ｍｔ２ａと主端子ｍｔ４ａを接
続し、前記直流電源手段のマイナス電源端子に主端子ｍ
ｔ２ｂと制御端子ｃｔ４を接続した切換えスイッチング
手段である。
１〜第４の可制御スイッチング手段が有って、その１番
目の制御端子と両主端子を制御端子ｃｔ１、主端子ｍｔ
１ａ及び主端子ｍｔ１ｂと呼び、その２番目の制御端子
と両主端子を制御端子ｃｔ２、主端子ｍｔ２ａ及び主端
子ｍｔ２ｂと呼び、その３番目の制御端子と両主端子を
制御端子ｃｔ３、主端子ｍｔ３ａ及び主端子ｍｔ３ｂと
呼び、その４番目の制御端子と両主端子を制御端子ｃｔ
４、主端子ｍｔ４ａ及び主端子ｍｔ４ｂと呼ぶとしたと
きに、そして、その１番目の駆動信号入力用に制御端子
ｃｔ１と主端子ｍｔ１ａが対を成し、その２番目の駆動
信号入力用に制御端子ｃｔ２と主端子ｍｔ２ａが対を成
し、その３番目の駆動信号入力用に制御端子ｃｔ３と主
端子ｍｔ３ａが対を成し、その４番目の駆動信号入力用
に制御端子ｃｔ４と主端子ｍｔ４ａが対を成し、制御端
子ｃｔ１・主端子ｍｔ１ａ間と制御端子ｃｔ４・主端子
ｍｔ４ａ間の逆バイアス電圧極性はマイナスで、制御端
子ｃｔ２・主端子ｍｔ２ａ間と制御端子ｃｔ３・主端子
ｍｔ３ａ間の逆バイアス電圧極性はプラスであるとした
ときに、直流電圧を供給する直流電源手段のプラス電源
端子に主端子ｍｔ１ｂと制御端子ｃｔ３を接続し、主端
子ｍｔ１ａと主端子ｍｔ３ａを接続し、制御端子ｃｔ１
と制御端子ｃｔ２を接続し、主端子ｍｔ３ｂと主端子ｍ
ｔ４ｂを接続し、主端子ｍｔ２ａと主端子ｍｔ４ａを接
続し、前記直流電源手段のマイナス電源端子に主端子ｍ
ｔ２ｂと制御端子ｃｔ４を接続した切換えスイッチング
手段である。
【００６０】尚、制御端子ｃｔ１とは例えば接合型ＦＥ
Ｔ、ＳＩＴ、ＩＧＢＴあるいはＳＩサイリスタならゲー
ト端子である。主端子ｍｔ１ａとは例えば接合型ＦＥ
Ｔ、ＳＩＴならソース端子、ＩＧＢＴならエミッタ端
子、ＳＩサイリスタなら「プラス・ゲート端子に対する
カソード端子、マイナス・ゲート端子に対するアノード
端子」である。主端子ｍｔ１ｂとは例えば接合型ＦＥ
Ｔ、ＳＩＴならドレイン端子、ＩＧＢＴならコレクタ端
子、ＳＩサイリスタなら「プラス・ゲート端子に対する
アノード端子、マイナス・ゲート端子に対するカソード
端子」である。
Ｔ、ＳＩＴ、ＩＧＢＴあるいはＳＩサイリスタならゲー
ト端子である。主端子ｍｔ１ａとは例えば接合型ＦＥ
Ｔ、ＳＩＴならソース端子、ＩＧＢＴならエミッタ端
子、ＳＩサイリスタなら「プラス・ゲート端子に対する
カソード端子、マイナス・ゲート端子に対するアノード
端子」である。主端子ｍｔ１ｂとは例えば接合型ＦＥ
Ｔ、ＳＩＴならドレイン端子、ＩＧＢＴならコレクタ端
子、ＳＩサイリスタなら「プラス・ゲート端子に対する
アノード端子、マイナス・ゲート端子に対するカソード
端子」である。
【００７０】このことによって、接続された制御端子ｃ
ｔ１と制御端子ｃｔ２がその切換えスイッチング手段の
入力端子になり、接続された主端子ｍｔ３ｂと主端子ｍ
ｔ４ｂが前記切換えスイッチング手段の出力端子にな
る。また、「前記第１、第３の可制御スイッチング手
段」は１つの可制御スイッチング手段として作用し、
「前記第２、第４の可制御スイッチング手段」も１つの
可制御スイッチング手段として作用する。さらに、その
入力端子に入力される駆動信号に応じて、前記第１、第
３の可制御スイッチング手段がオンのとき前記第１、第
３の可制御スイッチング手段が前記第２、第４の可制御
スイッチング手段それぞれに駆動逆バイアス電圧を供給
してこれらをオフ駆動し、その反対に前記第２、第４の
可制御スイッチング手段がオンのとき前記第２、第４の
可制御スイッチング手段が前記第１、第３の可制御スイ
ッチング手段それぞれに逆バイアス駆動電圧を供給して
これらをオフ駆動するので、前記切換えスイッチング手
段は切換えスイッチ機能を持つことができる。つまり、
『主電源の他に各逆バイアス用の駆動電源を必要としな
い』という第１の効果が本発明に有る。
（ 第 １ 効 果 ）
ｔ１と制御端子ｃｔ２がその切換えスイッチング手段の
入力端子になり、接続された主端子ｍｔ３ｂと主端子ｍ
ｔ４ｂが前記切換えスイッチング手段の出力端子にな
る。また、「前記第１、第３の可制御スイッチング手
段」は１つの可制御スイッチング手段として作用し、
「前記第２、第４の可制御スイッチング手段」も１つの
可制御スイッチング手段として作用する。さらに、その
入力端子に入力される駆動信号に応じて、前記第１、第
３の可制御スイッチング手段がオンのとき前記第１、第
３の可制御スイッチング手段が前記第２、第４の可制御
スイッチング手段それぞれに駆動逆バイアス電圧を供給
してこれらをオフ駆動し、その反対に前記第２、第４の
可制御スイッチング手段がオンのとき前記第２、第４の
可制御スイッチング手段が前記第１、第３の可制御スイ
ッチング手段それぞれに逆バイアス駆動電圧を供給して
これらをオフ駆動するので、前記切換えスイッチング手
段は切換えスイッチ機能を持つことができる。つまり、
『主電源の他に各逆バイアス用の駆動電源を必要としな
い』という第１の効果が本発明に有る。
（ 第 １ 効 果 ）
【００８０】「前記第１、第３の可制御スイッチング手
段」と「前記第２、第４の可制御スイッチング手段」は
互いに相手がオン駆動されると自分達は自動的に逆バイ
アス駆動されるので、『両組は切換え時に同時オンしな
い』という第２の効果が本発明に有る。
（ 第 ２ 効 果 ）
段」と「前記第２、第４の可制御スイッチング手段」は
互いに相手がオン駆動されると自分達は自動的に逆バイ
アス駆動されるので、『両組は切換え時に同時オンしな
い』という第２の効果が本発明に有る。
（ 第 ２ 効 果 ）
【００９０】
【発明を実施するための最良の形態】本発明をより詳細
に説明するために以下添付図面に従ってこれを説明す
る。図１の実施例では次の通りそれぞれが前述した各構
成要素に相当する。 ａ）トランジスタ１１〜１４が前述した第１〜第４の可
制御スイッチング手段に ｂ）トランジスタ１１のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ１、主端子ｍｔ１
ａおよび主端子ｍｔ１ｂに。 ｃ）トランジスタ１２のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ２、主端子ｍｔ２
ａおよび主端子ｍｔ２ｂに。 ｄ）トランジスタ１３のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ３、主端子ｍｔ３
ａおよび主端子ｍｔ３ｂに。 ｅ）トランジスタ１４のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ４、主端子ｍｔ４
ａおよび主端子ｍｔ４ｂに。 ｆ）直流電源１が前述した直流電源手段に。 尚、Ｉｎは入力端子、Ｏｕｔは出力端子である。
に説明するために以下添付図面に従ってこれを説明す
る。図１の実施例では次の通りそれぞれが前述した各構
成要素に相当する。 ａ）トランジスタ１１〜１４が前述した第１〜第４の可
制御スイッチング手段に ｂ）トランジスタ１１のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ１、主端子ｍｔ１
ａおよび主端子ｍｔ１ｂに。 ｃ）トランジスタ１２のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ２、主端子ｍｔ２
ａおよび主端子ｍｔ２ｂに。 ｄ）トランジスタ１３のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ３、主端子ｍｔ３
ａおよび主端子ｍｔ３ｂに。 ｅ）トランジスタ１４のゲート端子、ソース端子および
ドレイン端子が前述した制御端子ｃｔ４、主端子ｍｔ４
ａおよび主端子ｍｔ４ｂに。 ｆ）直流電源１が前述した直流電源手段に。 尚、Ｉｎは入力端子、Ｏｕｔは出力端子である。
【０１００】入力信号がハイ・レベルのときトランジス
タ１１はオンで、トランジスタ１１がトランジスタ１３
のソース・ゲート間を短絡してゼロ・バイアスするの
で、トランジスタ１３もオンである。そうすると直流電
源１がトランジスタ１１、１３を介してトランジスタ１
４のドレイン・ゲート間に逆バイアス電圧を供給し、同
時に入力信号電圧は「トランジスタ１２のゲート・ソー
ス間」と「トランジスタ１４のソース・ゲート間」の直
列回路にとってゲート逆バイアス電圧となり、トランジ
スタ１２、１４はオフ駆動される。その結果、出力電圧
もハイ・レベルとなる。入力信号がロー・レベルのとき
同様に出力電圧もロー・レベルとなる。
タ１１はオンで、トランジスタ１１がトランジスタ１３
のソース・ゲート間を短絡してゼロ・バイアスするの
で、トランジスタ１３もオンである。そうすると直流電
源１がトランジスタ１１、１３を介してトランジスタ１
４のドレイン・ゲート間に逆バイアス電圧を供給し、同
時に入力信号電圧は「トランジスタ１２のゲート・ソー
ス間」と「トランジスタ１４のソース・ゲート間」の直
列回路にとってゲート逆バイアス電圧となり、トランジ
スタ１２、１４はオフ駆動される。その結果、出力電圧
もハイ・レベルとなる。入力信号がロー・レベルのとき
同様に出力電圧もロー・レベルとなる。
【０１１０】尚、トランジスタ１１〜１４それぞれの代
わりに「その駆動信号入力用に対を成す制御端子と主端
子の間の逆バイアス電圧極性が同じで、ノーマリィ・オ
ンの可制御スイッチング手段」ならば何でも使用でき
る。例えば、ＭＯＳ・ＦＥＴ、「図８１、図８２各図に
その等価回路を示すノーマリィ・オン型ＩＧＢＴ」、Ｓ
ＩＴ、ＳＩサイリスタ、「図８３〜図１００各図に示す
ノーマリィ・オンの各可制御スイッチング手段」、「図
９５〜図１００各図に示す各可制御スイッチング手段と
同じ回路構成の等価回路を持つノーマリィ・オン型サイ
リスタ」である。また、図１の実施例では同じ種類の可
制御スイッチング手段を組み合わせているが、異種類の
可制御スイッチング手段を組み合わせても構わない。例
えば後述する図７の実施例。また、図１の実施例におい
てトランジスタ１３、１４だけＳＩＴ、ノーマリィ・オ
ン型ＩＧＢＴ、ＳＩサイリスタあるいは上述した「図８
３〜図１００各図に示すノーマリィ・オンの各可制御ス
イッチング手段」等にする。これらの事は後述する他の
各実施例についても言える。この様に各構成要素の置換
えによって各実施例から新しい実施例がいくつも派生す
る。（派生実施例）
わりに「その駆動信号入力用に対を成す制御端子と主端
子の間の逆バイアス電圧極性が同じで、ノーマリィ・オ
ンの可制御スイッチング手段」ならば何でも使用でき
る。例えば、ＭＯＳ・ＦＥＴ、「図８１、図８２各図に
その等価回路を示すノーマリィ・オン型ＩＧＢＴ」、Ｓ
ＩＴ、ＳＩサイリスタ、「図８３〜図１００各図に示す
ノーマリィ・オンの各可制御スイッチング手段」、「図
９５〜図１００各図に示す各可制御スイッチング手段と
同じ回路構成の等価回路を持つノーマリィ・オン型サイ
リスタ」である。また、図１の実施例では同じ種類の可
制御スイッチング手段を組み合わせているが、異種類の
可制御スイッチング手段を組み合わせても構わない。例
えば後述する図７の実施例。また、図１の実施例におい
てトランジスタ１３、１４だけＳＩＴ、ノーマリィ・オ
ン型ＩＧＢＴ、ＳＩサイリスタあるいは上述した「図８
３〜図１００各図に示すノーマリィ・オンの各可制御ス
イッチング手段」等にする。これらの事は後述する他の
各実施例についても言える。この様に各構成要素の置換
えによって各実施例から新しい実施例がいくつも派生す
る。（派生実施例）
【０１２０】図３〜図７各図に他の実施例を示す。図８
〜図１９各図に示す実施例は図１、図３〜図７各図に示
す実施例を利用したＡＮＤ回路とＯＲ回路である。図２
０〜図２６各図に示す実施例は図１、図３〜図７各図に
示す実施例を利用した双安定回路である。図２６の実施
例では２つの接合型ＦＥＴをダイオードとして使用して
いる。図２７〜図３６各図に示す実施例は図２０〜図２
６各図に示す実施例を利用した多安定回路である。図３
１の実施例では２つのＭＯＳ・ＦＥＴをダイオードとし
て使用し、図３３の実施例では２つのＳＩＴをダイオー
ドとして使用している。図３４、図３５の各実施例で逆
阻止型ＩＧＢＴあるいは逆阻止型ＳＩサイリスタを使用
するならば各図中で点線で示す各ダイオードは要らな
い。図３６の実施例では逆導通型（逆導電型）ＳＩサイ
リスタが使用される。
〜図１９各図に示す実施例は図１、図３〜図７各図に示
す実施例を利用したＡＮＤ回路とＯＲ回路である。図２
０〜図２６各図に示す実施例は図１、図３〜図７各図に
示す実施例を利用した双安定回路である。図２６の実施
例では２つの接合型ＦＥＴをダイオードとして使用して
いる。図２７〜図３６各図に示す実施例は図２０〜図２
６各図に示す実施例を利用した多安定回路である。図３
１の実施例では２つのＭＯＳ・ＦＥＴをダイオードとし
て使用し、図３３の実施例では２つのＳＩＴをダイオー
ドとして使用している。図３４、図３５の各実施例で逆
阻止型ＩＧＢＴあるいは逆阻止型ＳＩサイリスタを使用
するならば各図中で点線で示す各ダイオードは要らな
い。図３６の実施例では逆導通型（逆導電型）ＳＩサイ
リスタが使用される。
【０１３０】図３７〜図４１各図に第２発明の各実施例
を示す。図３８〜図４１の各実施例はＮＡＮＤ回路とＮ
ＯＲ回路である。図４２〜図４６各図に第３発明の各実
施例を示す。図４３〜図４６の各実施例はＡＮＤ回路と
ＯＲ回路である。図４７〜図５０各図に第１〜３発明を
組み合わせた実施例を示す。図４７の実施例は排他的論
理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）回路、図４８の実施
例は対等あるいは一致回路、図４９の実施例は含意回
路、図５０の実施例は含意の否定回路である。（参考：
昭和５６年、オーム社発行の『ディジタル回路の考え
方』、Ｐ．３４）
を示す。図３８〜図４１の各実施例はＮＡＮＤ回路とＮ
ＯＲ回路である。図４２〜図４６各図に第３発明の各実
施例を示す。図４３〜図４６の各実施例はＡＮＤ回路と
ＯＲ回路である。図４７〜図５０各図に第１〜３発明を
組み合わせた実施例を示す。図４７の実施例は排他的論
理和（ｅｘｃｌｕｓｉｖｅ ＯＲ）回路、図４８の実施
例は対等あるいは一致回路、図４９の実施例は含意回
路、図５０の実施例は含意の否定回路である。（参考：
昭和５６年、オーム社発行の『ディジタル回路の考え
方』、Ｐ．３４）
【０１４０】図５１〜図６６各図に第４発明の各実施例
を示す。図６７〜図７１各図に第５発明の各実施例を示
す。図７２〜図７６各図に第６発明の各実施例を示す。
図７７〜図８０各図に第４〜６発明を組み合わせた実施
例を示す。図７７の実施例は排他的論理和回路、図７８
の実施例は対等あるいは一致回路、図７９の実施例は含
意回路、図８０の実施例は含意の否定回路である。
を示す。図６７〜図７１各図に第５発明の各実施例を示
す。図７２〜図７６各図に第６発明の各実施例を示す。
図７７〜図８０各図に第４〜６発明を組み合わせた実施
例を示す。図７７の実施例は排他的論理和回路、図７８
の実施例は対等あるいは一致回路、図７９の実施例は含
意回路、図８０の実施例は含意の否定回路である。
【０１５０】図８０、図８１各図にノーマリィ・オン型
ＩＧＢＴの等価回路を示す。ノーマリィ・オン型ＩＧＢ
Ｔはノーマリィ・オフ型ＩＧＢＴ中のＭＯＳ・ＦＥＴ部
をノーマリィ・オフ型からノーマリィ・オン型に置き換
えたものである。各ノーマリィ・オン型ＩＧＢＴにおい
て各バイポーラ・トランジスタの代わりにＢＳＩＴ（バ
イポーラ・モードのＳＩＴで、ノーマリィ・オフ型であ
る。）あるいはＧＴＢＴ（接地した溝型電極を持つバイ
ポーラ型ＦＥＴで、ノーマリィ・オフ型である。）を１
つずつ使用した各ＩＧＢＴも可能である。図８３〜図９
０各図に示すノーマリィ・オンの各可制御スイッチング
手段はノーマリィ・オンの可制御スイッチング手段とノ
ーマリィ・オフの可制御スイッチング手段を組み合わせ
たもので、ＢＰＴはバイポーラ・トランジスタのことで
ある。図９１〜図９４各図に示すノーマリィ・オンの各
可制御スイッチング手段は２つのノーマリィ・オンの可
制御スイッチング手段をカスケード接続したものであ
る。図９５〜図１００各図に示すノーマリィ・オンの各
可制御スイッチング手段はノーマリィ・オンの可制御ス
イッチング手段とノーマリィ・オフの可制御スイッチン
グ手段をサイリスタの様に構成したものである。
ＩＧＢＴの等価回路を示す。ノーマリィ・オン型ＩＧＢ
Ｔはノーマリィ・オフ型ＩＧＢＴ中のＭＯＳ・ＦＥＴ部
をノーマリィ・オフ型からノーマリィ・オン型に置き換
えたものである。各ノーマリィ・オン型ＩＧＢＴにおい
て各バイポーラ・トランジスタの代わりにＢＳＩＴ（バ
イポーラ・モードのＳＩＴで、ノーマリィ・オフ型であ
る。）あるいはＧＴＢＴ（接地した溝型電極を持つバイ
ポーラ型ＦＥＴで、ノーマリィ・オフ型である。）を１
つずつ使用した各ＩＧＢＴも可能である。図８３〜図９
０各図に示すノーマリィ・オンの各可制御スイッチング
手段はノーマリィ・オンの可制御スイッチング手段とノ
ーマリィ・オフの可制御スイッチング手段を組み合わせ
たもので、ＢＰＴはバイポーラ・トランジスタのことで
ある。図９１〜図９４各図に示すノーマリィ・オンの各
可制御スイッチング手段は２つのノーマリィ・オンの可
制御スイッチング手段をカスケード接続したものであ
る。図９５〜図１００各図に示すノーマリィ・オンの各
可制御スイッチング手段はノーマリィ・オンの可制御ス
イッチング手段とノーマリィ・オフの可制御スイッチン
グ手段をサイリスタの様に構成したものである。
【図１】第１発明の１実施例を示す回路図である。
【図２】従来の切換えスイッチング手段の１例を示す回
路図である。
路図である。
【図３〜図８０】各図は、各発明の実施例を１つずつ示
す回路図である。
す回路図である。
【図８１〜図１００】各図は、各発明の構成要素の例を
１つずつ示す回路図である。
１つずつ示す回路図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年９月２４日（１９９９．９．２
４）
４）
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 切換えスイッチング手段、論理回路、
双安定回路、多安定回路、切換えスイッチング手段およ
び論理回路
双安定回路、多安定回路、切換えスイッチング手段およ
び論理回路
Claims (1)
- 【請求項１】 ノーマリィ・オンの第１〜第４の可制御
スイッチング手段が有って、その１番目の制御端子と両
主端子を制御端子ｃｔ１、主端子ｍｔ１ａ及び主端子ｍ
ｔ１ｂと呼び、その２番目の制御端子と両主端子を制御
端子ｃｔ２、主端子ｍｔ２ａ及び主端子ｍｔ２ｂと呼
び、その３番目の制御端子と両主端子を制御端子ｃｔ
３、主端子ｍｔ３ａ及び主端子ｍｔ３ｂと呼び、その４
番目の制御端子と両主端子を制御端子ｃｔ４、主端子ｍ
ｔ４ａ及び主端子ｍｔ４ｂと呼ぶとしたときに、そし
て、その１番目の駆動信号入力用に制御端子ｃｔ１と主
端子ｍｔ１ａが対を成し、その２番目の駆動信号入力用
に制御端子ｃｔ２と主端子ｍｔ２ａが対を成し、その３
番目の駆動信号入力用に制御端子ｃｔ３と主端子ｍｔ３
ａが対を成し、その４番目の駆動信号入力用に制御端子
ｃｔ４と主端子ｍｔ４ａが対を成し、制御端子ｃｔ１・
主端子ｍｔ１ａ間と制御端子ｃｔ４・主端子ｍｔ４ａ間
の逆バイアス電圧極性はマイナスで、制御端子ｃｔ２・
主端子ｍｔ２ａ間と制御端子ｃｔ３・主端子ｍｔ３ａ間
の逆バイアス電圧極性はプラスであるとしたときに、直
流電圧を供給する直流電源手段のプラス電源端子に主端
子ｍｔ１ｂと制御端子ｃｔ３を接続し、主端子ｍｔ１ａ
と主端子ｍｔ３ａを接続し、制御端子ｃｔ１と制御端子
ｃｔ２を接続し、主端子ｍｔ３ｂと主端子ｍｔ４ｂを接
続し、主端子ｍｔ２ａと主端子ｍｔ４ａを接続し、前記
直流電源手段のマイナス電源端子に主端子ｍｔ２ｂと制
御端子ｃｔ４を接続したことを特徴とする切換えスイッ
チング手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10227496A JP2000083369A (ja) | 1998-06-24 | 1998-07-07 | 切換えスイッチング手段、論理回路、双安定回路、多安定回路、切換えスイッチング手段および論理回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-214723 | 1998-06-24 | ||
| JP21472398 | 1998-06-24 | ||
| JP10227496A JP2000083369A (ja) | 1998-06-24 | 1998-07-07 | 切換えスイッチング手段、論理回路、双安定回路、多安定回路、切換えスイッチング手段および論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000083369A true JP2000083369A (ja) | 2000-03-21 |
Family
ID=26520472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10227496A Pending JP2000083369A (ja) | 1998-06-24 | 1998-07-07 | 切換えスイッチング手段、論理回路、双安定回路、多安定回路、切換えスイッチング手段および論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000083369A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028214A1 (fr) * | 2001-09-19 | 2003-04-03 | Toshiyasu Suzuki | Circuit multistable |
| JP2005116168A (ja) * | 2003-09-16 | 2005-04-28 | Toshiyasu Suzuki | 多値記憶手段 |
| JP2006228388A (ja) * | 2005-02-17 | 2006-08-31 | Toshiyasu Suzuki | 多値記憶手段 |
| JP2006252742A (ja) * | 2005-03-08 | 2006-09-21 | Toshiyasu Suzuki | 多値記憶手段、多値バッファ手段および双方向性スイッチング手段 |
| JP2008182884A (ja) * | 2007-01-23 | 2008-08-07 | Schneider Toshiba Inverter Europe Sas | 電力用電子スイッチの制御装置および同装置を有する可変速駆動装置 |
| JP2012120278A (ja) * | 2010-11-30 | 2012-06-21 | Sumitomo Electric Ind Ltd | スイッチング電源 |
-
1998
- 1998-07-07 JP JP10227496A patent/JP2000083369A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028214A1 (fr) * | 2001-09-19 | 2003-04-03 | Toshiyasu Suzuki | Circuit multistable |
| JP2005116168A (ja) * | 2003-09-16 | 2005-04-28 | Toshiyasu Suzuki | 多値記憶手段 |
| JP2006228388A (ja) * | 2005-02-17 | 2006-08-31 | Toshiyasu Suzuki | 多値記憶手段 |
| JP2006252742A (ja) * | 2005-03-08 | 2006-09-21 | Toshiyasu Suzuki | 多値記憶手段、多値バッファ手段および双方向性スイッチング手段 |
| JP2008182884A (ja) * | 2007-01-23 | 2008-08-07 | Schneider Toshiba Inverter Europe Sas | 電力用電子スイッチの制御装置および同装置を有する可変速駆動装置 |
| JP2012120278A (ja) * | 2010-11-30 | 2012-06-21 | Sumitomo Electric Ind Ltd | スイッチング電源 |
| US8963513B2 (en) | 2010-11-30 | 2015-02-24 | Sumitomo Electric Industries, Ltd. | Switching power source |
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