JPH0983342A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0983342A JPH0983342A JP7239779A JP23977995A JPH0983342A JP H0983342 A JPH0983342 A JP H0983342A JP 7239779 A JP7239779 A JP 7239779A JP 23977995 A JP23977995 A JP 23977995A JP H0983342 A JPH0983342 A JP H0983342A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置の貫通電流を減少させ
る。 【構成】 入力信号ＤＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに遷移すると、ノードＮ１が“Ｌ”レベルから
“Ｈ”レベルに遷移して、Ｎ−ＦＥＴＱ６はオフ状態か
らオン状態になるとともに、Ｎ−ＦＥＴＱ２１はオフ状
態からオン状態になる。そのためノードＮ２の電位は、
従来の回路よりも早くＰ−ＦＥＴＱ５をオフ状態にする
電位になる。よって、Ｐ−ＦＥＴＱ５とＮ−ＦＥＴＱ６
が同時にオン状態となる期間が従来の回路のそれよりも
短くなり、Ｐ−ＦＥＴＱ５とＮ−ＦＥＴＱ６とを通して
流れる貫通電流Ｉ１１が従来よりも減少する。
る。 【構成】 入力信号ＤＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに遷移すると、ノードＮ１が“Ｌ”レベルから
“Ｈ”レベルに遷移して、Ｎ−ＦＥＴＱ６はオフ状態か
らオン状態になるとともに、Ｎ−ＦＥＴＱ２１はオフ状
態からオン状態になる。そのためノードＮ２の電位は、
従来の回路よりも早くＰ−ＦＥＴＱ５をオフ状態にする
電位になる。よって、Ｐ−ＦＥＴＱ５とＮ−ＦＥＴＱ６
が同時にオン状態となる期間が従来の回路のそれよりも
短くなり、Ｐ−ＦＥＴＱ５とＮ−ＦＥＴＱ６とを通して
流れる貫通電流Ｉ１１が従来よりも減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフタ回
路、トライステート回路等の半導体集積回路装置の貫通
電流を少なくすることに関するものである。
路、トライステート回路等の半導体集積回路装置の貫通
電流を少なくすることに関するものである。
【０００２】
【従来の技術】図２は、従来の相補型絶縁ゲート型電界
効果トランジスタ（以下、ＣＭＯＳＦＥＴと呼ぶ）を用
いたＥ１レベルの電圧をＥ２レベルの電圧に変換するレ
ベルシフタ回路の回路図である。このレベルシフタ回路
は、Ｐチャネル型絶縁ゲート電界効果トランジスタ（以
下、Ｐ−ＦＥＴと呼ぶ）Ｑ１、Ｎチャネル型絶縁ゲート
電界効果トランジスタ（以下、Ｎ−ＦＥＴと呼ぶ）Ｑ
２、及び第１のスイッチ手段としてのＮ−ＦＥＴＱ４と
を有している。Ｐ−ＦＥＴＱ１のゲートには入力信号Ｄ
ＩＮが入力され、ソースには電源電位Ｅ１が接続され、
ドレインにはＮ−ＦＥＴＱ２のドレイン及び第２のスイ
ッチ手段としてのＮ−ＦＥＴＱ６の制御電極としてのゲ
ートが接続されている。Ｎ−ＦＥＴＱ２のゲートには入
力信号ＤＩＮが入力され、ソースには接地電位が接続さ
れている。Ｎ−ＦＥＴＱ４のゲートには入力信号ＤＩＮ
が入力され、第２の電極としてのソースには第１の電源
電位とての接地電位が接続され、第１の電極としてのド
レインには第３のスイッチ手段としてのＰ−ＦＥＴＱ３
の第２の電極としてのドレイン及び第４のスイッチ手段
としてのＰ−ＦＥＴＱ５の制御電極としてのゲートが接
続されている。Ｎ−ＦＥＴＱ３の第１の電極としてのソ
ースには第２の電源電位としての電源電位Ｅ２が接続さ
れている。Ｐ−ＦＥＴＱ５の第１の電極としてのソース
には第２の電源電位としての電源電位Ｅ２が接続されて
いる。Ｐ−ＦＥＴＱ５の第２の電極としてのドレインか
ら出力信号ＤＯＵＴ１が出力される。Ｉ１はＮ−ＦＥＴ
Ｑ６を流れる電流、Ｎ１はＰ−ＦＥＴＱ１のドレインの
ノード、Ｎ２はＰ−ＦＥＴＱ３のドレインのノードであ
る。
効果トランジスタ（以下、ＣＭＯＳＦＥＴと呼ぶ）を用
いたＥ１レベルの電圧をＥ２レベルの電圧に変換するレ
ベルシフタ回路の回路図である。このレベルシフタ回路
は、Ｐチャネル型絶縁ゲート電界効果トランジスタ（以
下、Ｐ−ＦＥＴと呼ぶ）Ｑ１、Ｎチャネル型絶縁ゲート
電界効果トランジスタ（以下、Ｎ−ＦＥＴと呼ぶ）Ｑ
２、及び第１のスイッチ手段としてのＮ−ＦＥＴＱ４と
を有している。Ｐ−ＦＥＴＱ１のゲートには入力信号Ｄ
ＩＮが入力され、ソースには電源電位Ｅ１が接続され、
ドレインにはＮ−ＦＥＴＱ２のドレイン及び第２のスイ
ッチ手段としてのＮ−ＦＥＴＱ６の制御電極としてのゲ
ートが接続されている。Ｎ−ＦＥＴＱ２のゲートには入
力信号ＤＩＮが入力され、ソースには接地電位が接続さ
れている。Ｎ−ＦＥＴＱ４のゲートには入力信号ＤＩＮ
が入力され、第２の電極としてのソースには第１の電源
電位とての接地電位が接続され、第１の電極としてのド
レインには第３のスイッチ手段としてのＰ−ＦＥＴＱ３
の第２の電極としてのドレイン及び第４のスイッチ手段
としてのＰ−ＦＥＴＱ５の制御電極としてのゲートが接
続されている。Ｎ−ＦＥＴＱ３の第１の電極としてのソ
ースには第２の電源電位としての電源電位Ｅ２が接続さ
れている。Ｐ−ＦＥＴＱ５の第１の電極としてのソース
には第２の電源電位としての電源電位Ｅ２が接続されて
いる。Ｐ−ＦＥＴＱ５の第２の電極としてのドレインか
ら出力信号ＤＯＵＴ１が出力される。Ｉ１はＮ−ＦＥＴ
Ｑ６を流れる電流、Ｎ１はＰ−ＦＥＴＱ１のドレインの
ノード、Ｎ２はＰ−ＦＥＴＱ３のドレインのノードであ
る。
【０００３】図３は、図１及び図２のレベルシフタ回路
の動作波形図である。以下、この図を参照しつつ図２の
レベルシフト回路の動作を説明する。入力信号ＤＩＮに
Ｎ−ＦＥＴＱ２、Ｑ４の閾値電圧よりも十分大きいＥ１
レベルの（以下、“Ｈ”レベルと呼ぶ）信号が入力され
ると、Ｎ−ＦＥＴＱ４がオン状態となりノードＮ２の電
位は接地レベル（以下、“Ｌ”レベルと呼ぶ）となる。
また、Ｐ−ＦＥＴＱ１はオフ状態、Ｎ−ＦＥＴＱ２はオ
ン状態となりノードＮ１の電位は“Ｌ”レベルになる。
ノードＮ１が“Ｌ”レベルのため、Ｎ−ＦＥＴＱ６はオ
フ状態となり、ノードＮ２が“Ｌ”レベルのためＰ−Ｆ
ＥＴＱ５がオン状態となり、出力ＤＯＵＴ１にＥ２レベ
ルの“Ｈ”レベルの信号が出力される。入力信号ＤＩＮ
にＮ−ＦＥＴＱ２、Ｑ４の閾値電圧よりも十分小さい
“Ｌ”レベルの信号が入力されると、Ｎ−ＦＥＴＱ２、
Ｑ４がオフ状態となる。Ｐ−ＦＥＴＱ１がオン状態にな
るため、ノードＮ１の電位は“Ｈ”レベルになる。よっ
て、Ｎ−ＦＥＴＱ６がオン状態となり、ＤＯＵＴ１には
“Ｌ”レベルの信号が出力される。
の動作波形図である。以下、この図を参照しつつ図２の
レベルシフト回路の動作を説明する。入力信号ＤＩＮに
Ｎ−ＦＥＴＱ２、Ｑ４の閾値電圧よりも十分大きいＥ１
レベルの（以下、“Ｈ”レベルと呼ぶ）信号が入力され
ると、Ｎ−ＦＥＴＱ４がオン状態となりノードＮ２の電
位は接地レベル（以下、“Ｌ”レベルと呼ぶ）となる。
また、Ｐ−ＦＥＴＱ１はオフ状態、Ｎ−ＦＥＴＱ２はオ
ン状態となりノードＮ１の電位は“Ｌ”レベルになる。
ノードＮ１が“Ｌ”レベルのため、Ｎ−ＦＥＴＱ６はオ
フ状態となり、ノードＮ２が“Ｌ”レベルのためＰ−Ｆ
ＥＴＱ５がオン状態となり、出力ＤＯＵＴ１にＥ２レベ
ルの“Ｈ”レベルの信号が出力される。入力信号ＤＩＮ
にＮ−ＦＥＴＱ２、Ｑ４の閾値電圧よりも十分小さい
“Ｌ”レベルの信号が入力されると、Ｎ−ＦＥＴＱ２、
Ｑ４がオフ状態となる。Ｐ−ＦＥＴＱ１がオン状態にな
るため、ノードＮ１の電位は“Ｈ”レベルになる。よっ
て、Ｎ−ＦＥＴＱ６がオン状態となり、ＤＯＵＴ１には
“Ｌ”レベルの信号が出力される。
【０００４】図４は、従来のレベルシフタを用いた半導
体集積回路装置のトライステート回路の回路図である。
このトライステート回路には、入力信号ＤＩＮと出力制
御信号ＨＺＣを入力する２入力ＮＡＮＤゲート１と入力
信号ＤＩＮの逆相の入力信号ＢＤＩＮと出力制御信号Ｈ
ＺＣを入力する２入力ＮＡＮＤゲート２とレベルシフタ
５、６とを有している。ＮＡＮＤゲート１の出力側に
は、インバータ３が接続されている。インバータ３の出
力側には、インバータ４及びレベルシフタ５のＮ−ＦＥ
ＴＱ６−１のゲートが接続されている。インバータ４の
出力側には、レベルシフタ５のＮ−ＦＥＴＱ４−１のゲ
ートが接続されている。ＮＡＮＤゲート２の出力側に
は、レベルシフタ６のＮ−ＦＥＴＱ４−２及びインバー
タ７が接続されている。インバータ７の出力側には、レ
ベルシフタ６のＮ−ＦＥＴＱ６−２のゲートが接続され
ている。レベルシフタ５のＰ−ＦＥＴＱ３−１、Ｎ−Ｆ
ＥＴＱ４−１、Ｐ−ＦＥＴＱ５−１、Ｎ−ＦＥＴＱ６−
１、レベルシフタ６のＰ−ＦＥＴＱ３−２、Ｎ−ＦＥＴ
Ｑ４−２、Ｐ−ＦＥＴＱ５−２、Ｎ−ＦＥＴＱ６−２
は、図２中のＰ−ＦＥＴＱ３、Ｎ−ＦＥＴＱ４、Ｐ−Ｆ
ＥＴＱ５、Ｎ−ＦＥＴＱ６とそれぞれ同様の要素であ
る。
体集積回路装置のトライステート回路の回路図である。
このトライステート回路には、入力信号ＤＩＮと出力制
御信号ＨＺＣを入力する２入力ＮＡＮＤゲート１と入力
信号ＤＩＮの逆相の入力信号ＢＤＩＮと出力制御信号Ｈ
ＺＣを入力する２入力ＮＡＮＤゲート２とレベルシフタ
５、６とを有している。ＮＡＮＤゲート１の出力側に
は、インバータ３が接続されている。インバータ３の出
力側には、インバータ４及びレベルシフタ５のＮ−ＦＥ
ＴＱ６−１のゲートが接続されている。インバータ４の
出力側には、レベルシフタ５のＮ−ＦＥＴＱ４−１のゲ
ートが接続されている。ＮＡＮＤゲート２の出力側に
は、レベルシフタ６のＮ−ＦＥＴＱ４−２及びインバー
タ７が接続されている。インバータ７の出力側には、レ
ベルシフタ６のＮ−ＦＥＴＱ６−２のゲートが接続され
ている。レベルシフタ５のＰ−ＦＥＴＱ３−１、Ｎ−Ｆ
ＥＴＱ４−１、Ｐ−ＦＥＴＱ５−１、Ｎ−ＦＥＴＱ６−
１、レベルシフタ６のＰ−ＦＥＴＱ３−２、Ｎ−ＦＥＴ
Ｑ４−２、Ｐ−ＦＥＴＱ５−２、Ｎ−ＦＥＴＱ６−２
は、図２中のＰ−ＦＥＴＱ３、Ｎ−ＦＥＴＱ４、Ｐ−Ｆ
ＥＴＱ５、Ｎ−ＦＥＴＱ６とそれぞれ同様の要素であ
る。
【０００５】レベルシフタ５のＰ−ＦＥＴＱ５−１のド
レインにはＰ−ＦＥＴＱ８のゲートが接続されている。
レベルシフタ６のＰ−ＦＥＴＱ５−２のドレインにはイ
ンバータ８が接続されて、さらにその出力側には、Ｎ−
ＦＥＴＱ９のゲートが接続されている。Ｐ−ＦＥＴＱ８
のソースには、電源電位Ｅ２が接続され、ドレインに
は、Ｎ−ＦＥＴＱ９のドレインが接続されている。Ｎ−
ＦＥＴＱ９のソースには、接地電位が接続されている。
Ｐ−ＦＥＴＱ８のドレインから出力信号ＤＯＵＴ１が出
力される。ＯＨ１はレベルシフタ５のＰ−ＦＥＴＱ５−
１のドレインの出力信号、ＯＬ１はレベルシフタ６のＰ
−ＦＥＴＱ５−２のドレインの出力信号である。Ｉ２
は、Ｎ−ＦＥＴＱ４−１を流れる電流、Ｉ３はＮ−ＦＥ
ＴＱ６−１を流れる電流、Ｉ４はＮ−ＦＥＴＱ４−２を
流れる電流、Ｉ５はＮ−ＦＥＴＱ６−２を流れる電流で
ある。
レインにはＰ−ＦＥＴＱ８のゲートが接続されている。
レベルシフタ６のＰ−ＦＥＴＱ５−２のドレインにはイ
ンバータ８が接続されて、さらにその出力側には、Ｎ−
ＦＥＴＱ９のゲートが接続されている。Ｐ−ＦＥＴＱ８
のソースには、電源電位Ｅ２が接続され、ドレインに
は、Ｎ−ＦＥＴＱ９のドレインが接続されている。Ｎ−
ＦＥＴＱ９のソースには、接地電位が接続されている。
Ｐ−ＦＥＴＱ８のドレインから出力信号ＤＯＵＴ１が出
力される。ＯＨ１はレベルシフタ５のＰ−ＦＥＴＱ５−
１のドレインの出力信号、ＯＬ１はレベルシフタ６のＰ
−ＦＥＴＱ５−２のドレインの出力信号である。Ｉ２
は、Ｎ−ＦＥＴＱ４−１を流れる電流、Ｉ３はＮ−ＦＥ
ＴＱ６−１を流れる電流、Ｉ４はＮ−ＦＥＴＱ４−２を
流れる電流、Ｉ５はＮ−ＦＥＴＱ６−２を流れる電流で
ある。
【０００６】図６（ａ）〜（ｂ）は、図４及び図５の動
作波形図である。以下、この図を参照しつつ図４のトラ
イステート回路の動作（１）、（２）を説明する。 （１） 出力させない場合 出力制御信号ＨＺＣが“Ｌ”レベルとなり、出力信号Ｏ
Ｈ１に“Ｈ”レベル、出力信号ＯＬ１に“Ｌ”レベルが
出力され、出力信号ＤＯＵＴ１はハイインピーダンスと
なる。 （２） 出力可能の時 出力制御信号ＨＺＣが“Ｈ”レベルとなり、入力信号Ｄ
ＩＮに“Ｈ”レベル、入力信号ＢＤＩＮに“Ｌ”レベル
が入力されると、ＯＨ１に“Ｌ”レベル、ＯＬ１に
“Ｌ”レベルが出力され、Ｐ−ＦＥＴＱ８がオン状態、
Ｎ−ＦＥＴＱ９がオフ状態となり、出力信号ＤＯＵＴ１
に“Ｈ”レベルが出力される。また、入力信号ＤＩＮに
“Ｌ”レベル、ＢＤＩＮに“Ｈ”レベルが入力される
と、ＯＨ１に“Ｈ”レベル、ＯＬ１に“Ｈ”レベルが出
力され、Ｎ−ＦＥＴＱ９がオン状態、Ｐ−ＦＥＴＱ８が
オフ状態、となり、出力信号ＤＯＵＴ１に“Ｌ”レベル
が出力される。
作波形図である。以下、この図を参照しつつ図４のトラ
イステート回路の動作（１）、（２）を説明する。 （１） 出力させない場合 出力制御信号ＨＺＣが“Ｌ”レベルとなり、出力信号Ｏ
Ｈ１に“Ｈ”レベル、出力信号ＯＬ１に“Ｌ”レベルが
出力され、出力信号ＤＯＵＴ１はハイインピーダンスと
なる。 （２） 出力可能の時 出力制御信号ＨＺＣが“Ｈ”レベルとなり、入力信号Ｄ
ＩＮに“Ｈ”レベル、入力信号ＢＤＩＮに“Ｌ”レベル
が入力されると、ＯＨ１に“Ｌ”レベル、ＯＬ１に
“Ｌ”レベルが出力され、Ｐ−ＦＥＴＱ８がオン状態、
Ｎ−ＦＥＴＱ９がオフ状態となり、出力信号ＤＯＵＴ１
に“Ｈ”レベルが出力される。また、入力信号ＤＩＮに
“Ｌ”レベル、ＢＤＩＮに“Ｈ”レベルが入力される
と、ＯＨ１に“Ｈ”レベル、ＯＬ１に“Ｈ”レベルが出
力され、Ｎ−ＦＥＴＱ９がオン状態、Ｐ−ＦＥＴＱ８が
オフ状態、となり、出力信号ＤＯＵＴ１に“Ｌ”レベル
が出力される。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置においては、次のような課題があっ
た。図７は図１及び図２の電流波形図、図８は図４及び
図５の電流波形図である。以下、これらの図を参照しつ
つ問題点を説明する。入力信号ＤＩＮが“Ｈ”レベルか
ら“Ｌ”レベルに遷移すると、図２中のノードＮ１が
“Ｌ”レベルから“Ｈ”レベルに遷移してＮ−ＦＥＴＱ
６がオフ状態からオン状態になり、出力信号ＤＯＵＴ１
が“Ｌ”レベルとなる。しかし、Ｎ−ＦＥＴＱ６がオン
状態になってから、Ｐ−ＦＥＴＱ３がオン状態、ノード
Ｎ２が“Ｈ”レベル、Ｐ−ＦＥＴＱ５がオフ状態に順次
推移するまでは、Ｐ−ＦＥＴＱ５がオン状態である。そ
のため、Ｐ−ＦＥＴＱ５とＮ−ＦＥＴＱ６がともにオン
状態となる期間が存在し、図７に示すように、Ｐ−ＦＥ
ＴＱ５とＮ−ＦＥＴＱ６を通して貫通電流Ｉ１が発生す
るという問題点があった。また、図４のトライステート
回路についても同様に、図８に示すように、入力信号Ｄ
ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移する時、貫
通電流Ｉ３、入力信号ＤＩＮが“Ｈ”レベルから“Ｌ”
レベルに遷移する時、貫通電流Ｉ２、入力信号ＢＤＩＮ
が“Ｌ”レベルから“Ｈ”レベルに遷移する時、貫通電
流Ｉ５、入力信号ＢＤＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに遷移する時、貫通電流Ｉ４がそれぞれ発生すると
いう問題点があった。
半導体集積回路装置においては、次のような課題があっ
た。図７は図１及び図２の電流波形図、図８は図４及び
図５の電流波形図である。以下、これらの図を参照しつ
つ問題点を説明する。入力信号ＤＩＮが“Ｈ”レベルか
ら“Ｌ”レベルに遷移すると、図２中のノードＮ１が
“Ｌ”レベルから“Ｈ”レベルに遷移してＮ−ＦＥＴＱ
６がオフ状態からオン状態になり、出力信号ＤＯＵＴ１
が“Ｌ”レベルとなる。しかし、Ｎ−ＦＥＴＱ６がオン
状態になってから、Ｐ−ＦＥＴＱ３がオン状態、ノード
Ｎ２が“Ｈ”レベル、Ｐ−ＦＥＴＱ５がオフ状態に順次
推移するまでは、Ｐ−ＦＥＴＱ５がオン状態である。そ
のため、Ｐ−ＦＥＴＱ５とＮ−ＦＥＴＱ６がともにオン
状態となる期間が存在し、図７に示すように、Ｐ−ＦＥ
ＴＱ５とＮ−ＦＥＴＱ６を通して貫通電流Ｉ１が発生す
るという問題点があった。また、図４のトライステート
回路についても同様に、図８に示すように、入力信号Ｄ
ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移する時、貫
通電流Ｉ３、入力信号ＤＩＮが“Ｈ”レベルから“Ｌ”
レベルに遷移する時、貫通電流Ｉ２、入力信号ＢＤＩＮ
が“Ｌ”レベルから“Ｈ”レベルに遷移する時、貫通電
流Ｉ５、入力信号ＢＤＩＮが“Ｈ”レベルから“Ｌ”レ
ベルに遷移する時、貫通電流Ｉ４がそれぞれ発生すると
いう問題点があった。
【０００８】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力信号を入力し導通を制御する制
御電極と第１の電極と第１の電源電位に接続されたまた
は出力動作時に前記第１の電源電位に接続される第２の
電極とを有する第１のスイッチ手段と、前記第１のスイ
ッチ手段に対して相補的に導通を制御する制御電極と第
１の電極と前記第１の電源電位に接続されたまたは出力
動作時に前記第１の電源電位に接続される第２の電極と
を有する第２のスイッチ手段と、前記第２のスイッチ手
段の第１の電極に接続され前記第１のスイッチ手段に対
して相補的に導通を制御する制御電極と第２の電源電位
に接続されたまたは前記第２の電源電位に出力動作時に
前記第２の電源電位に接続される第１の電極と第２の電
極とを有する第３のスイッチ手段と、前記第１のスイッ
チ手段の第１の電極に接続され前記第２のスイッチ手段
に対して相補的に導通を制御する制御電極と前記第２の
電源電位に接続されたまたは出力動作時に前記第２の電
源電位に接続される第１の電極と前記第２のスイッチ手
段の第１の電極に接続された第２の電極とを有する第４
のスイッチ手段とを、備えた半導体集積回路装置におい
て、以下の手段を設けている。すなわち、前記第１のス
イッチ手段の第１の電極と前記第３のスイッチ手段の第
２の電極との間に、前記入力信号または入力信号に基づ
く信号を入力し前記第１のスィッチ手段に対して相補的
に導通を制御する制御電極と第１の電極と第２の電極と
を有する第５のスイッチ手段を設けている。
を解決するために、入力信号を入力し導通を制御する制
御電極と第１の電極と第１の電源電位に接続されたまた
は出力動作時に前記第１の電源電位に接続される第２の
電極とを有する第１のスイッチ手段と、前記第１のスイ
ッチ手段に対して相補的に導通を制御する制御電極と第
１の電極と前記第１の電源電位に接続されたまたは出力
動作時に前記第１の電源電位に接続される第２の電極と
を有する第２のスイッチ手段と、前記第２のスイッチ手
段の第１の電極に接続され前記第１のスイッチ手段に対
して相補的に導通を制御する制御電極と第２の電源電位
に接続されたまたは前記第２の電源電位に出力動作時に
前記第２の電源電位に接続される第１の電極と第２の電
極とを有する第３のスイッチ手段と、前記第１のスイッ
チ手段の第１の電極に接続され前記第２のスイッチ手段
に対して相補的に導通を制御する制御電極と前記第２の
電源電位に接続されたまたは出力動作時に前記第２の電
源電位に接続される第１の電極と前記第２のスイッチ手
段の第１の電極に接続された第２の電極とを有する第４
のスイッチ手段とを、備えた半導体集積回路装置におい
て、以下の手段を設けている。すなわち、前記第１のス
イッチ手段の第１の電極と前記第３のスイッチ手段の第
２の電極との間に、前記入力信号または入力信号に基づ
く信号を入力し前記第１のスィッチ手段に対して相補的
に導通を制御する制御電極と第１の電極と第２の電極と
を有する第５のスイッチ手段を設けている。
【０００９】第２の発明は、第１の発明と同様の半導体
集積回路装置において、以下の手段を設けている。すな
わち、第１の発明の前記入力信号または入力信号に基づ
く信号を入力し前記第１のスィッチ手段に対して相補的
に導通を制御する制御電極と前記第３のスイッチ手段の
第１の電極に接続された第１の電極と前記第３のスイッ
チ手段の第２の電極に接続された第２の電極とを有する
第５のスイッチ手段を設けている。第３の発明は、第１
の発明と同様の半導体集積回路装置において、以下の手
段を設けている。前記第２のスイッチ手段の第１の電極
と前記第４のスイッチ手段の第２の電極との間に、前記
第２のスイッチ手段の制御電極と同じ入力信号を入力し
前記第２のスィッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と第２の電極とを有する第５の
スイッチ手段を設けている。
集積回路装置において、以下の手段を設けている。すな
わち、第１の発明の前記入力信号または入力信号に基づ
く信号を入力し前記第１のスィッチ手段に対して相補的
に導通を制御する制御電極と前記第３のスイッチ手段の
第１の電極に接続された第１の電極と前記第３のスイッ
チ手段の第２の電極に接続された第２の電極とを有する
第５のスイッチ手段を設けている。第３の発明は、第１
の発明と同様の半導体集積回路装置において、以下の手
段を設けている。前記第２のスイッチ手段の第１の電極
と前記第４のスイッチ手段の第２の電極との間に、前記
第２のスイッチ手段の制御電極と同じ入力信号を入力し
前記第２のスィッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と第２の電極とを有する第５の
スイッチ手段を設けている。
【００１０】第１の発明によれば、以上のように半導体
集積回路装置を構成したので、第１のスイッチ手段に対
して相補的に第５のスイッチ手段により導通を制御し第
１の電源電位と第２の電源電位との間の電流パスを遮断
する。第２の発明によれば、第５のスイッチ手段により
第３のスイッチ手段の第２の電極の電位を入力信号の信
号レベルの変化により早く追随して変化させるので、第
４のスイッチ手段の導通がより早く制御される。第３の
発明によれば、第２のスイッチ手段に対して相補的に第
５のスイッチ手段により導通を制御し第１の電源電位と
第２の電源電位との間の電流パスを遮断する。従って、
前記課題を解決できるのである。
集積回路装置を構成したので、第１のスイッチ手段に対
して相補的に第５のスイッチ手段により導通を制御し第
１の電源電位と第２の電源電位との間の電流パスを遮断
する。第２の発明によれば、第５のスイッチ手段により
第３のスイッチ手段の第２の電極の電位を入力信号の信
号レベルの変化により早く追随して変化させるので、第
４のスイッチ手段の導通がより早く制御される。第３の
発明によれば、第２のスイッチ手段に対して相補的に第
５のスイッチ手段により導通を制御し第１の電源電位と
第２の電源電位との間の電流パスを遮断する。従って、
前記課題を解決できるのである。
【００１１】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す半導体集積回路
装置のレベルシフタ回路の回路図であり、図２中の要素
と同様の要素には同一の符号を付してある。このレベル
シフタ回路は、従来のレベルシフタ回路と異なる点は、
第３のスイッチ手段としてのＰ−ＦＥＴＱ３に対して並
列に第５のスイッチ手段としてのＮ−ＦＥＴＱ２１を設
けたことである。図に示すように、Ｎ−ＦＥＴＱ２１の
ゲートには、ノードＮ１が接続され、Ｎ−ＦＥＴＱ２１
の第１の電極としてのドレインには、第２の電源電位と
しての電源電位Ｅ２が接続され、Ｎ−ＦＥＴＱ２１の第
２の電極としてのソースには、ノードＮ２が接続されて
いる。Ｉ１１はＮ−ＦＥＴＱ６を流れる電流であり、Ｄ
ＯＵＴ２は出力信号である。
装置のレベルシフタ回路の回路図であり、図２中の要素
と同様の要素には同一の符号を付してある。このレベル
シフタ回路は、従来のレベルシフタ回路と異なる点は、
第３のスイッチ手段としてのＰ−ＦＥＴＱ３に対して並
列に第５のスイッチ手段としてのＮ−ＦＥＴＱ２１を設
けたことである。図に示すように、Ｎ−ＦＥＴＱ２１の
ゲートには、ノードＮ１が接続され、Ｎ−ＦＥＴＱ２１
の第１の電極としてのドレインには、第２の電源電位と
しての電源電位Ｅ２が接続され、Ｎ−ＦＥＴＱ２１の第
２の電極としてのソースには、ノードＮ２が接続されて
いる。Ｉ１１はＮ−ＦＥＴＱ６を流れる電流であり、Ｄ
ＯＵＴ２は出力信号である。
【００１２】次に、図３及び図７を参照しつつこのレベ
ルシフタ回路の動作を説明する。入力信号ＤＩＮが
“Ｈ”レベルから“Ｌ”レベルに遷移すると、ノードＮ
１が“Ｌ”レベルから“Ｈ”レベルに遷移して、Ｎ−Ｆ
ＥＴＱ６はオフ状態からオン状態になるとともに、Ｎ−
ＦＥＴＱ２１はオフ状態からオン状態になる。そのため
ノードＮ２の電位は、図２の従来の回路よりも早くＰ−
ＦＥＴＱ５をオフ状態にする電位になる。よって、Ｐ−
ＦＥＴＱ５とＮ−ＦＥＴＱ６が同時にオン状態となる期
間が従来の回路のそれよりも短くなり、図７に示すよう
にＰ−ＦＥＴＱ５とＮ−ＦＥＴＱ６とを通して流れる貫
通電流Ｉ１１が従来よりも減少する。また、図３に示す
ようにこの時の入力から出力までの時間も従来の回路と
ほとんど変わらない。以上のように、本第１の実施形態
では、入力信号ＤＩＮのレベルの変化に即座に対応して
ノードＮ２の電位をＰ−ＦＥＴＱ５をオフ状態にする電
位にするためのＮ−ＦＥＴＱ２１を設けたので、Ｎ−Ｆ
ＥＴＱ６に流れる貫通電流Ｉ１１を減少させることがで
きるという利点がある。
ルシフタ回路の動作を説明する。入力信号ＤＩＮが
“Ｈ”レベルから“Ｌ”レベルに遷移すると、ノードＮ
１が“Ｌ”レベルから“Ｈ”レベルに遷移して、Ｎ−Ｆ
ＥＴＱ６はオフ状態からオン状態になるとともに、Ｎ−
ＦＥＴＱ２１はオフ状態からオン状態になる。そのため
ノードＮ２の電位は、図２の従来の回路よりも早くＰ−
ＦＥＴＱ５をオフ状態にする電位になる。よって、Ｐ−
ＦＥＴＱ５とＮ−ＦＥＴＱ６が同時にオン状態となる期
間が従来の回路のそれよりも短くなり、図７に示すよう
にＰ−ＦＥＴＱ５とＮ−ＦＥＴＱ６とを通して流れる貫
通電流Ｉ１１が従来よりも減少する。また、図３に示す
ようにこの時の入力から出力までの時間も従来の回路と
ほとんど変わらない。以上のように、本第１の実施形態
では、入力信号ＤＩＮのレベルの変化に即座に対応して
ノードＮ２の電位をＰ−ＦＥＴＱ５をオフ状態にする電
位にするためのＮ−ＦＥＴＱ２１を設けたので、Ｎ−Ｆ
ＥＴＱ６に流れる貫通電流Ｉ１１を減少させることがで
きるという利点がある。
【００１３】第２の実施形態 図５は、第２の実施形態を示す半導体集積回路装置のト
ライステート回路の回路図であり、図４中の要素と同様
の要素には同一の符号を付してある。このトライステー
ト回路は、図４の従来のトライステート回路と異なる点
は、貫通電流を少なくするために第１のスイッチ手段と
してのＮ−ＦＥＴＱ４−１、Ｑ４−２と第３のスイッチ
手段としてのＰ−ＦＥＴＱ３−１，Ｑ３−２との間にそ
れぞれ第５のスイッチ手段としてのＰ−ＦＥＴＱ３１−
１、Ｑ３１−２、と第２のスイッチ手段としてのＮ−Ｆ
ＥＴＱ６−１、Ｑ６−２と第４のスイッチ手段としての
Ｐ−ＦＥＴＱ５−１，Ｑ５−２との間にそれぞれ第５の
スイッチ手段としてのＰ−ＦＥＴＱ３２−１、Ｑ３２−
２とを設け、さらに出力動作を制御するためのＰ−ＦＥ
ＴＱ３３−１、Ｑ３３−２、Ｎ−ＦＥＴＱ３４−１、Ｑ
３４−２、及びＮ−ＦＥＴＱ３５−１、Ｑ３５−２を設
けたことである。図に示すように、このトライステート
回路は、レベルシフタ２１、２２、インバータ２３，２
４，２５，２６を有している。入力信号ＤＩＮは、レベ
ルシフタ２１のＰ−ＦＥＴＱ３１−１のゲート、Ｎ−Ｆ
ＥＴＱ４−１のゲート、及びインーバータ２３に入力さ
れる。Ｐ−ＦＥＴＱ３１−１の第１の電極としてのソー
スには、Ｐ−ＦＥＴＱ３−１のドレインが接続され、第
２の電極としてのドレインには、Ｎ−ＦＥＴＱ４−１の
ドレインが接続されている。インバータ２３の出力側に
は、Ｐ−ＦＥＴ３２−１の制御電極としてのゲート、及
びＮ−ＦＥＴＱ６−１のゲートが接続されている。Ｐ−
ＦＥＴＱ３２−１の第１の電極としてのソースには、Ｐ
−ＦＥＴＱ５−１のドレインが接続され、第２の電極と
してのドレインには、Ｎ−ＦＥＴＱ６−１のドレインが
接続されている。
ライステート回路の回路図であり、図４中の要素と同様
の要素には同一の符号を付してある。このトライステー
ト回路は、図４の従来のトライステート回路と異なる点
は、貫通電流を少なくするために第１のスイッチ手段と
してのＮ−ＦＥＴＱ４−１、Ｑ４−２と第３のスイッチ
手段としてのＰ−ＦＥＴＱ３−１，Ｑ３−２との間にそ
れぞれ第５のスイッチ手段としてのＰ−ＦＥＴＱ３１−
１、Ｑ３１−２、と第２のスイッチ手段としてのＮ−Ｆ
ＥＴＱ６−１、Ｑ６−２と第４のスイッチ手段としての
Ｐ−ＦＥＴＱ５−１，Ｑ５−２との間にそれぞれ第５の
スイッチ手段としてのＰ−ＦＥＴＱ３２−１、Ｑ３２−
２とを設け、さらに出力動作を制御するためのＰ−ＦＥ
ＴＱ３３−１、Ｑ３３−２、Ｎ−ＦＥＴＱ３４−１、Ｑ
３４−２、及びＮ−ＦＥＴＱ３５−１、Ｑ３５−２を設
けたことである。図に示すように、このトライステート
回路は、レベルシフタ２１、２２、インバータ２３，２
４，２５，２６を有している。入力信号ＤＩＮは、レベ
ルシフタ２１のＰ−ＦＥＴＱ３１−１のゲート、Ｎ−Ｆ
ＥＴＱ４−１のゲート、及びインーバータ２３に入力さ
れる。Ｐ−ＦＥＴＱ３１−１の第１の電極としてのソー
スには、Ｐ−ＦＥＴＱ３−１のドレインが接続され、第
２の電極としてのドレインには、Ｎ−ＦＥＴＱ４−１の
ドレインが接続されている。インバータ２３の出力側に
は、Ｐ−ＦＥＴ３２−１の制御電極としてのゲート、及
びＮ−ＦＥＴＱ６−１のゲートが接続されている。Ｐ−
ＦＥＴＱ３２−１の第１の電極としてのソースには、Ｐ
−ＦＥＴＱ５−１のドレインが接続され、第２の電極と
してのドレインには、Ｎ−ＦＥＴＱ６−１のドレインが
接続されている。
【００１４】入力信号ＤＩＮと逆相の入力信号ＢＤＩＮ
は、レベルシフタ２２のＰ−ＦＥＴＱ３１−２のゲー
ト、Ｎ−ＦＥＴＱ４−２のゲート、及びインーバータ２
４に入力される。Ｐ−ＦＥＴＱ３１−２のドレインに
は、Ｎ−ＦＥＴＱ４−２のドレインが接続されている。
インバータ２４の出力側には、Ｐ−ＦＥＴ３２−１のゲ
ート、及びＮ−ＦＥＴＱ６−１のゲートが接続されてい
る。Ｐ−ＦＥＴＱ３２−２の第１の電極としてのソース
には、Ｐ−ＦＥＴＱ５−２のドレインが接続され、第２
の電極としてのドレインには、Ｎ−ＦＥＴＱ６−２のド
レインが接続されている。出力制御信号ＨＺＣは、Ｐ−
ＦＥＴＱ３３−１、Ｑ３３−２、Ｎ−ＦＥＴＱ３４−
１、Ｑ３４−２、及びインバータ２５に入力される。Ｐ
−ＦＥＴＱ３３−１は、Ｐ−ＦＥＴＱ３１−１と並列に
接続されている。Ｐ−ＦＥＴＱ３３−２は、Ｐ−ＦＥＴ
Ｑ３１−２と並列に接続されている。Ｎ−ＦＥＴＱ３４
−１は、Ｎ−ＦＥＴＱ４−１と直列に接続され、そのソ
ースには、接地電位が接続されている。Ｎ−ＦＥＴＱ３
４−２は、Ｎ−ＦＥＴＱ４−２と直列に接続され、その
ソースには、接地電位が接続されている。
は、レベルシフタ２２のＰ−ＦＥＴＱ３１−２のゲー
ト、Ｎ−ＦＥＴＱ４−２のゲート、及びインーバータ２
４に入力される。Ｐ−ＦＥＴＱ３１−２のドレインに
は、Ｎ−ＦＥＴＱ４−２のドレインが接続されている。
インバータ２４の出力側には、Ｐ−ＦＥＴ３２−１のゲ
ート、及びＮ−ＦＥＴＱ６−１のゲートが接続されてい
る。Ｐ−ＦＥＴＱ３２−２の第１の電極としてのソース
には、Ｐ−ＦＥＴＱ５−２のドレインが接続され、第２
の電極としてのドレインには、Ｎ−ＦＥＴＱ６−２のド
レインが接続されている。出力制御信号ＨＺＣは、Ｐ−
ＦＥＴＱ３３−１、Ｑ３３−２、Ｎ−ＦＥＴＱ３４−
１、Ｑ３４−２、及びインバータ２５に入力される。Ｐ
−ＦＥＴＱ３３−１は、Ｐ−ＦＥＴＱ３１−１と並列に
接続されている。Ｐ−ＦＥＴＱ３３−２は、Ｐ−ＦＥＴ
Ｑ３１−２と並列に接続されている。Ｎ−ＦＥＴＱ３４
−１は、Ｎ−ＦＥＴＱ４−１と直列に接続され、そのソ
ースには、接地電位が接続されている。Ｎ−ＦＥＴＱ３
４−２は、Ｎ−ＦＥＴＱ４−２と直列に接続され、その
ソースには、接地電位が接続されている。
【００１５】インバータ２５の出力側には、Ｎ−ＦＥＴ
Ｑ３５−１、Ｑ３５−２のゲートが接続されている。Ｎ
−ＦＥＴＱ３５−１のソースには、接地電位が接続さ
れ、そのドレインには、Ｐ−ＦＥＴＱ３２−１のドレイ
ン、及びインバータ２６が接続されている。インバータ
２６の出力側には、Ｐ−ＦＥＴＱ８のゲートが接続され
ている。Ｎ−ＦＥＴＱ３５−２のソースには、接地電位
が接続され、そのドレインには、Ｐ−ＦＥＴＱ３２−２
のドレイン及びＮ−ＦＥＴＱ９のゲートが接続されてい
る。ＯＨ２はインバータ２６の出力信号、ＯＬ２はＰ−
ＦＥＴＱ３２−２のドレインの出力信号、ＤＯＵＴ２
は、Ｐ−ＦＥＴＱ８のドレインの出力信号、Ｎ１−１は
インバータ２３の出力ノード、Ｎ１−２はインバータ２
４の出力ノード、Ｎ２−１はＰ−ＦＥＴＱ３１−１のド
レインのノード、Ｎ２−２はＰ−ＦＥＴＱ３１−２のド
レインのノードである。Ｎ３は、Ｐ−ＦＥＴＱ３２−１
のドレインのノードである。レベルシフタ２１，２２、
Ｐ−ＦＥＴＱ８、Ｎ−ＦＥＴＱ９、インバータ２６の電
源電位はＥ２であり、インバータ２３，２４，２５の電
源電位はＥ１である。
Ｑ３５−１、Ｑ３５−２のゲートが接続されている。Ｎ
−ＦＥＴＱ３５−１のソースには、接地電位が接続さ
れ、そのドレインには、Ｐ−ＦＥＴＱ３２−１のドレイ
ン、及びインバータ２６が接続されている。インバータ
２６の出力側には、Ｐ−ＦＥＴＱ８のゲートが接続され
ている。Ｎ−ＦＥＴＱ３５−２のソースには、接地電位
が接続され、そのドレインには、Ｐ−ＦＥＴＱ３２−２
のドレイン及びＮ−ＦＥＴＱ９のゲートが接続されてい
る。ＯＨ２はインバータ２６の出力信号、ＯＬ２はＰ−
ＦＥＴＱ３２−２のドレインの出力信号、ＤＯＵＴ２
は、Ｐ−ＦＥＴＱ８のドレインの出力信号、Ｎ１−１は
インバータ２３の出力ノード、Ｎ１−２はインバータ２
４の出力ノード、Ｎ２−１はＰ−ＦＥＴＱ３１−１のド
レインのノード、Ｎ２−２はＰ−ＦＥＴＱ３１−２のド
レインのノードである。Ｎ３は、Ｐ−ＦＥＴＱ３２−１
のドレインのノードである。レベルシフタ２１，２２、
Ｐ−ＦＥＴＱ８、Ｎ−ＦＥＴＱ９、インバータ２６の電
源電位はＥ２であり、インバータ２３，２４，２５の電
源電位はＥ１である。
【００１６】次に、図６を参照しつつ図４のトライステ
ート回路の動作（１）、（２）を説明する。 （１）出力させない場合 出力制御信号ＨＺＣが“Ｌ”レベルとなり、Ｐ−ＦＥＴ
Ｑ３３−１、Ｑ３３−２がオン状態、Ｎ−ＦＥＴＱ３４
−１、Ｑ３４−２がオフ状態、Ｎ−ＦＥＴＱ３５−１、
Ｑ３５−２がオン状態となる。Ｐ−ＦＥＴＱ３−１、Ｑ
３−２がオン状態となり、ノードＮ２−１，Ｎ２−２が
“Ｈ”レベル、Ｐ−ＦＥＴＱ５−１，Ｑ５−２がオフ状
態となる。出力信号ＯＨ２に“Ｈ”レベルの信号、出力
信号ＯＬ２に“Ｌ”レベルの信号が出力され、出力信号
ＤＯＵＴ２がハイインピーダンス状態となる。 （２）出力可能の時 出力制御信号ＨＺＣが“Ｈ”レベルとなり、Ｐ−ＦＥＴ
Ｑ３３−１，Ｑ３３−２がオフ状態、Ｎ−ＦＥＴＱ３４
−１，Ｑ３４−２がオン状態、Ｎ−ＦＥＴＱ３５−１，
Ｑ３５−２がオフ状態となる。入力信号ＤＩＮが“Ｌ”
レベルの時、Ｐ−ＦＥＴＱ３１−１がオン状態、ノード
Ｎ１−１が”Ｈ”レベル、Ｎ−ＦＥＴＱ６−１がオン状
態、ノードＮ３が“Ｌ”レベルとなる。よって、Ｐ−Ｆ
ＥＴＱ３−１がオン状態となり、ノードＮ２−１が
“Ｈ”レベルとなる。ここで入力信号ＤＩＮが“Ｌ”レ
ベルから“Ｈ”レベルに遷移すると、Ｎ−ＦＥＴＱ４−
１はオン状態になる。この時、図８に示すようにＰ−Ｆ
ＥＴＱ３−１がオン状態にあるため、従来のトライステ
ート回路では、Ｎ−ＦＥＴＱ４−１に貫通電流Ｉ２が流
れるが、Ｐ−ＦＥＴＱ３１−１を用いることにより、Ｐ
−ＦＥＴＱ３１−１が即座にオフ状態となるので、Ｐ−
ＦＥＴＱ３−１がオン状態にあっても、貫通電流が流れ
ず、貫通電流Ｉ１２が少なくなる。
ート回路の動作（１）、（２）を説明する。 （１）出力させない場合 出力制御信号ＨＺＣが“Ｌ”レベルとなり、Ｐ−ＦＥＴ
Ｑ３３−１、Ｑ３３−２がオン状態、Ｎ−ＦＥＴＱ３４
−１、Ｑ３４−２がオフ状態、Ｎ−ＦＥＴＱ３５−１、
Ｑ３５−２がオン状態となる。Ｐ−ＦＥＴＱ３−１、Ｑ
３−２がオン状態となり、ノードＮ２−１，Ｎ２−２が
“Ｈ”レベル、Ｐ−ＦＥＴＱ５−１，Ｑ５−２がオフ状
態となる。出力信号ＯＨ２に“Ｈ”レベルの信号、出力
信号ＯＬ２に“Ｌ”レベルの信号が出力され、出力信号
ＤＯＵＴ２がハイインピーダンス状態となる。 （２）出力可能の時 出力制御信号ＨＺＣが“Ｈ”レベルとなり、Ｐ−ＦＥＴ
Ｑ３３−１，Ｑ３３−２がオフ状態、Ｎ−ＦＥＴＱ３４
−１，Ｑ３４−２がオン状態、Ｎ−ＦＥＴＱ３５−１，
Ｑ３５−２がオフ状態となる。入力信号ＤＩＮが“Ｌ”
レベルの時、Ｐ−ＦＥＴＱ３１−１がオン状態、ノード
Ｎ１−１が”Ｈ”レベル、Ｎ−ＦＥＴＱ６−１がオン状
態、ノードＮ３が“Ｌ”レベルとなる。よって、Ｐ−Ｆ
ＥＴＱ３−１がオン状態となり、ノードＮ２−１が
“Ｈ”レベルとなる。ここで入力信号ＤＩＮが“Ｌ”レ
ベルから“Ｈ”レベルに遷移すると、Ｎ−ＦＥＴＱ４−
１はオン状態になる。この時、図８に示すようにＰ−Ｆ
ＥＴＱ３−１がオン状態にあるため、従来のトライステ
ート回路では、Ｎ−ＦＥＴＱ４−１に貫通電流Ｉ２が流
れるが、Ｐ−ＦＥＴＱ３１−１を用いることにより、Ｐ
−ＦＥＴＱ３１−１が即座にオフ状態となるので、Ｐ−
ＦＥＴＱ３−１がオン状態にあっても、貫通電流が流れ
ず、貫通電流Ｉ１２が少なくなる。
【００１７】また、Ｎ−ＦＥＴＱ４−１がオン状態にな
ることにより、ノードＮ２−１が“Ｌ”レベルとなり、
Ｐ−ＦＥＴＱ５−１がオン状態になる。一方、インーバ
ータ２３の遅延により、ノードＮ１−１が“Ｈ”レベル
から“Ｌ”レベルに遷移するまでにある程度の時間を要
し、それまでの間、Ｎ−ＦＥＴＱ６−１はオン状態にあ
るため、図４のトライテート回路ではＮ−ＦＥＴＱ６−
１に貫通電流Ｉ３が流れるが、Ｐ−ＦＥＴＱ３２−１を
用いることにより、Ｐ−ＦＥＴＱ３２−１が即座にオフ
状態となるので、Ｎ−ＦＥＴＱ６−１がオン状態にあっ
ても、貫通電流が流れず、貫通電流Ｉ１３が少なくな
る。レベルシフタ２２についてもレベルシフタ２１と同
様に動作し、Ｐ−ＦＥＴＱ３１−２、Ｎ−ＦＥＴＱ３２
−２を用いることにより貫通電流Ｉ１４、Ｉ１５が少な
くなる。
ることにより、ノードＮ２−１が“Ｌ”レベルとなり、
Ｐ−ＦＥＴＱ５−１がオン状態になる。一方、インーバ
ータ２３の遅延により、ノードＮ１−１が“Ｈ”レベル
から“Ｌ”レベルに遷移するまでにある程度の時間を要
し、それまでの間、Ｎ−ＦＥＴＱ６−１はオン状態にあ
るため、図４のトライテート回路ではＮ−ＦＥＴＱ６−
１に貫通電流Ｉ３が流れるが、Ｐ−ＦＥＴＱ３２−１を
用いることにより、Ｐ−ＦＥＴＱ３２−１が即座にオフ
状態となるので、Ｎ−ＦＥＴＱ６−１がオン状態にあっ
ても、貫通電流が流れず、貫通電流Ｉ１３が少なくな
る。レベルシフタ２２についてもレベルシフタ２１と同
様に動作し、Ｐ−ＦＥＴＱ３１−２、Ｎ−ＦＥＴＱ３２
−２を用いることにより貫通電流Ｉ１４、Ｉ１５が少な
くなる。
【００１８】以上のように、本第２の実施形態では、Ｐ
−ＦＥＴＱ３１−１、Ｑ３１−２、Ｑ３２−１、Ｑ３２
−２を設け、これらを入力信号ＤＩＮ、入力信号ＤＩＮ
の逆相の入力信号ＢＤＩＮのレベルの遷移に応答してオ
フ状態に変化させるので、Ｎ−ＦＥＴＱ４−１、Ｑ４−
２、Ｑ６−１、Ｑ６−２の貫通電流Ｉ１２、Ｉ１４、Ｉ
１３、Ｉ１５をそれぞれ減少させることができるという
利点がある。なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 図１中のＮ−ＦＥＴＱ２１の代わりにＰ−ＦＥ
Ｔに置き換え、そのゲートに入力信号ＤＩＮを入力する
ような構成にしてもよい。 （２） 本実施形態では、ＣＭＯＳＦＥＴの場合を説明
したが同様の極性を有するバイポーラトランジスタであ
ってもよい。 （３） 図１中または図５中のＣＭＯＳＦＥＴ及び電源
電位の極性を反転することも可能である。
−ＦＥＴＱ３１−１、Ｑ３１−２、Ｑ３２−１、Ｑ３２
−２を設け、これらを入力信号ＤＩＮ、入力信号ＤＩＮ
の逆相の入力信号ＢＤＩＮのレベルの遷移に応答してオ
フ状態に変化させるので、Ｎ−ＦＥＴＱ４−１、Ｑ４−
２、Ｑ６−１、Ｑ６−２の貫通電流Ｉ１２、Ｉ１４、Ｉ
１３、Ｉ１５をそれぞれ減少させることができるという
利点がある。なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 図１中のＮ−ＦＥＴＱ２１の代わりにＰ−ＦＥ
Ｔに置き換え、そのゲートに入力信号ＤＩＮを入力する
ような構成にしてもよい。 （２） 本実施形態では、ＣＭＯＳＦＥＴの場合を説明
したが同様の極性を有するバイポーラトランジスタであ
ってもよい。 （３） 図１中または図５中のＣＭＯＳＦＥＴ及び電源
電位の極性を反転することも可能である。
【００１９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１のスイッチ手段の第１の電極と第３のス
イッチ手段の第２の電極との間に、入力信号または入力
信号に基づく信号を入力し第１のスィッチ手段に対して
相補的に導通を制御する制御電極と第１の電極と第２の
電極とを有する第５のスイッチ手段を設けたので、第１
の電源電位と第２の電源電位との間の貫通電流をより少
なくすることができる。第２の発明によれば、入力信号
または入力信号に基づく信号を入力し前記第１のスィッ
チ手段に対して相補的に導通を制御する制御電極と第３
のスイッチ手段の第１の電極に接続された第１の電極と
前記第３のスイッチ手段の第２の電極に接続された第２
の電極とを有する第５のスイッチ手段を設けたので、第
１の電源電位と第２の電源電位との間の貫通電流を少な
くすることができる。第３の発明によれば、第２のスイ
ッチ手段の第１の電極と第４のスイッチ手段の第２の電
極との間に、入力信号または入力信号に基づく信号を入
力し第１のスィッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と第２の電極とを有する第５の
スイッチ手段を設けたので、第１の電源電位と第２の電
源電位との間の貫通電流をより少なくすることができ
る。
によれば、第１のスイッチ手段の第１の電極と第３のス
イッチ手段の第２の電極との間に、入力信号または入力
信号に基づく信号を入力し第１のスィッチ手段に対して
相補的に導通を制御する制御電極と第１の電極と第２の
電極とを有する第５のスイッチ手段を設けたので、第１
の電源電位と第２の電源電位との間の貫通電流をより少
なくすることができる。第２の発明によれば、入力信号
または入力信号に基づく信号を入力し前記第１のスィッ
チ手段に対して相補的に導通を制御する制御電極と第３
のスイッチ手段の第１の電極に接続された第１の電極と
前記第３のスイッチ手段の第２の電極に接続された第２
の電極とを有する第５のスイッチ手段を設けたので、第
１の電源電位と第２の電源電位との間の貫通電流を少な
くすることができる。第３の発明によれば、第２のスイ
ッチ手段の第１の電極と第４のスイッチ手段の第２の電
極との間に、入力信号または入力信号に基づく信号を入
力し第１のスィッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と第２の電極とを有する第５の
スイッチ手段を設けたので、第１の電源電位と第２の電
源電位との間の貫通電流をより少なくすることができ
る。
【図１】本発明の第１の実施形態を示す半導体集積回路
装置のレベルシフタ回路の回路図である。
装置のレベルシフタ回路の回路図である。
【図２】従来の半導体集積回路装置のレベルシフタ回路
の回路図である。
の回路図である。
【図３】図１及び図２の動作波形図である。
【図４】従来の半導体集積回路装置のトライステート回
路の回路図である。
路の回路図である。
【図５】本発明の第２の実施形態を示す半導体集積回路
装置のトライステート回路の回路図である。
装置のトライステート回路の回路図である。
【図６】図４及び図５の動作波形図である。
【図７】図１及び図２の電流波形図である。
【図８】図４及び図５の電流波形図である。
Ｑ４，Ｑ４−１，Ｑ４−２ Ｎ−ＦＥＴ（第１の
スイッチ手段） Ｑ６，Ｑ６−１，Ｑ６−２ Ｎ−ＦＥＴ（第２の
スイッチ手段） Ｑ３，Ｑ３−１，Ｑ３−２ Ｐ−ＦＥＴ（第３の
スイッチ手段） Ｑ５，Ｑ５−１，Ｑ５−２ Ｐ−ＦＥＴ（第４の
スイッチ手段） Ｑ２１ Ｎ−ＦＥＴ（第５の
スイッチ手段） Ｑ３１−１，Ｑ３１−２ Ｐ−ＦＥＴ（第５の
スイッチ手段） Ｑ３２−１，Ｑ３２−２ Ｐ−ＦＥＴ（第５の
スイッチ手段）
スイッチ手段） Ｑ６，Ｑ６−１，Ｑ６−２ Ｎ−ＦＥＴ（第２の
スイッチ手段） Ｑ３，Ｑ３−１，Ｑ３−２ Ｐ−ＦＥＴ（第３の
スイッチ手段） Ｑ５，Ｑ５−１，Ｑ５−２ Ｐ−ＦＥＴ（第４の
スイッチ手段） Ｑ２１ Ｎ−ＦＥＴ（第５の
スイッチ手段） Ｑ３１−１，Ｑ３１−２ Ｐ−ＦＥＴ（第５の
スイッチ手段） Ｑ３２−１，Ｑ３２−２ Ｐ−ＦＥＴ（第５の
スイッチ手段）
Claims (3)
- 【請求項１】 入力信号を入力し導通を制御する制御電
極と第１の電極と第１の電源電位に接続されたまたは出
力動作時に前記第１の電源電位に接続される第２の電極
とを有する第１のスイッチ手段と、 前記第１のスイッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と前記第１の電源電位に接続さ
れたまたは出力動作時に前記第１の電源電位に接続され
る第２の電極とを有する第２のスイッチ手段と、 前記第２のスイッチ手段の第１の電極に接続され前記第
１のスイッチ手段に対して相補的に導通を制御する制御
電極と第２の電源電位に接続されたまたは前記第２の電
源電位に出力動作時に前記第２の電源電位に接続される
第１の電極と第２の電極とを有する第３のスイッチ手段
と、 前記第１のスイッチ手段の第１の電極に接続され前記第
２のスイッチ手段に対して相補的に導通を制御する制御
電極と前記第２の電源電位に接続されたまたは出力動作
時に前記第２の電源電位に接続される第１の電極と前記
第２のスイッチ手段の第１の電極に接続された第２の電
極とを有する第４のスイッチ手段とを、 備えた半導体集積回路装置において、 前記第１のスイッチ手段の第１の電極と前記第３のスイ
ッチ手段の第２の電極との間に、前記入力信号または入
力信号に基づく信号を入力し前記第１のスィッチ手段に
対して相補的に導通を制御する制御電極と第１の電極と
第２の電極とを有する第５のスイッチ手段を設けたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 入力信号を入力し導通を制御する制御電
極と第１の電極と第１の電源電位に接続されたまたは出
力動作時に前記第１の電源電位に接続される第２の電極
とを有する第１のスイッチ手段と、 前記第１のスイッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と前記第１の電源電位に接続さ
れたまたは出力動作時に前記第１の電源電位に接続され
る第２の電極とを有する第２のスイッチ手段と、 前記第２のスイッチ手段の第１の電極に接続され前記第
１のスイッチ手段に対して相補的に導通を制御する制御
電極と第２の電源電位に接続されたまたは前記第２の電
源電位に出力動作時に前記第２の電源電位に接続される
第１の電極と第２の電極とを有する第３のスイッチ手段
と、 前記第１のスイッチ手段の第１の電極に接続され前記第
２のスイッチ手段に対して相補的に導通を制御する制御
電極と前記第２の電源電位に接続されたまたは出力動作
時に前記第２の電源電位に接続される第１の電極と前記
第２のスイッチ手段の第１の電極に接続された第２の電
極とを有する第４のスイッチ手段とを、 備えた半導体集積回路装置において、 前記入力信号または入力信号に基づく信号を入力し前記
第１のスィッチ手段に対して相補的に導通を制御する制
御電極と前記第３のスイッチ手段の第１の電極に接続さ
れた第１の電極と前記第３のスイッチ手段の第２の電極
に接続された第２の電極とを有する第５のスイッチ手段
を設けたことを特徴とする半導体集積回路装置。 - 【請求項３】 入力信号を入力し導通を制御する制御電
極と第１の電極と第１の電源電位に接続されたまたは出
力動作時に前記第１の電源電位に接続される第２の電極
とを有する第１のスイッチ手段と、 前記第１のスイッチ手段に対して相補的に導通を制御す
る制御電極と第１の電極と前記第１の電源電位に接続さ
れたまたは出力動作時に前記第１の電源電位に接続され
る第２の電極とを有する第２のスイッチ手段と、 前記第２のスイッチ手段の第１の電極に接続され前記第
１のスイッチ手段に対して相補的に導通を制御する制御
電極と第２の電源電位に接続されたまたは前記第２の電
源電位に出力動作時に前記第２の電源電位に接続される
第１の電極と第２の電極とを有する第３のスイッチ手段
と、 前記第１のスイッチ手段の第１の電極に接続され前記第
２のスイッチ手段に対して相補的に導通を制御する制御
電極と前記第２の電源電位に接続されたまたは出力動作
時に前記第２の電源電位に接続される第１の電極と前記
第２のスイッチ手段の第１の電極に接続された第２の電
極とを有する第４のスイッチ手段とを、 備えた半導体集積回路装置において、 前記第２のスイッチ手段の第１の電極と前記第４のスイ
ッチ手段の第２の電極との間に、前記第２のスイッチ手
段の制御電極と同じ入力信号を入力し前記第２のスィッ
チ手段に対して相補的に導通を制御する制御電極と第１
の電極と第２の電極とを有する第５のスイッチ手段を設
けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239779A JPH0983342A (ja) | 1995-09-19 | 1995-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239779A JPH0983342A (ja) | 1995-09-19 | 1995-09-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983342A true JPH0983342A (ja) | 1997-03-28 |
Family
ID=17049774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239779A Withdrawn JPH0983342A (ja) | 1995-09-19 | 1995-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP2012191333A (ja) * | 2011-03-09 | 2012-10-04 | Toshiba Corp | 出力回路および出力制御システム |
-
1995
- 1995-09-19 JP JP7239779A patent/JPH0983342A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP2012191333A (ja) * | 2011-03-09 | 2012-10-04 | Toshiba Corp | 出力回路および出力制御システム |
| US8502560B2 (en) | 2011-03-09 | 2013-08-06 | Kabushiki Kaisha Toshiba | Output circuit and output control system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |