JP7283697B2 - シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路 - Google Patents

シングルイベントアップセット耐性のラッチ回路及びフリップフロップ回路 Download PDF

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Description

本発明は、ラッチ回路及びフリップフロップ回路に関し、より詳しくは、シングルイベントアップセット（ＳＥＵ）耐性を有するラッチ回路及びフリップフロップ回路に関する。
データラッチ回路やフリップフロップ回路などの半導体メモリ素子において、それを構成するトランジスタに、放射線、イオン線等の高エネルギー粒子が入射すると、そのエネルギー粒子の電離作用、励起作用などによって、トランジスタ内に電子－正孔対を生じ、電荷が発生することがある。この発生電荷がトランジスタ内のＰＮ接合部の電界によって異なる領域に流れ込むこと（電荷収集）によってオフのトランジスタが誤動作して一時的にオンとなり、正常状態では流れることのない電流がトランジスタ内で流れ、これによってラッチ回路やフリップフロップ回路のような半導体メモリ素子が記憶するデータが反転するような誤作動を起こすことがある。この現象は、シングルイベントアップセット（ＳＥＵ）と呼ばれ、誤作動を引き起こすシングルイベント現象の１つである。
（従来のＤＩＣＥ回路）
そのようなＳＥＵに対する耐性を有する従来の回路として、ＤＩＣＥ（Ｄｕａｌ Ｉｎｔｅｒｌｏｃｋｅｄ Ｓｔｏｒａｇｅ Ｃｅｌｌ）回路というラッチ回路の一種が知られている。以下、従来のＤＩＣＥ回路について説明する。図２０は、Upset Hardened Memory Design for Submicron CMOS Technology（非特許文献１）の２８７７ページのＦｉｇ．４に記載されているＤＩＣＥ回路の回路図である（トランジスタ番号は付け替えた）。これは、フランスの研究機関ＴＩＭＡの研究者により論文発表されたオリジナルなＤＩＣＥ回路である。その図には、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続された回路が記載されている。それぞれのエレメントは、ｐ型トランジスタのゲートが、前方の他のエレメントのｐ型トランジスタとｎ型トランジスタの間のノードに接続され、ｎ型トランジスタのゲートが、後方の他のエレメントのｐ型トランジスタとｎ型トランジスタの間のノードに接続される。
図２１は、米国特許第６６９６８７３号明細書（特許文献１）に記載されているＤＩＣＥ回路の回路図である。なお、トランジスタ番号は付け替えている。これも、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続された回路を記載している。図２２は、米国特許第６３２７１７６号明細書（特許文献２）に記載されているＤＩＣＥ回路の回路図である。なお、トランジスタ番号は付け替えている。これも、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続された回路を記載している。図２３は、米国特許出願公開第２００４／００１７２３７号明細書（特許文献３）及び米国特許第６６９６８７４号明細書に記載されているＤＩＣＥ回路の回路図である。なお、トランジスタ番号は付け替えている。これも、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメント（一部のエレメントにはクロック入力のためのトランジスタが付加されている）がループ状に４つ接続された回路を記載している。図２１から図２３に記載された回路は、オリジナルなＤＩＣＥ回路の論文発表後に、米国の半導体企業が米国に特許出願したものである。これらの回路は、オリジナルなＤＩＣＥ回路とはクロックの入力部が若干異なるだけの回路である。
図２０から図２３に記載されたＤＩＣＥ回路は、クロックの入力部などに違いがあるが、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続されたメモリー部の回路を有している点で共通している。
図２４は、等価なＤＩＣＥ回路を２種類の表現方法で表した回路図である。左側に記載された回路では、直列に接続されたｐ型トランジスタとｎ型トランジスタからなるエレメントがループ状に４つ接続されており、右側に記載された回路では、ドレインとゲートがお互いに接続されたｐ型トランジスタとｎ型トランジスタからなるエレメント（以下、「ＤＩＣＥエレメント」と呼ぶ）ループ状に４つ接続されている。これらは、どのような回路の単位を基本とするかで表現が異なっているだけであり、全体として、全く等価なＤＩＣＥ回路を表現している。本明細書では、図２４の右側の表現方法のエレメントをＤＩＣＥエレメントと呼び、それを使用して説明するが、左側の表現方法によって回路を表現したとしても、同じように説明することが可能である。図２５は、ＤＩＣＥ回路をＤＩＣＥエレメントから構成される回路として表現したブロック図である。ＤＩＣＥエレメント回路は、ＤＩＣＥエレメント１からＤＩＣＥエレメント４の４つのＤＩＣＥエレメントがループ状に接続されて構成される。それぞれのＤＩＣＥエレメント間はノードＸ１からノードＸ４のノードを通じて接続される。
従来のＤＩＣＥ回路の動作について説明する。図２６は、ＤＩＣＥ回路のデータ保持動作の説明図である。図２６では、ＤＩＣＥエレメントでＤＩＣＥ回路を考えた場合の動作を表わしている。図２６の左下の図に示されるように、ＤＩＣＥエレメントは、それに含まれるトランジスタがすべてＯＦＦの時に、アイソレート状態となり、このときそのＤＩＣＥエレメントの入出力は、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力でハイ（１）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力でロー（０）である。また、図２６の右下の図に示されるように、ＤＩＣＥエレメントは、それに含まれるトランジスタがすべてＯＮの時に、ラッチ状態となり、このときそのＤＩＣＥエレメントの入出力は、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力でロー（０）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力でハイ（１）である。そして、ループ状に接続された４つのＤＩＣＥエレメントが、交互に、ＤＩＣＥエレメント１のアイソレート状態－ＤＩＣＥエレメント２のラッチ状態－ＤＩＣＥエレメント３のアイソレート状態－ＤＩＣＥエレメント４のラッチ状態、又はＤＩＣＥエレメント１のラッチ状態－ＤＩＣＥエレメント２のアイソレート状態－ＤＩＣＥエレメント３のラッチ状態－ＤＩＣＥエレメント４のアイソレート状態となって異なる状態のＤＩＣＥエレメントが隣り合うことにより、ＤＩＣＥ回路全体で１つの論理状態を安定的に保持することになる。図２６の上側の表に、それを示す。
従来のＤＩＣＥ回路のＳＥＵ耐性の原理について説明する。図２７は、従来のＤＩＣＥ回路のＳＥＵ耐性の原理の説明図である。従来のＤＩＣＥ回路では、ラッチ状態とアイソレート状態のＤＩＣＥエレメントが交互に隣り合うことで、ノード間のロジックが矛盾なく連続し、データを安定的に保持することができる。ここで、アイソレート状態（オフ状態）のＤＩＣＥエレメントには、２個のオフ状態のトランジスタが存在し、これらはエネルギー粒子入射等の外的要因により容易に反転してオン状態になり得る。しかし、アイソレート状態の同一ＤＩＣＥエレメント（例：ＤＩＣＥエレメント２）の、１個もしくは２個のオフ状態トランジスタが、オン状態に反転しても、両隣のラッチ状態（オン状態）のＤＩＣＥエレメント（例：ＤＩＣＥエレメント１とＤＩＣＥエレメント３）のノードにより、元の状態に戻される（補完される）。従って、ＤＩＣＥ回路全体としては正常状態が保たれ、保持データの反転（ＳＥＵ発生）は起こらない。
具体的な動作としてはＤＩＣＥエレメント１からＤＩＣＥエレメント４が、その順に、オン（ラッチ状態）－オフ（アイソレート状態）－オン（ラッチ状態）－オフ（アイソレート状態）であったとする。このとき、ＤＩＣＥエレメント２のｐ型トランジスタ及びｎ型トランジスタはオフであるが、その一方あるいは両方にエネルギー粒子が入射してオフからオンに反転したとする。この場合、ＤＩＣＥエレメント２は、一瞬、オフからオンに誤動作により切り替わるが、その両側のＤＩＣＥエレメント１及びＤＩＣＥエレメント３から正しいデータがＤＩＣＥエレメント２に入力されているため、ＤＩＣＥエレメント２は、エネルギー粒子の入射の影響がなくなると、すぐに正しい動作に戻り、オフの状態となる。このようにして、従来のＤＩＣＥ回路はＳＥＵの発生を防止している。
米国特許第６６９６８７３号明細書 米国特許第６３２７１７６号明細書 米国特許出願公開第２００４／００１７２３７号明細書 米国特許第６６９６８７４号明細書
T. Calin, M. Nicolaidis, R. Velazco，Upset Hardened Memory Design for Submicron CMOS Technology、IEEE TRANSACTIONS ON NUCLEAR SCIENCE，ＩＥＥＥ，１９９６年１２月，４３巻，６号，２８７４～２８７８ページ
しかし従来のＤＩＣＥ回路では、特定の条件でエネルギー粒子の入射があった場合には、ＳＥＵが発生しうる。ＤＩＣＥ回路の保持データが反転（ＳＥＵ発生）するのは、異なるＤＩＣＥエレメント（例：ＤＩＣＥエレメント２とＤＩＣＥエレメント４)をまたがる計２個かそれ以上のオフ状態トランジスタが同時にオン状態に反転した場合である。オン状態のＤＩＣＥエレメント（例：ＤＩＣＥエレメント３）に対し、その両側のオフ状態のＤＩＣＥノード（例：ＤＩＣＥエレメント２、ＤＩＣＥエレメント４）のそれぞれ１個ずつのオフ状態トランジスタが、エネルギー粒子の入射により反転したことが原因で、２箇所の誤ったデータがオン状態のＤＩＣＥエレメント（例：ＤＩＣＥエレメント３）に与えられた場合には、データ補完の機能が働かず、ＤＩＣＥ回路はＳＥＵを発生する。
図２８は、従来のＤＩＣＥ回路でＳＥＵが発生する機構の説明図である。図では、ＤＩＣＥエレメント２とＤＩＣＥエレメント４に同時にエネルギー粒子入射があった場合が示されている。このような状態は、異なるエネルギー粒子が同時にＤＩＣＥエレメント２とＤＩＣＥエレメント４に入射した場合に生じ得るが、１つのエネルギー粒子が基板中でＤＩＣＥエレメント２とＤＩＣＥエレメント４の領域を通過した場合にも生じ得る。従って、従来のＤＩＣＥ回路では、入射したエネルギー粒子の強さや方向によっては、２つのトランジスタのペア（クリティカルトランジスタペアと呼ぶ）が同時にオフからオンに反転することがあり、この場合、ＤＩＣＥ回路の論理状態が反転し、ＳＥＵが発生する。このように、従来のＤＩＣＥ回路では、十分にＳＥＵを防止できない場合がある。
図２９は、従来のＤＩＣＥ回路のクリティカルトランジスタペアを示す図である。図２９の左側の図に示すＤＩＣＥ回路は、ｐ型トランジスタＰ１、ｎ型トランジスタＮ１、ｐ型トランジスタＰ２、ｎ型トランジスタＮ２、ｐ型トランジスタＰ３、ｎ型トランジスタＮ３、ｐ型トランジスタＰ４、ｎ型トランジスタＮ４の８つのトランジスタを含んでいるところ、図２９の右側の２つの表に示す、８種類のトランジスタの組み合わせ（交点に「ＳＥＵ」と記載されているもの）がクリティカルトランジスタペアの組み合わせである。これらの内のいずれかのクリティカルトランジスタペアがエネルギー粒子の入射により同時にオンになると、ＤＩＣＥ回路の論理状態が反転する。このように、従来のＤＩＣＥ回路は、ＳＥＵに対する脆弱性を潜在的に有している。
本発明は上記の課題に鑑みてなされたものであり、ＤＩＣＥ回路の多重化による冗長化により、よりＳＥＵ耐性の高いラッチ回路やフリップフロップ回路を提供するものである。
本発明のシングルイベントアップセット耐性ラッチ回路は、従来のＤＩＣＥラッチ回路を構成する８つのトランジスタに対して、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって、それぞれを４個のトランジスタに置き換えて構成されるようにするとともに、第１データ入力部及び第２データ入力部も二重に冗長化されることを特徴とする。
本発明のシングルイベントアップセット耐性ラッチ回路は、冗長化された、第１、第２、第３及び第４ＤＩＣＥエレメントが、それぞれ第１及び第２データ入力部を制御するクロックと逆相の制御により、正電源又は負電源との接続を制御されるように構成できる。
本発明のシングルイベントアップセット耐性ラッチ回路は、１４種類の、同時反転がシングルイベントを生じさせ得るクリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置されるように構成できる。
本発明のシングルイベントアップセット耐性ラッチ回路は、冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第１ＤＩＣＥエレメント、冗長化された第２ＤＩＣＥエレメント、冗長化された第３ＤＩＣＥエレメント、及び冗長化された第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有するように構成できる。
本発明のシングルイベントアップセット耐性ラッチ回路は、冗長化された第１データ入力部は２個のトランスミッションゲートから構成され、冗長化された第２データ入力部は２個のトランスミッションゲートから構成されるようにすることができる。
本発明のシングルイベントアップセット耐性ラッチ回路は、それのＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるように構成できる。
本発明のシングルイベントアップセット耐性ラッチ回路は、それのＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるように構成できる。
本発明のシングルイベントアップセット耐性ラッチ回路は、それを前段のマスター部と後段のスレーブ部の２個使用し、マスター部のシングルイベントアップセット耐性ラッチ回路の出力をスレーブ部のシングルイベントアップセット耐性ラッチ回路の入力に接続し、マスター部のシングルイベントアップセット耐性ラッチ回路に入力されるクロックと逆相のクロックをスレーブ部のシングルイベントアップセット耐性ラッチ回路に入力することにより、シングルイベントアップセット耐性フリップフロップ回路を構成できる。
本発明は、ＤＩＣＥラッチ回路を構成する８つのトランジスタが、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって４個のトランジスタから構成されるようにするとともに、第１データ入力部及び第２データ入力部も二重に冗長化されるようにしたため、従来のＤＩＣＥラッチ回路より優れたＳＥＵ耐性を有するという効果を有する。
本発明は、冗長化された、第１、第２、第３及び第４ＤＩＣＥエレメントが、それぞれ第１及び第２データ入力部を制御するクロックと逆相の制御により、正電源又は負電源との接続を制御されるようにすると、クロックの制御によりデータ入力部からのデータを確実に保持できるという効果を有する。
本発明は、１４種類の、同時反転がシングルイベントを生じさせ得るクリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置されるようにすると、３個のクリティカルトランジスタを頂点とする三角形の開口部を広くすることができ、入射粒子によって３個のクリティカルトランジスタが同時反転してＳＥＵが発生する可能性が減少するという効果を有する。
本発明は、冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路を上下に配置し、冗長化された第１ＤＩＣＥエレメント、冗長化された第２ＤＩＣＥエレメント、冗長化された第３ＤＩＣＥエレメント、及び冗長化された第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された第１ＤＩＣＥエレメントと冗長化された第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された第３ＤＩＣＥエレメントと冗長化された第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有するようにすると、３個のクリティカルトランジスタを頂点とする三角形の開口部をさらに広くすることができ、入射粒子によって３個のクリティカルトランジスタが同時反転してＳＥＵが発生する可能性がさらに減少するという効果を有する。
本発明は、冗長化された第１データ入力部は２個のトランスミッションゲートから構成され、冗長化された第２データ入力部は２個のトランスミッションゲートから構成されるようにすると、データ入力においても冗長性を確保することによって、ＳＥＵが発生する可能性がさらに減少するという効果を有する。
本発明は、ＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるようにすると、クリティカルな組み合わせを形成するトランジスタ（反転するとＳＥＵを発生させるトランジスタ）の数が多くなり、より優れたＳＥＵ耐性を得ることができるという効果を有する。
本発明は、ＤＩＣＥエレメントを構成するトランジスタを、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるようにすると、クリティカルな組み合わせを形成するトランジスタ（反転するとＳＥＵを発生させるトランジスタ）の数がさらに多くなり、さらに優れたＳＥＵ耐性を得ることができるという効果を有する。
本発明は、それ前段のマスター部と後段のスレーブ部の２個使用し、マスター部のシングルイベントアップセット耐性ラッチ回路の出力をスレーブ部のシングルイベントアップセット耐性ラッチ回路の入力に接続し、マスター部のシングルイベントアップセット耐性ラッチ回路に入力されるクロックと逆相のクロックをスレーブ部のシングルイベントアップセット耐性ラッチ回路に入力すると、従来のＤＩＣＥ回路より優れたＳＥＵ耐性を有するシングルイベントアップセット耐性フリップフロップ回路を構成できるという効果を有する。
図１は、ＤＩＣＥエレメント（ＤＥ）の直列及び並列の二重化による冗長化の原理を示す説明図である。 図２は、ＨｙｐｅｒＤＩＣＥエレメントからなるＨｙｐｅｒＤＩＣＥメモリー部のブロック図である。 図３は、ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）の回路図である。 図４は、ＨｙｐｅｒＤＩＣＥメモリー部の動作の説明図である。 図５は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の回路図である。 図６は、所定のタイミング差を有する２つのクロック信号を生成する回路の回路図である。 図７は、出力バッファ部（ＯＢＦ）の回路図である。 図８はＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の真理値表である。 図９Ａは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図で、正常動作の場合を示す図である。 図９Ｂは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図で、ＳＥＵが発生しない場合を示す図である。 図９Ｃは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図で、ＳＥＵが発生しない場合を示す図である。 図１０は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生する場合の説明図である。 図１１は、クリティカルトランジスタの説明図である。 図１２は、クリティカルトランジスタのレイアウト配置図である。 図１３は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ発生原因となるクリティカル３トランジスタの説明図である。 図１４は、同時に反転してはいけない３つのクリティカルトランジスタの組み合わせを示す表である。 図１５は、ＨｙｐｅｒＤＩＣＥラッチ回路のレイアウト図である。 図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。 図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。 図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。 図１７Ａは、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）の回路図である。 図１７Ｂは、三重化ＨｙｐｅｒＤＩＣＥラッチ回路（３ＨＤＬ）のブロック図である。 図１８Ａは、ｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１）（ｋは４以上の整数）の回路図である。 図１８Ｂは、ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）のブロック図である。 図１９は、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）のブロック図である。 図２０は、Upset Hardened Memory Design for Submicron CMOS Technology（非特許文献１）の２８７７ページのＦｉｇ．４に記載されているＤＩＣＥ回路の回路図である。 図２１は、米国特許第６６９６８７３号明細書（特許文献１）に記載されているＤＩＣＥ回路の回路図である。 図２２は、米国特許第６３２７１７６号明細書（特許文献２）に記載されているＤＩＣＥ回路の回路図である。 図２３は、米国特許出願公開第２００４／００１７２３７号明細書（特許文献３）及び米国特許第６６９６８７４号明細書に記載されているＤＩＣＥ回路の回路図である。 図２４は、等価なＤＩＣＥ回路を２種類の表現方法で表した回路図である。 図２５は、ＤＩＣＥ回路をＤＩＣＥエレメントから構成される回路として表現したブロック図である。 図２６は、ＤＩＣＥ回路のデータ保持動作の説明図である。 図２７は、従来のＤＩＣＥ回路のＳＥＵ耐性の原理の説明図である。 図２８は、従来のＤＩＣＥ回路でＳＥＵが発生する機構の説明図である。 図２９は、従来のＤＩＣＥ回路のクリティカルトランジスタペアを示す図である。
（信号類の符号）
これから説明するにあたり、本明細書中で使用する信号類の符号の説明を以下に示す：
ＣＫ（ＣＫＸ） クロック信号；
ＣＫＢ（ＣＫＢＸ） 反転クロック信号；
Ｄ 入力データ信号；
ＭＯ フリップフロップ回路の内部においてマスタからスレーブへと出力される中間出力信号；
Ｑ 出力データ信号；
ＱＢ 反転出力データ信号；
ＶDD 正電源からの電源電圧；及び
ＶSS 負電源からの電源電圧（通常は０Ｖの接地電位）。
（ＨｙｐｅｒＤＩＣＥエレメント）
本発明は、従来のＤＩＣＥ回路のＳＥＵに対する脆弱性を解消するためになされたものであり、ＤＩＣＥ回路に冗長性を持たせたものである。図１は、ＤＩＣＥエレメント（ＤＥ）の直列及び並列の二重化による冗長化の原理を示す説明図である。その図の左端には、従来のＤＩＣＥエレメント（ＤＥ）が記載されている。それにおいては、ドレインとゲートがお互いに接続されたｐ型トランジスタＰ１とｎ型トランジスタＮ１からなり、ｐ型トランジスタＰ１のゲートとｎ型トランジスタＮ１のドレインが接続されてノードＸ４を形成し、ｎ型トランジスタＮ１のゲートとｐ型トランジスタＰ１のドレインが接続されてノードＸ１を形成している。図１の中央に示すように、この従来のＤＩＣＥエレメント（ＤＥ）に対して、まず、ｐ型トランジスタＰ１及びｎ型トランジスタＮ１を、それぞれ直列に同じ導電型のトランジスタを接続することによって、直列に二重化する。すなわち、ｐ型トランジスタＰ１＿２に対して直列に二重化ｐ型トランジスタＰ１＿１を挿入し、ｎ型トランジスタＮ１＿２に対して直列に二重化ｎ型トランジスタＮ１＿１を挿入する。これにより、従来のＤＩＣＥ回路（ＤＥ）において、ｐ型トランジスタＰ１は、ｐ型トランジスタＰ１＿１とｐ型トランジスタＰ１＿２で置き換えられ、ｎ型トランジスタＮ１は、ｎ型トランジスタＮ１＿１とｎ型トランジスタＮ１＿２で置き換えられることになり、直列二重化ＤＩＣＥエレメント（ＤＥ’）が得られる。
次に、直列二重化ＤＩＣＥエレメント（ＤＥ’）の直列に二重化されたトランジスタを並列に二重化する。すなわち、図１の右端に示すように、ｐ型トランジスタＰ１＿１／ｐ型トランジスタＰ１＿２に対して並列に二重化ｐ型トランジスタＰ１＿３／ｐ型トランジスタＰ１＿４を挿入し、ｎ型トランジスタＮ１＿１／ｎ型トランジスタＮ１＿２に対して並列に二重化ｎ型トランジスタＮ１＿３／ｎ型トランジスタＮ１＿４を挿入する。この際に、ゲート入力は並列同士でそれぞれ同じ段に相対するトランジスタのゲートと共通にする。ｐ型トランジスタＰ１＿１及びｐ型トランジスタＰ１＿３のゲートとｎ型トランジスタＮ１＿４のドレインが接続されてノードＸ４＿１を形成し、ｐ型トランジスタＰ１＿２及びｐ型トランジスタＰ１＿４のゲートとｎ型トランジスタＮ１＿２のドレインが接続されてノードＸ４＿２を形成し、ｎ型トランジスタＮ１＿２及びｎ型トランジスタＮ１＿４のゲートとｐ型トランジスタＰ１＿２のドレインが接続されてノードＸ１＿１を形成し、ｎ型トランジスタＮ１＿１及びｎ型トランジスタＮ１＿３のゲートとｐ型トランジスタＰ１＿４のドレインが接続されてノードＸ１＿２を形成する。これにより、従来のＤＩＣＥ回路において、ｐ型トランジスタＰ１は、ｐ型トランジスタＰ１＿１とｐ型トランジスタＰ１＿２及びｐ型トランジスタＰ１＿３とｐ型トランジスタＰ１＿４で置き換えられ、ｎ型トランジスタＮ１は、ｎ型トランジスタＮ１＿１とｎ型トランジスタＮ１＿２及びｎ型トランジスタＮ１＿３とｎ型トランジスタＮ１＿４で置き換えられ、ノードＸ１がノードＸ１＿１及びＸ１＿２で、ノードＸ４がノードＸ４＿１及びＸ４＿２で置き換えられることになる。
このようにして、従来のＤＩＣＥ回路の各トランジスタを直列に二重化したものを、さらに並列に二重化することによって冗長化された回路を、本明細書においてはＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ）と呼ぶ。すなわち、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ）は、トランジスタを直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって、ｎ型及びｐ型それぞれ４個のトランジスタで計８個のトランジスタからなる冗長化ＤＩＣＥエレメントである。なお、上述の説明では、先に直列に二重化したものを並列に二重化したが、先に並列に二重化したものを直列に二重化しても同じである。なお、図で、並列に二重化された２つのトランジスタのシンボルにおいて、ゲートを表わす部分を１つの導線のシンボルが通過しているが、これは、それらのゲートが当該導線に共通に接続されていること（すなわち、それらのゲートがお互いに並列接続されていること）を表わしている。
図２は、ＨｙｐｅｒＤＩＣＥエレメントからなるＨｙｐｅｒＤＩＣＥメモリー部のブロック図である。ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）は、４つのＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１，ＨＤＥ２，ＨＤＥ３，ＨＤＥ４）をループ状に接続したものである。それぞれのＨｙｐｅｒＤＩＣＥエレメントは４つの接続点（ノード）を有しており、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２，Ｘ１＿１，Ｘ１＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のノードＸ４＿１，Ｘ４＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２と共有され、接続されている。同様に、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２，Ｘ２＿１，Ｘ２＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）のノードＸ１＿１，Ｘ１＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２と共有され、接続されている。また同様に、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２，Ｘ３＿１，Ｘ３＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のノードＸ２＿１，Ｘ２＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２と共有され、接続されている。また同様に、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２，Ｘ４＿１，Ｘ４＿２は、それぞれ、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）のノードＸ３＿１，Ｘ３＿２，及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２と共有され、接続されている。
図３は、ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）のトランジスタレベルの回路図である。図２に示したＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４のシンボルに、図１の右側に示したＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ）のトランジスタレベルの回路を適用したものである。これは、ＨｙｐｅｒＤＩＣＥラッチ回路の基本的な回路部分であり、外部から入力されたデータを保持するメモリー部として機能する。
図４は、ＨｙｐｅｒＤＩＣＥメモリー部の動作の説明図である。図４の左下には、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１において、入出力が、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力で１（ハイ）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力で０（ロー）となるアイソレート状態の時の動作が示されており、図４の右下には、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１において、入出力が、ｐ型トランジスタのゲート入力/ｎ型トランジスタのドレイン出力で０（ロー）、ｎ型トランジスタのゲート入力/ｐ型トランジスタのドレイン出力で１（ハイ）となるラッチ状態の時の動作が示されている。図４の上側の表には、それぞれのＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４の論理状態が示されている。そして、ループ状に接続された４つのＨｙｐｅｒＤＩＣＥエレメントにおいて、交互に異なる状態のＨｙｐｅｒＤＩＣＥエレメントが隣り合うことにより、ＨｙｐｅｒＤＩＣＥメモリー部全体で１つの論理状態を安定的に保持することになる。このようにして、ＨｙｐｅｒＤＩＣＥラッチメモリー部は、２通りの論理状態を保持する。また、ＨｙｐｅｒＤＩＣＥメモリー部に論理状態を入力するためには、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１及びＨｙｐｅｒＤＩＣＥエレメントＨＤＥ３に同じ論理状態の入力をするか、ＨｙｐｅｒＤＩＣＥエレメントＨＤＥ２及びＨｙｐｅｒＤＩＣＥエレメントＨＤＥ４に同じ論理状態の入力をすることによって行うことができる。
（ＨｙｐｅｒＤＩＣＥラッチ回路）
図５は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の回路図である。図５には、図４に示したＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）に対してデータ入力部などを付加することによって構成されたＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）が示されている。ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、ＨｙｐｅｒＤＩＣＥメモリー部（ＨＤＭ）に対して、以下の回路が追加されたものである：
ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）の正電源ＶDD側に接続された、クロック信号ＣＫＢ１によって制御された（クロック信号ＣＫＢ１が０のときにオン、クロック信号ＣＫＢ１が１のときにオフ）ｐ型トランジスタ（Ｐ９＿１）；
ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）の負電源ＶSS側に接続された、クロック信号ＣＫ１によって制御された（クロック信号ＣＫ１が１のときにオン、クロック信号ＣＫ１が０のときにオフ）ｎ型トランジスタ（Ｎ９＿１）；
ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）の正電源ＶDD側に接続された、クロック信号ＣＫＢ３によって制御された（クロック信号ＣＫＢ３が０のときにオン、クロック信号ＣＫＢ３が１のときにオフ）ｐ型トランジスタ（Ｐ９＿２）；
ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）の負電源ＶSS側に接続された、クロック信号ＣＫ３によって制御された（クロック信号ＣＫ３が１のときにオン、クロック信号ＣＫ３が０のときにオフ）ｎ型トランジスタ（Ｎ９＿２）；
ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）とで共有するノードＸ１＿１及びノードＸ１＿２のそれぞれに下流でそれぞれ接続され、クロック信号ＣＫＢ１とその逆相クロック信号ＣＫ１の制御を受け（クロック信号ＣＫＢ１が０のときにオフ、クロック信号ＣＫＢ１が１のときにオン）、上流で共通接続された２つのトランスミッションゲート（ＴＧ１）（請求項の「第１データ入力部」に対応）；
ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）とで共有されるノードＸ３＿１及びノードＸ３＿２のそれぞれに下流でそれぞれ接続され、クロック信号ＣＫＢ３とその逆相クロック信号ＣＫ３の制御を受け（クロック信号ＣＫＢ３が０のときにオフ、クロック信号ＣＫＢ３が１のときにオン）、上流で共通接続された２つのトランスミッションゲート（ＴＧ２）（請求項の「第２データ入力部」に対応）；及び
トランスミッションゲート（ＴＧ１）とトランスミッションゲート（ＴＧ２）のそれぞれの上流にそれぞれ下流が接続され、上流が共通接続された２つのインバータからなるＤ入力バッファ（ＤＩＢ）。
図５のＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）では、ノードＸ３＿１に、反転データ出力ＱＢを得るデータ出力部を備えている。どのノードからでもデータ出力又は反転データ出力を得ることが可能である。
（ＨｙｐｅｒＤＩＣＥラッチ回路の構成）
このＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、従来のＤＩＣＥ回路より優れたＳＥＵ耐性を有するシングルイベントアップセット耐性ラッチ回路を構成する。以下、それぞれの回路要素名に序数を付して区別した用語を用いて、ＨｙｐｅｒＤＩＣＥラッチ回路の構成を記載する。このＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の基本的な回路は、ゲートとドレインが相互に接続されたｐ型トランジスタとｎ型トランジスタから構成され、ｐ型トランジスタのゲートとｎ型トランジスタのドレインの間の第１ノードとｐ型トランジスタのドレインとｎ型トランジスタのゲートの間の第２ノードとを有するＤｕａｌ Ｉｎｔｅｒｌｏｃｋｅｄ Ｓｔｏｒａｇｅ Ｃｅｌｌ（ＤＩＣＥ）エレメントが４つ直列かつループ状に接続されて構成され、
ゲートとドレインが相互に接続された第１ｐ型トランジスタ（Ｐ１＿１）及び第１ｎ型トランジスタ（Ｎ１＿１）を含む第１ＤＩＣＥエレメントと、
ゲートとドレインが相互に接続された第２ｐ型トランジスタ（Ｐ２＿１）及び第２ｎ型トランジスタ（Ｎ２＿１）を含む第２ＤＩＣＥエレメントと、
ゲートとドレインが相互に接続された第３ｐ型トランジスタ（Ｐ３＿１）及び第３ｎ型トランジスタ（Ｎ３＿１）を含む第３ＤＩＣＥエレメントと、
ゲートとドレインが相互に接続された第４ｐ型トランジスタ（Ｐ４＿１）及び第４ｎ型トランジスタ（Ｎ４＿１）を含む第４ＤＩＣＥエレメントと、を含み、
前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第１ＤＩＣＥエレメント第１ノードを形成し、
前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第２ＤＩＣＥエレメント第１ノードを形成し、
前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第３ＤＩＣＥエレメント第１ノードを形成し、
前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第４ＤＩＣＥエレメント第１ノードを形成し、
前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第１ＤＩＣＥエレメント第２ノードを形成し、
前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第２ＤＩＣＥエレメント第２ノードを形成し、
前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第３ＤＩＣＥエレメント第２ノードを形成し、
前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第４ＤＩＣＥエレメント第２ノードを形成し、
前記第１ＤＩＣＥエレメント第１ノードは前記第４ＤＩＣＥエレメント第２ノードに接続され、
前記第２ＤＩＣＥエレメント第１ノードは前記第１ＤＩＣＥエレメント第２ノードに接続され、
前記第３ＤＩＣＥエレメント第１ノードは前記第２ＤＩＣＥエレメント第２ノードに接続され、
前記第４ＤＩＣＥエレメント第１ノードは前記第３ＤＩＣＥエレメント第２ノードに接続され、
前記第２ＤＩＣＥエレメント第１ノード及び前記第４ＤＩＣＥエレメント第１ノードは、クロックの制御により導通を制御された、第１データ入力部及び第２データ入力部にそれぞれ接続され、
前記第１ＤＩＣＥエレメント第２ノード、前記第２ＤＩＣＥエレメント第２ノード、前記第３ＤＩＣＥエレメント第２ノード、及び前記第４ＤＩＣＥエレメント第２ノードの少なくとも１つはデータ出力部に接続されているラッチ回路において、
前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって４個のトランジスタから構成されるようにするとともに、二重に冗長化された前記第１データ入力部及び前記第２データ入力部を構成する。
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントの電源に関しては、冗長化された、前記第１、第２、第３及び第４ＤＩＣＥエレメントは、それぞれ前記第１及び第２データ入力部を制御する前記クロックと逆相の制御により、正電源（Ｖ DD ）又は負電源（Ｖ SS ）との接続を制御されるものである。
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの配置に関しては、二重化されるトランジスタと、並列に二重化するトランジスタは、ゲートが共通に接続され、
直列に二重化するトランジスタと、直列並列に二重化するトランジスタは、ゲートが共通に接続され、
二重化されるトランジスタと、直列に二重化するトランジスタは、直列に接続され、
並列に二重化するトランジスタと、直列並列に二重化するトランジスタは、直列に接続される。
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの具体的配置に関しては、前記直列、並列、及び直列並列の二重化は、
前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）をそれぞれ直列に負電源（Ｖ SS ）側に接続し、冗長化された前記第１から第４ＤＩＣＥエレメントを構成するすべてのｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）をそれぞれ直列に正電源（Ｖ DD ）側に接続し、
冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｐ型トランジスタ（Ｐ１＿３，Ｐ２＿３，Ｐ３＿３，Ｐ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｐ型トランジスタ（Ｐ１＿４，Ｐ２＿４，Ｐ３＿４，Ｐ４＿４）とを直列に接続したもの（Ｐ１＿３－Ｐ１＿４，Ｐ２＿３－Ｐ２＿４，Ｐ３＿３－Ｐ３＿４，Ｐ４＿３－Ｐ４＿４）のそれぞれを、正電源（Ｖ DD ）側と前記第１から第４ｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれのゲートとの間に接続し、
冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｎ型トランジスタ（Ｎ１＿３，Ｎ２＿３，Ｎ３＿３，Ｎ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｎ型トランジスタ（Ｎ１＿４，Ｎ２＿４，Ｎ３＿４，Ｎ４＿４）とを直列に接続したもの（Ｎ１＿３－Ｎ１＿４，Ｎ２＿３－Ｎ２＿４，Ｎ３＿３－Ｎ３＿４，Ｎ４＿３－Ｎ４＿４）のそれぞれを、負電源（Ｖ SS ）側と、前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれのゲートとの間に接続することによって実施される。
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの接続関係に関しては、前記直列に二重化するｐ型トランジスタと、前記直列並列に二重化するｐ型トランジスタの共通に接続されたゲートは、前記二重化されるｎ型トランジスタに直列接続された前記直列に二重化するｎ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第１ノードを形成し、
前記直列に二重化するｎ型トランジスタと、前記直列並列に二重化するｎ型トランジスタの共通に接続されたゲートは、前記二重化されるｐ型トランジスタに直列接続された前記直列に二重化するｐ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第２ノードを形成する。
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＤＩＣＥエレメントを二重化するトランジスタの具体的な接続関係に関しては、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１ｐ型トランジスタ（Ｐ１＿１）のゲートと前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）のドレインの間のノードが冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）であり、
冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２ｐ型トランジスタ（Ｐ２＿１）のゲートと前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）のドレインの間のノードが冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）であり、冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は、冗長化された前記第１データ入力部に接続され、
冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３ｐ型トランジスタ（Ｐ３＿１）のゲートと前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）のドレインの間のノードが冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）であり、
冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４ｐ型トランジスタ（Ｐ４＿１）のゲートと前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）のドレインの間のノードが冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）であり、冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は、冗長化された前記第２データ入力部に接続され、
冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のゲートと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のドレインの間のノードが冗長化された第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）を形成し、
冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のゲートと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のドレインの間のノードが冗長化された第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）を形成し、冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は、冗長化された前記第１データ入力部に接続され、
冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のゲートと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のドレインの間のノードが冗長化された第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）を形成し、
冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のゲートと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のドレインの間のノードが冗長化された第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）を形成し、冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は、冗長化された前記第２データ入力部に接続され、
冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のドレインと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）であり、
冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のドレインと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）であり、
冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のドレインと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）であり、
冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のドレインと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）であり、
冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）のドレインと前記第１ｎ型トランジスタ（Ｎ１＿１）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）を形成し、
冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）のドレインと前記第２ｎ型トランジスタ（Ｎ２＿１）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）を形成し、
冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）のドレインと前記第３ｎ型トランジスタ（Ｎ３＿１）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）を形成し、
冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）のドレインと前記第４ｎ型トランジスタ（Ｎ４＿１）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）を形成し、
冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）は冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）に接続され、
冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）に接続され、
冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）は冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）に接続され、
冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）に接続され、
冗長化された前記第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）は冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）に接続され、
冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）に接続され、
冗長化された前記第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）は冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）に接続され、
冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）に接続されている。
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のデータ入力部の具体的な接続関係に関しては、冗長化された前記第１データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第２ＤＩＣＥエレメント第１ノードと冗長化された前記第２ＤＩＣＥエレメント二重化第１ノードに接続され、
冗長化された前記第２データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第４ＤＩＣＥエレメント第１ノードと冗長化された前記第４ＤＩＣＥエレメント二重化第１ノードに接続される。
（クロック信号）
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）に印加されるクロック信号について説明する。ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）には、ＣＫ１（及び逆相のＣＫＢ１）、ＣＫ３（及び逆相のＣＫＢ３）の二種類のクロック信号が印加されるが、これらは同じ信号であっても構わない。基本的には、クロック信号ＣＫ１及びＣＫ３が０（ロー）の時にトランスミッションゲートＴＧ１及びＴＧ２がオン（導通状態）となり、それを介したデータ入力が可能となると共に、ｐ型トランジスタＰ９＿１及びＰ９＿２及びｎ型トランジスタＮ９＿１及びＮ９＿２がオフとなってＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４に供給される電源をオフとして、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の論理状態がデータ入力に従って規定されるようにする。そして、クロック信号ＣＫ１及びＣＫ３が１（ハイ）の時にトランスミッションゲートＴＧ１及びＴＧ２がオフ（非導通状態）となり、それを介したデータ入力が不可能となると共に、ｐ型トランジスタＰ９＿１及びＰ９＿２及びｎ型トランジスタＮ９＿１及びＮ９＿２がオンとなってＨｙｐｅｒＤＩＣＥエレメントＨＤＥ１からＨＤＥ４に供給される電源をオンにして、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の論理状態が保持されるようにする。
なお、クロック信号（ＣＫ１）（及び逆相のＣＫＢ１）とクロック信号（ＣＫ３）（及び逆相のＣＫＢ３）には１クロックサイクル内で僅かなタイミング差を持たせると好適である。具体的には、ハイレベルのときにトランスミッションゲート（ＴＧ２）がオンになる極性である、クロック信号（ＣＫＢ３）の立ち下がりは、ハイレベルのときにトランスミッションゲート（ＴＧ１）がオンになる極性である、クロック信号（ＣＫＢ１）の立ち下がりと同じタイミングであり、
クロック信号（ＣＫＢ３）の立ち上がりは、クロック（ＣＫＢ１）の立ち上がりから所定の遅延時間を有するタイミングであるようにクロックのエッジが遅延させられる。
図６は、所定のタイミング差を有する２つのクロック信号を生成する回路の回路図である。そのようなタイミング差を有するクロック信号（ＣＫ１）とクロック信号（ＣＫ３）を生成するためには、図６の上側に示したクロックバッファ部（ＣＫＢＦ１）の回路において、クロック信号（ＣＫ１）及びクロック信号（ＣＫＢ１）を生成すると共に、それらからＳＥＴ対策用遅延回路である直列接続された２つのインバータを介してタイミングが遅延させられたクロック信号（ＣＫ２）及びクロック信号（ＣＫＢ２）を生成する。次に、図６の下側に示したクロックバッファ部（ＣＫＢＦ２）内のセットアップ/ホールド対策回路に、クロック信号（ＣＫＢ１）、クロック信号（ＣＫＢ２）を入力し、クロック信号（ＣＫＢ３）の立ち上がりがクロック信号（ＣＫＢ１）の立ち上がりから所定の遅延時間を有するようなクロック信号（ＣＫＢ３）及び、クロック信号（ＣＫ３）の立下りがクロック信号(ＣＫ１)の立下りから所定の遅延時間を有するようなクロック信号（ＣＫ３）を生成する。
このように、クロック信号（ＣＫ１）（及び逆相のＣＫＢ１）とクロック信号（ＣＫ３）（及び逆相のＣＫＢ３）にタイミング差を持たせると、クロック信号（ＣＫ１）（又は逆相のＣＫＢ１）が印加されるＤＩＣＥエレメントＨＤＥ１及びＨＤＥ２からなるメモリー部の部分と、クロック信号（ＣＫ３）（又は逆相のＣＫＢ３）が印加されるＤＩＣＥエレメントＨＤＥ３及びＨＤＥ４からなるメモリー部の部分との間で、遅延によりそれらのクロック信号が一致していない期間には、上流でシングルイベントトランジェント（ＳＥＴ）により誤った入力がなされたとしても、それによって両方のメモリー部の部分のデータが変化してしまうことを防止することができる。
図７は、出力バッファ部（ＯＢＦ）の回路図である。出力バッファ部（ＯＢＦ）は、データ出力部に現れる反転出力データＱＢを、インバータを介して出力データＱとして出力する。図７では、２個ずつのｐ型及びｎ型トランジスタで構成されるインバータにより出力バッファ部（ＯＢＦ）を構成しているが、出力バッファ部（ＯＢＦ）は単一のｐ型及びｎ型トランジスタで構成されるインバータでもよい。インバータを構成するトランジスタの数は、ドライブ能力やトランジスタサイズによって決定されるべきものである。
図８はＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の真理値表である。クロック信号ＣＫ（ＣＫ１及びＣＫ３）が０のときはＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、データスルー状態であり、入力データ信号Ｄと同じ論理が出力データ信号Ｑとして出力される。クロック信号ＣＫ（ＣＫ１及びＣＫ３）が１のときはＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）は、データラッチ状態であり、入力データ信号Ｄの論理にかかわらず、直前の論理を保持している出力データ信号Ｑが出力される。
（ＨｙｐｅｒＤＩＣＥラッチ回路の動作）
次にＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の動作について説明する。従来のＤＩＣＥは、メモリー部のオフ状態トランジスタが、２個同時にオン状態に反転すると、ＤＩＣＥ回路の保持データも反転する（ＳＥＵが発生）のに対し、ＨｙｐｅｒＤＩＣＥラッチ回路では、メモリー部のオフ状態トランジスタが２個同時にオン状態に反転しても、ＨｙｐｅｒＤＩＣＥラッチ回路の保持データは反転しない（ＳＥＵが発生しない）。ＨｙｐｅｒＤＩＣＥラッチ回路では、特定の３個かそれ以上のオフ状態トランジスタが同時にオン状態に反転しないかぎり、保持データは反転しない。
図９Ａは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生しない場合における正常動作の説明図である。図９Ａの上側の表には、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１～ＨＤＥ４）がデータを安定的に保持する場合の２種類のロジック状態（アイソレート状態及びラッチ状態）が示されている。正常状態のＨｙｐｅｒＤＩＣＥラッチ回路では、ＤＩＣＥ回路と同様に、ラッチ状態とアイソレート状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１～ＨＤＥ４）が交互に隣り合うことで、ノード間のロジックが矛盾なく連続し、データを安定的に保持することができる。図９Ａの下側には、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）がアイソレート状態とラッチ状態のときのトランジスタの状態が示されている。図９Ｂは、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生しない場合の説明図である。図９Ｂには、同一のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）に含まれる１個以上のトランジスタが反転した場合の動作が示されている。アイソレート状態（オフ状態）のＤＩＣＥノードには、８個のオフ状態トランジスタが存在し、これらはエネルギー粒子の入射等の外的要因により容易に反転してオン状態になり得る。しかし、アイソレート状態の同一ＨｙｐｅｒＤＩＣＥノード（例：ＨＤＥ２）の、８個以下のオフ状態トランジスタが、オン状態に反転しても、両隣のラッチ状態（オン状態）のＤＩＣＥノード（例：ＨＤＥ１とＨＤＥ３）により、元の状態に戻される（補完される）。従って、ＨｙｐｅｒＤＩＣＥラッチ回路全体としては正常状態が保たれ、保持データの反転（ＳＥＵ発生）は起こらない。図９Ｃも、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生しない場合の説明図である。図９Ｃは、メモリー部の異なるＨｙｐｅｒＤＩＣＥエレメントにまたがるオフ状態トランジスタが、２個同時にオン状態に反転しても、ＨｙｐｅｒＤＩＣＥラッチ回路の保持データは反転しない（ＳＥＵが発生しない）例を説明するものである。ＨｙｐｅｒＤＩＣＥラッチ回路の保持データが反転（ＳＥＵが発生）するのは、異なるＨｙｐｅｒＤＩＣＥノード（例：ＨＤＥ２とＨＤＥ４）をまたがる任意の計３個かそれ以上のオフ状態トランジスタが同時にオン状態に反転した場合である。図９Ｃに示すように、例えばＨＤＥ２（Ｐ２＿２）及びＨＤＥ４（Ｎ４＿４）をまたがる２個以下のトランジスタが反転したとしても、オン状態のＨＤＥ３に保持されているデータの反転は起こらず、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）にＳＥＵは発生しない。
図１０は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ耐性の原理を示す説明図であり、ＳＥＵが発生する場合の説明図である。ＨｙｐｅｒＤＩＣＥラッチ回路の保持データが反転（ＳＥＵ発生）するのは、異なるＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ２とＨＤＥ４）をまたがる任意の計３個かそれ以上のオフ状態トランジスタが同時にオン状態に反転した場合である。オン状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ３）に対し、その両側のオフ状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ２、ＨＤＥ４）の計３個のオフ状態トランジスタが、エネルギー粒子の入射により反転したことが原因で、３箇所誤ったデータがオン状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ３）に与えられた場合には、本来データ補完をするべきオン状態のＨｙｐｅｒＤＩＣＥエレメント（例：ＨＤＥ３）が誤動作状態となり、データ補完の機能が働かず、ＨｙｐｅｒＤＩＣＥラッチ回路はＳＥＵを発生する。
図１０の左下の図は、オフ状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）のトランジスタレベルの回路図である。ＨＤＥ２を構成する全８個のトランジスタは全てオフ状態である。これらの中で、Ｐ２＿２及びＰ２＿４の２個のトランジスタの状態が、エネルギー粒子の入射の影響でオフ状態からオン状態に変化した場合、Ｘ２＿１及びＸ２＿２それぞれのノードは、これらはＨＤＥ２に隣接するオン状態であるＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）への入力信号を伝えるものであるが、このＨＤＥ３への入力信号が本来のロジックである０状態から１状態に変化する。
図１０の右下の図は、オフ状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）のトランジスタレベルの回路図である。ＨＤＥ４を構成する全８個のトランジスタは全てオフ状態である。これらの中で、Ｎ４＿４の１個のトランジスタの状態が、エネルギー粒子の入射の影響でオフ状態からオン状態に変化した場合、Ｘ３＿１のノードは、これはＨＤＥ４に隣接するオン状態であるＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）への入力信号を伝えるものであるが、このＨＤＥ３への入力信号が本来のロジックである１状態から０状態に変化する。上記図１０の左下の図、及び右下の図の現象が同時に発生した場合、オン状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）への４個の入力信号の内、３個が本来のロジック状態と異なる状態に変化することになる。これにより、オン状態のＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）の保持データが反転し、オン状態のエレメントによるデータの補完関係が崩れ、結果としてＨｙｐｅｒＤＩＣＥラッチ回路でＳＥＵが発生することになる。なお、Ｂｕｌｋプロセスでは、サブストレート／ウェル構造により、全てのトランジスタがＧＮＤ／ＶDDとショートする可能性があるため、図１０の左下の図及び右下の図のように、直列２段積みトランジスタ構造で、どちらか一つのトランジスタがオンした場合でも、その出力にはＧＮＤ／ＶDDが現れる。ここは、全てのトランジスタがアイソレートされているＳＯＩプロセスとは異なる点である。
（クリティカルトランジスタ）
図１１は、クリティカルトランジスタの説明図である。左側に記載した（ａ）従来のＤＩＣＥ回路においては、入射エネルギー粒子の軌跡上に２個のクリティカルトランジスタ（クリティカルトランジスタペア）が配置されていた場合、それらが同時に反転してＳＥＵが発生するリスクがある。右側に記載したＨｙｐｅｒＤＩＣＥ回路においては、３個のクリティカルトランジスタを頂点とする三角形の開口部が広いほど、同一入射粒子によって３個のクリティカルトランジスタが同時反転してＳＥＵが発生するリスクは減っていく。ＳＥＵ耐性をより高めるためには、クリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置し、３個のクリティカルトランジスタを頂点とする三角形の開口部を広くするようにすると好適である。
クリティカル３トランジスタについて説明する。図１２は、クリティカルトランジスタのレイアウト配置図である。図は、トランジスタなどのレイアウトを示したものである。実線の長方形で符号を囲んだトランジスタは、ＨＤＥ１とＨＤＥ３がアイソレート状態の時のすべてのクリティカルトランジスタ候補であり、破線の長方形で符号を囲んだトランジスタは、ＨＤＥ２とＨＤＥ４がアイソレート状態の時のすべてのクリティカルトランジスタ候補である。ＳＥＵが発生するのは、ＨＤＥ１とＨＤＥ３がアイソレート状態の時又はＨＤＥ２とＨＤＥ４がアイソレート状態の時のいずれかのクリティカルトランジスタ候補において、それぞれが異なるＨｙｐｅｒＤＩＣＥエレメントに含まれる３個のトランジスタが誤動作した場合である。そのような３個のトランジスタをクリティカル３トランジスタ（３個のクリティカルトランジスタの組み合わせ）と呼ぶ。図１２では、ｎ型トランジスタＮ２＿４、ｎ型トランジスタＮ４＿２、ｎ型トランジスタＮ４＿４が破線で結ばれているが、それらの３個のトランジスタはＨＤＥ２とＨＤＥ４がアイソレート状態の時におけるクリティカルトランジスタ候補に含まれており、また、それぞれが異なるＨｙｐｅｒＤＩＣＥエレメントに含まれている。従って、その３個のトランジスタは、クリティカル３トランジスタである。
図１３は、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）のＳＥＵ発生原因となるクリティカル３トランジスタの説明図である。図１３の下側に、３個のトランジスタの組み合わせを、実線の三角形で結んで表している。その３個のトランジスタの組み合わせは１４種類存在するが、その３個のトランジスタが同時に誤作動してオフからオンに変化すると、ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）の保持するデータが反転し、ＳＥＵが発生する。その３個のトランジスタの組み合わせを、３個のクリティカルトランジスタの組み合わせと呼ぶ。
図１４は、同時に反転してはいけない３個のクリティカルトランジスタの組み合わせを示す表である。そこには、ＨＤＥ１とＨＤＥ３がアイソレート状態、ＨＤＥ２とＨＤＥ４がアイソレート状態のそれぞれにおけるクリティカル３トランジスタが１４種類示されている。
ＨｙｐｅｒＤＩＣＥラッチ回路の具体的なクリティカル３トランジスタについて、それぞれの回路要素名に序数を付して区別した用語を用いて記載する。すなわち、同時反転がシングルイベントを生じさせ得るクリティカル３トランジスタ（３個のクリティカルトランジスタの組み合わせ）は、
（１）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
（２）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（３）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
（４）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（５）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
（６）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
（７）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（８）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
（９）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
（１０）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
（１１）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
（１２）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
（１３）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）の組み合わせ；及び
（１４）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ、 からなる１４種類の組み合わせである。
そして、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタを、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置すると好適である。例えば６５ｎｍプロセスにおいて、三角形の頂点のクリティカルトランジスタのゲート間距離を１．２μｍ以上とすると好適である。このように十分なゲート間距離を置くことによって、６５ｎｍ以下の微細化された半導体ＣＭＯＳプロセスで設計及び製造された本発明のメモリ素子において、シングルイベントアップセット及びシングルイベントトランジェントに対し、重イオンのＬＥＴ（Linear Energy Transfer: 線エネルギー付与）で６８ＭｅＶ／（ｍｇ／ｃｍ2）以上の耐性を得られることが確認された。宇宙空間では４０ＭｅＶ／（ｍｇ／ｃｍ2）以上のＬＥＴを有する重イオンの存在は希なので、十分なＳＥＵ耐性が実現できることとなる。
図１５は、ＨｙｐｅｒＤＩＣＥラッチ回路のレイアウト図の例である。図１５の上側には具体的なレイアウト例を、図１５の下側には、上側の図に対応させた回路の説明が記載されている。また、図１６Ａから１６Ｃは、図１５の上側に示したレイアウト図を拡大して３つに分けて示したものである。レイアウトは、左右方向に、２つのＨｙｐｅｒＤＩＣＥエレメント、その他の回路（クロックバッファ、出力バッファなど）、２つのＨｙｐｅｒＤＩＣＥエレメントと大きく分かれており、また、上下方向にも２つに分かれている。このように、上下方向に２つのレイアウトを並べて配置した構造を、ダブルハイト構造と呼ぶ。具体的には、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）が上下に配置され、ＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）とＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）が上下に配置される。なお、２つのＨｙｐｅｒＤＩＣＥエレメントを上下に配置する際には、１つのＨｙｐｅｒＤＩＣＥエレメントを構成するトランジスタをできるだけ上下方向に離して配置すると好適である。そのためには、１つのＨｙｐｅｒＤＩＣＥエレメントを構成するトランジスタを上下の２つのレイアウトに分散して配置する。この場合、上下方向に並べられる２つのＨｙｐｅｒＤＩＣＥエレメントのそれぞれを構成するトランジスタは、上下の２つのレイアウトに分散して配置され、２つのＨｙｐｅｒＤＩＣＥエレメントの間には上下関係は生じないようになる。また、図１５の上側の図の中の実線の三角形は、クリティカル３トランジスタの１種類における配置の例を示したものである。
また、ＨｙｐｅｒＤＩＣＥエレメント以外の回路は、上下に配置されたＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ１）及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ４）、上下に配置されたＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ２）及びＨｙｐｅｒＤＩＣＥエレメント（ＨＤＥ３）の間に配置されており、これによって、クリティカルトランジスタを含むＨｙｐｅｒＤＩＣＥエレメントを左右方向に大きく離して配置することが可能となる。
具体的には、ＨｙｐｅｒＤＩＣＥラッチ回路は、冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路を上下に配置し、
冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路を上下に配置し、
冗長化された前記第１ＤＩＣＥエレメント、冗長化された前記第２ＤＩＣＥエレメント、冗長化された前記第３ＤＩＣＥエレメント、及び冗長化された前記第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有する。
（三重化ＨｙｐｅｒＤＩＣＥエレメント）
今まで、二重化による冗長化を行う技術について説明してきたが、同様にして、三重化や、四重化などのｋ重化（ｋは４以上の整数）を行うことも可能であり、ＳＥＵ耐性をさらに向上させることもできる。
図１７Ａは、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）の回路図である。図１７Ａには、第１三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）の回路が示されており、直列に三重化したｐ型トランジスタ（Ｐ１＿１）、ｐ型トランジスタ（Ｐ１＿２）、及びｐ型トランジスタ（Ｐ１＿３）に対して、ｐ型トランジスタ（Ｐ１＿１＿１）、ｐ型トランジスタ（Ｐ１＿２＿１）、及びｐ型トランジスタ（Ｐ１＿３＿１）を直列に三重化したものと、ｐ型トランジスタ（Ｐ１＿１＿２）、ｐ型トランジスタ（Ｐ１＿２＿２）、及びｐ型トランジスタ（Ｐ１＿３＿２）を直列に三重化したものとを、並列に接続している。また、直列に三重化したｎ型トランジスタ（Ｎ１＿１）、ｎ型トランジスタ（Ｎ１＿２）、及びｎ型トランジスタ（Ｎ１＿３）に対して、ｎ型トランジスタ（Ｎ１＿１＿１）、ｎ型トランジスタ（Ｎ１＿２＿１）、及びｎ型トランジスタ（Ｎ１＿３＿１）を直列に三重化したものと、ｎ型トランジスタ（Ｎ１＿１＿２）、ｎ型トランジスタ（Ｎ１＿２＿２）、及びｎ型トランジスタ（Ｎ１＿３＿２）を直列に三重化したものとを、並列に接続している。
図１７Ｂには、三重化ＨｙｐｅｒＤＩＣＥラッチ回路（３ＨＤＬ）のブロック図が示されている。三重化ＨｙｐｅｒＤＩＣＥメモリー部（３ＨＤＭ）は、４つの三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１，３ＨＤＥ２，３ＨＤＥ３，３ＨＤＥ４）をループ状に接続したものである。それぞれの三重化ＨｙｐｅｒＤＩＣＥエレメントは６つの接続点（ノード）を有しており、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２，Ｘ４＿３，Ｘ１＿１，Ｘ１＿２，Ｘ１＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ４）のノードＸ４＿１，Ｘ４＿２，Ｘ４＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２，Ｘ１＿３と共有され、接続されている。同様に、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ２）のノードＸ１＿１，Ｘ１＿２，Ｘ１＿３，Ｘ２＿１，Ｘ２＿２，Ｘ２＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）のノードＸ１＿１，Ｘ１＿２，Ｘ１＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２，Ｘ２＿３と共有され、接続されている。また同様に、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ３）のノードＸ２＿１，Ｘ２＿２，Ｘ３＿３，Ｘ３＿１，Ｘ３＿２，Ｘ３＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ２）のノードＸ２＿１，Ｘ２＿２，Ｘ２＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２，Ｘ３＿３と共有され、接続されている。また同様に、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ４）のノードＸ３＿１，Ｘ３＿２，Ｘ３＿３，Ｘ４＿１，Ｘ４＿２，Ｘ４＿３は、それぞれ、三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ３）のノードＸ３＿１，Ｘ３＿２，Ｘ３＿３，及び三重化ＨｙｐｅｒＤＩＣＥエレメント（３ＨＤＥ１）のノードＸ４＿１，Ｘ４＿２，Ｘ４＿３と共有され、接続されている。
三重化ＨｙｐｅｒＤＩＣＥラッチ回路（３ＨＤＬ）においては、三重化の前に含まれていた、前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成する。
三重化ＨｙｐｅｒＤＩＣＥエレメントや、それを含む三重化ＨｙｐｅｒＤＩＣＥラッチ回路では、三重に冗長化することによって、クリティカルな組み合わせを形成するトランジスタ（同時反転するとＳＥＵを発生させるトランジスタ）の数も多くなり、より優れたＳＥＵ耐性を得ることができる。
（ｋ重化ＨｙｐｅｒＤＩＣＥエレメント）
図１８Ａは、ｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１）（ｋは４以上の整数）の回路図である。図１８Ａには、ｋ＝４とした場合の第１ｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１）の回路が示されており、直列にｋ重化したｐ型トランジスタ（Ｐ１＿１）、ｐ型トランジスタ（Ｐ１＿２）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ）に対して、ｐ型トランジスタ（Ｐ１＿１＿１）、ｐ型トランジスタ（Ｐ１＿２＿１）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ＿１）を直列にｋ重化したものと、ｐ型トランジスタ（Ｐ１＿１＿２）、ｐ型トランジスタ（Ｐ１＿２＿２）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ＿２）を直列にｋ重化したものと、・・・ｐ型トランジスタ（Ｐ１＿１＿ｋ－１）、ｐ型トランジスタ（Ｐ１＿２＿ｋ－１）、・・・及びｐ型トランジスタ（Ｐ１＿ｋ＿ｋ－１）を直列にｋ重化したものと、を並列に接続している。直列にｋ重化したｎ型トランジスタ（Ｎ１＿１）、ｎ型トランジスタ（Ｎ１＿２）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ）に対して、ｎ型トランジスタ（Ｎ１＿１＿１）、ｎ型トランジスタ（Ｎ１＿２＿１）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ＿１）を直列にｋ重化したものと、ｎ型トランジスタ（Ｎ１＿１＿２）、ｎ型トランジスタ（Ｎ１＿２＿２）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ＿２）を直列にｋ重化したものと、・・・ｎ型トランジスタ（Ｎ１＿１＿ｋ－１）、ｎ型トランジスタ（Ｎ１＿２＿ｋ－１）、・・・及びｎ型トランジスタ（Ｎ１＿ｋ＿ｋ－１）を直列にｋ重化したものと、を並列に接続している。
図１８Ｂは、ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）のブロック図である。図には、ｋ＝４の場合が示されている。ｋ重化ＨｙｐｅｒＤＩＣＥメモリー部（ｋＨＤＭ）を、４つのｋ重化ＨｙｐｅｒＤＩＣＥエレメント（ｋＨＤＥ１，ｋＨＤＥ２，ｋＨＤＥ３，ｋＨＤＥ４）をループ状に接続することによって構成することができる。また、ｋ重化ＨｙｐｅｒＤＩＣＥメモリー部（ｋＨＤＭ）にクロック回路やデータ入力部を付加することによって、ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）を構成することができる。
ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路においては、ｋ重化の前に含まれていた、前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成する。
ｋ重化ＨｙｐｅｒＤＩＣＥエレメントや、それを含むｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路（ｋＨＤＬ）では、ｋ重に冗長化することによって、クリティカルな組み合わせを形成するトランジスタ（同時反転するとＳＥＵを発生させるトランジスタ）の数もさらに多くなり、さらに優れたＳＥＵ耐性を得ることができる。
（フリップフロップ回路）
ＨｙｐｅｒＤＩＣＥラッチ回路（ＨＤＬ）を２つ組み合わせることによって、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）を構成することができる。図１９は、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）のブロック図である。前段に配置したマスター回路として機能させられる、クロック信号が与えられる前段ＨｙｐｅｒＤＩＣＥラッチ回路（ＭＨＤＬ）からの中間出力（ＭＯ）を、後段に配置したスレーブ回路として機能させられる、逆相のクロック信号が与えられる後段ＨｙｐｅｒＤＩＣＥラッチ回路（ＳＨＤＬ）に入力するように構成することによって、ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）を構成することができる。
ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ＨＤＦＦ）は、ＳＥＵ耐性のＨｙｐｅｒＤＩＣＥラッチ回路を含むものであるため、同様のＳＥＵ耐性を有している。なお、三重化ＨｙｐｅｒＤＩＣＥラッチ回路やｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路を使用して、それぞれ、三重化ＨｙｐｅｒＤＩＣＥフリップフロップ回路（３ＨＤＦＦ）やｋ重化ＨｙｐｅｒＤＩＣＥフリップフロップ回路（ｋＨＤＦＦ）を構成することもできる。それらは、それぞれ、三重化ＨｙｐｅｒＤＩＣＥラッチ回路やｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路と同様のＳＥＵ耐性を有している。
ＤＥ ＤＩＣＥエレメント
ＤＥ’ 直列二重化ＤＩＣＥエレメント
ＨＤＥ ＨｙｐｅｒＤＩＣＥエレメント
ＨＤＭ ＨｙｐｅｒＤＩＣＥメモリー部
ＨＤＬ ＨｙｐｅｒＤＩＣＥラッチ回路
ＨＤＦＦ ＨｙｐｅｒＤＩＣＥフリップフロップ回路
３ＨＤＥ 三重化ＨｙｐｅｒＤＩＣＥエレメント
３ＨＤＭ 三重化ＨｙｐｅｒＤＩＣＥメモリー部
３ＨＤＬ 三重化ＨｙｐｅｒＤＩＣＥラッチ回路
ｋＨＤＥ ｋ重化ＨｙｐｅｒＤＩＣＥエレメント
ｋＨＤＭ ｋ重化ＨｙｐｅｒＤＩＣＥメモリー部
ｋＨＤＬ ｋ重化ＨｙｐｅｒＤＩＣＥラッチ回路

Claims (6)

  1. ゲートとドレインが相互に接続されたｐ型トランジスタとｎ型トランジスタから構成され、ｐ型トランジスタのゲートとｎ型トランジスタのドレインの間の第１ノードとｐ型トランジスタのドレインとｎ型トランジスタのゲートの間の第２ノードとを有するＤｕａｌ Ｉｎｔｅｒｌｏｃｋｅｄ Ｓｔｏｒａｇｅ Ｃｅｌｌ（ＤＩＣＥ）エレメントが４つ直列かつループ状に接続されて構成されるシングルイベントアップセット耐性ラッチ回路であって、
    ゲートとドレインが相互に接続された第１ｐ型トランジスタ（Ｐ１＿１）及び第１ｎ型トランジスタ（Ｎ１＿１）を含む第１ＤＩＣＥエレメントと、
    ゲートとドレインが相互に接続された第２ｐ型トランジスタ（Ｐ２＿１）及び第２ｎ型トランジスタ（Ｎ２＿１）を含む第２ＤＩＣＥエレメントと、
    ゲートとドレインが相互に接続された第３ｐ型トランジスタ（Ｐ３＿１）及び第３ｎ型トランジスタ（Ｎ３＿１）を含む第３ＤＩＣＥエレメントと、
    ゲートとドレインが相互に接続された第４ｐ型トランジスタ（Ｐ４＿１）及び第４ｎ型トランジスタ（Ｎ４＿１）を含む第４ＤＩＣＥエレメントと、を含み、
    前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第１ＤＩＣＥエレメント第１ノードを形成し、
    前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第２ＤＩＣＥエレメント第１ノードを形成し、
    前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第３ＤＩＣＥエレメント第１ノードを形成し、
    前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのゲートとｎ型トランジスタのドレインの間のノードが第４ＤＩＣＥエレメント第１ノードを形成し、
    前記第１ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第１ＤＩＣＥエレメント第２ノードを形成し、
    前記第２ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第２ＤＩＣＥエレメント第２ノードを形成し、
    前記第３ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第３ＤＩＣＥエレメント第２ノードを形成し、
    前記第４ＤＩＣＥエレメントに含まれるｐ型トランジスタのドレインとｎ型トランジスタのゲートの間のノードが第４ＤＩＣＥエレメント第２ノードを形成し、
    前記第１ＤＩＣＥエレメント第１ノードは前記第４ＤＩＣＥエレメント第２ノードに接続され、
    前記第２ＤＩＣＥエレメント第１ノードは前記第１ＤＩＣＥエレメント第２ノードに接続され、
    前記第３ＤＩＣＥエレメント第１ノードは前記第２ＤＩＣＥエレメント第２ノードに接続され、
    前記第４ＤＩＣＥエレメント第１ノードは前記第３ＤＩＣＥエレメント第２ノードに接続され、
    前記第２ＤＩＣＥエレメント第１ノード及び前記第４ＤＩＣＥエレメント第１ノードは、クロックの制御により導通を制御された、第１データ入力部及び第２データ入力部にそれぞれ接続され、
    前記第１ＤＩＣＥエレメント第２ノード、前記第２ＤＩＣＥエレメント第２ノード、前記第３ＤＩＣＥエレメント第２ノード、及び前記第４ＤＩＣＥエレメント第２ノードの少なくとも１つはデータ出力部に接続されているラッチ回路において、
    前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に二重化したものを並列に二重化するために、直列、並列、及び直列並列の３箇所の位置に冗長化するトランジスタを追加することによって４個のトランジスタから構成されるようにするとともに、二重に冗長化された前記第１データ入力部及び前記第２データ入力部を構成し、
    冗長化された、前記第１、第２、第３及び第４ＤＩＣＥエレメントは、それぞれ前記第１及び第２データ入力部を制御する前記クロックと逆相の制御により、正電源又は負電源との接続を制御されるものであり、
    二重化されるトランジスタと、並列に二重化するトランジスタは、ゲートが共通に接続され、
    直列に二重化するトランジスタと、直列並列に二重化するトランジスタは、ゲートが共通に接続され、
    二重化されるトランジスタと、直列に二重化するトランジスタは、直列に接続され、
    並列に二重化するトランジスタと、直列並列に二重化するトランジスタは、直列に接続され、
    前記直列、並列、及び直列並列の二重化は、
    前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）をそれぞれ直列に負電源（Ｖ SS ）側に接続し、冗長化された前記第１から第４ＤＩＣＥエレメントを構成するすべてのｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）をそれぞれ直列に正電源（Ｖ DD ）側に接続し、
    冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｐ型トランジスタ（Ｐ１＿３，Ｐ２＿３，Ｐ３＿３，Ｐ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｐ型トランジスタ（Ｐ１＿２，Ｐ２＿２，Ｐ３＿２，Ｐ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｐ型トランジスタ（Ｐ１＿４，Ｐ２＿４，Ｐ３＿４，Ｐ４＿４）とを直列に接続したもの（Ｐ１＿３－Ｐ１＿４，Ｐ２＿３－Ｐ２＿４，Ｐ３＿３－Ｐ３＿４，Ｐ４＿３－Ｐ４＿４）のそれぞれを、正電源（Ｖ DD ）側と前記第１から第４ｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれのゲートとの間に接続し、
    冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４ｎ型トランジスタ（Ｎ１＿１，Ｎ２＿１，Ｎ３＿１，Ｎ４＿１）のそれぞれに対して、それとゲート同士が接続された第１から第４並列二重化ｎ型トランジスタ（Ｎ１＿３，Ｎ２＿３，Ｎ３＿３，Ｎ４＿３）と、冗長化された前記第１から第４ＤＩＣＥエレメントをそれぞれ構成する前記第１から第４直列二重化ｎ型トランジスタ（Ｎ１＿２，Ｎ２＿２，Ｎ３＿２，Ｎ４＿２）のそれぞれに対して、それとゲート同士が接続された、第１から第４直列並列二重化ｎ型トランジスタ（Ｎ１＿４，Ｎ２＿４，Ｎ３＿４，Ｎ４＿４）とを直列に接続したもの（Ｎ１＿３－Ｎ１＿４，Ｎ２＿３－Ｎ２＿４，Ｎ３＿３－Ｎ３＿４，Ｎ４＿３－Ｎ４＿４）のそれぞれを、負電源（Ｖ SS ）側と、前記第１から第４ｐ型トランジスタ（Ｐ１＿１，Ｐ２＿１，Ｐ３＿１，Ｐ４＿１）のそれぞれのゲートとの間に接続することによって実施され、
    前記直列に二重化するｐ型トランジスタと、前記直列並列に二重化するｐ型トランジスタの共通に接続されたゲートは、前記二重化されるｎ型トランジスタに直列接続された前記直列に二重化するｎ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第１ノードを形成し、
    前記直列に二重化するｎ型トランジスタと、前記直列並列に二重化するｎ型トランジスタの共通に接続されたゲートは、前記二重化されるｐ型トランジスタに直列接続された前記直列に二重化するｐ型トランジスタのドレイン側に接続され、二重化されることによって冗長化されたＤＩＣＥエレメント第２ノードを形成し、
    冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１ｐ型トランジスタ（Ｐ１＿１）のゲートと前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）のドレインの間のノードが冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）であり、
    冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２ｐ型トランジスタ（Ｐ２＿１）のゲートと前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）のドレインの間のノードが冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）であり、冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は、冗長化された前記第１データ入力部に接続され、
    冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３ｐ型トランジスタ（Ｐ３＿１）のゲートと前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）のドレインの間のノードが冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）であり、
    冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４ｐ型トランジスタ（Ｐ４＿１）のゲートと前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）のドレインの間のノードが冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）であり、冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は、冗長化された前記第２データ入力部に接続され、
    冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のゲートと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のドレインの間のノードが冗長化された第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）を形成し、
    冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のゲートと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のドレインの間のノードが冗長化された第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）を形成し、冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は、冗長化された前記第１データ入力部に接続され、
    冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のゲートと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のドレインの間のノードが冗長化された第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）を形成し、
    冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のゲートと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のドレインの間のノードが冗長化された第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）を形成し、冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は、冗長化された前記第２データ入力部に接続され、
    冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）のドレインと前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）であり、
    冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）のドレインと前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）であり、
    冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）のドレインと前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）であり、
    冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）のドレインと前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）であり、
    冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）のドレインと前記第１ｎ型トランジスタ（Ｎ１＿１）のゲートの間のノードが冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）を形成し、
    冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）のドレインと前記第２ｎ型トランジスタ（Ｎ２＿１）のゲートの間のノードが冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）を形成し、
    冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）のドレインと前記第３ｎ型トランジスタ（Ｎ３＿１）のゲートの間のノードが冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）を形成し、
    冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）のドレインと前記第４ｎ型トランジスタ（Ｎ４＿１）のゲートの間のノードが冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）を形成し、
    冗長化された前記第１ＤＩＣＥエレメント第１ノード（Ｘ４＿１）は冗長化された前記第４ＤＩＣＥエレメント第２ノード（Ｘ４＿１）に接続され、
    冗長化された前記第２ＤＩＣＥエレメント第１ノード（Ｘ１＿１）は冗長化された前記第１ＤＩＣＥエレメント第２ノード（Ｘ１＿１）に接続され、
    冗長化された前記第３ＤＩＣＥエレメント第１ノード（Ｘ２＿１）は冗長化された前記第２ＤＩＣＥエレメント第２ノード（Ｘ２＿１）に接続され、
    冗長化された前記第４ＤＩＣＥエレメント第１ノード（Ｘ３＿１）は冗長化された前記第３ＤＩＣＥエレメント第２ノード（Ｘ３＿１）に接続され、
    冗長化された前記第１ＤＩＣＥエレメント二重化第１ノード（Ｘ４＿２）は冗長化された前記第４ＤＩＣＥエレメント二重化第２ノード（Ｘ４＿２）に接続され、
    冗長化された前記第２ＤＩＣＥエレメント二重化第１ノード（Ｘ１＿２）は冗長化された前記第１ＤＩＣＥエレメント二重化第２ノード（Ｘ１＿２）に接続され、
    冗長化された前記第３ＤＩＣＥエレメント二重化第１ノード（Ｘ２＿２）は冗長化された前記第２ＤＩＣＥエレメント二重化第２ノード（Ｘ２＿２）に接続され、
    冗長化された前記第４ＤＩＣＥエレメント二重化第１ノード（Ｘ３＿２）は冗長化された前記第３ＤＩＣＥエレメント二重化第２ノード（Ｘ３＿２）に接続され、
    （１）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
    （２）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｐ型トランジスタ（Ｐ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｐ型トランジスタ（Ｐ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （３）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）の組み合わせ；
    （４）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （５）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
    （６）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｐ型トランジスタ（Ｐ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｐ型トランジスタ（Ｐ３＿４）の組み合わせ；
    （７）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列二重化ｎ型トランジスタ（Ｎ１＿２）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （８）冗長化された前記第１ＤＩＣＥエレメントに含まれる前記第１直列並列二重化ｎ型トランジスタ（Ｎ１＿４）、冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列二重化ｎ型トランジスタ（Ｎ３＿２）、及び冗長化された前記第３ＤＩＣＥエレメントに含まれる前記第３直列並列二重化ｎ型トランジスタ（Ｎ３＿４）の組み合わせ；
    （９）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
    （１０）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｐ型トランジスタ（Ｐ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｐ型トランジスタ（Ｐ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
    （１１）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）の組み合わせ；
    （１２）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列二重化ｎ型トランジスタ（Ｎ２＿２）、冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ；
    （１３）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｐ型トランジスタ（Ｐ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｐ型トランジスタ（Ｐ４＿４）の組み合わせ；及び
    （１４）冗長化された前記第２ＤＩＣＥエレメントに含まれる前記第２直列並列二重化ｎ型トランジスタ（Ｎ２＿４）、冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列二重化ｎ型トランジスタ（Ｎ４＿２）、及び冗長化された前記第４ＤＩＣＥエレメントに含まれる前記第４直列並列二重化ｎ型トランジスタ（Ｎ４＿４）の組み合わせ、
    からなる１４種類の、同時反転がシングルイベントを生じさせ得るクリティカルトランジスタの組み合わせに対して、同じ組み合わせの中の３個のトランジスタの内、少なくとも２つのトランジスタは、当該回路レイアウト内において、縦方向又は横方向の直線上において所定のゲート間距離を置いてお互いに配置されることを特徴とする、シングルイベントアップセット耐性ラッチ回路。
  2. 冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路を上下に配置し、
    冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路を上下に配置し、
    冗長化された前記第１ＤＩＣＥエレメント、冗長化された前記第２ＤＩＣＥエレメント、冗長化された前記第３ＤＩＣＥエレメント、及び冗長化された前記第４ＤＩＣＥエレメント以外の回路を、上下に配置された冗長化された前記第１ＤＩＣＥエレメントと冗長化された前記第４ＤＩＣＥエレメントの回路と、上下に配置された冗長化された前記第３ＤＩＣＥエレメントと冗長化された前記第２ＤＩＣＥエレメントの回路との間に配置した回路レイアウトを有する請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  3. 冗長化された前記第１データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第２ＤＩＣＥエレメント第１ノードと冗長化された前記第２ＤＩＣＥエレメント二重化第１ノードに接続され、
    冗長化された前記第２データ入力部は２個のトランスミッションゲートから構成され、前記トランスミッションゲートのそれぞれの出力は、冗長化された前記第４ＤＩＣＥエレメント第１ノードと冗長化された前記第４ＤＩＣＥエレメント二重化第１ノードに接続される、請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  4. 前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、前記第４ｐ型トランジスタ（Ｐ４＿１）、前記第４ｎ型トランジスタ（Ｎ４＿１）は、それぞれ、直列に三重化したものを並列に三重化するために、８箇所の位置に冗長化するトランジスタを追加することによって９個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれ３個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成することを特徴とする、請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  5. 前記第１ｐ型トランジスタ（Ｐ１＿１）、前記第１ｎ型トランジスタ（Ｎ１＿１）、前記第２ｐ型トランジスタ（Ｐ２＿１）、前記第２ｎ型トランジスタ（Ｎ２＿１）、前記第３ｐ型トランジスタ（Ｐ３＿１）、前記第３ｎ型トランジスタ（Ｎ３＿１）、・・・、ｋを４以上の整数として、前記第ｋｐ型トランジスタ（Ｐｋ＿１）、前記第ｋｎ型トランジスタ（Ｎｋ＿１）は、それぞれ、直列にｋ重化したものを並列にｋ重化するために、ｋ2－１箇所の位置に冗長化するトランジスタを追加することによってｋ2個のトランジスタから構成されるようにするとともに、同じデータ源からの入力をそれぞれｋ個のトランスミッションゲートを通じて受け付けるように前記第１データ入力部及び前記第２データ入力部を構成することを特徴とする、請求項１に記載のシングルイベントアップセット耐性ラッチ回路。
  6. 請求項１から５のいずれかに記載のシングルイベントアップセット耐性ラッチ回路を前段のマスター部と後段のスレーブ部の２個含み、
    前記マスター部のシングルイベントアップセット耐性ラッチ回路の出力を前記スレーブ部のシングルイベントアップセット耐性ラッチ回路の入力に接続し、
    前記マスター部のシングルイベントアップセット耐性ラッチ回路に入力される前記クロックと逆相のクロックを前記スレーブ部のシングルイベントアップセット耐性ラッチ回路に入力する、ことを特徴とする、シングルイベントアップセット耐性フリップフロップ回路。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110855270B (zh) * 2019-09-04 2022-09-23 合肥工业大学 一种低开销的跨层次双模冗余灵敏放大器型触发器
JP7555941B2 (ja) 2019-09-27 2024-09-25 ヌヴォトンテクノロジージャパン株式会社 半導体装置
CN114365285A (zh) * 2019-09-27 2022-04-15 新唐科技日本株式会社 半导体装置
JPWO2021059582A1 (ja) * 2019-09-27 2021-04-01
KR102635205B1 (ko) * 2021-09-06 2024-02-08 경희대학교 산학협력단 적층 구조를 가지는 내방사선 래치 회로 및 그를 포함하는 메모리 셀
US11424749B1 (en) * 2021-12-23 2022-08-23 United States Of America As Represented By The Secretary Of The Navy Analog lock detector for a phase lock loop

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185309A (ja) 2000-12-18 2002-06-28 Hitachi Ltd データ保持回路および半導体装置並びに半導体装置の設計方法
US20040017237A1 (en) 2002-07-23 2004-01-29 Bae Systems Single-event upset immune flip-flop circuit
JP2005341588A (ja) 2004-05-27 2005-12-08 Hewlett-Packard Development Co Lp ３重冗長ラッチ
JP2009118335A (ja) 2007-11-08 2009-05-28 Nec Electronics Corp ラッチ回路、及びフリップフロップ回路
JP2009239405A (ja) 2008-03-26 2009-10-15 Fujitsu Microelectronics Ltd ラッチ回路及び電子機器
US20160048624A1 (en) 2008-01-17 2016-02-18 Klas Olof Lilja Circuit and layout design methods and logic cells for soft error hard integrated circuits

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696873B2 (en) 1999-12-23 2004-02-24 Intel Corporation Single event upset hardened latch
US6327176B1 (en) 2000-08-11 2001-12-04 Systems Integration Inc. Single event upset (SEU) hardened latch circuit
US8081010B1 (en) * 2009-11-24 2011-12-20 Ics, Llc Self restoring logic
WO2014066402A1 (en) * 2012-10-22 2014-05-01 Klas Olof Lilja Circuit and layout design methods and logic cells for soft error hard integrated circuits
US9344067B1 (en) * 2013-07-26 2016-05-17 Altera Corporation Dual interlocked cell (DICE) storage element with reduced charge sharing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185309A (ja) 2000-12-18 2002-06-28 Hitachi Ltd データ保持回路および半導体装置並びに半導体装置の設計方法
US20040017237A1 (en) 2002-07-23 2004-01-29 Bae Systems Single-event upset immune flip-flop circuit
JP2005341588A (ja) 2004-05-27 2005-12-08 Hewlett-Packard Development Co Lp ３重冗長ラッチ
JP2009118335A (ja) 2007-11-08 2009-05-28 Nec Electronics Corp ラッチ回路、及びフリップフロップ回路
US20160048624A1 (en) 2008-01-17 2016-02-18 Klas Olof Lilja Circuit and layout design methods and logic cells for soft error hard integrated circuits
JP2009239405A (ja) 2008-03-26 2009-10-15 Fujitsu Microelectronics Ltd ラッチ回路及び電子機器

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