BR112019021106B1 - Célula padrão de semicondutor de óxido de metal complementar (cmos), circuito de célula padrão de semicondutor de óxido de metal complementar e memória legível por computador - Google Patents

Abstract

Circuitos de célula padrão de semicondutor de óxido de metal complementar (MOS) (CMOS) utilizando linhas metálicas em uma primeira camada metálica usada para roteamento, e métodos relacionados são divulgados. Em um aspecto, um circuito de célula padrão de CMOS inclui primeiro trilho de alimentação, segundo trilho de alimentação, e linhas metálicas dispostas na primeira camada metálica. Uma ou mais das linhas metálicas são dinamicamente cortadas correspondendo a um primeiro limite de célula e um segundo limite de célula da célula padrão de CMOS de modo que as linhas metálicas tenham extremidades de corte correspondentes ao primeiro e segundo limites de célula. Linhas metálicas sem corte correspondentes ao primeiro e segundo limites de célula podem ser usadas para interconectar nós do circuito de célula padrão de CMOS. O corte dinâmico das linhas metálicas permite que a primeira camada metálica seja usada para roteamento, reduzindo o roteamento em outras camadas metálicas de modo que menos vias e linhas metálicas sejam dispostas acima da primeira camada metálica.

Description

PEDIDO DE PRIORIDADE

[0001] O presente pedido reivindica prioridade para Pedido de Patente U.S. N° de Série 15/487,222, depositado em 13 de abril de 2017 e intitulado “COMPLEMENTARY METAL OXIDE SEMICONDUCTOR (MOS) (CMOS) STANDARD CELL CIRCUITS EMPLOYING METAL LINES IN A FIRST METAL LAYER USED FOR ROUTING, AND RELATED METHODS”, o conteúdo do qual é incorporado aqui por referência em sua totalidade.

FUNDAMENTOS I. Campo da Divulgação

[0002] A tecnologia da divulgação refere-se geralmente a circuitos de célula padrão de semicondutor de óxido de metal complementar (MOS) (CMOS), e mais particularmente a fabricação de circuitos de célula padrão de CMOS tendo aumento do desempenho e consumo de energia reduzido.

II. Fundamentos

[0003] Os sistemas de computador com base em processador podem incluir uma vasta gama de circuitos integrados (ICs). Cada IC tem um projeto de layout complexo composto de múltiplos dispositivos de IC. Os circuitos de célula padrão de semicondutor de óxido de metal complementar (MOS) (CMOS) são frequentemente utilizados para ajudar a fabricar o projeto de ICs menos complexo e mais gerenciável. Em particular, os circuitos de célula padrão de CMOS fornecem um designer com células pré-projetadas correspondentes a dispositivos de IC comumente usados que estão em conformidade para regras de projeto específicas de uma tecnologia escolhida. Como exemplos não limitantes, os circuitos de célula padrão de CMOS (isto é, circuitos de célula padrão que incluem tanto uma região de difusão de material semicondutor dopante do tipo N quanto uma dopante do tipo P para formar tanto dispositivos de MOS do tipo P (PMOS) quanto MOS do tipo N (NMOS)) podem incluir portas, inversores, multiplexadores, e somadores. Usando circuitos de célula padrão de CMOS que permitem um designer para criar ICs tendo designs de layout compatíveis, desse modo criando um projeto de layout mais uniforme e menos complexo através de múltiplos ICs, como em comparação com designer personalizado de cada circuito.

[0004] Os circuitos de célula padrão de CMOS convencionais são fabricados usando tecnologias de processo que formam elementos de dispositivo com um tamanho de nó de tecnologia predefinida. Por exemplo, uma tecnologia de processo pode ser utilizada para fabricar um circuito de célula padrão de CMOS convencional com elementos de dispositivo que são dez (10) nanômetros (nm) ou sete (7) nm de largura. Os circuitos de célula padrão de CMOS projetados com tamanhos de nó de tecnologia de dez (10) nm e abaixo convencionalmente utilizam uma camada de fiação de interconexão local para permitir conexões entre múltiplos nós de dispositivo para fazer com que o circuito de célula padrão de CMOS obtenha uma função específica. Por exemplo, um circuito de célula padrão de CMOS pode utilizar uma camada zero de metal (M0) como uma camada de fiação de interconexão local para interconectar uma fonte, dreno, e/ou porta de um transistor para outros nós de dispositivo no circuito de célula padrão de CMOS usando acessos interconectados verticais (vias) e fiação em camadas metálicas adicionais, tais como uma camada metálica (M1) e duas camadas metálicas (M2).

[0005] Como nós de tecnologia e outros recursos litográficos continuam a diminuir em tamanho, um número maior de dispositivos, tal como transistores, podem ser fabricados em menos área dentro de um molde. Embora os circuitos de célula padrão de CMOS possam ser projetados com uma densidade de dispositivo mais alta, trajetos de projeto de uma dada tecnologia de fabricação, tal como espaçamento entre nós específicos, precisam ser satisfeitos para garantir que circuitos de célula padrão de CMOS funcionem como intencionado. Por exemplo, uma técnica para obter densidade de dispositivo mais alta enquanto atende regras de projeto relacionadas ao espaçamento do elemento que envolve imprimir formatos individuais de uma camada de fiação de interconexão (por exemplo, M0), e cortar a camada de fiação de interconexão em múltiplas seções (isto é, múltiplos fios). Cortar a camada de fiação de interconexão (M0) dessa maneira resulta em múltiplos fios separados pela largura do corte correspondente, em que tal separação é menor em comparação com a separação possível imprimindo-se fios separados na camada de fiação de interconexão. Assim, células padrão de CMOS adjacentes em um circuito de célula padrão de CMOS podem ser colocadas mais próximas em proximidade usando o método de impressão e corte descrito acima.

[0006] Entretanto, os formatos de impressão e corte na camada de fiação de interconexão (M0) em múltiplas células padrão de CMOS como descritos acima resultam em vias e fios adicionais em camadas metálicas exceto a camada de fiação de interconexão para interconectar nós de dispositivo de múltiplas células padrão de CMOS. A capacitância de tais vias e fios aumenta a energia de comutação do circuito de célula padrão de CMOS, assim aumentando o consumo de energia correspondente. Adicionalmente, a resistência de tais vias combinadas com o aumento da resistência e capacitância da fiação de metal adicional aumenta o atraso do circuito de célula padrão de CMOS, que reduz o desempenho correspondente.

SUMÁRIO DA DIVULGAÇÃO

[0007] Aspectos divulgados na descrição detalhada incluem circuitos de célula padrão de semicondutor de óxido de metal complementar (MOS) (CMOS) utilizando linhas metálicas em uma primeira camada metálica usada para roteamento, e métodos relacionados. Em um aspecto, um circuito de célula padrão de CMOS inclui um primeiro trilho de alimentação (por exemplo, um trilho de tensão) e um segundo trilho de alimentação (por exemplo, um trilho de aterramento) dispostos na primeira camada metálica. Adicionalmente, o circuito de célula padrão de CMOS inclui linhas metálicas dispostas na primeira camada metálica. O trilho de tensão e o trilho de aterramento não são cortados durante a fabricação de modo que os trilhos de tensão e aterramento podem ser compartilhados pelas células padrão de CMOS adjacentes em um circuito de célula padrão de CMOS correspondente. Uma ou mais das linhas metálicas são dinamicamente cortadas durante a fabricação de modo que as linhas metálicas têm bordas de corte correspondentes o primeiro e segundo limites de célula da célula padrão de CMOS correspondente. Além disso, uma ou mais linhas metálicas não são cortadas correspondendo ao primeiro e/ou segundo limites de célula (isto é, têm uma borda não de corte correspondente a pelo menos um do primeiro e segundo limites de célula), em que tais linhas metálicas podem ser usadas para interconectar nós da célula padrão de CMOS a nós em células padrão de CMOS adjacentes. Desta maneira, as linhas metálicas são dinamicamente cortadas de modo que o circuito de célula padrão de CMOS correspondente pode obter uma figura desejada de mérito (FOM) usando-se as linhas metálicas na primeira camada metálica para interconectar nós em um circuito de célula padrão de CMOS adjacente. Em outras palavras, cortar dinamicamente as linhas metálicas na primeira camada metálica permite que a primeira camada metálica seja usada para roteamento no circuito de célula padrão de CMOS, o que reduz a quantidade de roteamento em outras camadas metálicas de modo que menos acessos interconectados verticais (vias) e linhas metálicas sejam dispostos acima da primeira camada metálica. O número reduzido de vias e linhas metálicas dispostas acima da primeira camada metálica reduz a resistência e capacitância do circuito de célula padrão de CMOS em comparação com circuitos de célula padrão de CMOS convencionais, o que resulta em aumento do desempenho e consumo de energia reduzido.

[0008] A este respeito em um aspecto, uma célula padrão de CMOS é fornecida. A célula padrão de CMOS compreende um primeiro trilho de alimentação disposto em uma direção em uma primeira camada metálica, um segundo trilho de alimentação disposto na direção na primeira camada metálica, e uma pluralidade de linhas metálicas dispostas na direção na primeira camada metálica. Cada linha metálica da pluralidade de linhas metálicas corresponde a uma trilha de uma pluralidade de trilhas. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda de corte correspondente a um primeiro limite de célula da célula padrão de CMOS. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda de corte correspondente a um segundo limite de célula da célula padrão de CMOS, em que o segundo limite de célula está em um lado oposto da célula padrão de CMOS em comparação com o primeiro limite de célula. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda não de corte correspondente a pelo menos um do primeiro limite de célula e o segundo limite de célula.

[0009] Em um outro aspecto, um circuito de célula padrão de CMOS é fornecido. O circuito de célula padrão de CMOS compreende uma pluralidade de células padrão de CMOS. Cada célula padrão de CMOS compreende um primeiro trilho de alimentação disposto em uma direção em uma primeira camada metálica, um segundo trilho de alimentação disposto na direção na primeira camada metálica, e uma pluralidade de linhas metálicas dispostas na direção na primeira camada metálica. Cada linha metálica da pluralidade de linhas metálicas corresponde a uma trilha de uma pluralidade de trilhas. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda de corte correspondente a um primeiro limite de célula de uma célula padrão de CMOS correspondente. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda de corte correspondente a um segundo limite de célula da célula padrão de CMOS correspondente, em que o segundo limite de célula está em um lado oposto da célula padrão de CMOS correspondente em comparação com o primeiro limite de célula. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda não de corte correspondente a pelo menos um do primeiro limite de célula e o segundo limite de célula. Uma ou mais células padrão de CMOS da pluralidade de células padrão de CMOS são dispostas de modo que o segundo limite de célula da uma ou mais células padrão de CMOS é substancialmente adjacente a um primeiro limite de célula de uma ou mais outras células padrão de CMOS. Uma ou mais linhas metálicas de duas ou mais células padrão de CMOS formam uma única linha metálica contínua através de trilhas correspondentes das duas ou mais células padrão de CMOS.

[0010] Em um outro aspecto, um método para fabricar um circuito de célula padrão de CMOS com linhas metálicas de corte dinamicamente em uma primeira camada metálica é fornecido. O método compreende determinar a colocação de uma pluralidade de linhas metálicas e interconexões dispostas acima de uma primeira camada metálica em uma ou mais células padrão de CMOS. O método também compreende determinar se um primeiro otimizador de layout de camada metálica está disponível. O método também compreende, responsivo para determinar que o primeiro otimizador de layout de camada metálica está disponível, determinar um layout de uma pluralidade de casos da uma ou mais células padrão de CMOS. A colocação da pluralidade de linhas metálicas dispostas na primeira camada metálica no layout de cada exemplo da uma ou mais células padrão de CMOS é baseada em uma colocação otimizada da pluralidade de linhas metálicas dispostas na primeira camada metálica usando variáveis de orientação e adjacência da uma ou mais células padrão de CMOS e uma pluralidade de modelos de variação de célula que definem atributos físicos de cada layout. O método também compreende, responsivo para determinar que o primeiro otimizador de layout de camada metálica não está disponível, fornecendo o layout da pluralidade de casos da uma ou mais células padrão de CMOS. A colocação da pluralidade de linhas metálicas dispostas na primeira camada metálica no layout de cada exemplo da uma ou mais células padrão de CMOS corresponde à colocação da pluralidade de linhas metálicas dispostas na primeira camada metálica na pluralidade de modelos de variação de célula. O método também compreende, para cada layout de cada exemplo da pluralidade de casos da uma ou mais células padrão de CMOS, determinar uma pluralidade de custos de projeto correspondentes. O método também compreende construir uma ou mais primeiras árvores com base em custo de camada metálica com base em uma ou mais sementes de variação correspondentes. Cada primeira árvore com base em custo de camada metálica compreende a pluralidade de custos de projeto correspondentes a uma combinação dos layouts da uma ou mais células padrão de CMOS associadas com a semente de variação correspondente. O método também compreende determinar a primeira árvore com base em custo de camada metálica que inclui a pluralidade de custos de projeto correspondentes a uma figura de mérito. O método também compreende dispor e cortar a pluralidade de linhas metálicas na primeira camada metálica de acordo com o layout de cada uma da uma ou mais células padrão de CMOS da primeira árvore determinada com base em custo de camada metálica.

[0011] Em um outro aspecto, um meio legível por computador não transitório tendo armazenado nele dados de computador que, quando usados por um sistema de fabricação, permite que o sistema de fabricação fabrique um circuito de célula padrão de CMOS é fornecido. O circuito de célula padrão de CMOS compreende uma pluralidade de células padrão de CMOS. Cada célula padrão de CMOS compreende um primeiro trilho de alimentação disposto em uma direção em uma primeira camada metálica, um segundo trilho de alimentação disposto na direção na primeira camada metálica, e uma pluralidade de linhas metálicas dispostas na direção na primeira camada metálica. Cada linha metálica da pluralidade de linhas metálicas corresponde a uma trilha de uma pluralidade de trilhas. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda de corte correspondente a um primeiro limite de célula de uma célula padrão de CMOS correspondente. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda de corte correspondente a um segundo limite de célula da célula padrão de CMOS correspondente, em que o segundo limite de célula está em um lado oposto da célula padrão de CMOS correspondente em comparação com o primeiro limite de célula. Uma ou mais linhas metálicas da pluralidade de linhas metálicas têm uma borda não de corte correspondente a pelo menos um do primeiro limite de célula e o segundo limite de célula. Uma ou mais células padrão de CMOS da pluralidade de células padrão de CMOS são dispostas de modo que o segundo limite de célula da uma ou mais células padrão de CMOS é substancialmente adjacente a um primeiro limite de célula de uma ou mais outras células padrão de CMOS. Uma ou mais linhas metálicas de duas ou mais células padrão de CMOS formam uma única linha metálica contínua através de trilhas correspondentes das duas ou mais células padrão de CMOS.

BREVE DESCRIÇÃO DAS FIGURAS

[0012] A Figura 1 é um diagrama de vista superior de um layout exemplificativo de uma célula padrão de semicondutor de óxido de metal complementar (MOS) (CMOS) convencional exemplificativa fabricado com um processo convencional que corta todas as linhas metálicas em uma primeira camada metálica em um primeiro limite de célula e um segundo limite de célula da célula padrão de CMOS convencional;

[0013] Figura 2 é um diagrama de vista superior de um layout exemplificativo de um exemplar circuito de célula padrão de CMOS convencional formado a partir de dois (2) casos da célula padrão de CMOS convencional da Figura 1, em que as linhas metálicas na primeira camada metálica de cada célula padrão de CMOS convencional são cortadas de modo que as linhas metálicas de cada célula padrão de CMOS não cruzam os limites da célula padrão de CMOS correspondente;

[0014] A Figura 3 é um diagrama de vista superior de um layout exemplificativo de uma célula padrão de CMOS exemplificativa utilizando linhas metálicas em uma primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia;

[0015] A Figura 4 é um diagrama de vista superior de um layout exemplificativo de um circuito de célula padrão de CMOS exemplificativo formado a partir de dois (2) casos da célula padrão de CMOS da Figura 3, em que as linhas metálicas na primeira camada metálica de cada célula padrão de CMOS têm bordas de corte correspondentes a um primeiro limite de célula, um segundo limite de célula, e/ou entre o primeiro e segundo limites de célula de cada célula padrão de CMOS;

[0016] A Figura 5 é um fluxograma que ilustra um processo exemplificativo para fabricar um circuito de célula padrão de CMOS utilizando linhas metálicas na primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia;

[0017] A Figura 6 é um diagrama de um modelo de variação de célula exemplificativo utilizado pelo processo da Figura 5;

[0018] A Figura 7 é um diagrama de uma primeira árvore exemplificativa com base em custo de camada metálica gerado durante o processo da Figura 5;

[0019] A Figura 8A é um diagrama lógico de um buffer exemplificativo;

[0020] A Figura 8B é um diagrama de vista superior de um layout exemplificativo do buffer da Figura 8A formado usando o processo de fabricação da Figura 5;

[0021] A Figura 8C é um diagrama alternativo de vista superior de um layout exemplificativo do buffer da Figura 8A formado usando o processo de fabricação da Figura 5;

[0022] A Figura 8D é um outro diagrama alternativo de vista superior de um layout exemplificativo do buffer da Figura 8A formado usando o processo de fabricação da Figura 5;

[0023] A Figura 9 é um diagrama alternativo de vista superior de um layout exemplificativo do buffer da Figura 8A formado usando um processo de fabricação convencional que não corta linhas metálicas dinamicamente em uma primeira camada metálica;

[0024] A Figura 10 é um diagrama de bloco de um sistema com base em processador exemplificativo que pode incluir elementos utilizando o circuito de célula padrão de CMOS da Figura 4 utilizando linhas metálicas em uma primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia; e

[0025] A Figura 11 é um diagrama de bloco de um dispositivo de comunicações sem fio exemplificativo que inclui componentes de radiofrequência (RF) formados em um circuito integrado (IC), em que os componentes de RF podem incluem elementos utilizando o circuito de célula padrão de CMOS da Figura 4 utilizando linhas metálicas em uma primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia.

DESCRIÇÃO DETALHADA

[0026] Com referência agora às figuras do desenho, vários aspectos exemplificativos da presente divulgação são descritos. A palavra “exemplificativo” é usada aqui para significar “servir como um exemplo, exemplo, ou ilustração”. Qualquer aspecto descrito aqui como “exemplificativo” não é necessariamente para ser interpretado como preferido ou vantajoso em relação a outros aspectos. Adicionalmente, embora conexões de energia e aterramento não sejam ilustradas nas figuras do desenho, qualquer aspecto descrito aqui emprega quaisquer conexões de energia e aterramento necessárias para operação como entendido por uma pessoa de habilidade comum na técnica.

[0027] Antes de discutir os detalhes de uma célula padrão de semicondutor de óxido de metal complementar exemplificativa (MOS) (CMOS) (isto é, uma célula padrão que inclui tanto uma região de difusão de material semiconductor dopante do tipo P quanto um dopante do tipo N para formar tanto dispositivos de MOS do tipo P (PMOS) e MOS do tipo N (NMOS)) utilizando linhas metálicas em uma primeira camada metálica usada para roteamento começando na Figura 3, uma célula padrão de CMOS exemplificativa convencional fabricada com um processo convencional que não usa linhas metálicas em uma primeira camada metálica para roteamento é descrito pela primeira vez.

[0028] A este respeito, a Figura 1 é um diagram de vista superior de um layout exemplificativo 100 de uma célula padrão de CMOS exemplificativa convencional 102. Em particular, a célula padrão de CMOS 102 inclui um primeiro trilho de alimentação 104 (por exemplo, um trilho de tensão 104) e um segundo trilho de alimentação 106 (por exemplo, um trilho de aterramento 106) disposto em uma primeira camada metálica. O trilho de tensão 104 corresponde a uma trilha de tensão Tv e o trilho de aterramento 106 corresponde a uma trilha de aterramento TG. Adicionalmente, as linhas metálicas 108(1)-108(6) usadas para interconectar nós dentro da célula padrão de CMOS 102 são dispostas na primeira camada metálica, em que cada linha metálica 108(1)-108(6) corresponde a uma trilha T(1)-T(6). Embora as linhas metálicas 108(1)-108(6) são disposto entre o trilho de tensão 104 e trilho de aterramento 106 neste exemplo, outros exemplos podem incluir o trilho de tensão 104 e o trilho de aterramento 106 dispostos entre as linhas metálicas 108(1)108(6). A célula padrão de CMOS 102 também inclui uma região de difusão de material semicondutor dopante do tipo P (região P) 110, uma região de difusão de material semicondutor dopante do tipo N (região N) 112, e portas 114(1)-114(3) usadas para formar um ou mais transistores na célula padrão de CMOS 102. Como um exemplo não limitante, a primeira camada metálica pode ser uma camada zero de metal (por exemplo, M0) de modo que o trilho de tensão 104, trilho de aterramento 106, e linhas metálicas 108(1)-108(6) são dispostos acima da região P 110, região N 112, e portas 114(1)-114(3).

[0029] Continuando com referência à Figura 1, as linhas metálicas 108(1)-108(6) são cortadas correspondendo a um primeiro limite de célula 116(1) e um segundo limite de célula 116(2) da célula padrão de CMOS 102 de modo que as linhas metálicas 108(1)-108(6) não acoplam eletricamente às linhas metálicas na primeira camada metálica em células padrão de CMOS adjacentes quando dispostas em um circuito de célula padrão de CMOS. Mais especificamente, o processo convencional usado para fabricar a célula padrão de CMOS 102 emprega máscaras de corte 118(1), 118(2) para cortar as linhas metálicas 108(1)-108(6) correspondendo ao primeiro e segundo limites de célula 116(1), 116(2), respectivamente. As máscaras de corte 118(1), 118(2) não são usadas para cortar os trilhos de tensão e aterramento 104, 106 de modo que os trilhos de tensão e aterramento 104, 106 podem ser compartilhados pelas células padrão de CMOS adjacentes no circuito de célula padrão de CMOS correspondente. As máscaras de corte 118(1), 118(2) neste exemplo podem ser únicas ou vários padrões. Por exemplo, em um processo de padrão único, uma máscara de corte (por exemplo, máscara de corte 118(1)) corresponde ao primeiro limite de célula 116(1), e uma máscara de corte (por exemplo, máscara de corte 118(2)) corresponde ao segundo limite de célula 116(2). Desta maneira, um processo de padrão único limita a separação vertical entre máscaras de corte individuais desse modo limitando quais linhas metálicas 108(1)-108(6) podem ser cortadas. Em um processo de vários padrões, múltiplas máscaras de corte (por exemplo, máscara de corte 118(1) dividida em múltiplas máscaras de corte) corresponde ao primeiro limite de célula 116(1), e múltiplas máscaras de corte (por exemplo, máscara de corte 118(2) divididas em múltiplas máscaras de corte) correspondem ao segundo limite de célula 116(2). Desta maneira, um processo de vários padrões reduz o espaço vertical entre máscaras de corte e reduz ou elimina as limitações das quais as linhas metálicas 108(1)-108(6) podem ser cortadas. Por exemplo, se as linhas metálicas 108(1)-108(6) forem padrão duplo, as trilhas numeradas ímpares 108(1), 108(3), e 108(5) teriam uma máscara de corte diferente do que as trilhas numeradas pares 108(2), 108(4) e 108(6). Cortar as linhas metálicas 108(1)-108(6) permite que a célula padrão de CMOS 102 tenha menos separação a partir de células padrão de CMOS adjacentes em comparação com a separação possível imprimindo-se as linhas metálicas 108(1)-108(6) na primeira camada metálica para cada célula padrão de CMOS correspondente. Entretanto, cortar estaticamente as linhas metálicas 108(1)-108(6) no primeiro e segundo limites de célula 116(1), 116(2) limita as linhas metálicas 108(1)108(6) para interconectar nós internos à célula padrão de CMOS 102.

[0030] A este respeito, a Figura 2 é um diagrama de vista superior de um layout exemplificativo 200 de um circuito de célula padrão de CMOS exemplificativo convencional 202 (isto é, um circuito de célula padrão que inclui tanto uma região de difusão de material semicondutor dopante do tipo N e uma dopante do tipo P para formar tanto dispositivos PMOS quanto NMOS) formado usando dois (2) casos da célula padrão de CMOS convencional 102 da Figura 1, denominados aqui como células padrão de CMOS 102(1), 102(2). Cada célula padrão de CMOS 102(1), 102(2) inclui certos componentes comuns com a célula padrão de CMOS 102 da Figura 1 como mostrado pelos números de elemento comum entre as Figuras 1 e 2, e assim não serão re-descritos aqui.

[0031] Continuando com referência à Figura 2, a célula padrão de CMOS 102(1) inclui um primeiro trilho de alimentação 104(1) (por exemplo, um trilho de tensão 104(1)), um segundo trilho de alimentação 106(1) (por exemplo, um trilho de aterramento 106(1)), e linhas metálicas 108(1)(1)-108(1)(6) dispostos na primeira camada metálica. A célula padrão de CMOS 102(1) também inclui portas 114(1)(1)114(1)(3). Da mesma forma, a célula padrão de CMOS 102(2) inclui um primeiro trilho de alimentação 104(2) (por exemplo, um trilho de tensão 104(2)), um segundo trilho de alimentação 106(2) (por exemplo, um trilho de aterramento 106(2)), e linhas metálicas 108(2)(1)-108(2)(6) dispostos na primeira camada metálica. A célula padrão de CMOS 102(2) também inclui portas 114(2)(1)-114(2)(3). Os trilhos de tensão 104(1), 104(2) são formados usando uma única linha metálica correspondente à trilha de tensão Tv de modo que uma tensão de alimentação possa ser compartilhada entre as células padrão de CMOS 102(1), 102(2). Os trilhos de aterramento 106(1), 106(2) são também formados usando um única linha metálica correspondente à trilha de aterramento TG de modo que as células padrão de CMOS 102(1), 102(2) possam compartilhar uma fonte de tensão de aterramento. Adicionalmente, cada uma das linhas metálicas correspondentes 108(1)(1)108(1)(6), 108(2)(1)-108(2)(6) são originalmente formadas usando uma única linha metálica correspondente a cada trilha T(1)-T(6). Entretanto, uma máscara de corte 204(1) é usada para cortar as linhas metálicas 108(1)(1)-108(1)(6) correspondentes a um primeiro limite de célula 116(1)(1) da célula padrão de CMOS 102(1), e uma máscara de corte 204(2) é usada para cortar as linhas metálicas 108(2)(1)-108(2)(6) correspondentes a um segundo limite de célula 116(2)(2) da célula padrão de CMOS 102(2). Além disso, uma máscara de corte 204(3) é disposta correspondente a um segundo limite de célula 116(1)(2) da célula padrão de CMOS 102(1) e correspondente a um primeiro limite de célula 116(2)(1) da célula padrão de CMOS 102(2) de modo que cada única linha metálica correspondente às trilhas T(1)-T(6) é cortada para criar uma distância DS entre as linhas metálicas 108(1)(1)-108(1)(6) e as linhas metálicas correspondentes 108(2)(1)-108(2)(6).

[0032] Continuando com referência à Figura 2, as linhas metálicas 108(1)(1)-108(1)(6) são limitadas para interconectar nós dentro da célula padrão de CMOS 102(1), e as linhas metálicas 108(2)(1)-108(2)(6) são limitadas para interconectar nós dentro da célula padrão de CMOS 102(2). Assim, para interconectar nós da célula padrão de CMOS 102(1) com nós da célula padrão de CMOS 102(2), o circuito de célula padrão de CMOS 202 deve utilizar acessos interconectados verticais (vias) e linhas metálicas em camadas metálicas além da primeira camada metálica. Por exemplo, se a primeira camada metálica for M0, linhas metálicas adicionais em uma camada metálica (M1) e duas camadas metálicas (M2) podem ser usadas para interconectar nós entre as células padrão de CMOS 102(1), 102(2), em que vias são usadas para interconectar linhas metálicas entre M0, M1, e M2. Entretanto, a capacitância de tais vias e linhas metálicas em M1 e M2 aumenta a energia de comutação do circuito de célula padrão de CMOS 202, assim aumentando o consumo de energia correspondente. Além disso, a resistência de tais vias combinadas com o aumento da resistência e capacitância das linhas metálicas adicionais em M1 e M2 aumenta o atraso do circuito de célula padrão de CMOS 202, o que reduz o desempenho correspondente.

[0033] A este respeito, a Figura 3 é um diagrama de vista superior de um layout exemplificativo 300 de uma célula padrão de CMOS exemplificativa 302 utilizando linhas metálicas 304(1)-304(6) em uma primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia. Em particular, a célula padrão de CMOS 302 inclui um primeiro trilho de alimentação 306 (por exemplo, um trilho de tensão 306) e um segundo trilho de alimentação 308 (por exemplo, um trilho de aterramento 308) dispostos em uma direção D e na primeira camada metálica. O trilho de tensão 306 corresponde a uma trilha de tensão Tv, e o trilho de aterramento 308 corresponde a uma trilha de aterramento TG. Adicionalmente, as linhas metálicas 304(1)-304(6) são dispostas na direção D e na primeira camada metálica, em que cada linha metálica 304(1)304(6) corresponde a uma trilha T(1)-T(6). Embora as linhas metálicas 304(1)-304(6) sejam dispostas entre o trilho de tensão 306 e trilho de aterramento 308 neste exemplo, outros exemplos podem incluir o trilho de tensão 306 e o trilho de aterramento 308 disposto entre as linhas metálicas 304(1)304(6). A célula padrão de CMOS 302 também inclui uma região P 310, uma região N 312, e portas 314(1)314(3) usadas para formar um ou mais transistores na célula padrão de CMOS 302. Como um exemplo não limitante, a primeira camada metálica pode ser M0 de modo que o trilho de tensão 306, trilho de aterramento 308, e linhas metálicas 304(1)-304(6) sejam dispostos acima da região P 310, região N 312, e portas 314(1)-314(3).

[0034] Continuando com referência à Figura 3, semelhante à célula padrão de CMOS 102 da Figura 1, o trilho de tensão 306 e o trilho de aterramento 308 não são cortados de modo que os trilhos de tensão e aterramento 306, 308 possam ser compartilhados pelas células padrão de CMOS adjacentes no circuito de célula padrão de CMOS correspondente. Entretanto, como discutido em mais detalhe abaixo, as linhas metálicas 304(1)-304(6) neste aspecto são dinamicamente cortadas em vez de estaticamente cortar como na Figura 1. Por exemplo, as linhas metálicas 304(1)-304(3), 304(5), 304(6) são cortadas correspondendo a um primeiro limite de célula 316(1) da célula padrão de CMOS 302 de modo que as linhas metálicas 304(1)-304(3), 304(5), 304(6) têm bordas de corte correspondentes C(1)-C(5) correspondendo ao primeiro limite de célula 316(1). Entretanto, a linha metálica 304(4) não é cortada correspondente ao primeiro limite de célula 316(1) de modo que a linha metálica 304(4) tenha uma borda não de corte UC(1) correspondente ao primeiro limite de célula 316(1). Mais especificamente, o processo exemplificativo usado para fabricar a célula padrão de CMOS 302 emprega uma máscara de corte 318(1)(1) para cortar as linhas metálicas 304(1)-304(3) correspondentes ao primeiro limite de célula 316(1), e uma máscara de corte 318(1)(2) para cortar as linhas metálicas 304(5), 304(6) correspondentes ao primeiro limite de célula 316(1) enquanto deixa a linha metálica 304(4) sem corte. Embora as máscaras de corte 318(1)(1), 318(1)(2) sejam cada uma ilustradas como um único formato, cada máscara de corte 318(1)(1), 318(1)(2) pode ser utilizada usando várias máscaras de acordo com o tipo de processo padrão usado (por exemplo, único padrão, duplo padrão, triplo padrão, etc.). Desta maneira, a linha metálica 304(4) pode ser usada para interconectar nós da célula padrão de CMOS 302 a nós em uma célula padrão de CMOS disposta adjacente ao primeiro limite de célula 316(1). Além disso, os trilhos de tensão e aterramento 306, 308 têm respectivas borda não de cortes UC_V(1), UC_V(2) e UC_G(1), UC_G(2) correspondentes ao primeiro e segundo limites de célula 316(1), 316(2), respectivamente, de modo que os trilhos de tensão e aterramento 306, 308 possam ser compartilhados com células padrão de CMOS adjacentes.

[0035] Continuando com referência à Figura 3, as linhas metálicas 304(1), 304(2), 304(4)-304(6) são cortadas correspondendo a um segundo limite de célula 316(2) da célula padrão de CMOS 302 que está em um lado oposto da célula padrão de CMOS 302 em comparação com o primeiro limite de célula 316(1). Desta maneira, as linhas metálicas 304(1), 304(2), 304(4)304(6) têm bordas de corte correspondentes C(6)-C(10) correspondendo ao segundo limite de célula 316(2). Entretanto, a linha metálica 304(3) não é cortada correspondente ao segundo limite de célula 316(2) de modo que a linha metálica 304(3) tenha uma borda não de corte UC(2) correspondente ao segundo limite de célula 316(2). Em particular, o processo exemplificativo usado para fabricar a célula padrão de CMOS 302 emprega uma máscara de corte 318(2)(1) para cortar as linhas metálicas 304(1), 304(2) correspondente ao segundo limite de célula 316(2), e uma máscara de corte 318(2)(2) para cortar as linhas metálicas 304(4)-304(6) correspondentes ao segundo limite de célula 316(2) enquanto deixa a linha metálica 304(3) sem corte. Embora as máscaras de corte 318(2)(1), 318(2)(2) sejam cada uma ilustradas como um único formato, cada máscara de corte 318(2)(1), 318(2)(2) pode ser utilizada usando várias máscaras de acordo com o tipo de processo padrão usado (por exemplo, único padrão, duplo padrão, triplo padrão, etc.). Assim, a linha metálica 304(3) pode ser usada para interconectar nós da célula padrão de CMOS 302 a nós em uma célula padrão de CMOS disposta adjacente ao segundo limite de célula 316(2). Desta maneira, as linhas metálicas 304(1)-304(6) são cortadas dinamicamente (isto é, seletivamente) em vez de cortadas estaticamente para obter métricas específicas para o circuito de célula padrão de CMOS correspondente usando-se as linhas metálicas 304(3), 304(4) na primeira camada metálica (por exemplo, M0) para interconectar nós em células padrão de CMOS adjacentes à célula padrão de CMOS 302. Enquanto esse aspecto inclui as bordas não de cortes UC(1), UC(2) correspondentes às linhas metálicas 304(4), 304(3), respectivamente, outros aspectos podem incluir bordas não de cortes em qualquer combinação das linhas metálicas 304(1)-304(6), em que uma ou mais das linhas metálicas 304(1)-304(6) têm uma borda não de corte em pelo menos um do primeiro e segundo limites de célula 316(1), 316(2).

[0036] A este respeito, a Figura 4 é um diagrama de vista superior de um layout exemplificativo 400 de um circuito de célula padrão de CMOS exemplificativo 402 formado usando dois (2) casos da célula padrão de CMOS 302 da Figura 3, denominados aqui como células padrão de CMOS 302(1), 302(2). Cada célula padrão de CMOS 302(1), 302(2) inclui certos componentes comuns com a célula padrão de CMOS 302 da Figura 3 como mostrado pelos números de elemento comum entre as Figuras 3 e 4, e assim não serão re-descritos aqui.

[0037] Continuando com referência à Figura 4, a célula padrão de CMOS 302(1) inclui linhas metálicas 304(1)(1)-304(1)(6), um primeiro trilho de alimentação 306(1) (por exemplo, um trilho de tensão 306(1)), e um segundo trilho de alimentação 308(1) (por exemplo, um trilho de aterramento 308(1)) disposto em uma direção D e na primeira camada metálica. A célula padrão de CMOS 302(1) também inclui uma região P 310(1), uma região N 312(1), e portas 314(1)(1)-314(1)(3). Adicionalmente, um primeiro limite de célula 316(1)(1) da célula padrão de CMOS 302(1) está em um lado oposto da célula padrão de CMOS 302(1) em comparação com um segundo limite de célula 316(1)(2) da célula padrão de CMOS 302(1). Da mesma forma, a célula padrão de CMOS 302(2) inclui linhas metálicas 304(2)(1)-304(2)(6), um primeiro trilho de alimentação 306(2) (por exemplo, um trilho de tensão 306(2)), e um segundo trilho de alimentação 308(2) (por exemplo, um trilho de aterramento 308(2)) dispostos na direção D e a primeira camada metálica. A célula padrão de CMOS 302(2) também inclui uma região P 310(2), uma região N 312(2), e portas 314(2)(1)-314(2)(3). Adicionalmente, um primeiro limite de célula 316(2)(1) da célula padrão de CMOS 302(2) está em um lado oposto da célula padrão de CMOS 302(2) em comparação com um segundo limite de célula 316(2)(2) da célula padrão de CMOS 302(2). Os trilhos de tensão 306(1), 306(2) são formados usando uma única linha metálica correspondente à trilha de tensão Tv de modo que uma tensão de alimentação possa ser compartilhada entre as células padrão de CMOS 302(1), 302(2). Em outras palavras, os trilhos de tensão 306(1), 306(2) não são cortados de modo que os trilhos de tensão 306(1), 306(2) incluem bordas não de cortes UC_V(1)(1), UC_V(1)(2), UC_V(2)(1), e UC_V(2)(2). Os trilhos de aterramento 308(1), 308(2) são também formados usando uma única linha metálica correspondente à trilha de aterramento TG de modo que uma tensão de aterramento possa ser compartilhada entre as células padrão de CMOS 302(1), 302(2). Em outras palavras, os trilhos de aterramento 308(1), 308(2) não são cortados de modo que os trilhos de aterramento 308(1), 308(2) incluem bordas não de cortes UC_G(1)(1), UC_G(1)(2), UC_G(2)(1), e UC_G(2)(2).

[0038] Continuando com referência à Figura 4, cada uma das linhas metálicas correspondentes 304(1)(1)-304(1)(6), 304(2)(1)-304(2)(6) são originalmente formadas usando uma única linha metálica correspondente a cada trilha T(1)-T(6). Entretanto, uma máscara de corte 404(1)(1) é usada para cortar as linhas metálicas 304(1)(1)-304(1)(3) correspondentes ao primeiro limite de célula 316(1)(1), e uma máscara de corte 404(1)(2) é usada para linhas metálicas de corte 304(1)(5), 304(1)(6) correspondentes ao primeiro limite de célula 316(1)(1). Como um resultado, a célula padrão de CMOS 302(1) tem bordas de corte correspondentes C(1)(1)-C(1)(5) e uma borda não de corte UC(1)(1) correspondente ao primeiro limite de célula 316(1)(1). Uma máscara de corte 404(2) é usada para cortar as linhas metálicas 304(2)(1)-304(2)(6) correspondentes ao segundo limite de célula 316(2)(2) de modo que a célula padrão de CMOS 302(2) tenha bordas de corte C(2)(1)-C(2)(6) correspondentes ao segundo limite de célula 316(2)(2). Além disso, as máscaras de corte 404(3)(1), 404(3)(2) são dispostas correspondentes ao segundo limite de célula 316(1)(2) da célula padrão de CMOS 302(1) e correspondentes ao primeiro limite de célula 316(2)(1) da célula padrão de CMOS 302(2), em que o segundo limite de célula 316(1)(2) é substancialmente adjacente ao primeiro limite de célula 316(2)(1). Embora as máscaras de corte 404(1)(1), 404(1)(2), 404(2), 404(3)(1), 404(3)(2) sejam cada uma ilustradas como um único formato, cada máscara de corte 404(1)(1), 404(1)(2), 404(2), 404(3)(1), 404(3)(2) pode ser utilizada usando várias máscaras de acordo com o tipo de processo padrão usado (por exemplo, único padrão, duplo padrão, triplo padrão, etc.). Desta maneira, as máscaras de corte 404(3)(1), 404(3)(2) resultam nas linhas metálicas 304(1)(1), 304(1)(2), 304(1)(4)-304(1)(6) tendo bordas de corte C(1)(6)-C(1)(10), e as linhas metálicas 304(2)(1), 304(2)(2), 304(2)(4)-304(2)(6) tendo bordas de corte C(2)(7)-C(2)(11). Além disso, isso resulta nas linhas metálicas 304(1)(1), 304(1)(2), 304(1)(4)-304(1)(6) sendo separadas a partir das linhas metálicas correspondentes 304(2)(1), 304(2)(2), 304(2)(4)-304(2)(6) por uma distância DS. Entretanto, as máscaras de corte 404(3)(1), 403(3)(2) deixam as linhas metálicas 304(1)(3), 304(2)(3) com bordas não de cortes UC(1)(2), UC(2)(1), respectivamente (isto é, não tendo bordas de corte correspondentes) de modo que uma única linha metálica contínua é disposta através da trilha correspondente T(3) das células padrão de CMOS 302(1), 302(2). Desta maneira, a única linha metálica contínua correspondente às linhas metálicas 304(1)(3), 304(2)(3) pode ser usada para interconectar nós entre as células padrão de CMOS 302(1), 302(2).

[0039] Continuando com referência à Figura 4, como um exemplo não limitante, se a primeira camada metálica for M0, então o número de linhas metálicas adicionais em M1 e M2 e vias correspondentes poderá ser reduzido, porque as interconexões/roteamento de nós entre as células padrão de CMOS 302(1), 302(2) pode ser obtido usando as linhas metálicas 304(1)(3), 304(2)(3) correspondentes à trilha T(3) em M0. Como usado aqui, M1 e M2 são camadas metálicas dispostas acima da camada metálica M0. O número reduzido de vias e linhas metálicas dispostas acima da primeira camada metálica reduz a resistência e capacitância das células padrão de CMOS 302(1), 302(2) em comparação com células padrão de CMOS convencionais, tais como a célula padrão de CMOS 102 da Figura 1. Tais resistência e capacitância reduzidas nas células padrão de CMOS 302(1), 302(2) resultam em aumento do desempenho e consumo de energia reduzido do circuito de célula padrão de CMOS 402 em comparação com o circuito de célula padrão de CMOS 202 da Figura 2.

[0040] A Figura 5 ilustra um processo exemplificativo 500 para fabricar o circuito de célula padrão de CMOS 402 com utilizando as linhas metálicas 304(1)(1)304(1)(6) e 304(2)(1)-304(2)(6) na primeira camada metálica (por exemplo, M0) usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia. Em particular, o processo 500 representa um método otimizado para colocar e rotear linhas metálicas na primeira camada metálica enquanto também atende regras de projeto de uma tecnologia de fabricação correspondente. Adicionalmente, o processo 500 como descrito aqui pode ser utilizado como um etapa de pré- processamento independente antes de usar uma ferramenta local e rota existente, ou integrada em uma ferramenta local e rota existente como um recurso de aprimoramento.

[0041] A este respeito, continuando com referência à Figura 5, o processo 500 inclui determinar a colocação de linhas metálicas e interconexões dispostas acima de uma primeira camada metálica (por exemplo, M0) nas células padrão de CMOS 302(1), 302(2) (bloco 502). O processo 500 também inclui determinar se um primeiro otimizador de layout de camada metálica está disponível (bloco 504). Se o primeiro otimizador de layout de camada metálica estiver disponível, o processo 500 inclui determinar um layout de cada exemplo da célula padrão de CMOS 302(1), 302(2). Mais especificamente, determinar cada layout inclui colocar as linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6) dispostas na primeira camada metálica no layout de cada exemplo das células padrão de CMOS 302(1), 302(2) com base em uma colocação otimizada das linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6), em conjunto com dados a partir de modelos de variação de célula (bloco 506). Por exemplo, o primeiro otimizador de layout de camada metálica pode otimizar a colocação das linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6) com base em variáveis de adjacência e orientação correspondentes à célula padrão de CMOS 302(1), 302(2). Tais variáveis de adjacência e orientação podem indicar como as células padrão de CMOS 302(1), 302(2) devem ser orientadas com referência uma à outra no circuito de célula padrão de CMOS 402. Além disso, os modelos de variação de célula podem incluir estruturas de dados armazenadas em uma memória, em que os modelos de variação de célula descrevem cada possível variação de atributos físicos do primeiro uso da camada metálica de cada exemplo de cada célula padrão de CMOS 302(1), 302(2). Por exemplo, como discutido em mais detalhes abaixo, cada modelo de variação de célula pode incluir informações tais como se linhas metálicas específicas 304(1)(1)304(1)(6) e 304(2)(1)-304(2)(6) podem ser cortadas em um limite de célula correspondente, bem como quais trilhas Tv, TG, e T(1)-T(6) estão disponíveis para roteamento. Além disso, se o primeiro otimizador de layout de camada metálica não estiver disponível, o processo 500 inclui fornecer o layout de cada exemplo da célula padrão de CMOS 302(1), 302(2), em que a colocação das linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6) dispostas na primeira camada metálica no layout de cada exemplo da célula padrão de CMOS 302(1), 302(2) corresponda à colocação das linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)304(2)(6) dispostas na primeira camada metálica (M0) nos modelos de variação de célula (bloco 508).

[0042] Continuando com referência à Figura 5, o processo 500 ainda inclui para cada layout de cada exemplo das células padrão de CMOS 302(1), 302(2), determinar os custos de projeto correspondentes (bloco 510). Por exemplo, o bloco 510 pode incluir determinar um custo de energia, custo de desempenho, e/ou custo de área de cada variação de layout com base no uso na primeira camada metálica (M0). Com base nos custos de projeto determinados no bloco 510, o processo 500 inclui construir primeiras árvores com base em custo de camada metálica com base em uma ou mais sementes de variação correspondentes (bloco 512). Como discutido em mais detalhe abaixo, cada primeira árvore com base em custo de camada metálica inclui custos de projeto correspondentes a uma combinação dos layouts das células padrão de CMOS 302(1), 302(2) associados com a semente de variação correspondente. Mais especificamente, a sementes de variação pode ser definida para controlar o número total de primeiras árvores com base em custo de camada metálica construída, em que cada semente de variação pode corresponder a um conjunto específico de permutações de arranjos e atributos físicos do circuito de célula padrão de CMOS 402 (por exemplo, que linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6) são cortadas ou não, a ordem em que as células padrão de CMOS 302(1), 302(2) são dispostas/colocadas, etc.). Em particular, múltiplas primeiras árvores com base em custo de camada metálica são construídas para contabilizar o número de permutações possíveis para formar o circuito de célula padrão de CMOS 402 usando as células padrão de CMOS 302(1), 302(2).

[0043] Continuando com referência à Figura 5, o processo 500 inclui determinar a primeira árvore com base em custo de camada metálica que inclui os custos de projeto correspondentes a uma figura de mérito (FOM) (bloco 514). Por exemplo, a FOM pode ser determinada de modo a garantir que o layout correspondente 400 do circuito de célula padrão de CMOS 402 atinja métricas de potência, desempenho e área desejadas maximizando-se o roteamento na primeira camada metálica (M0) de modo a minimizar o roteamento nas camadas metálicas adicionais. Além disso, o processo 500 inclui dispor e cortar as linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6) na primeira camada metálica (por exemplo, M0) de acordo com o layout de cada uma das células padrão de CMOS 302(1), 302(2) correspondentes à primeira árvore determinada com base em custo de camada metálica (bloco 516). Por exemplo, dispor e cortar as linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)-304(2)(6) no bloco 516 pode incluir dispor as linhas metálicas 304(1)(1)304(1)(6) e 304(2)(1)-304(2)(6) e usando as máscaras de corte 404(1)(1), 404(1)(2), 404(2), 404(3)(1), e 404(3)(2) para formar as bordas de corte C(1)(1)-C(1)(10) e C(2)(1)- C(2)(11), e as bordas não de cortes UC(1)(1), UC(1)(2), e UC(2)(1). Após dispor e cortar as linhas metálicas 304(1)(1)-304(1)(6) e 304(2)(1)304(2)(6), o processo 500 pode incluir dispor e interconectar linhas metálicas acima da primeira camada metálica (por exemplo, dispor linhas metálicas em M1 e M2) de acordo com o layout. Desta maneira, usando o processo 500 fornecer o layout do circuito de célula padrão de CMOS 402 que atinja a FOM desejada por via de otimizar o roteamento na primeira camada metálica (M0), enquanto reduz a quantidade de roteamento em camadas metálicas adicionais, tais como M1 e M2.

[0044] A Figura 6 ilustra um modelo de variação de célula exemplificativo 600 utilizado pelo processo 500 da Figura 5. Neste aspecto, o modelo de variação de célula 600 corresponde a um circuito de célula padrão de CMOS, tal como o circuito de célula padrão de CMOS 402, utilizado como um inversor e inclui colunas 602(1), 602(2) divididas em fileiras 604(1)-604(6). A coluna 602(1) corresponde a atributos específicos do inversor, enquanto a coluna 602(2) inclui uma referência às trilhas Tv, TG, e T(1)-T(6) dentro do inversor a qual o atributo na coluna 602(1) se aplica. Por exemplo, a coluna 602(1), fileira 604(1) correspondem a uma entrada do inversor, em que a coluna 602(2), fileira 604(1) indicam que a entrada do inversor é acessível usando uma linha metálica na primeira camada metálica (M0) correspondente a trilha 3 (isto é, T(3)). Da mesma forma, a coluna 602(1), fileira 604(2) correspondem a uma saída do inversor, em que a coluna 602(2), fileira 604(2) indicam que a saída do inversor é acessível usando linhas metálicas na primeira camada metálica (M0) correspondente às trilhas 1 e 6 (isto é, T(1) e T(6)). Adicionalmente, a coluna 602(1), fileira 604(3) correspondem a trilhas abertas dentro do inversor, em que a coluna 602(2), fileira 604(3) indicam que as linhas metálicas na primeira camada metálica (M0) correspondente a trilhas 2, 4, e 5 (isto é, T(2), T(4), T(5)) são abertas.

[0045] Continuando com referência à Figura 6, a coluna 602(1), fileira 604(4) definem um atributo indicando que a trilha correspondente na primeira camada metálica (M0) não pode ser usada no limite do inversor, em que a coluna 602(2), fileira 604(4) indicam que as trilhas 0 e 7 (isto é, Tv e TG) têm este atributo. Além disso, a coluna 602(1), fileira 604(5) definem um atributo indicando que a trilha correspondente na primeira camada metálica (M0) não pode ser usada no limite esquerdo do inversor, em que a coluna 602(2), fileira 604(5) indicam que nenhuma das trilhas têm esse atributo. A coluna 602(1), fileira 604(6) definem um atributo indicando que a trilha correspondente na primeira camada metálica (M0) não pode ser usada no limite direito do inversor, em que a coluna 602(2), fileira 604(6) indicam que nenhuma das trilhas têm esse atributo. É importante notar que outros aspectos do modelo de variação de célula 600 podem incluir vários atributos além dos listados no modelo de variação de célula 600. Ao usar os dados fornecidos em modelos de variação de célula, tais como o modelo de variação de célula 600, o processo 500 pode comparar custos de projeto de vários casos de cada célula padrão de CMOS 302(1), 302(2) para determinar um uso otimizado da primeira camada metálica (M0).

[0046] A Figura 7 é um diagrama de uma primeira árvore exemplificativa com base em custo de camada metálica 700 gerado durante o processo 500 da Figura 5. Neste aspecto, a primeira árvore com base em custo da camada metálica 700 representa possíveis combinações de células padrão de CMOS A(1), B(1)-B(2), e C(1)-C(3) para formar um circuito de célula padrão de CMOS. Além disso, cada exemplo de cada célula padrão de CMOS A(1), B(1)-B(2), e C(1)-C(3) tem uma FOM correspondente. Por exemplo, a primeira árvore com base em custo de camada metálica 700 tem um nó raiz correspondente à célula padrão de CMOS A(1) tendo uma FOM de quatro (4). A célula padrão de CMOS A(1) poderá ser combinada com a célula padrão de CMOS B(1) tendo uma FOM de dois (2). Se a célula padrão de CMOS A(1) for combinada com a célula padrão de CMOS B(1), então a combinação pode ser combinada com a célula padrão de CMOS C(1) tendo uma FOM de três (3) ou a célula padrão de CMOS C(2) tendo uma FOM de dois (2). Desta maneira, a combinação das células padrão de CMOS A(1), B(1), e C(1) têm uma FOM total de nove (9) (isto é, 4 + 2 + 3 = 9), enquanto a combinação das células padrão de CMOS A(1), B(1), e C(2) têm uma FOM total de oito (8) (isto é, 4 + 2 + 2 = (8) Alternativamente, a célula padrão de CMOS A(1) pode ser combinada com a célula padrão de CMOS B(2) tendo uma FOM de um (1) e a célula padrão de CMOS C(3) tendo uma FOM de nove (9) . Desta maneira, a combinação das células padrão de CMOS A(1), B(2), e C(3) têm uma FOM total de quatorze (14) (isto é, 4 + 1 + 9 = 14). Neste aspecto, a FOM é proporcional à utilização de M0, e assim, a combinação de células padrão de CMOS A(1), B(2), e C(3) tendo a FOM mais alta de quatorze (14) corresponde ao projeto mais desejável para o circuito de célula padrão de CMOS.

[0047] Para fornecer ainda clarificação dos aspectos fornecidos aqui, as Figuras 8A-8D ilustram um buffer exemplificativo 800 que pode ser fabricado usando o processo 500 da Figura 5. A Figura 8A ilustra um diagrama lógico do buffer 800, a Figura 8B ilustra um diagrama de vista superior de um layout exemplificativo 802 do buffer 800, e as Figuras 8C e 8D ilustram diagramas de vista superior alternativos do layout 802 do buffer 800. Os componentes do buffer 800 são denominados com números de elemento comum nas Figuras 8A-8D. Enquanto as Figuras 8A-8D ilustram o buffer 800, outros dispositivos, tais como mas não limitados a, portas com base em AND (por exemplo, portas NAND) e travas de acoplamento cruzadas podem também ser fabricadas como circuitos de célula padrão de CMOS usando o processo 500 da Figura 5.

[0048] Continuando com referência às Figuras 8A-8D, o buffer 800 inclui inversores 804(1), 804(2). Em particular, o inversor 804(1) tem um nó de entrada 806 e um nó de saída 808, e o inversor 804(2) tem um nó de entrada 810 e um nó de saída 812. O nó de saída 808 do inversor 804(1) é eletricamente acoplado ao nó de entrada 810 do inversor 804(2). Com referência específica à Figura 8B, o inversor 804(1) inclui um primeiro trilho de alimentação 814(1) (por exemplo, um trilho de tensão 814(1)) correspondente a uma trilha de tensão Tv e tendo bordas não de cortes UC_V(1)(1), UC_V(1)(2), em que o trilho de tensão 814(1) é disposto em uma primeira direção D1 em uma primeira camada metálica (por exemplo, M0). O inversor 804(1) também inclui um segundo trilho de alimentação 816(1) (por exemplo, um trilho de aterramento 816(1)) correspondente a uma trilha de aterramento TG e tendo bordas não de cortes UC_G(1)(1), UC_G(1)(2), em que o trilho de aterramento 816(1) é disposto na primeira direção D1 na primeira camada metálica (M0).O inversor 804(1) também inclui linhas metálicas 818(1)(1) 818(1)(6) correspondentes a trilhas T(1)-T(6) dispostas na primeira direção D1 e na primeira camada metálica (M0), bordas de corte C(1)(1)-C(1)(11), borda não de corte UC(1)(1), uma região P 820(1), uma região N 822(1), e portas 824(1)(1)-824(1)(3). Além disso, o inversor 804(2) inclui um primeiro trilho de alimentação 814(2) (por exemplo, um trilho de tensão 814(2)) correspondente a trilha de tensão Tv e tendo bordas não de cortes UC_V(2)(1), UC_V(2)(2), em que o trilho de tensão 814(2) é disposto na primeira direção D1 na primeira camada metálica (M0). O inversor 804(2) também inclui e um segundo trilho de alimentação 816(2) (por exemplo, um trilho de aterramento 816(2)) correspondente a trilha de aterramento TG e tendo bordas não de cortes UC_G(2)(1), UC_G(2)(2), em que o trilho de aterramento 816(2) é disposto na primeira direção D1 e a primeira camada metálica (M0). O inversor 804(2) inclui linhas metálicas 818(2)(1)-818(2)(6) correspondente a trilhas T(1)-T(6) dispostas na primeira direção D1 e na primeira camada metálica (M0), bordas de corte C(2)(1)-C(2)(9), bordas não de cortes UC(2)(1)-UC(2)(3), uma região P 820(2), uma região N 822(2), e portas 824(2)(1)-824(2)(3). Desta maneira, os trilhos de tensão 814(1), 814(2) são formados usando uma única linha metálica correspondente à trilha de tensão Tv, e os trilhos de aterramento 816(1), 816(2) são formados usando uma única linha metálica correspondente a trilha de aterramento.

[0049] Continuando com referência à Figura 8B, uma entrada é fornecida à porta 824(1)(2) (isto é, o nó de entrada 806), que é eletricamente acoplado à linha metálica 818(1)(3) por via de uma via 826(1) (por exemplo, via M0 826(1)). A linha metálica 818(1)(3) é eletricamente acoplada a uma linha metálica 828(1) disposta em uma segunda camada metálica (por exemplo, M1) e em uma segunda direção D2 ortogonal à primeira direção D1 por via de uma via 830(1) (por exemplo, via de nível zero V0 830(1)). A região P 820(1) é eletricamente acoplada à linha metálica 818(1)(2) por via de uma linha de difusão para metal (MD) 832(1) e via 834(1) (por exemplo, via M0 834(1)). Da mesma forma, a região N 822(1) é eletricamente acoplada à linha metálica 818(1)(5) por via de uma linha MD 832(2) e via 834(2) (por exemplo, via M0 834(2)). Além disso, as linhas metálicas 818(1)(2), 818(1)(5) são eletricamente acopladas a uma linha metálica 828(2) disposta na segunda camada metálica (M1) usando respectivas vias 830(2), 830(3) (por exemplo, vias de nível zero V0 830(2), 830(3)). A linha metálica 828(2) é eletricamente acoplada à linha metálica 818(1)(4) usando uma via 830(4) (por exemplo, via de nível zero V0 830(4)) para formar o nó de saída 808.

[0050] Continuando com referência à Figura 8B, em vez de rotear o nó de saída 808 para o nó de entrada 810 usando camadas metálicas adicionais tais como M2, o buffer 800 é formado de modo que nenhum corte é feito correspondente à trilha T(4) de modo que as linhas metálicas 818(1)(4), 818(2)(4) formam uma única linha metálica contínua através da trilha T(4) dos inversores 804(1), 804(2). Desta maneira, o nó de saída 808 é interconectado ao nó de entrada 810 usando a primeira camada metálica (M0). Em particular, a única linha metálica correspondente às linhas metálicas 818(1)(4), 818(2)(4) acopla eletricamente a uma linha metálica 828(3) disposta na segunda camada metálica (por exemplo, M1) por via de uma via 830(5) (por exemplo, via de nível zero V0 830(5)). Uma via 830(6) (por exemplo, via de nível zero V0 830(6)) eletricamente acopla a linha metálica 828(3) à linha metálica 818(2)(3), em que a linha metálica 818(2)(3) é eletricamente acoplada à porta 824(2)(2) por via de uma via 826(2) (por exemplo, via M0 826(2)). A região P 820(2) é eletricamente acoplada à linha metálica 818(2)(2) por via de uma linha MD 832(3) e via 834(3) (por exemplo, via M0 834(3)). Da mesma forma, a região N 822(2) é eletricamente acoplada à linha metálica 818(2)(5) por via de uma linha MD 832(4) e via 834(4) (por exemplo, via M0 834(4)). Além disso, as linhas metálicas 818(2)(2), 818(2)(5) são eletricamente acopladas a uma linha metálica 828(4) disposta na segunda camada metálica (M1) usando respectivas vias 830(7), 830(8) (por exemplo, V0 830(7), 830(8)).

[0051] Desta maneira, continuando com referência à Figura 8B, o nó de saída 808 é eletricamente acoplado ao nó de entrada 810 usando as linhas metálicas 818(1)(4), 818(2)(4) correspondentes à trilha T(4) em M0, assim evitando vias e linhas metálicas adicionais em camadas metálicas adicionais, tal como M2. O número reduzido de vias e linhas metálicas dispostas acima da primeira camada metálica reduz a resistência e capacitância do buffer 800 em comparação com buffers convencionais, resultando em aumento do desempenho e consumo de energia reduzido do buffer 800. Adicionalmente, outros aspectos do buffer 800 podem obter consumo de área reduzido configurando-se o processo 500 para combinar elementos específicos, tais como portas flutuantes. Por exemplo, o processo 500 pode ser configurado para combinar as portas 824(1)(3), 824(2)(1) em uma única porta flutuante de modo que a largura total do buffer 800 seja diminuída, reduzindo assim o consumo de área.

[0052] Com referência específica à Figura 8C, o diagrama alternativo de vista superior ilustra o nó de saída 808 interconectado ao nó de entrada 810 usando uma única linha metálica representada pelas linhas metálicas 818(1)(4), 818(2)(4) correspondentes à trilha T(4). A orientação dos inversores 804(1), 804(2) ilustrada na Figura 8C pode ser com base nas determinações de FOM no processo 500 da Figura 5 acima. Entretanto, o buffer 800 pode ser projetado com uma orientação alternativa dos inversores 804(1), 804(2) para obter uma FOM diferente. Por exemplo, a Figura 8D ilustra um outro diagrama alternativo de vista superior do layout 802 do buffer 800. Em particular, a Figura 8D inclui os inversores 804(1), 804(2) orientados como um imagem espelhada em comparação com os inversores 804(1), 804(2) na Figura 8C. Desta maneira, em vez de interconectar o nó de saída 808 ao nó de entrada 810 usando a única linha metálica representada pelas linhas metálicas 818(1)(4), 818(2)(4) correspondentes à trilha T(4), a orientação na Figura 8D resulta no nó de saída 808 interconectando-se ao nó de entrada 810 por via da única linha metálica representada pelas linhas metálicas 818(1)(2), 818(2)(2) correspondentes a trilha T(2). Vale ressaltar que a linha metálica 818(1)(2) tem uma borda de corte C(1) e linha metálica 818(2)(2) tem uma borda de corte C(2) neste aspecto de modo que a única linha metálica correspondente a trilha T(2) é limitada para acoplar eletricamente o nó de saída 808 e o nó de entrada 810.

[0053] Como um ponto de comparação, a Figura 9 ilustra um diagrama alternativo de vista superior de um layout 900 de um buffer 800’ semelhante ao buffer 800 da Figura 8A formado usando um processo de fabricação convencional que não corta dinamicamente as linhas metálicas em uma primeira camada metálica. Como ilustrado na Figura 9, se a primeira camada metálica (por exemplo, M0) não puder ser usada para interconectar o nó de saída 808’ do inversor 804’(1) ao nó de entrada 810’ do inversor 804’(2), uma linha metálica 902 em uma camada metálica adicional (por exemplo, M2) é usada para fazer a interconexão. Entretanto, além de utilizar a linha metálica 902, vias 904(1), 904(2) associadas (por exemplo, vias M1 904(1), 904(2)) são utilizadas para eletricamente acoplar a linha metálica 902 e as linhas metálicas 828’(2), 828’(3), respectivamente. A linha metálica 902 e as vias 904(1), 904(2) aumentam a resistência e a capacitância do buffer 800’ em comparação com o layout 802 nas Figuras 8B-8D, resultando em consumo de energia mais alto e desempenho reduzido para o buffer 800’.

[0054] Os circuitos de célula padrão de CMOS utilizando linhas metálicas em uma primeira camada metálica usada para roteamento, e métodos relacionados, de acordo com aspectos divulgados aqui podem ser fornecidos em ou integrados em qualquer dispositivo com base em processador. Exemplos, sem limitação, inclui um set top box, uma unidade de entretenimento, um dispositivo de navegação, um dispositivo de comunicações, uma unidade de dados de localização fixa, uma unidade de dados de localização móvel, um dispositivo de sistema de posicionamento global (GPS), um telefone móvel, um telefone celular, um telefone inteligente, um telefone de protocolo de iniciação de sessão (SIP), um tablet, um phablet, um servidor, um computador, um computador portátil, um dispositivo de computação móvel, um dispositivo de computação vestível (por exemplo, um relógio inteligente, um rastreador de saúde ou fitness, óculos, etc.), um computador de mesa, um assistente digital pessoal (PDA), um monitor, um monitor de computador, uma televisão, um sintonizador, um rádio, um rádio por satélite, um reprodutor de música, um reprodutor de música digital, um reprodutor de música portátil, um reprodutor de vídeo digital, um reprodutor de vídeo, um reprodutor de disco de vídeo digital (DVD), um reprodutor de vídeo digital portátil, um automóvel, um componente de veículo, sistemas aviônicos, um drone, e um multicóptero.

[0055] A este respeito, a Figura 10 ilustra um exemplo de um sistema com base em processador 1000 que pode incluir elementos utilizando o circuito de célula padrão de CMOS 402 da Figura 4 utilizando linhas metálicas na primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia. Neste exemplo, o sistema com base em processador 1000 inclui uma ou mais unidades de processamento central (CPUs) 1002, cada incluindo um ou mais processadores 1004. A(s) CPU(s) 1002 pode(m) ter memória cache 1006 acoplada ao(s) processador(s) 1004 para acesso rápido para dados temporariamente armazenados. A(s) CPU(s) 1002 é(são) acoplada(s) a um barramento do sistema 1008 e pode(m) interacoplar dispositivos mestres e escravos incluídos no sistema com base em processador 1000. Como é bem conhecido, a(s) CPU(s) 1002 comunica(m) com esses outros dispositivos trocando-se informações de endereço, controle e dados pelo barramento do sistema 1008. Por exemplo, a(s) CPU(s) 1002 pode(m) comunicar solicitações de transação de barramento para um controlador de memória 1010 como um exemplo de um dispositivo escravo. Embora não ilustrado na Figura 10, múltiplos barramentos do sistema 1008 podem ser fornecidos, em que cada barramento do sistema 1008 constitui uma malha diferente.

[0056] Outros dispositivos mestres e escravos podem ser conectados ao barramento do sistema 1008. Como ilustrado na Figura 10, esses dispositivos podem incluir um sistema de memória 1012, um ou mais dispositivos de entrada 1014, um ou mais dispositivos de saída 1016, um ou mais dispositivos de interface de rede 1018, e um ou mais controladores de display 1020, como exemplos. O(s) dispositivo(s) de entrada 1014 pode(m) incluir qualquer tipo de dispositivo de entrada, incluindo, mas não limitado a, teclas de entrada, comutadores, processadores de voz, etc. O (s) dispositivo (s) de saída 1016 pode (m) incluir qualquer tipo de dispositivo de saída, incluindo, entre outros, áudio, vídeo, outros indicadores visuais etc. O(s) dispositivo(s) de interface de rede 1018 pode(m) ser qualquer dispositivo configurado para permitir a troca de dados de e para uma rede 1022. A rede 1022 pode ser qualquer tipo de rede, incluindo, entre outros, uma rede com ou sem fio, uma rede pública ou privada, uma rede de área local (LAN), uma rede local sem fio (WLAN), uma rede de área ampla (WAN), uma rede BLUETOOTHTM e a Internet. O(s) dispositivo(s) de interface de rede 1018 pode(m) ser configurado(s) para suportar qualquer tipo de protocolo de comunicação desejado. O sistema de memória 1012 pode incluir uma ou mais unidades de memória 1024(0)-1024(N).

[0057] A(s) CPU(s) 1002 pode(m) também ser configurada(s) para acessar o(s) controlador(s) de display 1020 pelo barramento do sistema 1008 para controlar informações enviadas a um ou mais displays 1026. O(s) controlador(s) de display 1020 envia informações para o(s) display(s) 1026 a serem exibidas através de um ou mais processadores de vídeo 1028, que processam as informações a serem exibidas em um formato adequado para o(s) display(s) 1026. O(s) display(s) 1026 pode(m) incluir qualquer tipo de display, incluindo, mas não limitado a, um tubo de raios catódicos (CRT), tela de cristal líquido (LCD), tela de plasma, tela de diodo emissor de luz (LED) etc.

[0058] A Figura 11 ilustra um dispositivo de comunicações sem fio exemplificativo 1100 que inclui componentes de radiofrequência (RF) formado em um circuito integrado (IC) 1102, em que os componentes de RF podem incluir elementos utilizando o circuito de célula padrão de CMOS 402 da Figura 4 utilizando linhas metálicas na primeira camada metálica usada para roteamento de modo a aumentar o desempenho e reduzir o consumo de energia. A este respeito, o dispositivo de comunicações sem fio 1100 pode ser fornecido no IC 1102. O dispositivo de comunicações sem fio 1100 pode incluir ou ser fornecido em qualquer um dos dispositivos referenciados acima, como exemplos. Como mostrado na Figura 11, o dispositivo de comunicações sem fio 1100 inclui um transceptor 1104 e um processador de dados 1106. O processador de dados 1106 pode incluir uma memória para armazenar dados e códigos de programa. O transceptor 1104 inclui um transmissor 1108 e um receptor 1110 que suporta comunicação bidirecional. Em geral, o dispositivo de comunicações sem fio 1100 pode incluir qualquer número de transmissores e/ou receptores para qualquer número de sistemas de comunicação e bandas de frequência. Todas ou uma porção do transceptor 1104 pode ser implementada em um ou mais ICs análogos, ICs de RF (RFICs), ICs de sinal misto, etc.

[0059] Um transmissor ou um receptor pode ser implementado com uma arquitetura super-heteródina ou uma arquitetura de conversão direta. Na arquitetura super- heteródina, um sinal é convertido em frequência entre RF e banda base em vários estágios, por exemplo, de RF para uma frequência intermediária (IF) em um estágio e, em seguida, de IF para banda base em outro estágio para um receptor. Na arquitetura de conversão direta, um sinal é convertido em frequência entre RF e banda base em um estágio. As arquiteturas super heterodina e de conversão direta podem usar diferentes blocos de circuito e/ou ter requisitos diferentes. No dispositivo de comunicação sem fio 1100 na Figura 11, o transmissor 1108 e o receptor 1110 são implementados com a arquitetura de conversão direta.

[0060] No percurso de transmissão, o processador de dados 1106 processa os dados a serem transmitidos e fornece sinais de saída analógica I e Q ao transmissor 1108. No exemplo de dispositivo de comunicação sem fio 1100, o processador de dados 1106 inclui conversores de digital para analógico (DACs) 1112 (1), 1112 (2) para converter sinais digitais gerados pelo processador de dados 1106 nos sinais de saída analógica I e Q, por exemplo, correntes de saída I e Q, para processamento adicional.

[0061] Dentro do transmissor 1108, os filtros passa baixa 1114 (1), 1114 (2) filtram os sinais de saída analógica I e Q, respectivamente, para remover sinais indesejados causados pela conversão digital para analógica anterior. Os amplificadores (AMP) 1116 (1), 1116 (2) amplificam os sinais dos filtros passa baixa 1114 (1), 1114 (2), respectivamente, e fornecem sinais de banda base I e Q. Um conversor ascendente 1118 converte os sinais de banda base I e Q com sinais de oscilador local (LO) de transmissão I e Q (TX) através dos misturadores 1120 (1), 1120 (2) de um gerador de sinal LO TX 1122 para fornecer um sinal de conversão ascendente 1124. A O filtro 1126 filtra o sinal convertido para cima 1124 para remover sinais indesejados causados pela conversão ascendente de frequência, bem como ruído em uma banda de frequência de recebimento. Um amplificador de potência (PA) 1128 amplifica o sinal de conversão ascendente 1124 do filtro 1126 para obter o nível de potência de saída desejado e fornece um sinal de transmissão de RF. O sinal de RF de transmissão é roteado através de um duplexador ou comutador 1130 e transmitido através de uma antena 1132.

[0062] No percurso de recebimento, a antena 1132 recebe sinais transmitidos pelas estações base e fornece um sinal de RF recebido, que é roteado através do duplexador ou comutador 1130 e fornecido a um amplificador de baixo ruído (LNA) 1134. O duplexador ou comutador 1130 foi projetado para operar com uma separação de frequência duplexadora de recepção específica (RX) para TX, de modo que os sinais RX sejam isolados dos sinais TX. O sinal de RF recebido é amplificado pelo LNA 1134 e filtrado por um filtro 1136 para obter um sinal de entrada de RF desejado. Os misturadores de conversão descendente 1138 (1), 1138 (2) misturam a saída do filtro 1136 com os sinais I e Q RX LO (isto é, L0_1 e LO_Q) de um gerador de sinal RX LO 1140 para gerar sinais I e Q da banda base. Os sinais de banda base I e Q são amplificados pelos amplificadores (AMP) 1142 (1), 1142 (2) e posteriormente filtrados pelos filtros passa baixa 1144 (1), 1144 (2) para obter sinais de entrada analógica I e Q, que são fornecidos para o processador de dados 1106. Neste exemplo, o processador de dados 1106 inclui conversores analógico-digitais (ADCs) 1146 (1), 1146 (2) para converter os sinais de entrada analógicos em sinais digitais para serem posteriormente processados pelo processador de dados 1106.

[0063] No dispositivo de comunicação sem fio 1100 da Figura 11, o gerador de sinal TX LO 1122 gera os sinais I e Q TX LO usados para conversão de frequência alta, enquanto o gerador de sinal RX LO 1140 gera os sinais I e Q RX LO usados para conversão de frequência descendente. Cada sinal LO é um sinal periódico com uma frequência fundamental específica. Um circuito de loop de fase bloqueada TX (PLL) 1148 recebe informações de temporização do processador de dados 1106 e gera um sinal de controle usado para ajustar a frequência e/ou fase dos sinais TX LO do gerador de sinal TX LO 1122. Da mesma forma, um RX o circuito de loop de fase bloqueada (PLL) 1150 recebe informações de temporização do processador de dados 1106 e gera um sinal de controle usado para ajustar a frequência e/ou fase dos sinais RX LO do gerador de sinal RX LO 1140.

[0064] As pessoas versadas na técnica compreenderão ainda que os vários blocos lógicos, módulos, circuitos e algoritmos ilustrativos descritos em conexão com os aspectos aqui divulgados podem ser implementados como hardware eletrônico, instruções armazenadas na memória ou em outro meio legível por computador e executado por um processador ou outro dispositivo de processamento ou combinações de ambos. Como um exemplo não limitante, os aspectos divulgados aqui podem incluir um meio legível por computador não transitório tendo armazenado nele dados de computador que, quando usados por um sistema de fabricação, permite que o sistema de fabricação fabrique um circuito de célula padrão de CMOS tal como o circuito de célula padrão de CMOS 402 na Figura 4. Os dispositivos mestres e escravos descritos aqui podem ser utilizados em qualquer circuito, componente de hardware, IC ou chip de IC, como exemplos. A memória divulgada aqui pode ser qualquer tipo e tamanho de memória e pode ser configurada para armazenar qualquer tipo de informações desejadas. Para ilustrar claramente essa intercambiabilidade, vários componentes, blocos, módulos, circuitos e etapas ilustrativos foram descritos acima geralmente em termos de funcionalidade. O modo como essa funcionalidade é implementada depende do aplicativo específico, das opções de projeto e/ou restrições de projeto impostas ao sistema geral. O técnico habilitado pode implementar a funcionalidade descrita de várias maneiras para cada aplicativo em particular, mas essas decisões de implementação não devem ser interpretadas como causadoras de um afastamento do escopo da presente divulgação.

[0065] Os vários blocos lógicos, módulos e circuitos ilustrativos descritos em conexão com os aspectos aqui divulgados podem ser implementados ou executados com um processador, um Processador de sinal digital (DSP), um circuito integrado de aplicação específica (ASIC), uma Matriz de Portas Programáveis em Campo (FPGA) ou outro dispositivo lógico programável, lógica de portas ou transistores discretos, componentes de hardware discretos ou qualquer combinação dos mesmos projetada para executar as funções aqui descritas. Um processador pode ser um microprocessador, mas, em alternativa, pode ser qualquer processador, controlador, microcontrolador ou máquina de estado convencional. Um processador também pode ser implementado como uma combinação de dispositivos de computação (por exemplo, uma combinação de um DSP e um microprocessador, uma pluralidade de microprocessadores, um ou mais microprocessadores em conjunto com um núcleo de DSP ou qualquer outra configuração).

[0066] Os aspectos aqui divulgados podem ser incorporados no hardware e nas instruções que são armazenadas no hardware, e podem residir, por exemplo, na Memória de Acesso Aleatório (RAM), memória flash, Memória Somente Leitura (ROM), ROM eletricamente programável (EPROM), ROM eletricamente apagável programável (EEPROM), registro, disco rígido, disco removível, CD-ROM ou qualquer outra forma de meio legível por computador conhecida na técnica. Um meio de armazenamento exemplar é acoplado ao processador, de modo que o processador possa ler informações e gravar informações no meio de armazenamento. Em alternativa, o meio de armazenamento pode ser parte integrante do processador. O processador e o meio de armazenamento podem residir em um ASIC. O ASIC pode residir em uma estação remota. Em alternativa, o processador e o meio de armazenamento podem residir como componentes discretos em uma estação remota, estação base ou serviço.

[0067] Também é observado que as etapas operacionais descritas em qualquer um dos aspectos exemplares aqui descritos são descritas para fornecer exemplos e discussão. As operações descritas podem ser realizadas em numerosas sequências diferentes, além das sequências ilustradas. Além disso, as operações descritas em uma única etapa operacional podem realmente ser executadas em várias etapas diferentes. Além disso, uma ou mais etapas operacionais discutidas nos aspectos exemplares podem ser combinadas. Deve ser entendido que as etapas operacionais ilustradas nos diagramas de fluxograma podem estar sujeitas a numerosas modificações diferentes, como será prontamente aparente para uma pessoa versada na técnica. As pessoas versadas na técnica também entenderão que informações e sinais podem ser representados usando qualquer uma de uma variedade de diferentes tecnologias e técnicas. Por exemplo, dados, instruções, comandos, informações, sinais, bits, símbolos e chips que podem ser referenciados em toda a descrição acima podem ser representados por tensões, correntes, ondas eletromagnéticas, campos ou partículas magnéticas, campos ou partículas ópticas ou qualquer combinação dos mesmos.

[0068] A descrição anterior da divulgação é fornecida para permitir que qualquer pessoa versada na técnica faça ou use a divulgação. Várias modificações à divulgação serão prontamente aparentes para os especialistas na técnica, e os princípios genéricos aqui definidos podem ser aplicados a outras variações sem se afastar do espírito ou escopo da divulgação. Assim, a divulgação não se destina a ser limitada aos exemplos e desenhos aqui descritos, mas deve receber o escopo mais amplo consistente com os princípios e os novos recursos aqui divulgados.

Claims (9)

1. Célula padrão de semicondutor de óxido de metal complementar, CMOS, (302) caracterizada pelo fato de que compreende: um primeiro trilho de alimentação (306) disposto em uma direção em uma primeira camada metálica; um segundo trilho de alimentação (308) disposto na direção na primeira camada metálica; e uma pluralidade de linhas metálicas (304) dispostas na direção na primeira camada metálica, em que: cada linha metálica dentre a pluralidade de linhas metálicas corresponde a uma trilha de uma pluralidade de trilhas; uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas têm uma borda de corte correspondente a um primeiro limite de célula da célula padrão de CMOS; uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas têm uma borda de corte correspondente a um segundo limite de célula da célula padrão de CMOS, em que o segundo limite de célula está em um lado oposto da célula padrão de CMOS em comparação com o primeiro limite de célula; e uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas têm uma borda não de corte correspondente a pelo menos um do primeiro limite de célula (316(1)) e do segundo limite de célula (316(2)); e compreendendo adicionalmente: uma ou mais linhas metálicas (314) dispostas em uma segunda camada metálica e em uma segunda direção que é substancialmente ortogonal à direção de um ou mais acessos interconectados verticais (vias) dispostos entre a primeira camada metálica e a segunda camada metálica, em que as uma ou mais vias acoplam eletricamente uma ou mais linhas metálicas na segunda camada metálica e uma ou mais linhas metálicas na primeira camada metálica, e em que: a primeira camada metálica compreende uma camada zero de metal, M0; a segunda camada metálica compreende uma camada um de metal, M1, disposta acima da primeira camada metálica; e as uma ou mais vias compreendem uma ou mais vias de nível zero, V0.

2. Célula padrão de CMOS, de acordo com a reivindicação 1, caracterizada pelo fato de que a pluralidade de linhas metálicas na primeira camada metálica é disposta entre o primeiro trilho de alimentação (306) e o segundo trilho de alimentação (308).

3. Célula padrão de CMOS, de acordo com a reivindicação 1, caracterizada pelo fato de que: o primeiro trilho de alimentação (306) é disposto entre uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas na primeira camada metálica; e o segundo trilho de alimentação (308) é disposto entre uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas na primeira camada metálica.

4. Célula padrão de CMOS, de acordo com a reivindicação 1, caracterizada pelo fato de que é integrada em um circuito integrado, IC.

5. Célula padrão de CMOS, de acordo com a reivindicação 1, caracterizada pelo fato de que é integrada em um dispositivo selecionado a partir do grupo consistindo em: um set top box; uma unidade de entretenimento; um dispositivo de navegação; um dispositivo de comunicações; uma unidade de dados de localização fixa; uma unidade de dados de localização móvel; um dispositivo de sistema de posicionamento global (GPS); um telefone móvel; um telefone celular; um telefone inteligente; um telefone de protocolo de iniciação de sessão (SIP); um tablet; um phablet; um servidor; um computador; um computador portátil; um dispositivo de computação móvel; um dispositivo de computação vestível; um computador de mesa; um assistente digital pessoal (PDA); um monitor; um monitor de computador; uma televisão; um sintonizador; um rádio; um rádio por satélite; um reprodutor de música; um reprodutor de música digital; um reprodutor de música portátil; um reprodutor de vídeo digital; um reprodutor de vídeo; um reprodutor de disco de vídeo digital (DVD); um reprodutor de vídeo digital portátil; um automóvel; um componente de veículo; sistemas aviônicos; um drone; e um multicóptero.

6. Circuito de célula padrão de semicondutor de óxido de metal complementar, CMOS, (202) caracterizado pelo fato de que compreende: uma pluralidade de células padrão de CMOS (302), conforme definida em qualquer uma das reivindicações 1 a 5; em que: uma ou mais células padrão de CMOS dentre a pluralidade de células padrão de CMOS são dispostas de modo que o segundo limite de célula (316(2) das uma ou mais células padrão de CMOS seja substancialmente adjacente a um primeiro limite de célula (316(1)) de uma ou mais outras células padrão de CMOS; e uma ou mais linhas metálicas de duas ou mais células padrão de CMOS formam uma única linha metálica contínua através de trilhas correspondentes das duas ou mais células padrão de CMOS.

7. Circuito de célula padrão de CMOS, de acordo com a reivindicação 6, caracterizado pelo fato de que a pluralidade de linhas metálicas na primeira camada metálica de cada célula padrão de CMOS é disposta entre o primeiro trilho de alimentação e o segundo trilho de alimentação.

8. Circuito de célula padrão de CMOS, de acordo com a reivindicação 6, caracterizado pelo fato de que: o primeiro trilho de alimentação (306) de cada célula padrão de CMOS é disposto entre uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas na primeira camada metálica; e o segundo trilho de alimentação (308) de cada célula padrão de CMOS é disposto entre uma ou mais linhas metálicas dentre a pluralidade de linhas metálicas na primeira camada metálica.

9. Memória legível por computador caracterizada pelo fato de que compreende instruções armazenadas na mesma, que quando usadas por um sistema de fabricação, permitem que o sistema de fabricação fabrique o circuito de célula padrão de CMOS conforme definido em qualquer uma das reivindicações 6 a 8.