JP2011165225A - 半導体記憶装置 - Google Patents

Abstract

【課題】回路構成をほとんど複雑化することなく、データバスをより高速に駆動する。
【解決手段】複数のメモリセルアレイ１０と、複数のメモリセルアレイ１０に夫々対応して設けられる複数の双方向データバス１１と、複数のメモリセルアレイ１０に夫々対応して設けられ、双方向データバス１１におけるデータを中継するように隣接する双方向データバス１１間を直列に接続可能とする複数の双方向バッファ回路１２ａ、１２ｂと、双方向バッファ回路１２ａ、１２ｂの活性化を制御する制御回路１３と、を備える。双方向バッファ回路１２ｂは、論理反転するように構成し、双方向バッファ回路１２ａは、論理反転しないように構成する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置内のデータバスの駆動技術に関する。

近年、半導体メモリの高機能化、大容量化が進み、チップサイズも大きくなっている。これに伴ってチップ内のデータバスが長くなり、データバスを駆動する負荷が大きくなる傾向にある。また、データバスの配線容量や配線抵抗が増えてＩＲ−ＤＲＯＰが大きく、また遅延が大きくなる。このためデータバスに対して何らかの対策をしないと電源電圧の落ち込み等の電源ノイズによる高速動作における阻害の原因となる。

そこで、データバスによる電源への影響を低減するための技術が特許文献１において開示されている。特許文献１の入出力装置は、内部データ線及び内部出力回路をｎ種類のグループに分け、ｍビットのデータから各グループ内で全内部データを反転或いは反転しないを決める機能を持たせる。これにより、出力回路駆動時の、電源線の寄生インダクタンス起因の電源ノイズを減らし、データ転送レートを高めることができる。

また、特許文献２には、データバスに中継バッファを挿入することにより、データバスの配線幅や配線ピッチを広げることなくデータ転送を高速化することが出来ると共に、ブロック活性化のためのブロック選択信号をそのまま利用して、中継バッファ回路の活性／非活性を制御する半導体記憶装置が開示されている。このような半導体記憶装置によれば、チップ面積及び動作電流に関して効率的なバッファ駆動制御が可能となる。

特開平０９−２５１３３６号公報 特開２００４−７９０７７号公報

以下の分析は本発明において与えられる。

ところで、特許文献１に記載の入出力装置では、データの組み合わせを判定するための判定回路が存在し、チップ中に判定回路を配置するための面積が必要になる。また、データの位相を維持するため、通信相手側においても、データ反転機能を持つ必要があり、回路構成が複雑化してしまう。一方、特許文献２に記載の半導体記憶装置では、全ての中継バッファが同相で駆動されるため、電源電圧の落ち込みが大きくなり、より高速動作を行う場合の障害となる。

本発明の１つのアスペクト（側面）に係る半導体記憶装置は、複数のメモリセルアレイと、複数のメモリセルアレイに夫々対応して設けられる複数の双方向データバスと、複数のメモリセルアレイに夫々対応して設けられ、双方向データバスにおけるデータを中継するように隣接する双方向データバス間を直列に接続可能とする複数の双方向バッファ回路と、所望のメモリセルアレイにアクセスする場合、所望のメモリセルアレイに対応して設けられた双方向データバスからアクセス源に至る経路に含まれる全ての双方向バッファ回路をアクセス方向に応じて一方向に活性化するように制御する制御回路と、を備え、複数の双方向バッファ回路は、一部を論理反転するように構成し、他を論理反転しないように構成する。

本発明によれば、回路構成をほとんど複雑化することなく、データバスをより高速に駆動することができる。

本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。 本発明の第１の実施例に係る半導体記憶装置のレイアウトを模式的に示す図である。 メモリセルアレイが２つである場合のチップの構造を表す図およびデータバスの詳細を示す回路図である。 メモリセルアレイが２つである場合のチップへのアクセス時における制御信号のレベルチャートを示す。 図２においてチップ下側のメモリセルアレイにアクセスする場合における活性化の範囲を示す図である。 チップ下側のメモリセルアレイアクセスする場合におけるタイミングチャートである。 図２においてチップ上側のメモリセルアレイにアクセスする場合における活性化の範囲を示す図である。 チップ上側のメモリセルアレイアクセスする場合におけるタイミングチャートである。

本発明の実施形態に係る半導体記憶装置は、複数のメモリセルアレイ（図１の１０）と、複数のメモリセルアレイに夫々対応して設けられる複数の双方向データバス（図１の１１）と、複数のメモリセルアレイに夫々対応して設けられ、双方向データバスにおけるデータを中継するように隣接する双方向データバス間を直列に接続可能とする複数の双方向バッファ回路（図１の１２ａ、１２ｂ）と、所望のメモリセルアレイにアクセスする場合、所望のメモリセルアレイに対応して設けられた双方向データバスからアクセス源に至る経路に含まれる全ての双方向バッファ回路をアクセス方向に応じて一方向に活性化するように制御する制御回路（図１の１３）と、を備える。複数の双方向バッファ回路は、一部（図１の１２ｂ）を論理反転するように構成し、他（図１の１２ａ）を論理反転しないように構成する。

半導体記憶装置において、複数の双方向バッファ回路は、論理反転による回路構成（図１の１２ｂに対応）と論理非反転による回路構成（図１の１２ａに対応）とを経路上で交互に配置されるように構成するようにしてもよい。

半導体記憶装置において、制御回路は、複数の双方向バッファ回路の内、経路に含まれない双方向バッファ回路を非活性化するように制御することが好ましい。

半導体記憶装置において、制御回路は、所望のメモリセルアレイに書き込みを行う場合、経路に含まれる全ての双方向バッファ回路をアクセス源から所望のメモリセルアレイに至る方向に活性化させ、所望のメモリセルアレイから読み出しを行う場合、経路に含まれる全ての双方向バッファ回路を所望のメモリセルアレイからアクセス源に至る方向に活性化させるように制御することが好ましい。

半導体記憶装置において、双方向バッファ回路は、互いの入出力を接続する第１および第２のバッファ回路を備え、制御回路は、双方向バッファ回路を非活性化する場合、第１および第２のバッファ回路を共に非活性とし、双方向バッファ回路を活性化する場合、第１および第２のバッファ回路のいずれか一方のみをアクセス方向に応じて活性化することが好ましい。

以上のような半導体記憶装置によれば、データバスに双方向バッファ回路を設けてデータバスを分割して駆動することで、ドライバに対する負荷を減らし、より高速に動作させることができる。この場合、双方向バッファ回路の活性化制御にアドレス空間選択論理を用いることで、データバスの駆動範囲を必要最小限に制限する。

また、一部の双方向バッファ回路でデータを反転させることによって、一連のデータバスにおける充放電電流を減らしてＩＲ−ＤＲＯＰを低減することができる。すなわち、あるタイミングにおいて、全ての双方向バッファ回路でデータを反転させない場合、データバスにおける充電および放電のどちらか一方のみが生じる。これに対し、一部の双方向バッファ回路でデータを反転させるように構成すると、データバスにおける充電および放電が組み合わされて、消費電流が減少する。このためＩＲ−ＤＲＯＰが減少し、より高速な動作が可能となる。

なお、データバスは双方向バスであり、データの読み出し時も同様にデータ反転してバッファリングし、メモリセルへ書き込みするデータを特にデータの反転の有無を気にすることなく読み出すことが可能である。このような効果は、チップ内部の回路構成において特に発揮される。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。図１において、半導体記憶装置は、複数のメモリセルアレイ１０と、複数のメモリセルアレイ１０に夫々対応して設けられる複数の双方向データバス１１と、複数のメモリセルアレイ１０に夫々対応して設けられ、双方向データバス１１におけるデータを中継するように隣接する双方向データバス１１間を直列に接続可能とする複数の双方向バッファ回路１２ａ、１２ｂと、双方向バッファ回路１２ａ、１２ｂの活性化を制御する制御回路１３と、を備える。

制御回路１３は、所望のメモリセルアレイ１０にアクセスする場合、所望のメモリセルアレイ１０に対応して設けられた双方向データバス１１からアクセス源に至る経路に含まれる全ての双方向バッファ回路１２ａ、１２ｂをアクセス方向に応じて一方向に活性化するように制御する。例えば、所望のメモリセルアレイに書き込みを行う場合、経路に含まれる全ての双方向バッファ回路をアクセス源から所望のメモリセルアレイに至る方向に活性化させる。また、所望のメモリセルアレイから読み出しを行う場合、経路に含まれる全ての双方向バッファ回路を所望のメモリセルアレイからアクセス源に至る方向に活性化させるように制御する。この場合、制御回路１３は、複数の双方向バッファ回路の内、上記の経路に含まれない双方向バッファ回路を非活性化するように制御することが好ましい。

より具体的に、制御回路１３は、メモリセルアレイ１０に対するアドレス信号ＡＤ、書き込み許可信号ＷＥ、読み出し許可信号ＲＥ、クロック信号ＣＬＫを入力する。書き込み許可信号ＷＥまたは読み出し許可信号ＲＥがアクティブである場合、アドレス信号ＡＤで指定されたメモリセルアレイ１０に接続される双方向データバス１１からアクセス源に至る経路に含まれる全ての双方向バッファ回路１２ａ、１２ｂを一方向に活性化するようにクロック信号ＣＬＫに同期して制御する。書き込み許可信号ＷＥがアクティブの場合、アクセス源からアドレス信号ＡＤで指定されたメモリセルアレイ１０に至る方向に双方向バッファ回路１２ａ、１２ｂを活性化し、データ信号ＤＩＯを所望のメモリセルアレイ１０に書き込むように制御する。読み出し許可信号ＲＥがアクティブの場合、アドレス信号ＡＤで指定されたメモリセルアレイ１０からアクセス源に至る方向に双方向バッファ回路１２ａ、１２ｂを活性化し、所望のメモリセルアレイ１０から読み出した信号をデータ信号ＤＩＯとして外部に出力可能とする。

複数の双方向バッファ回路１２ａ、１２ｂは、一部の双方向バッファ回路１２ｂを論理反転するように構成し、他の双方向バッファ回路１２ａを論理反転しないように構成する。この場合、例えば双方向バッファ回路１２ａと双方向バッファ回路１２ｂとを経路上で交互に配置されるように構成するようにしてもよい。

図２は、本発明の第１の実施例に係る半導体記憶装置のレイアウトを模式的に示す図である。図２において、２０は、メモリセルアレイ１０、センスアンプ、Ｙスイッチの配置領域である。２１は、双方向バッファ回路１２ａ、１２ｂの配置領域である。２２は、ＲＯＷデコーダ、アドレス・コマンドコントローラ、制御回路１３の配置領域である。２３は、ＣＯＬデコーダ、ライトアンプ（後述の書き込みアンプＡｗ１、Ａｗ２に相当）、データアンプ（後述の読み出しアンプＡｄ１、Ａｄ２に相当）の配置領域である。２７は、外部とのインタフェースとなるデータＩ／Ｏの配置領域である。

なお、メモリセルアレイ１０におけるコラムアドレスやロウアドレスの与え方、センスアンプ、Ｙスイッチ、ＣＯＬデコーダ、データＩ／Ｏ、タイミング制御などは、本発明に関わらないので、その説明を省略する。

以上のように、本実施例に係る半導体記憶装置は、下記の３つの手段によって特徴づけられる。
（１）データバスの途中に双方向バッファ回路を設けて、データバスを分割して駆動する。
（２）アドレス空間選択論理を基に、必要な双方向バッファ回路の活性化を制御して、データバスを駆動する範囲を選択可能とする。
（３）一部の双方向バッファ回路においてデータを反転させる。

この３つの手段によってデータバスを駆動するドライバの負荷とＩＲ−ＤＲＯＰを低減させる。すなわち、（１）によれば、ドライバの駆動する配線が短くなり、ドライバの負荷が減少する。（２）によれば、データバスを駆動する範囲を限定して、消費電流を削減することができる。（３）によれば、データバスにおける充電および放電が組み合わされて、消費電流が減少し、ＩＲ−ＤＲＯＰが減少する。

次に、説明の簡単化のためにメモリセルアレイが２つである場合を例とし詳細に説明する。

図３（Ａ）は、メモリセルアレイが２つである場合のチップの構造を模式的に示す図である。図３（Ｂ）は、図３（Ａ）におけるデータバスの詳細を示す回路図である。

図３（Ａ）において、チップの右側の中央から下方および上方にそれぞれメモリセルアレイ１０ａ、１０ｂが配置され、双方向データバス１１に係る回路が配置される。チップの右側の下方には、メモリセルアレイ１０ａ、１０ｂに係る双方向バッファ回路１２ａとメモリセルアレイ１０ａに係る書き込みアンプＡｗ１、読み出しアンプ（データアンプ）Ａｄ１が配置される。チップの右側の上方には、メモリセルアレイ１０ｂに係る双方向バッファ回路１２ｂとメモリセルアレイ１０ｂに係る書き込みアンプＡｗ２、読み出しアンプ（データアンプ）Ａｄ２が配置される。

図３（Ｂ）において、双方向データバス１１に係る回路は、双方向バッファ回路１２ａ、１２ｂ、書き込みアンプＡｗ１、Ａｗ２、読み出しアンプＡｄ１、Ａｄ２を備え、双方向データバス１１は、２個の双方向データバス１１ａ、１１ｂに分割されて存在する。

双方向バッファ回路１２ａは、バッファ回路Ｂｆｗ１、Ｂｆｒ１、ラッチ回路Ｌａ１を備える。バッファ回路Ｂｆｗ１は、ライト許可信号ＷＥ１によって活性化され、ライト許可信号ＷＥ１がアクティブである場合にデータ信号ＤＩＯをバッファリングして双方向データバス１１ａを駆動する。書き込みアンプＡｗ１は、アクティブとされる場合に双方向データバス１１ａ上の信号をメモリセルアレイ１０ａに書き込む。読み出しアンプＡｄ１は、アクティブとされる場合にメモリセルアレイ１０ａから読み出した信号で双方向データバス１１ａを駆動する。バッファ回路Ｂｆｒ１は、リード許可信号ＲＥ１がアクティブである場合に双方向データバス１１ａ上の信号をバッファリングしてデータ信号ＤＩＯとして外部に出力する。ラッチ回路Ｌａ１は、バッファ回路Ｂｆｗ１、Ｂｆｒ２、読み出しアンプＡｄ１がアクティブでない場合に双方向データバス１１ａがフローティング状態とならないように、双方向データバス１１ａ上の信号レベルをバッファ回路Ｂｆｗ１、Ｂｆｒ２、読み出しアンプＡｄ１がアクティブであった場合における双方向データバス１１ａ上の信号レベルまたはメモリセルアレイ１０ａからのデータを保持するように機能する。

なお、ライト許可信号ＷＥ１は、図１の制御回路１３において書き込み許可信号ＷＥとクロック信号ＣＬＫから生成され、書き込み許可信号ＷＥがアクティブとなる場合にクロック信号ＣＬＫのタイミングに基づきアクティブとされる。リード許可信号ＲＥ１は、図１の制御回路１３において読み出し許可信号ＲＥとクロック信号ＣＬＫから生成され、読み出し許可信号ＲＥがアクティブとなる場合にクロック信号ＣＬＫのタイミングに基づきアクティブとされる。

双方向バッファ回路１２ｂは、バッファ回路Ｂｆｗ２、Ｂｆｒ２、インバータ回路ＩＮＶ１、ＩＮＶ２、ラッチ回路Ｌａ２を備える。バッファ回路Ｂｆｗ２は、ライト許可信号ＷＥ２によって活性化され、ライト許可信号ＷＥ２がアクティブである場合に双方向データバス１１ａ上の信号をインバータ回路ＩＮＶ２で論理反転した上でバッファリングして双方向データバス１１ｂを駆動する。書き込みアンプＡｗ２は、アクティブである場合に双方向データバス１１ｂ上の信号をメモリセルアレイ１０ｂに書き込む。読み出しアンプＡｄ２は、アクティブである場合にメモリセルアレイ１０ｂから読み出した信号で双方向データバス１１ｂを駆動する。バッファ回路Ｂｆｒ２は、リード許可信号ＲＥ２がアクティブである場合に双方向データバス１１ｂ上の信号をインバータ回路ＩＮＶ１で論理反転した上でバッファリングして双方向データバス１１ａ上の信号として出力する。ラッチ回路Ｌａ２は、バッファ回路Ｂｆｗ２、読み出しアンプＡｄ２がアクティブでない場合に双方向データバス１１ｂがフローティング状態とならないように、双方向データバス１１ｂ上の信号レベルをバッファ回路Ｂｆｗ２がアクティブであった場合における双方向データバス１１ａ上の信号レベルまたはメモリセルアレイ１０ｂからのデータを保持するように機能する。

なお、ライト許可信号ＷＥ２は、図１の制御回路１３において書き込み許可信号ＷＥとアドレス信号ＡＤとクロック信号ＣＬＫから生成され、書き込み許可信号ＷＥがアクティブとなると共にアドレス信号ＡＤがメモリセルアレイ１０ｂを指し示す場合にクロック信号ＣＬＫのタイミングに基づきアクティブとされる。リード許可信号ＲＥ２は、図１の制御回路１３において読み出し許可信号ＲＥとアドレス信号ＡＤとクロック信号ＣＬＫから生成され、読み出し許可信号ＲＥがアクティブとなると共にアドレス信号ＡＤがメモリセルアレイ１０ｂを指し示す場合にクロック信号ＣＬＫのタイミングに基づきアクティブとされる。

次に、メモリセルアレイに対するリードライト時の動作について説明する。図４は、メモリセルアレイが２つである場合のチップへのアクセス時における制御信号のレベルチャートを示す。

図４において、チップ下側のメモリセルアレイ１０ａにアクセスする場合、ライト動作であれば、ライト許可信号ＷＥ１をＨレベル（活性状態、選択状態）とし、リード許可信号ＲＥ１をＬレベル（不活性状態、非選択状態）とする。また、書き込みアンプＡｗ１をＨレベルとし、読み出しアンプ（データアンプ）Ａｄ１をＬレベルとする。さらに、チップ上側のメモリセルアレイ１０ｂに係るライト許可信号ＷＥ２、リード許可信号ＲＥ２、書き込みアンプＡｗ２、読み出しアンプ（データアンプ）Ａｄ２を全て不活性状態（非選択状態）とする。

また、リード動作であれば、ライト許可信号ＷＥ１をＬレベル（不活性状態、非選択状態）とし、リード許可信号ＲＥ１をＨレベル（活性状態、選択状態）とする。また、書き込みアンプＡｗ１をＬレベルとし、読み出しアンプ（データアンプ）Ａｄ１をＨレベルとする。さらに、チップ上側のメモリセルアレイ１０ｂに係るライト許可信号ＷＥ２、リード許可信号ＲＥ２、書き込みアンプＡｗ２、読み出しアンプ（データアンプ）Ａｄ２を全て不活性状態（非選択状態）とする。

一方、チップ上側のメモリセルアレイ１０ｂにアクセスする場合、ライト動作であれば、ライト許可信号ＷＥ１、ＷＥ２をＨレベル（活性状態、選択状態）とし、リード許可信号ＲＥ１、ＲＥ２をＬレベル（不活性状態、非選択状態）とする。また、書き込みアンプＡｗ２をＨレベルとし、書き込みアンプＡｗ１、読み出しアンプＡｄ１、Ａｄ２をＬレベルとする。

また、リード動作であれば、ライト許可信号ＷＥ１、ＷＥ２をＬレベル（不活性状態、非選択状態）とし、リード許可信号ＲＥ１、ＲＥ２をＨレベル（活性状態、選択状態）とする。また、読み出しアンプＡｄ２をＨレベルとし、書き込みアンプＡｗ１、Ａｗ２、読み出しアンプＡｄ１をＬレベルとする。

図５は、図３においてチップ下側のメモリセルアレイ１０ａにアクセスする場合における活性化の範囲を示す図である。

チップ下側のメモリセルアレイ１０ａにデータを書き込む場合、もしくは読み出す場合、アドレス空間選択論理によって双方向バッファ回路１２ｂから先を不活性（点線で示す）にして、動作不要な双方向データバス１１ｂの駆動を止める。これによって、消費電流が削減される。また、データ伝達の高速化も見込める。

図６は、チップ下側のメモリセルアレイ１０ａにアクセスする場合におけるタイミングチャートである。書き込み時には、ラッチ回路Ｌａ１を解除して書き込み許可信号ＷＥ１を活性化し、双方向データバス１１ａにデータを伝達する。アドレス信号により選択された書き込みアンプＡｗ１を活性化し、メモリセルアレイ１０ａにデータを書き込む。

読み出し時には、ラッチ回路Ｌａ１を解除後、アドレス信号により選択されたリードアンプＡｄ１を活性化し、双方向データバス１１ａにデータを伝達する。次に読み出し許可信号ＲＥ１によりデータを外部へ出力する。

これに対し、メモリセルアレイ１０ａの書き込み時および読み出し時において、ラッチ回路Ｌａ２は保持され、書き込み許可信号ＷＥ２、書き込みアンプＡｗ２、読み出し許可信号ＲＥ２、リードアンプＡｄ２は、全て活性化されることはない。

図７は、図３においてチップ上側のメモリセルアレイ１０ｂにアクセスする場合における活性化の範囲を示す図である。図７において、書き込みアンプＡｗ１、読み出しアンプＡｄ１を除き全てが活性化される。この場合、図５の場合と比べてデータバスが双方向データバス１１ａ、１１ｂと実質的に長くなるため、ＩＲ−ＤＲＯＰの増大が懸念される。そこで、データ反転機能を有する双方向バッファ回路１２ｂを活性化することで、ＩＲ−ＤＲＯＰの増大を抑制する。

図８は、チップ上側のメモリセルアレイ１０ｂにアクセスする場合におけるタイミングチャートである。書き込み時には、ラッチ回路Ｌａ１を解除後、書き込み許可信号ＷＥ１を活性化して双方向データバス１１ａにデータを伝達する。次に、ラッチ回路Ｌａ２を解除し、書き込み許可信号ＷＥ２を活性化して、上側の双方向データバス１１ｂにデータを伝達する。アドレス信号により選択された書き込みアンプＡｗ２を活性化してデータを所望のメモリセルアレイ１０ｂに書き込む。

読み出し時には、ラッチ回路Ｌａ２を解除後、アドレス信号により選択された読み出しアンプＡｄ２を活性化して双方向データバス１１ｂを駆動する。続いてラッチ回路Ｌａ１を解除し、読み出し許可信号ＲＥ２を活性化して下側の双方向データバス１１ａにデータを伝達する。さらに読み出し許可信号ＲＥ１を活性化してデータを外部へ出力する。

以上のように、メモリ内に配置されたデータバスを分割するよう双方向バッファ回路を配置し、読み出しアンプ制御、書き込みアンプ制御にあわせて双方向バッファ回路を一方向に活性化する制御を行う。また、アドレス信号ＡＤによって必要最小限のデータバスを選択的に駆動するように双方向バッファ回路を制御する。このような制御を行うことで負荷を軽減し高速化を実現することができる。

さらに、一部の双方向バッファ回路においてデータを反転することで、信号伝達のための電流の充放電を減らしＩＲ−ＤＲＯＰの増大を抑制する。この場合、従来のようなデータを反転するための判断を行う判定回路が不要であり、通信相手への仕様の整合も必要ない。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、１０ａ、１０ｂ メモリセルアレイ
１１、１１ａ、１１ｂ 双方向データバス
１２ａ、１２ｂ 双方向バッファ回路
１３ 制御回路
２０ メモリセルアレイ、センスアンプ、Ｙスイッチの配置領域
２１ 双方向バッファ回路の配置領域
２２ ＲＯＷデコーダ、アドレス・コマンドコントローラ、制御回路の配置領域
２３ ＣＯＬデコーダ、ライトアンプ、データアンプの配置領域
２７ データＩ／Ｏの配置領域
Ａｗ１、Ａｗ２ 書き込みアンプ
Ａｄ１、Ａｄ２ 読み出しアンプ（データアンプ）
Ｂｆｒ１、Ｂｆｗ１、Ｂｆｒ２、Ｂｆｗ２ バッファ回路
ＩＮＶ１、ＩＮＶ２ インバータ回路
Ｌａ１、Ｌａ２ ラッチ回路

Claims (5)

1. 複数のメモリセルアレイと、
   前記複数のメモリセルアレイに夫々対応して設けられる複数の双方向データバスと、
   前記複数のメモリセルアレイに夫々対応して設けられ、前記双方向データバスにおけるデータを中継するように隣接する前記双方向データバス間を直列に接続可能とする複数の双方向バッファ回路と、
   所望の前記メモリセルアレイにアクセスする場合、所望の前記メモリセルアレイに対応して設けられた前記双方向データバスからアクセス源に至る経路に含まれる全ての前記双方向バッファ回路をアクセス方向に応じて一方向に活性化するように制御する制御回路と、
   を備え、
   複数の前記双方向バッファ回路は、一部を論理反転するように構成し、他を論理反転しないように構成することを特徴とする半導体記憶装置。
2. 複数の前記双方向バッファ回路は、論理反転による回路構成と論理非反転による回路構成とを前記経路上で交互に配置されるように構成することを特徴とする請求項１記載の半導体記憶装置。
3. 前記制御回路は、複数の前記双方向バッファ回路の内、前記経路に含まれない前記双方向バッファ回路を非活性化するように制御することを特徴とする請求項１記載の半導体記憶装置。
4. 前記制御回路は、所望の前記メモリセルアレイに書き込みを行う場合、前記経路に含まれる全ての前記双方向バッファ回路を前記アクセス源から所望の前記メモリセルアレイに至る方向に活性化させ、所望の前記メモリセルアレイから読み出しを行う場合、前記経路に含まれる全ての前記双方向バッファ回路を所望の前記メモリセルアレイから前記アクセス源に至る方向に活性化させるように制御することを特徴とする請求項１または３記載の半導体記憶装置。
5. 前記双方向バッファ回路は、互いの入出力を接続する第１および第２のバッファ回路を備え、
   前記制御回路は、前記双方向バッファ回路を非活性化する場合、前記第１および第２のバッファ回路を共に非活性とし、前記双方向バッファ回路を活性化する場合、前記第１および第２のバッファ回路のいずれか一方のみを前記アクセス方向に応じて活性化することを特徴とする請求項１、３、４のいずれか一に記載の半導体記憶装置。

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