KR20070101021A - 반도체 메모리의 데이터 출력 장치 및 방법 - Google Patents

반도체 메모리의 데이터 출력 장치 및 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리의 데이터 출력 장치는, 제 1 스트로브 신호에 응답하여, 제 1 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 1 드라이버 업 신호 및 제 1 드라이버 다운 신호를 출력하는 제 1 증폭 수단; 제 2 스트로브 신호에 응답하여, 제 2 로컬 입출력 라인 쌍의 전위차를 증폭 하여 제 2 드라이버 업 신호 및 제 2 드라이버 다운 신호를 출력하는 제 2 증폭 수단; 및 상기 제 1 드라이버 업 신호와 상기 제 2 드라이버 업 신호를 입력으로 하는 제 1 논리 소자 및 상기 제 1 드라이버 다운 신호와 상기 제 2 드라이버 다운 신호를 입력으로 하는 제 2 논리 소자를 구비하여, 글로벌 데이터 라인에 데이터를 출력하는 출력 수단;을 포함한다.
제 1 증폭부, 제 2 증폭부, 출력부

Description

반도체 메모리의 데이터 출력 장치 및 방법{Apparatus and Method for Outputting Data of Semiconductor Memory}
도 1은 종래의 데이터 출력 장치의 리드 동작을 설명하기 위한 반도체 메모리의 구조도,
도 2는 도 1에 도시된 일반적인 데이터 출력 장치를 나타내는 회로도,
도 3은 도 2에 도시된 데이터 출력 장치의 동작을 나타내는 타이밍도,
도 4는 본 발명에 따른 반도체 메모리의 데이터 출력 장치의 리드 동작을 설명하기 위한 반도체 메모리의 구조도,
도 5는 본 발명에 따른 반도체 메모리의 데이터 출력 장치를 나타내는 회로도,
도 6은 도 5에 도시된 데이터 출력 장치의 동작을 나타내는 타이밍도,
도 7은 본 발명을 이용한 8 뱅크 구조의 반도체 메모리의 배치도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 증폭부 130, 250 : 출력부
210 : 제 1 증폭부 230 : 제 2 증폭부
본 발명은 반도체 메모리의 데이터 출력 장치 및 방법에 관한 것으로, 보다 상세하게는 반도체 메모리의 리드 동작 시, 복수개의 증폭 수단이 하나의 출력 수단을 공유하여 사용할 수 있는 반도체 메모리의 데이터 출력 장치 및 방법에 관한 것이다.
이하, 일반적인 반도체 메모리의 데이터 출력 장치를 도 1 내지 도 3를 참조하여 설명하면 다음과 같다.
도 1은 종래의 데이터 출력 장치의 리드 동작을 설명하기 위한 반도체 메모리의 구조도이다.
도 1에 도시된 바와 같이, 종래에 4 뱅크 구조를 갖는 반도체 메모리의 경우, 리드 동작 시, 셀 데이터를 로컬 입출력 라인 쌍(LIO, LIOb)으로 전송하고, 상기 로컬 입출력 라인 쌍(LIO, LIOb)의 전위차를 증폭부(110)에서 증폭하고, 각 증폭부(110)에 연결된 상기 출력부(130)가 상기 증폭부(110)에서 출력된 증폭된 전위를 입력으로 하여 글로벌 입출력 라인(GIO Line)에 데이터를 출력하게 된다.
도 2는 도 1에 도시된 일반적인 데이터 출력 장치를 나타내는 회로도이다.
일반적인 데이터 출력 장치는 상기 로컬 입출력 라인(LIO, LIOb)의 전위차를 증폭하는 증폭부(110)와 상기 증폭부(110)에서 증폭된 전위를 이용하여 상기 글로벌 입출력 라인(GIO Line)에 데이터를 출력하는 출력부(130)로 구성된다.
상기 증폭부(110)는 상기 증폭부(110)를 구동 시키는 스트로브 신호(STB)에 응답하여, 상기 로컬 입출력 라인 쌍(LIO, LIOb)의 전위차를 증폭하는 증폭 기(AMP1)를 구비하여 드라이버 업 신호(DRV_UP) 및 드라이버 다운 신호(DRV_DN)를 출력한다.
상기 출력부(130)는 상기 드라이버 업 신호(DRV_UP)를 입력 받아 업 구동 신호(UP_EN)를 출력하는 제 1 신호 입력부(131), 상기 드라이버 다운 신호(DRV_DN)를 입력 받아 다운 구동 신호(DN_EN)를 출력하는 제 2 신호 입력부(133) 및 상기 업 구동 신호(UP_EN)와 상기 다운 구동 신호(DN_EN)에 응답하여 상기 글로벌 입출력 라인(GIO Line)으로 데이터를 출력하는 출력 드라이버(135)로 구성된다.
상기 제 1 신호 입력부(131)는 짝수 개의 반전 수단(IV1, IV2)을 구비하고, 상기 제 2 신호 입력부(133)는 홀수 개의 반전 수단(IV3,IV4,IV5)을 구비하며, 상기 제 1 신호 입력부(131) 및 상기 제 2 신호 입력부(133)에 구비되는 반전 수단은 상호 직렬로 연결된다.
상기 출력 드라이버(135)는 상기 업 구동 신호(UP_EN)를 게이트 단에서 입력 받고 소스 단이 외부 공급 전원(VDD)에 연결되며 드레인 단이 공통 노드에 연결되는 피모스 트랜지스터(P1) 및 상기 다운 구동 신호(DN_EN)를 게이트 단에서 입력 받고 드레인 단이 상기 공통 노드에 연결되며 소스 단은 접지 전원(VSS)과 연결되는 엔모스 트랜지스터(N1)로 구성되며, 상기 공통 노드가 상기 글로벌 입출력 라인(GIO Line)과 연결된다.
도 3은 도 2에 도시된 데이터 출력 장치의 동작을 나타내는 타이밍도이다.
리드 명령(READ Command)이 입력되면, 일련의 과정을 거쳐 셀의 데이터가 상기 로컬 입출력 라인 쌍(LIO, LIOb)으로 전이된다.
상기 로컬 입출력 라인 쌍(LIO, LIOb)의 전위를 입력 받는 상기 증폭부(110)는 상기 스트로브 신호(STB)에 의해 구동 되어 상기 드라이브 업 신호(DRV_UP) 및 드라이버 다운 신호(DRV_DN)를 출력한다.
상기 드라이버 업 신호(DRV_UP) 및 상기 드라이버 다운 신호(DRV_DN)는 스탠 바이(Stand-By) 상태에서 하이 레벨을 유지하며 상기 스트로브 신호(STB)에 의해 증폭 될 때만 로우 레벨을 갖는다.
즉, 하나의 뱅크(BANK)에 연결된 증폭부 및 출력부가 상기 글로벌 입출력 라인(GIO Line)을 사용할 때 나머지 뱅크에 연결된 증폭부 및 출력부가 디스에이블 상태를 유지하게 된다.
도 3에 도시된 바와 같이, 상기 로컬 입출력 라인 쌍(LIO, LIOb)의 전위차가 발생하고, 상기 스트로브 신호(STB)가 활성화 되면 상기 증폭부(110)에서 상기 드라이버 다운 신호(DRV_DN)를 로우 레벨로 증폭시킨다. 로우 레벨의 상기 드라이버 다운 신호(DRV_DN)가 상기 제 2 신호 입력부(133)를 통해 하이 레벨의 다운 구동 신호(DN_EN)로 출력되기 때문에 상기 엔모스 트랜지스터(N51)를 턴-온(turn-on) 시켜 상기 글로벌 입출력 라인(GIO Line)으로 로우 레벨의 데이터를 출력하게 된다.
상기 설명에서는 상기 로컬 입출력 라인 쌍(LIO, LIOb)의 반전 로컬 입출력 라인(LIOb)이 로우 레벨을 갖는 것을 예로 하였지만, 로컬 입출력 라인(LIO)이 로우 레벨을 가지고 상기 반전 로컬 입출력 라인(LIOb)이 하이 레벨을 가지게 되면 상기 제 1 신호 입력부(131)를 통해 로우 레벨의 업 구동 신호(UP_EN)가 출력되고, 상기 피모스 트랜지스터(P1)가 턴-온(turn-on) 되어 상기 글로벌 데이터 라인(GIO Line)으로 하이 레벨의 데이터가 출력하게 된다.
상기 동작이 완료된 후, 상기 드라이버 업 신호(DRV_UP) 및 상기 드라이버 다운 신호(DRV_DN)는 다시 하이 레벨이 되고, 상기 업 구동 신호(UP_EN)는 하이 레벨을 유지하고, 상기 다운 구동 신호(DN_EN)는 로우 레벨로 반전 하여 상기 출력 드라이버(135)를 디스에이블 시킴으로써 상기 글로벌 입출력 라인(GIO Line)에 데이터를 출력하지 않는다.
종래 기술의 경우 모든 뱅크(BANK)가 각각의 상기 증폭부(110) 및 상기 출력부(130)를 가지고 있으며, 4 뱅크의 경우 하나의 글로벌 입출력 라인(GIO Line)에 4 개의 상기 출력부(130)가 연결되어 있다. 동일한 이유로 8 뱅크 구조에서 하나의 글로벌 입출력 라인(GIO Line)은 8 개의 상기 출력부(130)를 가지게 된다.
이는 글로벌 입출력 라인(GIO Line)에 부하(Load)를 증가시키게 되고, 부하(Load)의 증가는 상기 글로벌 입출력 라인(GIO Line)을 구동하기 위한 전류 소모를 증가시키며 결국 스피드를 향상시키는데 있어서 문제가 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 출력 장치의 출력 수단을 복수개의 증폭 수단이 공유함으로써 전류 소모 및 글로벌 입출력 라인의 부하를 줄일 수 있고, 반도체 메모리의 레이 아웃 면적(Layout Area)을 줄일 수 있는 반도체 메모리의 데이터 출력 장치 및 방법을 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리의 데이터 출력 장치는, 제 1 스트로브 신호에 응답하여, 제 1 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 1 드라이버 업 신호 및 제 1 드라이버 다운 신호를 출력하는 제 1 증폭 수단; 제 2 스트로브 신호에 응답하여, 제 2 로컬 입출력 라인 쌍의 전위차를 증폭 하여 제 2 드라이버 업 신호 및 제 2 드라이버 다운 신호를 출력하는 제 2 증폭 수단; 및 상기 제 1 드라이버 업 신호와 상기 제 2 드라이버 업 신호를 입력으로 하는 제 1 논리 소자 및 상기 제 1 드라이버 다운 신호와 상기 제 2 드라이버 다운 신호를 입력으로 하는 제 2 논리 소자를 구비하여, 글로벌 데이터 라인에 데이터를 출력하는 출력 수단;을 포함한다.
바람직하게는, 본 발명에 따른 반도체 메모리의 데이터 출력 장치는 상기 제 1 스트로브 신호의 활성화 구간 및 상기 제 2 스트로브 신호의 활성화 구간이 중첩되지 않는 것을 특징으로 한다.
또한, 본 발명은 데이터 출력 방법으로서, 제 1 증폭 수단 및 제 2 증폭 수단이 하나의 출력 수단을 공유하는 데이터 출력 방법으로서, a) 상기 제 1 증폭 수단이 제 1 스트로브 신호에 응답하여, 제 1 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 1 드라이버 업 신호 및 제 1 드라이버 다운 신호를 출력하는 단계; b) 상기 제 2 증폭 수단이 제 2 스트로브 신호에 응답하여, 제 2 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 2 드라이버 업 신호 및 제 2 드라이버 다운 신호를 출력하는 단계; c) 상기 출력 수단이 상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호를 제 1 논리 연산하고, 상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호를 제 2 논리 연산하여, 글로벌 데이터 라인에 데이터를 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리의 데이터 출력 장치의 리드 동작을 설명하기 위한 반도체 메모리의 구조도이다.
도 4에 도시된 바와 같이, 반도체 메모리의 데이터 출력 장치는 4 뱅크 구조를 갖는 반도체 메모리인 경우, 2개의 증폭부(210,230)가 하나의 출력부(250)를 공유하고 있고, 상기 출력부(250)가 글로벌 입출력 라인(GIO Line)에 연결되어 있다. 리드 동작 시, 제 1 뱅크(BANK0)의 셀 데이터를 제 1 로컬 입출력 라인 쌍(LIO1, LIOb1)으로 전송하고, 상기 제 1 로컬 입출력 라인 쌍(LIO1, LIOb1)의 전위차를 상기 제 1 증폭부(210)에서 증폭하여, 상기 증폭된 전위를 입력 받는 상기 출력부(250)가 글로벌 입출력 라인(GIO Line)으로 데이터를 출력하게 되고, 제 2 뱅크(BANK1)의 셀 데이터를 제 2 로컬 입출력 라인 쌍(LIO2, LIOb2)으로 전송하고, 상기 제 2 로컬 입출력 라인 쌍(LIO2, LIOb2)의 전위차를 상기 제 2 증폭부(230)에서 증폭하여, 상기 증폭된 전위를 입력 받는 상기 출력부(250)가 글로벌 입출력 라인(GIO Line)으로 데이터를 출력하게 된다.
상기 제 1 뱅크(BANK0)의 데이터 및 상기 제 2 뱅크(BANK1)의 데이터를 출력할지는 상기 증폭부(210, 230)를 구동하는 스트로브 신호에 의해 결정된다.
도 5는 본 발명에 따른 반도체 메모리의 데이터 출력 장치를 나타내는 회로 도이다.
본 발명에 따른 반도체 메모리의 데이터 출력 장치는 제 1 스트로브 신호(STB1)에 응답하여, 제 1 로컬 입출력 라인 쌍(LIO1,LIOb1)의 전위차를 증폭하여 제 1 드라이버 업 신호(DRV_UP1) 및 제 1 드라이버 다운 신호(DRV_DN1)를 출력하는 제 1 증폭부(210), 제 2 스트로브 신호(STB2)에 응답하여, 제 2 로컬 입출력 라인 쌍(LIO2,LIOb2)의 전위차를 증폭 하여 제 2 드라이버 업 신호(DRV_UP2) 및 제 2 드라이버 다운 신호(DRV_DN2)를 출력하는 제 2 증폭부(230) 및 상기 제 1 드라이버 업 신호(DRV_UP1), 상기 제 1 드라이버 다운 신호(DRV_DN1), 상기 제 2 드라이버 업 신호(DRV_UP2) 및 상기 제 2 드라이버 다운 신호(DRV_DN2)를 입력으로 하여 상기 글로벌 데이터 라인에 데이터를 출력하는 출력부(250)로 구성된다.
상기 제 1 로컬 입출력 라인 쌍(LIO1,LIOb1)은 제 1 뱅크(BANK0)에 구비되는 라인이고, 상기 제 2 로컬 입출력 라인 쌍(LIO2,LIOb2)은 제 2 뱅크(BANK2)에 구비되는 라인이다.
본 발명에서는 상기 제 1 뱅크(BANK0)에 구비되는 상기 제 1 로컬 입출력 라인 쌍(LIO1,LIOb1) 및 상기 제 2 뱅크(BANK1)에 구비되는 상기 제 2 로컬 입출력 라인 쌍(LIO2,LIOb2)을 예로 하여 실시하였지만, 다른 뱅크(BANK2,BANK3)에 구비되는 로컬 입출력 라인 쌍으로 실시할 수 있으므로, 본 발명을 상기 설명한 실시예로 한정하지 않음을 밝혀둔다.
또한, 본 발명에서는 상기 두개의 뱅크(BANK0,BANK1) 각각에 연결된 상기 증폭부(210,230)가 하나의 출력부(250)를 공유하는 것을 실시예로 하였지만, 3개 이 상의 복수개의 뱅크 각각에 연결된 증폭부가 하나의 출력부를 공유하여 사용하는 것도 가능하다.
상기 제 1 스트로브 신호(STB1)는 상기 제 1 뱅크(BANK0)가 활성화 될 때 상기 제 1 뱅크(BANK0)에 대응하는 상기 제 1 증폭부(210)를 구동 시키는 신호이고, 상기 제 2 스트로브 신호(STB2)는 상기 제 2 뱅크(BANK1)가 활성화 될 때 상기 제 2 뱅크(BANK1)에 대응하는 상기 제 2 증폭부(230)를 구동 시키는 신호이다.
또한, 상기 제 1 스트로브 신호(STB1)의 활성화 구간 및 상기 제 2 스트로브 신호(STB2)의 활성화 구간은 중첩 되지 않는다.
본 발명에서는 상기 제 1 스트로브 신호(STB1) 및 상기 제 2 스트로브 신호(STB2)가 활성화 되지 않은 상태에서는, 상기 제 1 드라이버 업 신호(DRV_UP1), 상기 제 1 드라이버 다운 신호(DRV_DN1), 상기 제 2 드라이버 업 신호(DRV_UP2) 및 상기 제 2 드라이버 다운 신호(DRV_DN2)는 하이 레벨을 유지하도록 구성되었지만 다른 방식으로도 실시 구성하는 것이 가능하다.
상기 제 1 증폭부(210)는 상기 제 1 스트로브 신호(STB1)에 응답하여, 상기 제 1 로컬 입출력 라인 쌍(LIO1, LIOb1)의 전위차를 증폭하는 제 1 증폭기(AMP51)를 구비하여 상기 제 1 드라이버 업 신호(DRV_UP1) 및 상기 드라이버 다운 신호(DRV_DN1)를 출력한다.
상기 제 2 증폭부(230)는 상기 제 2 스트로브 신호(STB2)에 응답하여, 상기 제 2 로컬 입출력 라인 쌍(LIO2, LIOb2)의 전위차를 증폭하는 제 2 증폭기(AMP52)를 구비하여 상기 제 2 드라이버 업 신호(DRV_UP2) 및 상기 드라이버 다운 신 호(DRV_DN2)를 출력한다.
상기 출력부(250)는 상기 제 1 드라이버 업 신호(DRV_UP1) 및 상기 제 2 드라이버 업 신호(DRV_UP2)를 입력으로 하여 업 구동 신호(UP_EN)를 출력하는 제 1 신호 입력부(251), 상기 제 1 드라이버 다운 신호(DRV_DN1) 및 상기 제 2 드라이버 다운 신호(DRV_DN2)를 입력으로 하여 다운 구동 신호(DN_EN)를 출력하는 제 2 신호 입력부(253) 및 상기 업 구동 신호(UP_EN) 및 상기 다운 구동 신호(DN_EN)에 응답하여 상기 글로벌 데이터 라인(GIO Line)에 데이터를 출력하는 출력 드라이버(255)로 구성된다.
상기 제 1 신호 입력부(251)는 상기 제 1 드라이버 업 신호(DRV_UP1) 및 상기 제 2 드라이버 업 신호(DRV_UP2)를 입력으로 하는 제 1 낸드(NAND) 게이트(ND51) 및 상기 제 1 낸드 게이트(ND51)의 출력 신호를 반전 시키는 제 1 반전 수단(IV51)으로 구성된다.
상기 업 구동 신호(UP_EN)는 제 1 반전 수단(IV51)에서 출력된다.
상기 제 2 신호 입력부(253)는 상기 제 1 드라이버 다운 신호(DRV_DN1) 및 상기 제 2 드라이버 다운 신호(DRV_DN2)를 입력으로 하는 제 2 낸드 게이트(ND52) 및 상기 제 2 낸드 게이트(ND52)의 출력 신호를 반전 시키는 제 2 반전 수단(IV52) 및 제 3 반전 수단(IV53)으로 구성된다.
상기 다운 구동 신호(DN_EN)는 제 3 반전 수단(IV53)에서 출력된다.
상기 출력 드라이버(255)는 상기 업 구동 신호(UP_EN)를 게이트 단에서 입력 받고 소스 단이 외부 공급 전원(VDD)에 연결되고 드레인 단이 공통 노드에 연결되 는 피모스 트랜지스터(P51) 및 상기 다운 구동 신호(DN_EN)를 게이트 단에서 입력 받고 소스 단이 접지 전원(VSS)에 연결되고 드레인 단이 상기 공통 노드에 연결되는 엔모스 트랜지스터(N51)로 구성된다.
본 발명에서는 상기 제 1 신호 입력부(251)에 하나의 반전 수단(IV51)을 실시 하였지만 하나 이상의 홀수개의 반전 수단을 상호 직렬로 연결하여 구비하는 것도 가능하고, 상기 제 2 신호 입력부(253)에 구비되는 반전 수단을 2개 이상의 짝수 개로 상호 직렬로 연결하여 구비하는 것도 가능하다.
또한, 본 발명에서는 상기 제 1 낸드 게이트(ND51) 및 상기 제 2 낸드 게이트(ND52)가 2개의 입력 단을 가지고 있는 것을 예로 하였지만, 상기 출력부(250)를 공유하는 증폭부의 개수에 따라, 입력 단의 개수를 달리하는 소자로 대체하는 것도 가능하다.
도 6은 도 5에 도시된 데이터 출력 장치의 동작을 나타내는 타이밍도이다.
본 발명에 따른 반도체 메모리의 데이터 출력 장치의 동작을 도 4 내지 도 6을 참조하여 설명하면 다음과 같다.
상기 제 1 스트로브 신호(STB1) 및 상기 제 2 스트로브 신호(STB2)가 비활성화 상태일 때, 상기 제 1 내지 제 2 드라이버 업 신호(DRV_UP1,DRV_UP2) 및 상기 제 1 내지 제 2 드라이버 다운 신호(DRV_DN1,DRV_DN2)는 하이 레벨로 유지되고, 상기 제 1 신호 입력부(251)에서 출력되는 상기 업 구동 신호(UP_EN)는 하이 레벨로 비활성화 되고, 상기 제 2 신호 입력부(253)에서 출력되는 상기 다운 구동 신호(DN_EN)는 로우 레벨로 비활성화 된다.
도 6에 도시된 바와 같이, 상기 제 1 로컬 입출력 라인 쌍(LIO1,LIOb1)의 전위차가 발생하고 상기 제 1 스트로브 신호(STB1)가 활성화 되면, 상기 제 1 증폭부(210)에 구비되는 제 1 증폭기(AMP51)가 구동된다.
상기 제 1 증폭기(AMP51)에서 출력되는, 상기 제 1 드라이버 업 신호(DRV_UP1)는 하이 레벨이 되고, 상기 제 1 드라이버 다운 신호(DRV_DN1)는 로우 레벨이 된다고 가정하면, 하이 레벨의 상기 제 1 드라이버 업 신호(DRV_UP1) 및 하이 레벨의 상기 제 2 드라이버 업 신호(DRV_UP2)를 입력 받는 상기 제 1 신호 입력부(251)에서 하이 레벨의 업 구동 신호(UP_EN)를 출력하여 상기 피모스 트랜지스터(P51)를 턴-오프(turn-off) 시키고, 로우 레벨의 상기 제 1 드라이버 다운 신호(DRV_DN1) 및 하이 레벨의 상기 제 2 드라이버 다운 신호(DRV_DN2)를 입력 받는 상기 제 2 신호 입력부(253)에서 하이 레벨의 다운 구동 신호(DN_EN)를 출력하여 상기 엔모스 트랜지스터(N51)를 턴-온(turn-on) 시켜 상기 글로벌 데이터 라인(GIO Line)에 로우 레벨의 데이터를 출력한다.
이후, 상기 제 1 스트로브 신호(STB1)가 비활성화 되면, 상기 다운 구동 신호(DN_EN)가 로우 레벨이 되어 상기 엔모스 트랜지스터(N51)를 턴-오프 시키므로 상기 출력 드라이버(255)는 디스에이블 상태가 된다.
한편, 상기 제 2 로컬 입출력 라인 쌍(LIO2,LIOb2)의 전위차가 발생하고 상기 제 2 스트로브 신호(STB2)가 활성화 되면, 상기 제 2 증폭부(230)에 구비되는 제 2 증폭기(AMP52)가 구동 된다.
상기 제 2 증폭기(AMP52)에서 출력되는, 상기 제 2 드라이버 업 신 호(DRV_UP2)는 로우 레벨이 되고, 상기 제 2 드라이버 다운 신호(DRV_DN2)는 하이 레벨이 된다고 가정하면, 하이 레벨의 상기 제 1 드라이버 업 신호(DRV_UP1) 및 로우 레벨의 상기 제 2 드라이버 업 신호(DRV_UP2)를 입력 받는 상기 제 1 신호 입력부(251)에서 로우 레벨의 업 구동 신호(UP_EN)를 출력하여 상기 피모스 트랜지스터(P51)를 턴-온(turn-on) 시키고, 하이 레벨의 상기 제 1 드라이버 다운 신호(DRV_DN1) 및 하이 레벨의 상기 제 2 드라이버 다운 신호(DRV_DN2)를 입력 받는 상기 제 2 신호 입력부(253)에서 로우 레벨의 상기 다운 구동 신호(DN_EN)를 출력하여 상기 엔모스 트랜지스터(N51)를 턴-오프(turn-off) 시켜 상기 글로벌 데이터 라인(GIO Line)에 하이 레벨의 데이터를 출력한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리의 데이터 출력 장치는 두개의 상기 증폭부(210,230)가 하나의 상기 출력부(250)를 공유하여 반도체 메모리에 구비되는 상기 출력부(250)의 개수를 줄임으로써, 상기 출력부(250)에 구비되는 상기 출력 드라이버(255)에 의한 상기 글로벌 입출력 라인(GIO Line)의 부하(Load)를 줄일 수 있으며, 상기 출력 드라이버(255)를 구동하기 위한 전류를 감소 시킬 수 있다.
또한, 상기 출력부(250)의 개수가 줄어들어 레이아웃 면적(Layout Area)을 줄일 수 있으며, 상기 부하(Load)의 감소에 의한 반도체 메모리의 스피드를 향상 시킬 수 있다.
도 7은 본 발명을 이용한 8 뱅크 구조의 반도체 메모리의 배치도이다.
도 7에 도시된 바와 같이, 8 뱅크 구조의 반도체 메모리에서, 본 발명에 따 른 반도체 메모리의 데이터 출력 장치 및 방법은 4개의 증폭부가 하나의 출력부를 공유하여 메모리 셀의 데이터를 글로벌 입출력 라인(GIO Line)으로 출력할 수 있다.
즉, 각 뱅크에 구비되는 로컬 입출력 라인과 연결된 제 1 증폭부, 제 2 증폭부, 제 3 증폭부 및 제 4 증폭부가 하나의 출력부를 공유하고, 상기 제 1 내지 제 4 증폭부를 구동하는 스트로브 신호의 활성화 구간이 중첩되지 않으므로, 상기 제 1 내지 제 4 증폭부 중에서 하나의 증폭부만 구동 되어, 하나의 출력부로 각 뱅크의 셀에 저장된 데이터를 상기 글로벌 입출력 라인(GIO Line)으로 출력할 수 있다.
본 발명에 따른 반도체 메모리의 데이터 출력 장치 및 방법은 다음과 같은 효과를 가져온다.
첫째, 글로벌 입출력 라인(GIO Line)의 부하(Load)를 줄일 수 있어 반도체 메모리의 스피드를 향상 시킬 수 있는 효과를 가져온다.
둘째, 전류 소모 감소 및 레이아웃 면적(Layout Area)의 감소를 기대할 수 있는 효과를 수반한다.

Claims (22)

  1. 제 1 스트로브 신호에 응답하여, 제 1 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 1 드라이버 업 신호 및 제 1 드라이버 다운 신호를 출력하는 제 1 증폭 수단;
    제 2 스트로브 신호에 응답하여, 제 2 로컬 입출력 라인 쌍의 전위차를 증폭 하여 제 2 드라이버 업 신호 및 제 2 드라이버 다운 신호를 출력하는 제 2 증폭 수단; 및
    상기 제 1 드라이버 업 신호와 상기 제 2 드라이버 업 신호를 입력으로 하는 제 1 논리 소자 및 상기 제 1 드라이버 다운 신호와 상기 제 2 드라이버 다운 신호를 입력으로 하는 제 2 논리 소자를 구비하여, 글로벌 데이터 라인에 데이터를 출력하는 출력 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스트로브 신호의 활성화 구간 및 상기 제 2 스트로브 신호의 활성화 구간이 중첩되지 않은 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  3. 제 2 항에 있어서,
    상기 제 1 스트로브 신호 및 상기 제 2 스트로브 신호가 비활성화 될 때, 상 기 제 1 드라이버 업 신호, 상기 제 1 드라이버 다운 신호, 상기 제 2 드라이버 업 신호 및 상기 제 2 드라이버 다운 신호가 서로 같은 레벨을 유지하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  4. 제 3 항에 있어서,
    상기 출력 수단은,
    상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호를 입력으로 하여 업 구동 신호를 출력하는 제 1 신호 입력부, 상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호를 입력으로 하여 다운 구동 신호를 출력하는 제 2 신호 입력부 및 상기 업 구동 신호 및 상기 다운 구동 신호에 응답하여, 상기 글로벌 데이터 라인에 데이터를 출력하는 출력 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  5. 제 4 항에 있어서,
    상기 제 1 신호 입력부는,
    상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호가 서로 다른 레벨을 가지면 상기 업 구동 신호가 활성화 되는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  6. 제 4 항에 있어서,
    상기 제 2 신호 입력부는,
    상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호가 서로 다른 레벨을 가지면 상기 다운 구동 신호를 활성화 시키는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 출력 드라이버는,
    상기 업 구동 신호가 활성화 될 때 또는 상기 다운 구동 신호가 활성화 될 때, 서로 다른 레벨의 상기 데이터를 출력하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  8. 제 5 항에 있어서,
    상기 제 1 신호 입력부는,
    상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호를 입력으로 하는 상기 제 1 논리 소자 및 상기 제 1 논리 소자의 출력 신호를 반전 시키는 홀수 개의 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  9. 제 6 항에 있어서,
    상기 제 2 신호 입력부는,
    상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호를 입력으로 하는 상기 제 2 논리 소자 및 상기 제 2 논리 소자의 출력 신호를 반전 시키는 짝수 개의 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  10. 제 7 항에 있어서,
    상기 출력 드라이버는,
    상기 업 구동 신호를 게이트 단에서 입력 받고 소스 단이 외부 공급 전원에 연결되고 드레인 단이 공통 노드에 연결되는 피모스 트랜지스터 및 상기 다운 구동 신호를 게이트 단에서 입력 받고 소스 단이 접지 전원에 연결되고 드레인 단이 상기 공통 노드에 연결되는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  11. 제 8 항에 있어서,
    상기 제 1 논리 소자는 낸드 게이트임을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  12. 제 9 항에 있어서,
    상기 제 2 논리 소자는 낸드 게이트임을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  13. 제 8 항 또는 제 9 항에 있어서,
    상기 반전 수단은 인버터임을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  14. 제 10 항에 있어서,
    상기 공통 노드가 상기 글로벌 데이터 라인에 연결되는 것을 특징으로 하는 반도체 메모리의 데이터 출력 장치.
  15. 제 1 증폭 수단 및 제 2 증폭 수단이 하나의 출력 수단을 공유하는 데이터 출력 방법으로서,
    a) 상기 제 1 증폭 수단이 제 1 스트로브 신호에 응답하여, 제 1 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 1 드라이버 업 신호 및 제 1 드라이버 다운 신호를 출력하는 단계;
    b) 상기 제 2 증폭 수단이 제 2 스트로브 신호에 응답하여, 제 2 로컬 입출력 라인 쌍의 전위차를 증폭하여 제 2 드라이버 업 신호 및 제 2 드라이버 다운 신호를 출력하는 단계;
    c) 상기 출력 수단이 상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호를 제 1 논리 연산하고, 상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호를 제 2 논리 연산하여, 글로벌 데이터 라인에 데이터를 출력하는 단계;
    를 포함하는 것을 특징으로 하는 데이터 출력 방법.
  16. 제 15 항에 있어서,
    상기 a) 단계 및 b) 단계에서 상기 제 1 스트로브 신호의 활성화 구간 및 상기 제 2 스트로브 신호의 활성화 구간이 중첩되지 않은 것을 특징으로 하는 데이터 출력 방법.
  17. 제 16 항에 있어서,
    상기 a) 단계 및 상기 b) 단계에서 상기 제 1 스트로브 신호 및 상기 제 2 스트로브 신호가 비활성화 될 때, 상기 제 1 드라이버 업 신호, 상기 제 1 드라이버 다운 신호, 상기 제 2 드라이버 업 신호 및 상기 제 2 드라이버 다운 신호가 서로 같은 레벨을 유지하는 것을 특징으로 하는 데이터 출력 방법.
  18. 제 17 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호를 상기 제 1 논리 연산하여 업 구동 신호를 출력하는 단계,
    c-2) 상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호를 상기 제 2 논리 연산하여 다운 구동 신호를 출력하는 단계 및
    c-3) 상기 업 구동 신호 및 상기 다운 구동 신호에 응답하여 상기 글로벌 데 이터 라인에 상기 데이터를 출력하는 단계
    를 포함하는 것을 특징으로 하는 데이터 출력 방법.
  19. 제 18 항에 있어서,
    상기 c-1) 단계는 상기 제 1 드라이버 업 신호 및 상기 제 2 드라이버 업 신호 중에서 하나의 신호라도 서로 다른 레벨을 가지면 활성화된 상기 업 구동 신호를 출력하는 하는 것을 특징으로 하는 데이터 출력 방법.
  20. 제 18 항에 있어서,
    상기 c-2) 단계는 상기 제 1 드라이버 다운 신호 및 상기 제 2 드라이버 다운 신호 중에서 하나의 신호라도 서로 다른 레벨을 가지면 활성화된 상기 다운 구동 신호를 출력하는 것을 특징으로 하는 데이터 출력 방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 업 구동 신호가 활성화 될 때의 상기 업 구동 신호의 레벨 및 상기 다운 구동 신호가 활성화 될 때의 상기 다운 구동 신호의 레벨은 서로 다른 레벨인 것을 특징으로 하는 데이터 출력 방법.
  22. 제 21 항에 있어서,
    상기 c-3) 단계는 상기 업 구동 신호가 활성화 될 때 출력되는 상기 데이터 와 상기 다운 구동 신호가 활성화 될 때 출력되는 상기 데이터가 서로 다른 레벨인 것을 특징으로 하는 데이터 출력 방법.
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