JPH1185667A - 高速バスシステム - Google Patents

高速バスシステム

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JPH1185667A
JPH1185667A JP24828597A JP24828597A JPH1185667A JP H1185667 A JPH1185667 A JP H1185667A JP 24828597 A JP24828597 A JP 24828597A JP 24828597 A JP24828597 A JP 24828597A JP H1185667 A JPH1185667 A JP H1185667A
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JP
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clock
integrated circuit
semiconductor integrated
circuit device
transmission line
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Takuma Aoyama
琢磨 青山
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 セットアップホールドマージンの確保と高速
データ転送を図る。 【解決手段】 デバイスA からデバイスB にデータを送
信する場合、デバイスAA クロックtclkM に同期させて
データDataをデータライン２３に出力する。クロックtc
lkM は、同時に、クロックライン２１に出力され、か
つ、デバイスB に導かれる。デバイスB では、クロック
tclkM に基づいてデータのサンプリングが行われる。デ
バイスB からデバイスA にデータを送信する場合も同様
に、データData及びクロックtclkS がデバイスB からデ
バイスA に導かれる。デバイスA では、クロックtclkS
に基づいてデータのサンプリングが行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
バスインターフェイス、特に、高速データ転送かつ高信
頼性を有するバスアーキテクチャに関する。
【０００２】
【従来の技術】従来、複数の半導体集積回路装置（ＬＳ
Ｉ）間の高速バスインターフェイスとして有名なもの
に、米国特許５，２４３，７０３、米国特許５，３１
９，７５５、米国特許５，３５５，３９１、米国特許
５，２５４，８８３に開示されるものがある。
【０００３】図５は、上記文献に開示される高速バスイ
ンターフェイスの構成を示すものである。この高速バス
インターフェイスでは、少なくとも２つの半導体集積回
路装置（マスタデバイス１１とスレーブデバイス１２）
と１つのクロックソース１３が存在する。クロックライ
ン１４は、クロックソース１３からスレーブデバイス１
２の近傍を経由してマスタデバイス１１まで延び、か
つ、マスタデバイス１１の近傍で折り返されて再びスレ
ーブデバイス１２の近傍まで延びている。
【０００４】クロックライン１４の終端には、クロック
の反射を防止するための抵抗１５が接続されている。デ
ータライン１６は、マスタデバイス１１とスレーブデバ
イス１２を互いに接続する。データライン１６の端部
は、データの反射を防止するための抵抗１７を介して基
準電圧源１８に接続されている。
【０００５】クロックソース１３が生成するクロック
は、バスクロックBusClkと呼ばれ、一般に、スレーブデ
バイス１２側からマスタデバイス１１側に向かうバスク
ロックをClockToMaster 、マスタデバイス１１側からス
レーブデバイス１２側に向かうバスクロックをClockFro
mMaster と称している。
【０００６】スレーブデバイス１２からマスタデバイス
１１へデータを送信する際には、スレーブデバイス１２
は、バスクロックClockToMaster に基づいて、バスクロ
ックClockToMaster よりも位相が９０°進んだ内部クロ
ックtclkS を生成する。データは、この内部クロックtc
lkS に同期してスレーブデバイス１２からデータライン
１６に送り出される。一方、マスタデバイス１１は、バ
スクロックClockToMaster （ ClockFromMaster ）に基
づいて、バスクロックClockToMaster に同期した内部ク
ロックrclkM を生成する。マスタデバイス１１は、この
内部クロックrclkM に同期させてデータライン１６のデ
ータをサンプリングする。
【０００７】つまり、データを送信するスレーブデバイ
ス１２の内部クロックtclkS の位相とデータを受信する
マスタデバイス１１の内部クロックrclkM の位相は、互
いに９０°ずれている。この場合、マスタデバイス１１
内のデータサンプラ（入力装置）では、最大のセットア
ップマージンtsetup及び最大のホールドマージンthold
を確保することができる。
【０００８】マスタデバイス１１からスレーブデバイス
１２へデータを送信する際には、マスタデバイス１１
は、バスクロックClockToMaster （ ClockFromMaster
）に基づいて、バスクロックClockToMaster よりも位
相が９０°進んだ内部クロックtclkM を生成する。デー
タは、この内部クロックtclkM に同期してマスタデバイ
ス１１からデータライン１６に送り出される。一方、ス
レーブデバイス１２は、バスクロックClockFromMaster
に基づいて、バスクロックClockFromMaster に同期した
内部クロックrclkS を生成する。スレーブデバイス１２
は、この内部クロックrclkS に同期させてデータライン
１６のデータをサンプリングする。
【０００９】この場合も、データを送信するマスタデバ
イス１１の内部クロックtclkM の位相とデータを受信す
るスレーブデバイス１２の内部クロックrclkS の位相
は、互いに９０°ずれている。よって、スレーブデバイ
ス１２内のデータサンプラ（データ入力装置）では、最
大のセットアップマージンtsetup及び最大のホールドマ
ージンthold を確保することができる。
【００１０】
【発明が解決しようとする課題】上述のような高速バス
システムにおいては、図６に示すように、例えば、マス
タデバイスから出力されるデータDataは、内部クロック
tclkM に同期しているが、内部クロックtclkM とバスク
ロックClockFromMaster の間にはスキュが存在する。ま
た、バスクロックClockFromMaster （ ClockToMaster
）のジッタをΔt1、内部クロックtclkM のジッタをΔt
2、内部クロックrclkS のジッタをΔt3、バストレース
でのミスマッチングをΔt4、バスクロックの周期をT と
すれば、バスデータの入力回路に対するセットアップマ
ージンtsetup及びホールドマージンthold d 最悪の場
合、 tsetup ＝ T/2 - Δt1- Δt2- Δt3- Δt4 thold ＝ T/2 - Δt1- Δt2- Δt3- Δt4 となる。
【００１１】上記式において、T/2 は、データ転送サイ
クル時間である。クロック周波数を高くすればする程、
T は、小さくなるため、セットアップマージンtsetup及
びホールドマージンthold は、劣化する。また、バスト
レースでのミスマッチングは、クロックラインを折り返
しているために冗長されている。なぜなら、マスタデバ
イスは、バスクロック（ClockFromMaster 及びClockToM
aster のいずれか一方をサンプリングし、そのバスクロ
ックに同期した内部クロックrclkM とそのバスクロック
に対して位相が９０°進んだ内部クロックtclkM とを生
成しているためである。
【００１２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、セットアップマージンtsetup及び
ホールドマージンthold の劣化をなくすことで、より高
速なデータ転送を可能にするバスシステムを提供するこ
とである。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の高速バスシステムは、データを送信する第
一の半導体集積回路装置と、前記データを受信する第二
の半導体集積回路装置と、第一のクロックを前記第一の
半導体集積回路装置から前記第二の半導体集積回路装置
に伝送するための伝送線で、第一の端は、前記第一の半
導体集積回路装置に接続され、第二の端は、前記第二の
半導体集積回路装置に接続されている第一の伝送線と、
前記第一の半導体集積回路装置と前記第二の半導体集積
回路装置との間で前記データの転送を行うための伝送線
で、第一の端は、前記第一の半導体集積回路装置に接続
され、第二の端は、前記第二の半導体集積回路装置に接
続されている第二の伝送線と、前記第一の半導体集積回
路装置内に設けられ、前記第一のクロックを生成すると
共に前記第一のクロックを前記第一の伝送線に出力する
第一のクロック生成手段と、前記第一の半導体集積回路
装置内に設けられ、前記第一のクロックに同期して前記
データを前記第二の伝送線に出力するデータ出力手段
と、前記第二の半導体集積回路装置内に設けられ、前記
第一の半導体集積回路装置から前記第一の伝送線を経由
して前記第二の半導体集積回路装置に伝送された前記第
一のクロックに基づいて第二のクロックを生成する第二
のクロック生成手段と、前記第二の半導体集積回路装置
内に設けられ、前記第二のクロックに同期して、前記第
一の半導体集積回路装置から前記第二の伝送線を経由し
て前記第二の半導体集積回路装置に転送された前記デー
タをサンプリングするデータ入力手段とを備え、前記第
二のクロックの周波数は、前記第一のクロックの周波数
に等しく、前記第二のクロックのエッジは、前記第一の
クロックのエッジが生成された後、前記第一のクロック
の１サイクル以内に生成される。
【００１４】本発明の高速バスシステムは、さらに、シ
ステムクロックを生成する手段を有する第三の半導体集
積回路装置と、前記システムクロックを前記第三の半導
体集積回路装置から前記第一の半導体集積回路装置に伝
送するための伝送線で、第一の端は、前記第三の半導体
集積回路装置に接続され、第二の端は、前記第一の半導
体集積回路装置に接続されている第三の伝送線とを備
え、前記第一のクロックは、前記システムクロックから
生成される。
【００１５】なお、前記第一のクロックは、前記第一の
半導体集積回路装置の内部で発生するクロックから生成
してもよい。本発明の高速バスシステムは、さらに、前
記第一の伝送線に接続される第一の抵抗と、前記第二の
伝送線に接続される第二の抵抗とを備え、前記第一の抵
抗の抵抗値は、前記第一の伝送線の特性インピーダンス
に実質的に等しく、前記第二の抵抗の抵抗値は、前記第
二の伝送線の特性インピーダンスに実質的に等しい。
【００１６】本発明の高速バスシステムは、データを送
受信する第一の半導体集積回路装置及び第二の半導体集
積回路装置と、第一のクロックを前記第一の半導体集積
回路装置から前記第二の半導体集積回路装置に伝送する
ための伝送線で、第一の端は、前記第一の半導体集積回
路装置に接続され、第二の端は、前記第二の半導体集積
回路装置に接続されている第一の伝送線と、第二のクロ
ックを前記第二の半導体集積回路装置から前記第一の半
導体集積回路装置に伝送するための伝送線で、第一の端
は、前記第二の半導体集積回路装置に接続され、第二の
端は、前記第一の半導体集積回路装置に接続されている
第二の伝送線と、前記第一の半導体集積回路装置と前記
第二の半導体集積回路装置との間で前記データの転送を
行うための伝送線で、第一の端は、前記第一の半導体集
積回路装置に接続され、第二の端は、前記第二の半導体
集積回路装置に接続されている第三の伝送線と、前記第
一の半導体集積回路装置内に設けられ、前記第一のクロ
ックを生成すると共に前記第一のクロックを前記第一の
伝送線に出力する第一のクロック生成手段と、前記第二
の半導体集積回路装置内に設けられ、前記第二のクロッ
クを生成すると共に前記第二のクロックを前記第二の伝
送線に出力する第二のクロック生成手段と、前記第一の
半導体集積回路装置内に設けられ、前記第一のクロック
に同期してデータを前記第三の伝送線に出力する第一の
データ出力手段と、前記第二の半導体集積回路装置内に
設けられ、前記第二のクロックに同期してデータを前記
第三の伝送線に出力する第二のデータ出力手段と、前記
第二の半導体集積回路装置内に設けられ、前記第一の半
導体集積回路装置から前記第一の伝送線を経由して前記
第二の半導体集積回路装置に伝送された前記第一のクロ
ックに基づいて第三のクロックを生成する第三のクロッ
ク生成手段と、前記第一の半導体集積回路装置内に設け
られ、前記第二の半導体集積回路装置から前記第二の伝
送線を経由して前記第一の半導体集積回路装置に伝送さ
れた前記第二のクロックに基づいて第四のクロックを生
成する第四のクロック生成手段と、前記第二の半導体集
積回路装置内に設けられ、前記第三のクロックに同期し
て、前記第一の半導体集積回路装置から前記第三の伝送
線を経由して前記第二の半導体集積回路装置に転送され
たデータをサンプリングする第一のデータ入力手段と、
前記第一の半導体集積回路装置内に設けられ、前記第四
のクロックに同期して、前記第二の半導体集積回路装置
から前記第三の伝送線を経由して前記第一の半導体集積
回路装置に転送されたデータをサンプリングする第二の
データ入力手段とを備え、前記第三のクロックの周波数
は、前記第一のクロックの周波数に等しく、前記第三の
クロックのエッジは、前記第一のクロックのエッジが生
成された後、前記第一のクロックの１サイクル以内に生
成され、前記第四のクロックの周波数は、前記第二のク
ロックの周波数に等しく、前記第四のクロックのエッジ
は、前記第二のクロックのエッジが生成された後、前記
第二のクロックの１サイクル以内に生成される。
【００１７】本発明の高速バスシステムは、さらに、シ
ステムクロックを生成する手段を有する第三の半導体集
積回路装置と、前記システムクロックを前記第三の半導
体集積回路装置から前記第一及び第二の半導体集積回路
装置に伝送するための伝送線で、第一の端は、前記第三
の半導体集積回路装置に接続され、第二の端は、前記第
一及び第二の半導体集積回路装置に接続されている第四
の伝送線とを備え、前記第一及び第二のクロックは、前
記システムクロックから生成される。
【００１８】なお、前記第一のクロックは、前記第一の
半導体集積回路装置の内部で発生するクロックから生成
され、前記第二のクロックは、前記第二の半導体集積回
路装置の内部で発生するクロックから生成されてもよ
い。
【００１９】本発明の高速バスシステムは、さらに、前
記第一の伝送線に接続される第一の抵抗と、前記第二の
伝送線に接続される第二の抵抗と、前記第三の伝送線に
接続される第三の抵抗とを備え、前記第一の抵抗の抵抗
値は、前記第一の伝送線の特性インピーダンスに実質的
に等しく、前記第二の抵抗の抵抗値は、前記第二の伝送
線の特性インピーダンスに実質的に等しく、前記第三の
抵抗の抵抗値は、前記第三の伝送線の特性インピーダン
スに実質的に等しい。
【００２０】
【発明の実施の形態】以下、図面を参照しながら、本発
明の高速バスシステムについて詳細に説明する。図１
は、本発明の実施の形態に関わる高速バスシステムを示
している。
【００２１】この高速バスインターフェイスは、少なく
とも２つの半導体集積回路装置（ＬＳＩ）を有してい
る。本実施の形態のように、２つの半導体集積回路装置
（例えば、マスタデバイスとスレーブデバイス）の間に
おけるデータの送受信を考える場合、２つのデバイスA,
B は、２本のクロックライン（クロックバス）２１，２
２と複数ビットのデータ転送が可能なデータライン（デ
ータバス）２３に接続されている。クロックライン２
１，２２の端部には、クロックの反射を防止するための
抵抗２４，２５が接続されている。データライン２３の
端部は、データの反射を防止するための抵抗２６を介し
て基準電圧源２７に接続されている。
【００２２】なお、クロックの反射を有効に防止するた
めには、抵抗２４，２５の抵抗値をクロックラインの特
性インピーダンスに実質的に等しくし、データの反射を
有効に防止するためには、抵抗２６の抵抗値をデータラ
インの特性インピーダンスに実質的に等しくしておけば
よい。
【００２３】本発明では、クロックソースにより生成さ
れるバスクロックClockFromMaster代わりに、マスタデ
バイス（例えば、デバイスA ）の内部で生成されるクロ
ックtclkM （＝ClockToB）をクロックライン２１に出力
し、このクロックtclkM をスレーブデバイス（例えば、
デバイスB ）に与える。
【００２４】スレーブデバイスは、クロックtclkM に基
づいて、少なくともセットアップ時間分だけ進んだクロ
ックrclkS を生成する。スレーブデバイスでは、このク
ロックrclkS に同期させてマスタデバイスから送られて
きたデータをサンプリングする。
【００２５】また、クロックの立ち上がりと立ち下がり
の両エッジでデータの転送を実行する場合には、スレー
ブデバイスがデータをサンプリングする際のセットアッ
プマージンやホールドマージンの劣化はクロックのデュ
ーティ誤差が原因となるが、本発明によれば、従来に比
べてセットアップマージンやホールドマージンは格段に
改善される。
【００２６】スレーブデバイス（例えば、デバイスB ）
がデータを送信し、マスタデバイス（例えば、デバイス
A ）がデータを受信する場合には、スレーブデバイス
は、クロックtclkS に同期してデータをデータライン２
３に出力すると同時に、クロックtclkS をクロックライ
ン２１に出力する。
【００２７】マスタデバイスは、クロックtclkS から少
なくともセットアップ時間分だけ遅れ、かつ、ホールド
時間も十分満足できる程度に確保されるようなクロック
rclkM を生成する。マスタデバイスでは、このクロック
rclkM に同期させてスレーブデバイスから送られてきた
データをサンプリングする。
【００２８】図２は、図１のデバイスA 内部のデータ入
出力部の構成を示すものである。図３は、図１のデバイ
スB 内部のデータ入出力部の構成を示すものである。本
例では、デバイスA,B が共に送受信できるようになって
いる。本発明のポイントは、以下の２つの点にある。第
一に、データ送信側のデバイスは、データと共にデータ
の送信に使用したクロックを、データ受信側のデバイス
に与えることである。第二に、データ受信側のデバイス
は、データをサンプリングするサンプリングエッジを生
成する回路を備え、データと共に送信されてきたクロッ
クに基づいて当該データをサンプリングすべく、データ
と共に送信されてきたクロックのエッジから直接サンプ
リングエッジを生成する。
【００２９】なお、送信クロック生成回路は、デバイス
A,B の内部で生成される内部クロックに基づいてデータ
送信のためのクロックを生成してもよく、また、デバイ
スA,B の外部で生成されるシステムクロック（外部クロ
ック）に基づいてデータ送信のためのクロックを生成し
てもよい。
【００３０】図４は、デバイスA がデータとクロックを
送信し、デバイスB がデータを受信する場合のタイミン
グ図を示すものである。デバイスA は、データDataと共
にクロックtclkM （ClockToB）をデバイスB に送る。デ
バイスB は、受信エッジ生成回路３１により、クロック
tclkM をデータのサンプリングに適した内部クロックRc
lkB に変換する。そして、内部クロックRclkB のクロッ
クエッジにより、クロックtclkM のサイクルと同じサイ
クルでデータのサンプリングを行う。
【００３１】この方法の利点は、データエッジとクロッ
クエッジの間に相関があることである。例えば、サイク
ル１のデータエッジが理想エッジ位置から所定時間だけ
遅れている場合には、そのデータをサンプリングするク
ロックエッジS1も、理想エッジ位置から所定時間だけ遅
れていることになる。また、サイクル２のデータエッジ
が理想エッジ位置から所定時間だけ進んでいる場合に
は、そのデータをサンプリングするクロックエッジS2
も、理想エッジ位置から所定時間だけ進んでいることに
なる。
【００３２】即ち、デバイスA,B 間を結ぶクロックライ
ン２１，２２の長さとデータライン２３の長さは、実質
的に等しいため、データエッジのずれに比例してクロッ
クエッジもずれることになる。これにより、データのサ
ンプリングに関して、セットアップ時間（セットアップ
マージン）Ts delay1,Ts delay2 の劣化は少なくなる。
【００３３】ホールド時間（ホールドマージン） Th de
lay1,Th delay2に関しては、従来と同様に劣化する要因
は残るが、一般に、ホールド時間は、セットアップ時間
よりも短くてよい。もし、従来よりもホールド時間の劣
化を改善したい場合には、データが入力する経路に遅延
回路又は遅延素子を設け、データを恣意的に遅らせ、セ
ットアップ時間を削り、ホールド時間を稼ぐようにすれ
ばよい。
【００３４】ここで、重要なのは、各デバイスA,B の受
信エッジ生成回路は、通常のPLL （Phase Locked Loop
）やDLL から構成されるものではないことである。こ
の受信エッジ生成回路は、多数のクロックサイクルを観
測してクロックの理想位置を判断し、その理想位置にク
ロックエッジを立てる。
【００３５】従って、通常のPLL やDLL を用いた場合、
あるサイクルにおけるクロックエッジの位置とPLL 又は
DLL の参照クロックのエッジ位置に相関はない。つま
り、参照クロックのクロックエッジが理想位置から進ん
でいたとしても、PLL 又はDLL生成されるクロックのエ
ッジは一般に進むことはないのである。このため、本発
明では、例えば、高速コンパレータが受信エッジ生成回
路に用いられる。
【００３６】
【発明の効果】以上、説明したように、本発明の高速バ
スシステムによれば、次のような効果を奏する。データ
送信側のデバイスは、データをバス（データライン）に
出力すると共に、データをバスに出力する際に用いたク
ロックもバス（クロックライン）に出力する。データ受
信側のデバイスは、データ送信側のデバイスが出力した
送信クロックを受け取り、受信エッジ生成回路において
送信クロックの各サイクルエッジに対応した受信クロッ
クエッジを生成する。そして、データ受信側のデバイス
は、この受信クロックエッジを用いて送信データをサン
プリングする。このような方式によれば、送信クロック
自体は、ジッタを有しているが、送信クロックと送信デ
ータの間にはスキュがなくなる。従って、送信クロック
の各エッジから相対的に遅れたクロックを生成して、こ
のクロックでデータをサンプリングすれば、送信クロッ
クのジッタ及び受信クロックのジッタは、セットアップ
マージン及びホールドマージンを劣化させる原因とはな
らない。また、データ転送に使用されるクロック周波数
を上げることが可能になることから、データ転送レー
ト、即ちバンド幅の向上を達成できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わるバスシステムを示
す図。
【図２】図１のデバイスA の入出力部の構成を示す図。
【図３】図１のデバイスB の入出力部の構成を示す図。
【図４】本発明のバスシステムのデータ転送動作のタイ
ミングを示す図。
【図５】従来のバスシステムを示す図。
【図６】従来のバスシステムのデータ転送動作のタイミ
ングを示す図。
【符号の説明】
１１ ：マスタデバイス、 １２ ：スレーブデバイス、 １３ ：クロックソース、 １４，２１，２２ ：クロックライン、 １５，１７，２４〜２６ ：抵抗、 １６，２３ ：データライン、 １８，２７ ：基準電圧源。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 データを送信する第一の半導体集積回路
    装置と、 前記データを受信する第二の半導体集積回路装置と、 第一のクロックを前記第一の半導体集積回路装置から前
    記第二の半導体集積回路装置に伝送するための伝送線
    で、第一の端は、前記第一の半導体集積回路装置に接続
    され、第二の端は、前記第二の半導体集積回路装置に接
    続されている第一の伝送線と、 前記第一の半導体集積回路装置と前記第二の半導体集積
    回路装置との間で前記データの転送を行うための伝送線
    で、第一の端は、前記第一の半導体集積回路装置に接続
    され、第二の端は、前記第二の半導体集積回路装置に接
    続されている第二の伝送線と、 前記第一の半導体集積回路装置内に設けられ、前記第一
    のクロックを生成すると共に前記第一のクロックを前記
    第一の伝送線に出力する第一のクロック生成手段と、 前記第一の半導体集積回路装置内に設けられ、前記第一
    のクロックに同期して前記データを前記第二の伝送線に
    出力するデータ出力手段と、 前記第二の半導体集積回路装置内に設けられ、前記第一
    の半導体集積回路装置から前記第一の伝送線を経由して
    前記第二の半導体集積回路装置に伝送された前記第一の
    クロックに基づいて第二のクロックを生成する第二のク
    ロック生成手段と、 前記第二の半導体集積回路装置内に設けられ、前記第二
    のクロックに同期して、前記第一の半導体集積回路装置
    から前記第二の伝送線を経由して前記第二の半導体集積
    回路装置に転送された前記データをサンプリングするデ
    ータ入力手段とを具備し、 前記第二のクロックの周波数は、前記第一のクロックの
    周波数に等しく、前記第二のクロックのエッジは、前記
    第一のクロックのエッジが生成された後、前記第一のク
    ロックの１サイクル以内に生成されることを特徴とする
    高速バスシステム。
  2. 【請求項２】 データを送受信する第一の半導体集積回
    路装置及び第二の半導体集積回路装置と、 第一のクロックを前記第一の半導体集積回路装置から前
    記第二の半導体集積回路装置に伝送するための伝送線
    で、第一の端は、前記第一の半導体集積回路装置に接続
    され、第二の端は、前記第二の半導体集積回路装置に接
    続されている第一の伝送線と、 第二のクロックを前記第二の半導体集積回路装置から前
    記第一の半導体集積回路装置に伝送するための伝送線
    で、第一の端は、前記第二の半導体集積回路装置に接続
    され、第二の端は、前記第一の半導体集積回路装置に接
    続されている第二の伝送線と、 前記第一の半導体集積回路装置と前記第二の半導体集積
    回路装置との間で前記データの転送を行うための伝送線
    で、第一の端は、前記第一の半導体集積回路装置に接続
    され、第二の端は、前記第二の半導体集積回路装置に接
    続されている第三の伝送線と、 前記第一の半導体集積回路装置内に設けられ、前記第一
    のクロックを生成すると共に前記第一のクロックを前記
    第一の伝送線に出力する第一のクロック生成手段と、 前記第二の半導体集積回路装置内に設けられ、前記第二
    のクロックを生成すると共に前記第二のクロックを前記
    第二の伝送線に出力する第二のクロック生成手段と、 前記第一の半導体集積回路装置内に設けられ、前記第一
    のクロックに同期してデータを前記第三の伝送線に出力
    する第一のデータ出力手段と、 前記第二の半導体集積回路装置内に設けられ、前記第二
    のクロックに同期してデータを前記第三の伝送線に出力
    する第二のデータ出力手段と、 前記第二の半導体集積回路装置内に設けられ、前記第一
    の半導体集積回路装置から前記第一の伝送線を経由して
    前記第二の半導体集積回路装置に伝送された前記第一の
    クロックに基づいて第三のクロックを生成する第三のク
    ロック生成手段と、 前記第一の半導体集積回路装置内に設けられ、前記第二
    の半導体集積回路装置から前記第二の伝送線を経由して
    前記第一の半導体集積回路装置に伝送された前記第二の
    クロックに基づいて第四のクロックを生成する第四のク
    ロック生成手段と、 前記第二の半導体集積回路装置内に設けられ、前記第三
    のクロックに同期して、前記第一の半導体集積回路装置
    から前記第三の伝送線を経由して前記第二の半導体集積
    回路装置に転送されたデータをサンプリングする第一の
    データ入力手段と、 前記第一の半導体集積回路装置内に設けられ、前記第四
    のクロックに同期して、前記第二の半導体集積回路装置
    から前記第三の伝送線を経由して前記第一の半導体集積
    回路装置に転送されたデータをサンプリングする第二の
    データ入力手段とを具備し、 前記第三のクロックの周波数は、前記第一のクロックの
    周波数に等しく、前記第三のクロックのエッジは、前記
    第一のクロックのエッジが生成された後、前記第一のク
    ロックの１サイクル以内に生成され、 前記第四のクロックの周波数は、前記第二のクロックの
    周波数に等しく、前記第四のクロックのエッジは、前記
    第二のクロックのエッジが生成された後、前記第二のク
    ロックの１サイクル以内に生成されることを特徴とする
    高速バスシステム。
  3. 【請求項３】 請求項１記載の高速バスシステムにおい
    て、 システムクロックを生成する手段を有する第三の半導体
    集積回路装置と、 前記システムクロックを前記第三の半導体集積回路装置
    から前記第一の半導体集積回路装置に伝送するための伝
    送線で、第一の端は、前記第三の半導体集積回路装置に
    接続され、第二の端は、前記第一の半導体集積回路装置
    に接続されている第三の伝送線とを具備し、 前記第一のクロックは、前記システムクロックから生成
    されることを特徴とする高速バスシステム。
  4. 【請求項４】 請求項２記載の高速バスシステムにおい
    て、 システムクロックを生成する手段を有する第三の半導体
    集積回路装置と、 前記システムクロックを前記第三の半導体集積回路装置
    から前記第一及び第二の半導体集積回路装置に伝送する
    ための伝送線で、第一の端は、前記第三の半導体集積回
    路装置に接続され、第二の端は、前記第一及び第二の半
    導体集積回路装置に接続されている第四の伝送線とを具
    備し、 前記第一及び第二のクロックは、前記システムクロック
    から生成されることを特徴とする高速バスシステム。
  5. 【請求項５】 請求項１記載の高速バスシステムにおい
    て、 前記第一のクロックは、前記第一の半導体集積回路装置
    の内部で発生するクロックから生成されることを特徴と
    する高速バスシステム。
  6. 【請求項６】 請求項２記載の高速バスシステムにおい
    て、 前記第一のクロックは、前記第一の半導体集積回路装置
    の内部で発生するクロックから生成され、前記第二のク
    ロックは、前記第二の半導体集積回路装置の内部で発生
    するクロックから生成されることを特徴とする高速バス
    システム。
  7. 【請求項７】 請求項１記載の高速バスシステムにおい
    て、 前記第一の伝送線に接続される第一の抵抗と、前記第二
    の伝送線に接続される第二の抵抗とを具備し、 前記第一の抵抗の抵抗値は、前記第一の伝送線の特性イ
    ンピーダンスに実質的に等しく、前記第二の抵抗の抵抗
    値は、前記第二の伝送線の特性インピーダンスに実質的
    に等しいことを特徴とする高速バスシステム。
  8. 【請求項８】 請求項２記載の高速バスシステムにおい
    て、 前記第一の伝送線に接続される第一の抵抗と、前記第二
    の伝送線に接続される第二の抵抗と、前記第三の伝送線
    に接続される第三の抵抗とを具備し、 前記第一の抵抗の抵抗値は、前記第一の伝送線の特性イ
    ンピーダンスに実質的に等しく、前記第二の抵抗の抵抗
    値は、前記第二の伝送線の特性インピーダンスに実質的
    に等しく、前記第三の抵抗の抵抗値は、前記第三の伝送
    線の特性インピーダンスに実質的に等しいことを特徴と
    する高速バスシステム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272738B2 (en) 2001-02-02 2007-09-18 Elpida Memory, Inc. Data transmission system and data transmission apparatus
US8015336B2 (en) 2007-01-05 2011-09-06 Samsung Electronics Co., Ltd. Method of compensating for propagation delay of tri-state bidirectional bus in a semiconductor device

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