CN1905065A - 阻抗调整电路和方法 - Google Patents

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Abstract

从存储器控制器侧调整有OCD阻抗调整功能的DDR2存储器的输出缓冲器的阻抗的电路，是具备共同接受输入信号，阻抗自由可变的分别具备上拉及下拉用的缓冲器的第1输出缓冲器(P1，N1)和第2缓冲器(P2，N2)，具有OCD阻抗调整功能的DDR2存储器(20)的阻抗调整电路，具备：分别接受从这2缓冲器输出的第1及第2信号的第1及第2端子(DQS，DQSB)；串联连接在这2端子间的第1及第2开关(SW1，SW2)；比较这2开关的连接点(D1)的电压和基准电压(VREF)的比较器(12)；接受来自比较器的比较结果，进行可变地设定第1及/或第2缓冲器的阻抗的控制，并进行这2开关的接通/关断控制的控制电路。

Description

阻抗调整电路和方法
技术领域
本发明涉及阻抗调整电路和方法。
背景技术
本发明适用于具有存储器接口上的OCD(Off-Chip Driver)阻抗调整功能的DDR(Double Data Rate)2存储器侧的输出缓冲器的阻抗调整等。以下，先对本发明的背景技术进行说明。
作为OCD阻抗调整的现有方法，以下说明与DDR2存储器连接的存储器控制器侧的输出缓冲器的阻抗调整。在存储器控制器侧的输出缓冲器的场合，因为没有封装件(PKG)/系统板/DIMM(Dual InlineMemory Module)上的串联电阻的影响，所以阻抗的调整比较容易进行。以下，如图11所示，对于存储器控制器10内的输出缓冲器A的阻抗调整方法进行说明。图12(a)到图12(c)是用于说明图11的输出缓冲器A的阻抗调整的图。
阻抗电路，如图12(a)所示，在作为输出缓冲器A的输出的接点101和电源VCC之间，夹介开关SW11而插入了电阻R11。加了开关SW11和电阻R11的电阻值所得的值成为由NchMOS晶体管构成的下拉缓冲器N11的阻抗调整后的值。同样，在接点101和GND之间夹介开关SW12而插入了电阻R12。加了开关SW12和电阻R12的电阻值所得的值成为由PchMOS晶体管构成的上拉缓冲器P11的阻抗调整后的值。还有，把接点101的电压与参考电压VREF一起向阻抗控制电路102输入，进行比较。根据比较结果，把用于使上拉缓冲器、下拉缓冲器的缓冲器尺寸(バツファサイズ)增减的控制信号S21向输出缓冲器A输入，进行反馈控制。
如图12(b)所示，在上拉缓冲器P11的阻抗调整时，把NchMOS晶体管N11及开关SW11关断，把PchMOS晶体管P11及开关SW12接通。
在接点101的电压比参考电压(基准电压)VREF高的场合，为了增大上拉缓冲器P11的阻抗，以减小缓冲器尺寸的方式进行调整。还有，在接点101的电压比参考电压VREF低的场合，为了减小上拉缓冲器P11阻抗，以增大缓冲器尺寸的方式进行调整。
另一方面，如图12(c)所示，在下拉缓冲器N11的阻抗调整时，把上拉缓冲器P11及开关SW12关断，把下拉缓冲器N11及开关SW11接通。在接点101的电压比参考电压VREF高的场合，为了减小下拉缓冲器N11的阻抗，以增大缓冲器尺寸的方式进行调整。
还有，在接点101的电压比参考电压VREF低的场合，为了增大下拉缓冲器N11的阻抗，以减小缓冲器尺寸的方式进行调整。
反复进行这一连串的动作，直到接点101的电压和参考电压VREF变得相同，依此进行上拉缓冲器P11和下拉缓冲器N11的阻抗的调整。
另外，上拉缓冲器P11及下拉缓冲器N11成为使得缓冲器尺寸可增减地由多个任意尺寸的PchMOS晶体管、NchMOS晶体管并列连接而成的构成。根据控制信号S21来控制被连接的晶体管的个数。构成上拉缓冲器P11的PchMOS晶体管的沟道电阻与W/L(W为沟道宽度，L为沟道长度)的倒数成比例，增大W的话(从而增大缓冲器尺寸，例如增加构成上拉缓冲器P11的PchMOS晶体管的并联连接数)，上拉缓冲器P11的阻抗就减少，减小W的话(减小缓冲器尺寸，例如减少构成上拉缓冲器P11的NchMOS晶体管的并联连接数)，上拉缓冲器P11的阻抗就增大。构成下拉缓冲器N11的NchMOS晶体管的沟道电阻与W/L(W沟道宽度，L沟道长度)的倒数成比例，增大W的话(增大缓冲器尺寸，例如增加构成下拉缓冲器N11的NchMOS晶体管的并联连接数)，下拉缓冲器N11的阻抗就减少，减小W的话(减小缓冲器尺寸，减少构成下拉缓冲器N11的NchMOS晶体管的并联连接数)，下拉缓冲器N11的阻抗就增大。
在DDR2存储器中，具有根据来自外部的指令输入，进入OCD阻抗调整模式，从而调整DDR2存储器的输出缓冲器的阻抗的功能(称为「OCD阻抗调整功能」)。例如在DDR2 SDRAM(Synchronous DRAM)中，用地址信号的给定比特(例如A7，A8，A9)在扩展模式寄存器(1)(EMRS(1))中设定OCD的各模式。在驱动(1)模式中，输出信号(DQ，DQS，DQSB)的输出电平成为既定的状态，存储器控制器等外部设备测量输出信号(DQ，DQS，DQSB)的电压电平(DQ、DQS为高(High)，DQSB为低(Low))，调查上拉电阻的值是不是成为了目标值。在驱动(0)模式中，输出信号(DQ，DQS，DQSB)的输出电平成为既定的状态，存储器控制器等外部设备测量输出信号(DQ，DQS，DQSB)的电压电平(DQ、DQS为低，DQSB为高)，调查下拉电阻的值是不是成为了目标值。调整模式是调整输出缓冲器(输出驱动器)的阻抗的模式。例如输出缓冲器的阻抗分为16级可调整，使得输出信号(DQ，DQS，DQSB)的上拉电阻和下拉电阻变得相等而进行调整。OCD校准模式解除是对OCD校准模式进行解除。设定为OCD校准缺省(把输出驱动器的阻抗设定为缺省值)等。另外，阻抗的测量、比较在DDR2 SDRAM中不进行，而是靠存储器控制器等外部设备进行。在设定为驱动(1)模式，进行上拉电阻的测量，需要调整的场合，进行OCD校准模式解除，设定调整模式，进行上拉电阻值(驱动器的阻抗)的调整，进行OCD校准模式解除。对于下拉电阻也同样进行测量/调整(参照非专利文献1)。
在进行采用了OCD阻抗调整功能的DDR2存储器(DIMM)侧的输出缓冲器的阻抗调整的场合，需要把阻抗控制电路插入存储器控制器内。
然而，在存储器控制器和DDR2存储器之间存在封装件(PKG)、系统板和DIMM(Dual Inline Memory Module)上的寄生电阻也包含在内的串联电阻成分。
这些串联电阻成分随芯片组及存储器售卖者而不同，很难在设计阶段选定。
因此，不能排除串联电阻成分所涉及的输出缓冲器的阻抗的残留误差的量，没有有效的阻抗调整方法，这是现状。
在DDR2存储器(DIMM)侧的上拉输出缓冲器和下拉输出缓冲器的阻抗不相同的场合，输出信号的上升/下降的转换速率(转换速率)就不同。
作为该影响，属于DDR2存储器的特征的数据控制用的差动选通信号(DQS，DQSB)的交叉点的电压就会偏离参考电压VREF(0.5*VCC)，这是存在的问题。
在存储器控制器内，为了降低电源噪声的影响，一般是采用了参考电压VREF的差动放大器对来自DDR2存储器的输出信号进行信号放大(差动放大)。可是，如上所述，信号DQS、DQSB的交叉点的电压偏离参考电压VREF的话，在存储器控制器内，该偏离就作为跳动(ジツタ)而出现，对特性带来不良影响。
并且，DDR2存储器以动作频率400Mbps(1时钟周期tCK＝5nsec)及以上的高速动作为目标，因而抑制内部的跳动成分就成为极为重要的课题。
专利文献1：特开平11-177380号公报
非专利文献1：技术摘录(テクニカルノ一ト)DDR2 SDRAM的新功能Off-Chip Driver(OCD)January 2005 Document No.J0594E 10(Ver.1.0)<互联网：URL”http://www.elpida.com”>
发明内容
这样，作为从存储器控制器侧的采用了OCD阻抗调整功能的DDR2存储器的输出缓冲器的阻抗调整，没有有效的手段。
在打算实施图11的DDR2存储器20的输出缓冲器D的阻抗调整的场合，封装件/系统板/DIMM上的串联电阻成分夹杂其中，因而使得绝对值的阻抗调整非常困难，这是其课题。
DDR2存储器的输出缓冲器的阻抗调整不能进行的话，输出从DDR2存储器向存储器控制器输出的数据控制用差动选通信号(DQS，DQSB)的上拉缓冲器和下拉缓冲器的阻抗的失衡就会在存储器控制器内作为跳动而出现，对特性带来不良影响的，这是其课题。
本申请所披露的发明，为了解决上述课题，大致构成如下。
本发明的1个方面(侧面)所涉及的电路，具备进行以下控制的电路：在由输出对输出差动形式的信号的输出缓冲器的阻抗调整时，使接受差动形式的输出的2个端子短路，用比较器把短路点的电位与基准电压进行比较，基于上述比较结果，使上述输出缓冲器的阻抗可变。更详细地说，是一种具备阻抗受到可变控制的上拉及下拉用的第1及第2输出缓冲器的半导体装置的阻抗调整电路，具备：分别接受从上述第1及第2输出缓冲器输出的第1及第2信号的第1及第2端子；串联连接在上述第1端子和上述第2端子之间的第1及第2开关；对上述第1、第2开关的连接点的电压和基准电压进行比较的比较器；以及接受来自上述比较器的比较结果，进行可变地设定上述第1及/或第2缓冲器的阻抗的控制，并且进行上述第1及第2开关的接通/关断控制的控制电路。
在本发明中，上述控制电路，在阻抗调整时，使上述第1及第2开关接通。
在本发明中，从上述第1及第2输出缓冲器互相反相地输出上述第1及第2信号。
在本发明中，上述半导体装置具备OCD(Off-Chip Driver)阻抗调整功能，采用OCD阻抗调整模式进行上述第1及第2输出缓冲器的阻抗的测量及调整。
在本发明中，上述半导体装置是上述第1及第2信号从上述第1及第2输出缓冲器，夹介封装件、系统板及存储模块中的至少1个而与上述第1及第2端子连接的存储器。
在本发明中，上述阻抗调整电路包含在存储器控制器中。
在本发明中，上述第1输出缓冲器具备串联连接在第1及第2电源间，共同接受第1输入信号，输出与上述第1端子连接，阻抗受到可变控制的第1上拉缓冲器和第1下拉缓冲器，上述第2输出缓冲器具备串联连接在上述第1及第2电源间，共同接受第2输入信号，输出与上述第2端子连接，阻抗受到可变控制的第2上拉缓冲器和第2下拉缓冲器。
本发明的另一方面所涉及的方法，是具备由输出对输出差动形式的信号，阻抗被可变设定的输出缓冲器的半导体装置的阻抗调整方法，其特征在于包含进行以下控制的各工序：在阻抗调整时，使接受由上述输出缓冲器以差动形式输出的信号的2个端子短路，把短路点的电位与基准电压进行比较，基于上述比较结果，使上述输出缓冲器的阻抗可变。
根据本发明，使来自存储器控制器侧的DDR2存储器等的输出缓冲器的阻抗调整变得容易了。
附图说明
图1是表示本发明的第1实施例的电路构成的图。
图2是表示本发明的第2实施例的电路构成的图。
图3是表示本发明的第3实施例的电路构成的图。
图4是表示本发明的第4实施例的电路构成的图。
图5是表示本发明的第5实施例的电路构成的图。
图6是在图1中P1的阻抗Zp1＝N2的阻抗Zn2时的以接点B1及接点C1的电压变化的样子表示的图。
图7是在图1中P1的阻抗Zp1＞N2的阻抗Zn2时的以接点B1及接点C1的电压变化的样子表示的图。
图8是在图1中P1的阻抗Zp1＜N2的阻抗Zn2时的以接点B1及接点C1的电压变化的样子表示的图。
图9是Zp1和Zn2的差的量与图1的接点B1和接点C1的电压变化相交叉的电压Vcross和参考电压VREF的差的量的相关线性图。
图10是Vcross和VREF的差的量与Zp1＝Zn2时的从图1的接点B1和接点C1的电压变化相交叉的时间起的时间变动的量Δt的相关线性图。
图11是表示现有构成的图。
图12(a)、(b)、(c)是表示图11的现有构成的图。
具体实施方式
为了更加详细地叙述本发明，参照附图进行说明。利用DDR2存储器的OCD阻抗调整功能，用来自DDR2存储器侧的数据控制用差动选通信号(DQS，DQSB)这种互补的输出信号，比较上拉输出缓冲器和下拉输出缓冲器的阻抗，从而相对地进行阻抗的调整。因为相对地进行阻抗的调整，所以封装件/系统板/DIMM上的串联电阻成分被抵消而不受其影响。
数据信号(DQ)、数据控制用差动选通信号(DQS，DQSB)等决定系统的动作速度的重要信号，延迟一般要相同，为此，在封装件/系统板/DIMM上实施等长布线。以下就实施例进行说明。
实施例
图1是表示本发明的一实施例的构成的图。如图1所示，具备：在存储器控制器10内的接点B1(与DQS端子连接)和接点D1之间连接的由NchMOS晶体管构成的开关SW1；在存储器控制器10内的接点C1(与DQSB端子连接)和接点D1之间连接的由NchMOS晶体管构成的开关SW2；输入端与参考电压VREF(0.5*VCC)和接点D1连接而进行电压比较的比较器12；以及输入比较器12的比较结果信号S4，输出对开关SW1、SW2的接通/关断进行控制的信号S3，进行DDR2存储器的输出缓冲器的缓冲器尺寸调整的主阻抗调整电路11。图1中未图示与存储器控制器10的DQS端子、DQSB端子连接的I/O缓冲器。
如图1所示，以来自DDR2存储器(封装件/系统板/DIMM)的DQS输出为高电平，DQSB输出为低电平的场合为例进行说明。在该场合，DDR2存储器的未图示的扩展模式寄存器(EMRS)(1)设定为OCD阻抗测量模式的驱动(1)模式，DQ、DQS设为高电平，DQSB输出设为低电平，保持该状态到OCD校准解除被输入为止。另外，设定为驱动(0)模式的话，DQ、DQS就设为低电平，DQSB输出设为高电平，保持该状态到OCD校准解除被输入为止。
进入DDR2存储器的OCD阻抗调整模式的话，来自主阻抗控制电路11的信号S3就成为高电平，开关SW1和开关SW2变为接通。另外，虽然进入DDR2存储器的OCD阻抗调整模式，不过，从未图示的CPU向存储器控制器10通知的话，存储器控制器10就把进入命令发给DDR2存储器，主阻抗调整电路11把S3置于高电平。
对于数据信号DQ、数据选通信号DQS/DQSB这样的数据类信号，PKG/系统板/DIMM20上的布线一般为等长布线。因此，构成上拉缓冲器P1的PchMOS晶体管的漏极和存储器控制器10的DQS端子间的串联电阻R1与下拉缓冲器N2的NchMOS晶体管的漏极和存储器控制器10的DQSB端子间的串联电阻R2相等。另外，图1中下拉缓冲器N1、上拉缓冲器P2为关断状态。
接点D1的电压，如果上拉缓冲器P1的阻抗Zp1和下拉缓冲器N2的阻抗Zn2相同，就成为0.5*VCC。
在上拉缓冲器P1的阻抗Zp1和下拉缓冲器N2的阻抗Zn2的阻抗不相同的场合，接点D1的电压不成为0.5*VCC，接点D的电压根据P1和N2的阻抗的关系，能取以下3值。
在上拉缓冲器P1的阻抗Zp1＝下拉缓冲器N2的阻抗Zn2的场合，
接点D1的电压＝0.5*VCC
在上拉缓冲器P1的阻抗Zp1＞下拉缓冲器N2的阻抗Zn2的场合，
接点D1的电压＜0.5*VCC
在上拉缓冲器P1的阻抗Zp1＜下拉缓冲器N2的阻抗Zn2的场合，
接点D1的电压＞0.5*VCC
图6至图8是说明把图1的开关SW1及开关SW2关断(通常动作时)的场合的接点B1及接点C1的波形的图。在图6至图8中，Zp1是上拉缓冲器P1的阻抗，Zn2是下拉缓冲器的阻抗。
如图6所示，在Zp1＝Zn2的场合，上升/下降的转换速率变得相同，接点B1的波形和接点C1的波形相交叉的电压Vcross成为0.5*VCC。
如图7所示，在Zp1＞Zn2的场合，DQS的上升的转换速率变得比DQSB的下降的转换速率慢了(接点B1的波形的上升时间tT3变得比接点C1的下降时间tT4慢了)，因而接点B1的波形和接点C1的波形相交叉的电压Vcross成为0.5*VCC以下。在该场合，向增大图1的N2的阻抗(削减缓冲器尺寸)的方向调整。
如图8所示，在Zp1＜Zn2的场合，DQSB的下降的转换速率变得比DQS的上升的转换速率慢了(接点C1的波形的下降时间tT6变得比接点B1的上升时间tT5慢了)，因而接点B1的波形和接点C1的波形相交叉的电压Vcross成为0.5*VCC以上。在该场合，向减小图1的N2的阻抗(增加缓冲器尺寸)的方向调整。
根据实际的模拟结果，
VREF-Vcross和Zp1-Zn2的关系如图9的坐标图所示，用下式表示。
|VREF-Vcross|9.25e-3×|Zp1-Zn2|
(此处，0≤|Zp1-Zn2|≤10.8)
还有，跳动(Δt)和VREF-Vcross的关系如图10的坐标图所示，用下式表示。
|Δt|1.0e+3×|VREF-Vcross|
(此处，0≤|VREF-Vcross|≤0.1)
因而，即使只对DQS信号和DQSB信号相交叉的电压进行10mV改善(|VREF-Vcross|＝10mV)，作为跳动(|Δt|)，也能预料10psec程度的改善效果。
其次说明本发明的第2实施例。图2是表示本发明的第2实施例的图。在上述第1实施例中，用可变型构成了参考电压VREF。实际的产品根据内部电路的特性，不一定只限于在DQS信号和DQSB信号相交叉的电压为0.5*VCC时跳动成为最小，可以考虑有若干残留误差。对此，使参考电压VREF的电压可变，就可以对成为跳动最小的DQS信号和DQSB信号相交叉的电压进行控制。
其次说明本发明的第3实施例。图3是表示本发明的第3实施例的构成的图。在本实施例中，用同相的DQ信号(数据信号)代替上述第1实施例的DQS信号。如上所述，在进入了OCD阻抗调整模式的驱动(1)模式、驱动(0)模式中的任意一个中的场合，DQ信号和DQS信号为同相。由此提高布设的自由度。
另外，在图1所示的上述实施例中，由Nch晶体管构成了开关SW1、SW2，不过，本发明当然不限于这种构成。由此提高布设的自由度。
图4是表示本发明的第4实施例的构成的图。在本实施例中，用Pch晶体管代替Nch晶体管构成了上述第1实施例的开关SW1、SW2。
图5是表示本发明的第5实施例的构成的图。在本实施例中，用CMOS传输门代替Nch晶体管构成了上述第1实施例的开关SW1及SW2。
根据上述本实施例，利用DDR2存储器的OCD阻抗调整功能，使用来自DDR2存储器侧的数据控制用差动选通信号(DQS，DQSB)这种互补的输出信号相对地进行阻抗的调整，从而能不受封装件(PKG)/系统板/DIMM上的串联电阻成分的影响地调整上拉输出缓冲器和下拉输出缓冲器的阻抗。
这样就可以对DDR2存储器的数据控制用差动选通信号(DQS，DQSB)相交叉的电压进行控制。
另外，当然也可以把上述各实施例任意地组合起来，例如把上述第2实施例(VREF可变)和上述第5实施例(CMOS开关)组合起来等。
以上就上述实施例说明了本发明，不过，本发明不限于上述实施例的构成，当然还包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (14)

1.一种阻抗调整电路，其特征在于具备：
在具备由输出对来输出差动形式的信号、阻抗被可变设定的输出缓冲器的半导体装置的阻抗调整时，使接受差动形式的信号的2个端子短路的电路；
把所述短路点的电压与基准电压进行比较的比较器；以及
基于所述比较结果，进行使所述输出缓冲器的阻抗可变的控制的电路。
2.根据权利要求1所述的阻抗调整电路，是对具备阻抗受到可变控制的第1及第2输出缓冲器的半导体装置的阻抗进行调整的电路，其特征在于具备：
分别与所述第1及第2输出缓冲器的输出连接的第1及第2端子；
串联连接在所述第1及第2端子之间的第1及第2开关；
对所述第1开关和所述第2开关的连接点的电压和被输入的基准电压进行比较的比较器；以及
控制所述第1及第2开关的接通/关断，接受来自所述比较器的比较结果，进行可变地设定所述第1及/或第2缓冲器的阻抗的控制的控制电路。
3.根据权利要求2所述的阻抗调整电路，其特征在于，所述控制电路，在阻抗调整时，使所述第1及第2开关接通。
4.根据权利要求2所述的阻抗调整电路，其特征在于，从所述第1及第2输出缓冲器互相反相地输出所述第1及第2信号。
5.根据权利要求2所述的阻抗调整电路，其特征在于，所述半导体装置具备OCD(Off-Chip Driver)阻抗调整功能，采用OCD阻抗调整模式进行所述第1及第2输出缓冲器的阻抗的测量及调整。
6.根据权利要求5所述的阻抗调整电路，其特征在于，所述半导体装置包含所述第1及第2信号从所述第1及第2输出缓冲器，夹介封装件、系统板及存储模块中的至少1个而与所述第1及第2端子连接的存储器。
7.根据权利要求6所述的阻抗调整电路，其特征在于，所述阻抗调整电路包含在存储器控制器中。
8.根据权利要求2所述的阻抗调整电路，其特征在于，
所述第1输出缓冲器具备串联连接在第1及第2电源间，共同接受第1输入信号，输出与所述第1端子连接，阻抗受到可变控制的第1上拉缓冲器和第1下拉缓冲器，
所述第2输出缓冲器具备串联连接在所述第1及第2电源间，共同接受第2输入信号，输出与所述第2端子连接，阻抗受到可变控制的第2上拉缓冲器和第2下拉缓冲器。
9.根据权利要求6所述的阻抗调整电路，其特征在于，从所述第1及第2输出缓冲器输出的所述第1及第2信号是从进入了OCD阻抗调整的驱动模式的所述存储器以差动形式输出的互补的数据控制信号DQS、DQSB。
10.根据权利要求6所述的阻抗调整电路，其特征在于，从所述第1及第2输出缓冲器输出的所述第1及第2信号分别是从进入了OCD阻抗调整模式的所述存储器输出的数据信号DQ和数据控制信号DQS的互补信号DQSB。
11.根据权利要求2所述的阻抗调整电路，其特征在于，所述第1输出缓冲器的输出端和所述第1端子间、所述第2输出缓冲器的输出端和所述第2端子间是电等长的。
12.根据权利要求2所述的阻抗调整电路，其特征在于，所述基准电压受到可变控制。
13.一种具备权利要求1所述的阻抗调整电路和所述半导体装置的系统。
14.一种阻抗调整方法，是具备由输出对输出差动形式的信号，阻抗被可变设定的输出缓冲器的半导体装置的阻抗调整方法，其特征在于包含以下各工序：
在阻抗调整时，使接受由所述输出缓冲器以差动形式输出的信号的2个端子短路；
把短路点的电压与基准电压进行比较；以及
基于所述比较结果，进行使所述输出缓冲器的阻抗可变的控制。
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