TW550590B - Semiconductor memory device - Google Patents

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TW550590B
TW550590B TW091103210A TW91103210A TW550590B TW 550590 B TW550590 B TW 550590B TW 091103210 A TW091103210 A TW 091103210A TW 91103210 A TW91103210 A TW 91103210A TW 550590 B TW550590 B TW 550590B
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Taiwan
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clock
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clock signal
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TW091103210A
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Inventor
Yasuro Matsuzaki
Hiroyoshi Tomita
Masao Taguchi
Original Assignee
Fujitsu Ltd
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Description

550590 A7 __B7___ 五、發明説明（1 ) 發明領域 本發明係關於一種時鐘同步型之半導體記憶體裝 置，且更特別關於縮減安裝有半導體記憶體裝置的一系統 之功率消耗的技術。 相關技術之描述 一 SDRAM(同步DRAM) —般已知為時鐘同步型之半導 體記憶體裝置。作為SDRAM，有SDR(單一資料率）型和 DDR(雙資料率）型。SDR-SDRAM與一時鐘信號CLK之上升 邊緣同步地接收一命令和一位址，且與時鐘信號CLK之上 升邊緣同步地輸入/輸出資料。DDR-SDRAM與時鐘信號 CLK之上升邊緣同步地接收命令和位址，且與時鐘信號 CLK之上升邊緣和下降邊緣兩者同步地輸入/輸出資料。 第1圖顯示SDR-SDRAM之操作。此例中，讀取叢訊長 度被設定為“4”。讀取叢訊長度係響應於一讀取命令RD、 來連續輸出讀取資料之數目。 首先，一主動命令ACT與第一時鐘信號CLK同步地供 應至一排組ΒΚ0，且排組ΒΚ0被致動（第1(a)圖）。其次，主 動命令ACT與第二時鐘信號CLK同步地供應至一排組 BK1，且排組BK1被致動（第1(b)圖）。 一讀取命令RD與第三時鐘信號CLK同步地供應至排 組ΒΚ0。在排組ΒΚ0中被讀取的資料D0至D3與一内告P時鐘 訊號ICLK之上升邊緣同步地、被一資料閂鎖器來依序閂鎖 住（第1(c)圖）。由資料閂鎖器閂鎖住的讀取資料D0至D3與 内部時鐘信號ICLK之次一上升邊緣同步地、自一資料輸入 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -4 - (請先閲讀背面之注意事項再填寫本頁)
550590 A7 B7______ 五、發明説明（2 ) /輸出端子DQ、來分別依序地輸出（第1(d)圖）。 (請先閲讀背面之注意事項再填寫本頁) 其次，讀取命令RD與第八時鐘信號CLK同步地供應至 排組BK1 〇在排組BK1中被讀取的資料D4至D7與内部時鐘 訊號ICLK之上升邊緣同步地、被資料閂鎖器來依序閂鎖住 (第1(e)圖）。由資料閂鎖器閂鎖住的讀取資料D0至D3與内 部時鐘信號ICLK之次一上升邊緣同步地、自資料輸入/輸 出端子DQ、來分別依序地輸出（第1(f)圖）。 讀取命令RD與第十二時鐘信號CLK同步地再供應至 排組ΒΚ0，且類似於上地，排組ΒΚ0被操作、且資料D8至 D11與内部時鐘訊號ICLK之上升邊緣同步地、自資料輸入/ 輸出端子DQ、來依序地輸出（第1(g)圖）。 第2圖顯示DDR-SDRAM之操作。此例中，讀取叢訊長 度被設為“8”。有時，DDR-SRAM接收彼此互補的時鐘信號 CLK和/CLK。 -#- 首先，一主動命令ACT與第一時鐘信號CLK同步地供 應至一排組ΒΚ0，且排組ΒΚ0被致動（第2(a)圖）。其次，主 動命令ACT與第二時鐘信號CLK同步地供應至一排組 BK1，且排組BK1被致動（第2(b)圖）。 一讀取命令RD與第三時鐘信號CLK同步地供應至排 組ΒΚ0。在排組ΒΚ0中被讀取的資料D0至D7與一内部時鐘 訊號ICLK之上升邊緣同步地、輸出至一並列/串列轉換電 路（第2(c)圖）。並列/串列轉換電路把並列讀取資料（如D0 和D1)依序轉換成串列資料。然後，串列讀取資料DO至D7 與彼此互補的内部時鐘信號CLKEVEN和CLKODD同步 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) 550590 邊緣同步地來操作，且實施讀取操作。再者，第 讀取資 A7 B7 五、發明説明（3 ) 地、分別自一資料輸入/輸出端子DQ來輸出（第2(d)圖）。亦 即，在DDR-SRAM中，讀取資料DO至D7與時鐘信號 之上升邊緣和下降邊緣兩者同步地來依序輸出。 其次，讀取命令RD與第八時鐘信號CLK同步地供廣& 排組BK1。在排組BK1中被讀取的資料D8至D15與内部日卞 鐘4吕號ICLK同步地、一次兩位元地輸出至並列/虫 二〜/串列轉換 電路（第2(e)圖）。並列/串列轉換電路把並列讀取資料_才美 成串列資料。然後，串列讀取資料D8至D15與彼此 ' ?兩的 内部時鐘信號CLKEVEN和CLKODD同步地、分別白_ 〜目賁料輪 入/輸出端子DQ來輸出（第2(f)圖）。 讀取命令RD與第十二時鐘信號CLK同步地再供靡、至 排組ΒΚ0，且類似於上地，排組ΒΚ0被操作、日$ & 一 此Μ取賢料 D16至D23與時鐘訊號CLK同步地、自資料輪入/輪出端子 DQ、來輪出（第2(g)圖）。 上述SDR-SDRAM和DDR_SDRAM總是與护 _ '、寸f里信號 CLK之上升邊緣同步地接收命令和位址。因此，在sdram 内的一控制電路及排組ΒΚ0和BK1與時鐘信號clk之上升 料之輸出總是與時鐘信號CLK之上升邊緣同步地來啟動 至於寫入操作，命令和位址與時鐘信號CLK之上升邊緣同 步地被接收，且寫入資料之接收類似於讀取操作地、與時 鐘信號CLK之上升邊緣同步地來啟動。 因此，根據習用SDR-SDRAM和DDR-SDRAM，命^令和 位址只與時鐘信號CLK之上升邊緣同步地來輸入，且 本紙張尺度適用中國國家標準（CNS) Α4规格（210X297公釐） ----- --------------- (請先閲讀背面之注意事項再填寫本頁} •、w— 五、發明説明（4 ) SDRAM内的控制電路和排組以參考於時鐘信號CLK之上 升邊緣的時序來操作。因此，沒有替換例來增加時鐘信號 CLK之頻率，以增加命令之接收速率。然而，當時鐘信號 CLK之頻率被增加時，安裝有SDRAM的系統之時鐘同步化 電路的功率消耗會增加。 再者，因為在習用技術中SDRAM之内部電路以泉考於 日守鐘k^CLK之上升邊緣的時序來操作，不假設命令和位 址與時鐘信號CLK之下降邊緣同步地來接收。假定命令和 位址與時鐘信號CLK之下降邊緣同步地來接收，則不可能 以參考於時鐘信號CLK之下降邊緣的時序來操作内部電 路。亦即，在與時鐘信號CLK之下降邊緣同步地來接收命 令和位址上、並無優點。 ^月之概要 本《B月之一目的係在不、縮減半導體記憶體裝置的資 料輸入/輸出速率下，來減少安《半導體記憶體裝置的系 統之功率消耗。 、 “康本發明之半導體記憶體裝置的一層面， 收為電路與一時鐘作f卢之—卜斗、喜@斗、 接收一人人 升邊緣或一下降邊緣同步地 時序控制電路在接㈣命令信號時、 ^緣錢2號之邊緣、於該時鐘信號之上升邊緣或下 資料的時：、：=ΓΓ，來設定啟動輪出讀取 f 5又疋啟動輸入寫入資料的時序。竽眘粗於 號 之上升邊矮七π牧# ν χ τ ^ 升邊緣或下降邊緣)同步來啟動該讀取資料之 =電路與由該時序控制電路設定的邊緣_: 550590 五、發明説明（5 ) 出、和該寫入資料之一輸入。 邊 步 記 料 例如在寫入模式中，用來啟動輸入該寫入資料的時序 響應於一寫入命令信號之接收時序來改變。同樣地在讀取 操作中，用來啟動輸出該讀取資料的時序響應於—讀取命 令信號之接收時序來改變。因此，藉由響應於命令作號之 接收時序來改變啟動資料輸入/輸出電路之操作的時序，即 使在命令與時鐘信號之任一邊緣同步來供應時，仍可不延 遲育料被輸入和輸出的時序地、來實施寫入操作和讀取操 作。在例如傳統技術中，讀取資料只與時鐘信號的上升 緣同步來開始輸出。此適用於與時鐘信號的邊緣之一同 $輸入和輸出資料的一 SDR(單一資料速率)型之半導體 •體裝置和與日讀信號之兩邊緣同步來輸入和輸出資 的-DDR(雙資料速率）型之半導體記憶體裝置兩者。 再者，因為命令接收器電路可與時鐘信號之兩邊緣同 =來接收命令信號’可能在命令信號之接收速率與傳統技 何之者相同時、把一時鐘週期分成一半。其結果， 有半導體記憶體裝置的手統中， 衣 髀㈠〆 該半導體記憶 =衣勺貧料輸入/輪出速率地，把—系統時鐘之頻率來減 .減系統中的時鐘同步化電路之功率消耗。 料 資 同 •響 =康本發明之半導體記憶體裝置的另一層面，該資 輪入/輪出電路包括一資料輸 料輪出部份塑庫於罝人八 貝抖輸入μ。 〜曰應於早一命令信號、與時鐘信號之兩邊緣 應於單於^ 固時間來依序輸出讀取資料。資料輸入部份 °Ρ令仏號、與時鐘信號之兩邊緣同步地、於多個 550590 五、發明説明（6 ▲ “來依序輸入寫入貧料。因此，在安裝有具有一所謂叢 γ式力月匕的半導體記憶體裝置之一系統中，可能來縮減 糸、、克中之蛉鐘同步化電路的功率消耗。 士根據本發明之半導體記憶體裝置的另一層面，一第一 =鐘產生器與時鐘信號之上彳邊緣同步地產生一第一時鐘 仏二時鐘產生器與時鐘信號之下降邊緣同步地產 生第-時鐘信號。一記憶體控制電路與該第一時鐘信 或該第二時鐘信號同步地、分別啟動來自/前往一記憶體❿ 几陣列之項取操作和寫入操作。一時鐘選擇電路在接收命 、響應於時鐘信號之邊緣地，把該第-時鐘信 或該第二時鐘信號輸出至該記憶體控制電路。 因此’啟動讀取操作和寫入操作之操作的時序響應 命令信號之接收時序地被改變，使得寫人操作和讀取妳 2 :在命令信號響應於時鐘信號之任何邊緣來供應的任何 二/中可在内^操作上沒有任何損失地、以最佳時序來 實施。 。己隐體控制電路之操作啟動時序只可藉由響應於命 令信號之接收時序地、切換至該第_時鐘信號或該第二 鐘信號來改變。亦即’記憶體控制電路之操作時序可藉 簡單控制來改變。 根據本發明之半導體記憶體裝置的另一層面，命令接 收器電路接收作為命令信號的讀取命令信號和寫人命令信 號。時鐘選擇電路根據命令信號之類型，把該第一時 號或該第二時鐘信號輸出至該記憶體控制電路。因此 號 胞 號 於 操 訂 時 由 鐘信 藉由 本紙張尺度適用中國國家標準(CNsT^i721〇X297公f -9 550590 五、發明説明 7 改變對該記憶體控制電 传妒Hue 動知作的時序係根據該命令 = <接收料命令信號到啟動讀取資料 ;:Γ:伏期)、和從接收寫入命令信號到啟動寫入資 來^時㈣目（寫人潛伏期），可不彼此限制地自由 根據本發明之半導體記憶體裝置的另一層面，一第二 t鐘產η產生其頻率料鐘㈣之頻㈣兩倍、且料 虎同步的-第三時鐘信號。該命令接收器電路與該第 二時鐘錢同步地接收該命令錢。該命令接收"路盘 該第三時鐘信號的邊緣之一個、而不與時鐘信號之上/ 緣或下降邊緣同步地來操作，使得該命令接收器電路可 早' i也組構。 根據本發明之半導體記憶體裝置的另一層面，一第三 時鐘產生ϋ產生其頻率係時鐘信號之頻率的兩倍、且與時 鐘信號同步的—第三時鐘信號。該資料輸入/輸出電路與該 第三時鐘信號同步地，分別來輸入讀取資料、和輪出寫 資料。該資料輸入/輸出電路與該第三時鐘信號的邊緣之一 個、而不與該時鐘信號之上升邊緣或下降邊緣同步地來操 作，使得資料輸入/輸出可簡單地組構。 根據本發明之半導體記憶體裝置的另一層面，該資 輸入/輸出電路包括用來把並列讀取資料轉換成串列 料、且與該第三時鐘信號同步地來輸出經轉換串列資料的 一並列/_列轉換電路。半導體記憶體裝置内所使用的 係並列的、且輸出至外部的資料是串列的，藉此允許記 邊簡 入 料資 資料 憶 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公董）
.、?τ· (請先閲讀背面之注意事項再填寫本頁) 550590 A7 B7 五、發明説明（8 體操作週期具有邊限。此結果，可能藉由使用一價廉製造 變…： - t (請先閲讀背面之注意事項再填窝本頁) 技術來製造該半導體記憶體裝置，且縮減半導體記憶體裝 置之製造成本。 根據本發明之半導體記憶體裝置的另一層面，該記憶 體控制電路產生與讀取資料自記憶體胞元陣列來輸出之時 序同步的一讀取傳送信號。該資料輸入/輸出電路與該讀取 傳送信號同步地接收並列讀取資料。亦即，資料輸入/輸出 電路與時鐘信號同步地接收讀取資料，而藉由使用與實際 讀取操作同步的讀取傳送信號。因此，可能以最小時間量 來把讀取資料傳送到資料輸入/輸出電路，且以高速來實施 讀取操作。 •、一一"· 根據本發明之半導體記憶體裝置的另一層面，該資料 輸入/輸出電路包括用來把串列寫入資料轉換成並列資 料、且與該第三時鐘信號同步地來輸出經轉換並列資料的 一串列/並列轉換電路。自外部輸入的資料係串列的、且半 導體記憶體裝置内所使用的資料係並列的，藉此允許記憶 體操作週期類似於上地具有邊限。此結果，可能藉由使用 價廉製造技術來製造該半導體記憶體裝置，且縮減半導體 記憶體裝置之製造成本。 根據本發明之半導體記憶體裝置的另一層面，該記憶 體控制電路產生與寫入資料被供應至記憶體胞元陣列之時 序同步的一寫入傳送信號。該資料輸入/輸出電路與該寫入 傳送信號同步地把串列寫入資料輸出至該記憶體胞元陣 列。亦即，記憶體胞元陣列不與時鐘信號同步地接^欠寫入
550590 五、發明説明（9 : 資料，而藉由使用與實際寫入操作同步的寫入傳送信號。 可此以取小時間量來把寫入資料供應到記憶體胞元 陣列，且以高速來實施寫入操作。 根據本發明之半導體記憶體裝置的另一層面，多個排 組各包括記憶體胞元、且獨立地操作。該記憶體控制電路 刀別破开y成來對應於各個排组。該記憶體控制電路被形成 ^使知即使在安裝彳具有多個排組的半導體記憶 體衣置之系統中、系統中的時鐘同步化電路之功率消耗仍 可被縮減。 一根據本發明之半導體記憶體裝置的另—層面，該等排 卫藉由共同於所有排組的一共同資料匯流排線、來與該資 t輸入/輸tB㈣連接，使得料料匯流排線之佈線面積可 最小化、且半導體記憶體裝置之晶片尺寸可以縮減。 根據本發明之半導體記憶體裝置的另一層面，該等排 組藉由不同資料匯流排線、來分別與該資料輸入/輸出電路 連接，該連接係彼此獨立地完成。因此，可能把資料匯流 排線之佈線長度來最小化、且縮減要連接至資料匯流排線 的電晶體數目。因此，可能縮減用來驅動資料匯流排線的 功率，且縮減在操作期間、半導體記憶體裝置之功率消耗。 根據本發明之半導體記憶體裝置的另一層面，一資料 選通端子在寫入操作期間、與一外部時鐘信號同步地輸入 一寫入資料選通信號，且在讀取操作期間、與該外部時鐘 信號同步地輸出-讀取資料選通信號。該資料輸入/輸出電 路與該讀取資料選通信號之兩邊緣同步地輸出讀取資料， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）
.......— (請先閲讀背面之注意事項再填寫本頁) .、訂丨 -#- 12 550590 A7 B7 五、發明説明（10 ) 且與該寫入資料選通信號之兩邊緣同步地輸入寫入資料。 因此’即使在其用來輸入/輸出資料的時鐘信號係一資料選 通信號之半導體記憶體裝置中，仍可能縮減系統中的時鐘 同步化電路之功率消耗。 圖式之簡覃描沭 當與其中類似元件由相同參考標號來指定的附圖連 結來讀取時，本發明之本性、原理、和利用從下列詳細描 述將變得更明顯，其中： 第1圖係顯示一傳統SDR-SDRAM之讀取操作的時序 圖 第2圖係顯示一傳統DDR-SDRAM之讀取操作的時序 圖； 第3圖係顯示根據本發明的半導體記憶體裝置之第一 實施例的方塊圖； 第4圖係顯示第3圖顯示的一時鐘選擇控制電路和時 鐘選擇電路之細節的電路圖； 第圖係顯示第4圖顯示的時鐘選擇控制電路和時鐘 選擇電路之操作的時序圖； 第圖係顯不第3圖顯示的一資料輸入/輸出電路之細 節的方塊圖； 作的：係顯—的-並料列轉換電路之操 讀取第—實施例的半導雜記《裝置之 本紙張尺度 550590
弟9圖係顯示根攄 ^ 根據弟一貫施例的半導體 寫入操作的時序圖； 丨心股衣置之 第10圖係辱員干# 4奢 一”…康本發明的半導體記憶體裝置之第 一 K 例的方塊圖； 乐 第11圖係顯示 鐘選擇電路之細節的電路圖； Μ路和k 1第12圖係顯示第U圖顯示的時鐘選擇控制電路 遥擇電路之操作的時序圖； 、里 置 弟U圖係顯示根據第二實施例的半導體 之寫入操作的時序圖； 體裝 第 第14圖係顯示根據本發明的半導體記憶體裝 三實施例的方塊圖； 第15圖係顯示第14圖顯示的一資料輸入/輸出電路之 細節的方塊圖；及 體 ，… (請先閲讀背面之注意事項再填窝本頁) 第b圖係顯示應用於具有一資料選通端子之半導 吕己憶體裝置的本發明之方塊圖。 、 較佳實施例之 此後，將參考圖式來解說本發明之較佳實施例。 第3圖顯示根據本發明的半導體記憶體裝置之第一實 施例。此半導體記憶體裝置藉使用⑽⑽程序而形成在二 矽基體上、作為一DDR-SDRAM。 SDRAM包括一命令問鎖器/解碼器1〇、一位址緩衝器 12 弟日守名里產生态14、一弟二時鐘產生器16、^一第二 時鐘產生器18、-輸入控制電路20、_輸出控制電路22、 14 550590 A7 _B7___ 五、發明説明（l2 ) 一資料輸入/輸出電路24、排組ΒΚ0和BK1、記憶體控制電 路26和28、一時鐘選擇控制電路30、及時鐘選擇電路32和 34。一第一時鐘產生器14、一第二時鐘產生器16、輸入控 制電路20、輸出控制電路22、記憶體控制電路26和28、時 鐘選擇控制電路30、及時鐘選擇電路32和34操作為時序控 制電路。由圖式中之實線所顯示的各條信號線由多條線來 組成。 命令閂鎖器/解碼器10透過命令端子自外部接收命令 信號CMD、把所接收信號解碼、且把這些輸出為内部命令 信號ICMD。作為内部命令信號ICMD，有用來實施寫入操 作的-寫入命令信號WR、用來實施讀取操作的一讀取命 令信號、用來致動排組BKO和BK1的主動命令信號ACT、 用來解除排組ΒΚ0和BK1動作的預充電命令信號、及類似 者。命令閂鎖器/解碼器10操作為一命令接收器電路。位址 緩衝器12透過位址端子自外部接收位址信號ADD，且輸出 所接收信號作為内部位址信號IADD。内部位址信號IADD 包括排組ΒΚ0和BK1之稍後描述的解碼信號ΒΑΝΚ0和 BANK 卜_ 第一時鐘產生器14、透過一時鐘端子自外部接收一時 鐘信號CLK，且產生具有與時鐘信號CLK之上升邊緣同步 的‘Ή”脈波之第一時鐘信號CLK1。第二時鐘產生器16產生 具有與時鐘信號CLK之下降邊緣同步的“H”脈波之第二時 鐘信號CLK2。應提到的，第一時鐘信號CLK1和第二時鐘 信號CLK2被產生、使得個別“H”週期不彼此重疊。第三時 15 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 13 號 資 550590 五、發明説明 名里產生态18把第一和第二時鐘信號CLK1和CLK2組合，且 輪出經組合信號作為一第三時鐘信號〇1^3。亦即，第三時 雀里1號CLK3係由第一和第二時鐘信號CLK1*cLK2之〇R 邈輯來產生。因為第一和第二時鐘信號CLK1和C：LK2不彼 此重疊，故第三時鐘信號CLK之頻率如稍後描述的第8和9 圖顯不地、係時鐘信號CLK之頻率的兩倍。 響應於寫入命令信號…化之致動，輸入控制電路2〇把 輸入控制信號DINC致動於與一寫入叢訊長度對應的一 ’月門例如，备寫入叢訊長度為“4”時，輸入控制信號DiNc 被致動於第三時鐘信號CLK3之四時鐘週期的一期間。 _響應於讀取命令信號R D之致動，輸出控制電路2 2把一 輸出控制信號D0UTC致動於與一讀取叢訊長度對應的一 期間。例如，當讀取叢訊長度為“4，，時，輸出控制信 DOUTC被致動於第三時鐘信號CL〇之四時鐘週期的一 …資料輪入/輸出電路24包括一資料輪入部份％和一只 ;斗輸出K 38。多個貧料輸入部份36和資料輸出部份％被 形成來對應於資料輸入/輸出端子DQ之一位元數目。各資 料輸入部份36包括-輸入緩衝器4〇、一串列/並列轉換電路 =、及-傳送部份44’且輸出寫入資料、其透過資料輸入/ 輸出端子DQ自外部供應到排組BK〇和βΚ1。各資料輸出部 知38包括-輸出缓衝器46、一並列/串列轉換電路μ、及一 傳送部份50,且輸出讀取資料、苴 寸八遌過貝科輪入/輸出端子 UQ自排組BKO和BK1讀出到外部。 本紙張尺度適用中國國家標準⑽）Μ規格⑵⑽π公
訂— (請先閲讀背面之注意事項再填寫本頁) 16 550590 A7 _B7__ 五、發明説明（14 ) 資料輸入部份36的輸入緩衝器40在輸入控制信號 DINC被致動時會操作，且輸入寫入資料。串列/並列轉換 電路42把自輸入緩衝器40傳輸的串列寫入資料轉換成並列 寫入資料，且把經轉換資料輸出到傳送部份44。傳送部份 44與一寫入傳送信號WRT0(或WRT1)同步地，透過資料匯 流排線DBUS(或DB0或DB1)、把並列寫入資料輸出到排組 ΒΚ0(或BK1)。 資料輸出部份38之傳送部份50與一讀取傳送信號 RDT0(或RDT1)同步地、接收透過資料匯流排線DBUS自排 組BK0(或BK1)傳輸的並列讀取資料，且把所接收資料輸出 到並列/串列轉換電路48。並列/串列轉換電路48把並列讀 取資料轉換成串列讀取資料，且把經轉換資料輸出到輸出 缓衝器46。輸出緩衝器46在輸出控制信號DOUTC被致動時 會操作，且輸出自並列/串列轉換電路48傳輸的讀取資料。 排組BKO和BK1包括具有記憶體胞元、感測放大器、 歹解碼器、行解碼器及類似者（未顯示）的記憶體陣列。列 解碼器和行解碼器響應於内部位址信號IADD、來產生解碼 信號。排組ΒΚ0和BK1響應於位址信號ADD(排組位址）而被 選擇，其各個它們獨立地操作。排組ΒΚ0和BK1被連接於 共同資料匯流排線DBUS。因為資料匯流排線DBUS被形成 共同於多個排組，故資料匯流排線DBUS之佈線面積變 /J、、且因此晶片尺寸可縮小。 記憶體控制電路26接收内部命令信號ICMD、矛口來自 日寺鐘選擇電路32的一内部時鐘信號ICLK0，且產生寫入傳 17 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 550590 A7 _B7____ 五、發明説明（I5 ) (請先閲讀背面之注意事項再填寫本頁) 送信號WRTO、讀取傳送信號RDT0、及用來控制排組ΒΚ0 之操作的一控制信號（未顯示）。記憶體控制電路28接收内 部命令信號ICMD、和來自時鐘選擇電路34的一内部時鐘 信號ICLK1，且產生寫入傳送信號WRT1、讀取傳送信號 RDTb及用來控制排組BK1之操作的一控制信號（未顯示）。 時鐘選擇控制電路30接收排組位址之解碼信號 BANK0和BANK1、第一時鐘信號CLK1之輸出、第二時鐘 信號CLK2、内部命令信號ICMD、及内部位址信號IADD ’ 且致動時鐘致能信號C01EN、C02EN、C11EN、和C12EN 之任-個。響應於時鐘致能信號C01EN之致動、時鐘選擇 電路32輸出第一時鐘信號CLK1作為内部時鐘信號 ICLK0，且響應於時鐘致能信號C02EN之致動，時鐘選擇 電路32輸出第二時鐘信號CLK2作為内部時鐘信號 ICLK0。響應於時鐘致能信號C11EN之致動，時鐘選擇電 路34輸出第一時鐘信號CLK1作為内部時鐘信號ICLK1，且 響應於時鐘致能信號C12EN之致動，時鐘選擇電路34輸出 第二時鐘信號CLK2作為内部時鐘信號ICLK1。 第4圖顯示第3圖顯示的時鐘選擇控制電路30及時鐘 選擇電路3 2和3 4之細節。 時鐘選擇控制電路30包括八個3輸入NAND閘、八個 pMOS電晶體30a至30h、及兩個閂鎖器電路30i和30j 。各 NAND閘具有三個輸入端子，其各分別接收第一時鐘信號 CLK1或第二時鐘信號CLK2、讀取命令信號RD或寫入命令 信號WR、及排組位址之解碼信號ΒΑΝΚ0或解碼信號 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) 550590 A7 __B7__ 五、發明説明（16 ) BANK卜PMOS電晶體30a至30h接收個別NAND閘之輸出、 把其源極連接至一電源線、及自其汲極來輸出時鐘致能信 號 C01EN、C02EN、C11EN、和 C12EN。 時鐘選擇電路32包括並聯連接的兩CMOS傳輸閘32a 和32b。當分別地時鐘致能信號C01EN被致動、且時鐘致能 信號C02EN被解除動作時，時鐘選擇電路32使CMOS傳輸 閘32a導通、來選擇第一時鐘信號CLK1，且輸出經選定信 號作為内部時鐘信號ICLK0。同樣地，當分別地時鐘致能 信號C01EN被解除動作、且時鐘致能信號C02EN被致動 時，時鐘選擇電路32使CMOS傳輸閘32b導通、來選擇第二 時鐘信號CLK2，且輸出經選定信號作為内部時鐘信號 ICLK0。 時鐘選擇電路34包括並聯連接的兩CMOS傳輸閘34a 和τ 34b。當分別地時鐘致能信號Cl 1EN被致動、且時鐘致能 信號C12EN被解除動作時，時鐘選擇電路34使CMOS傳輸 閘34a導通、來選擇第一時鐘信號CLK1，且輸出經選定信 號CLK1作為内部時鐘信號ICLK1。同樣地，當分別地時鐘 致能信號C11EN被解除動作、且時鐘致能信號C12EN被致 動時，時鐘選擇電路34使CMOS傳輸閘34b導通、來選擇第 二時鐘信號CLK2，且輸出經選定信號CLK2作為内咅P時鐘 信號ICLK1。 當例如解碼信號ΒΑΝΚ0和讀取命令信號RD在第一時 鐘信號CLK1之ςΉ”期間被致動時，在時鐘選擇控制電路30 OiAND閘的輸出中、只有一節點ND10被充電至一低位 19 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） 550590 A7 _B7_ 五、發明説明（l7 ) 準。此時，分別地時鐘致能信號C01EN被致動、且時鐘致 能信號C02EN被解除動作，且與第一時鐘信號CLK1同步的 内部時鐘信號ICLK0、自對應於排組ΒΚ0的時鐘選擇電路 32來輸出。 替換地，當解碼信號BANK1和寫入命令信號WR在第 二時鐘信號CLK2之“H”期間被致動時，在時鐘選擇控制電 路3 0之NAND閘的輸出中、只有一節點ND17被充電至一低 位準。此時，分別地時鐘致能信號C11EN被解除動作、且 時鐘致能信號C12EN被致動，且與第二時鐘信號CLK2同步 的内部時鐘信號ICLK1、自對應於排組BK1的時鐘選擇電 路34來輸出。 第5圖顯示第4圖顯示的時鐘選擇控制電路30及時鐘 選擇電路32和34之操作。在圖式之第一狀態中，時鐘選擇 電路32和34兩者輸出第二時鐘信號CLK2、作為内部時鐘信 號ICLK0和ICLIU。此時，主動命令ACT已供應至排組ΒΚ0 和BK1，且排組ΒΚ0和BK1被致動。第3圖顯示的第一和第 二時鐘產生器14和16分別輸出第一和第二時鐘信號CLK1 和 CLK2 〇 首先，與時鐘信號CLK之第二上升邊緣同步地，讀取 命令RD和一讀取位址（行位址CA1)被供應至排組ΒΚ0(第 5 (a)圖）。命令閂鎖器/解碼器10把讀取命令信號RD致動於 約一半時鐘之一期間（第5(b)圖）。位址緩衝器12依據所供應 位址信號ADD來致動解碼信號ΒΑΝΚ0(第5(c)圖）。 響應於讀取命令RD和解碼信號ΒΑΝΚ0之致動，時鐘 本紙張尺度適用中國國家標準（CNS) A4規格U10X297公釐） 20 (請先閲讀背面之注意事項再填寫本頁)
、可I 550590 A7 B7 _ 五、發明説明（i8 ) 選擇控制電路30把節點ND11至ND17保持於高位準，且只 把節點ND10充電至一低位準（第5(d)圖）°因為只有PM0S 電晶體3〇a導通’故時鐘致能信號C〇 1 ΕΝ改變至一高位準、 且其位準被閂鎖器電路3〇i來閂鎖住（第5(e)圖）。其次，時 鐘選擇電路3 2之CMOS傳輸閘32a導通、且第一時鐘信號 CLK1被輸出作為内部時鐘信號1CLK0(第5⑴圖）。 其次，與時鐘信號CLK之第四下降邊緣同步地，讀取 命令RD和一讀取位址（行位址CA2)被供應至排組BK0(第 5 ( g)圖）。類似於上地’讀取命令信號RD、和解碼信號 BANK0被致動於約一半時鐘之一期間（第5(h)和5(i)圖）° 響應於讀取命令RD和解碼信號Β ΑΝΚ0之致動，時鐘 選擇控制電路3 0把節點ND10和ND12至ND17保持於高位 準，且只把節點1^011充電至一低位準（第5(j)圖）。因為只 有pMOS電晶體30b導通，故時鐘致能信號c〇1EN改變至一 低位準、且其位準被閃鎖器電路30i來閂鎖住（第5(k)圖）。 其次，時鐘遂擇電路32之CM0S傳輸閘32b導通、且第二時 鐘信號CLK2被輸出作為内部時鐘信號ICLK0(第5⑴圖）。 其次，與時鐘信號CLK之第七上升邊緣同步地，寫入 命令WR和一寫入位址（行位址CA3)被供應至排組BK1(第 5(m)圖）。然後，寫入命令信號…化和解碼信號BANK1被致 動於約一半時鐘之一期間（第5(m)和5(〇)圖）。 響應於寫入命令WR和解碼信號BANK 1之致動，時鐘 選擇控制電路3〇把節點ND10至ND15和ND17保持於高位 準，且只把節點ND16充電至一低位準（第5(p)圖）。因為只 本紙張尺度適用中關家標準（娜）A4规格（210X297公爱） 21 (請先閲讀背面之注意事項再填寫本頁) 訂| 550590 五、發明説明（l9 ) 有PMOS電晶體30h導通，故時鐘致能信號^化^^改變至一 南位準、且其位準被閃鎖器電路3〇j來閃鎖住（第$⑷圖）。 其次，時鐘選擇電路34之CM〇s傳輸問—導通、且第一時 鐘信號CLK1被輸出作為内部時鐘信號iclki(第5⑴圖）。 第6圖顯示第3圖顯示的資料輸入/輸出電路24之麵 節。對應於1位元資料輪入/輸出端子DQ的電路被顯示於第 6圖。 資料輸出部份38之傳送部㈣包括與-選擇信號S: 同步來導通的-傳輸閑50a(讀取傳送信號RDT0#ORDT1之 〇R邏輯）。當傳輸間50a導通時，透過2位元資料匯流排錦 则和DB1來讀出的並列讀取資料被輸出到並列/串列轉損 電路48。 並列/牟列轉換電路48包括-移位暫存器48a,閃鎖器 4 8b 48e、和48d ’及傳輸閘他和街。移位暫存器術包 括串聯連接的兩閃鎖器，且與第三時鐘信號之上升邊緣同 步地響應於選擇信號S1之致動、來交替輸出選擇信號幻和 S3 〇 ，閃鎖器楊和48c分別閃鎖住來自傳輸閘*的讀取資 m關鎖住資料輸出到傳輸閘48e和谢。傳輸閉他 和術與選擇信號82和83同步地、依序導通，且把讀取資料 自閂鎖器48b或48c輸出到問鎖器48d。亦即，並列讀取資料 被轉換成串列資料。閃鎖器4 8 d依序問鎖住串列讀取資料， 且把經閂鎖住讀取資料輸出至輸出緩衝器46。 輸出緩衝器46包括與輸出控制信號DOUTC同步地把 本紙張尺度適用中國國家樣準（⑽）从規格⑵狀撕公』 --------------------變…： (請先閱讀背面之注意事項再填窝本頁) 、w— 22 550590 A7 _______B7_ 五、發明説明（20 ) 頃取貧料自並列/串列轉換電路48輸出至資料輸入/輸出端 子DQ的一緩衝器46a。 同日寸，資料輸入部份36之輸入緩衝器40包括與輸入控 制信號DINC同步地接收供應至資料輸入/輸出端子]〇卩之 寫入資料的一緩衝器40a。 串列/並列轉換電路42包括一移位暫存器42a和一閂鎖 為42b。閃鎖器42b閂鎖住來自輸入緩衝器4〇的寫入資料， 且把經閂鎖住資料輸出至移位暫存器42a。移位暫存器48a 包括串聯連接的兩閂鎖器。移位暫存器48之兩閂鎖器與第 三時鐘信號同步地依序接收寫入資料，且把所接收資料分 別輸出到傳送部份44。亦即，串列寫入資料被轉換成並列 資料。 傳送部份44包括與一選擇信號S4之致動同步來導通 的一傳輪閘44a(寫入傳送信號魏丁〇和WRT1之〇R邏輯）。 當傳輸閘44a導通時，並列寫入資料（兩位元）被輸出到資料 匯流排線DBO和DB1。 第7圖顯示第6圖顯示的並列/串列轉換電路* 8之操 作。亚列/串列轉換電路48與第三時鐘信號CLK3之上升邊 緣同步地響應於選擇信號S1(讀取傳送信號RDT〇和RDT1) 之致動、來交替致動選擇信號82和83(第7(勾和7(b)圖）。因 為傳輸閑48e和48f與選擇信號82和83之上升邊緣同步地交 替來導通，故並列讀取資料D〇*D1(或〇2和〇3)被轉換成串 列讀取資料RDATA(第7(〇和7(d)圖）。 第8圖顯不根據第一實施例的DDR-SDRAM之讀取操 謂公 S-—-- (請先閲讀背面之注意事項再填寫本頁) 、可· -#- 550590 A7 __B7_ 五、發明説明（21 ) 作。在此例中，命令信號CMD和位址信號ADD與時鐘信號 CLK之上升邊緣和下降邊緣兩者同步地被供應。讀取叢訊 長度被設為“4”。 首先，主動命令ACT與時鐘信號CLK之第一上升邊緣 同步來供應至排組ΒΚ0(第8(a)圖）。排組ΒΚ0與對應於時鐘 信號CLK之上升邊緣的第一時鐘信號CLK1同步地被致動 (第8(b)圖）。接著，主動命令ACT與時鐘信號CLK之第一下 降邊緣同步來供應至排組BK1(第8(c)圖）。排組BK1與對應 於時鐘信號CLK之下降邊緣的第二時鐘信號CLK2同步地 被致動（第8(d)圖）。 其次，讀取命令RD與時鐘信號CLK之第二上升邊緣同 步來供應至排組ΒΚ0(第8(e)圖）。當讀取命令RD與時鐘信 號CLK之上升邊緣同步來供應時，對應於排組ΒΚ0的記憶 體控制電路26(第3圖）與第一時鐘信號CLK1同步來操作（第 8(f)圖）。亦即，時鐘選擇電路32(第4圖）選擇第一時鐘信號 CLIU，且輸出經選定第一時鐘信號CLK1、作為内部時鐘 信號ICLKO(第8(g)圖）。 記憶體控制電路26與時鐘信號CLK(第一時鐘信號 CLK1)之上升邊緣同步地啟動其操作。記憶體控制電路26 與對應於時鐘信號CLK之第二和第三上升邊緣的第一時鐘 信號CLK1同步地把讀取傳送信號RDT0致動兩次（第8(h)和 8(i)圖）。自排組ΒΚ0讀取的並列讀取資料D0和D1、及D2 彳nD3，與讀取傳送信號RDT0同步地傳送至並列/串歹轉換 電路48。 24 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） 550590 A7 B7___ 五、發明説明（22 ) 並列/牟列轉換電路48與第三時鐘信號CLK3之上升邊 緣同步地、才巴並列讀取資料D0和D1及D2和D3轉換成串列 資料（第8(j)和8(k)圖）。有時，藉由形成串列/並列轉換電路 42，可能使資料匯流排線DBUS之數目大於資料輸入/輸出 端子DQ之數目，且類似於形成並列/串列轉換電路48地， 允許排組BKO和BK1之操作週期具有邊限。 記憶體控制電路26與對應於時鐘信號CLK之第三和第 四上升邊緣的第一時鐘信號CLK1同步地把寫入傳送信號 WRT1致動兩次（第9(f)和9(k)圖）。然後寫入資料D0和D1及 D2和D3與寫入傳送信號WRT0同步地傳送至排組ΒΚ0、且 寫入€ fe體胞7〇 (弟9(1)和9(πι)圖）。 其次，寫入命令WR與時鐘信號CLK之第四下降邊緣同 步來供應（第9(η)圖）。當寫入命令WR與時鐘信號CLK之下 降邊緣同步來供應時，對應於排組BK1的記憶體控制電路 28(第3圖）與第二時鐘信號CLK2同步來操作。亦即，時鐘 選擇電路34(第4圖）選擇第二時鐘信號CLK2，且輸出經選 定第二時鐘信號CLK2、作為内部時鐘信號ICLK1 (第9(〇) 圖）。 響應於寫入命令WR，輸入控制電路20把輸入控制信 號DINC致動於兩時鐘週期的一期間（第9(p)圖）。實際上， 次一寫入命令WR與時鐘信號CLK之第六下降邊緣同步來 供應，且因此輸入控制信號DINC被致動、直到時鐘信號 CLK之第八下降邊緣為止。輸入緩衝器4〇與時鐘信號CLK 之第五上升邊緣同步來接收一第一寫入資料D4。因此根據 本紙張尺度適用中關家標準（⑽）Α4規格（210Χ297公愛） (請先閲讀背面之注意事項再填寫本頁) -、τ· -#- 25 550590 A7 _B7______ 五、發明説明（23 ) 本發明，來啟動輸入寫入資料的時序、響應於寫入命令信 號WR之接收時序而改變。串列寫入資料D4和D5及D6和D7 在串列/並列轉換電路42中、依序被轉換成並列資料，且傳 送至資料匯流排線DB0和DB 1 (第9(q)和9(r)圖）。 記憶體控制電路28與對應於時鐘信號CLK之第五和第 六下降邊緣的第二時鐘信號CLK2同步地、把寫入傳送信號 WRT1致動兩次（第9(s)和9(t)圖）。然後寫入資料D4和D5及 D6和D7與寫入傳送信號WRT1同步地傳送至排組BK1、且 寫入記憶體胞元（第9(u)和9(v)圖）。 其次，寫入命令WR與時鐘信號CLK之第六下降邊緣同 步來供應（第9(w)圖）。當寫入命令WR與時鐘信號CLK之下 降邊緣同步來供應時，對應於排組ΒΚ0的記憶體控制電路 26、與第二時鐘信號CLK2同步來操作。亦即，時鐘選擇電 路32選擇第二時鐘信號CLK2，且輸出經選定第二時鐘信號 CLK2、作為内部時鐘信號ICLK1(第9(x)圖）。 記憶體控制電路26與對應於時鐘信號CLK之第七和第 八下降邊緣的第二時鐘信號CLK2同步地、把寫入傳送信號 WRT0致動兩次（第9(y)和9(z)圖）。然後，類似於上述地， 對排組ΒΚ0之寫入操作被實施。 如從第8和9圖對第1圖之比較可清楚地，根據本發 明，可能不改變命令信號之接收速率和一資料輸入/輸出速 率地，把自外部供應的時鐘信號CLK之頻率分成一半。 如上述地，根據本實施例，來啟動輸出讀取資料的時 序在讀取操作中、響應於讀取命令信號RD之接收時序來改 26 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 550590 A7 _B7__ 五、發明説明（24 ) 變。再者，在寫入操作中、來啟動輸入寫入資料的時序響 應於寫入命令信號WR之接收時序來改變。因此，在命令 信號RD和WR與時鐘信號CLK之任何邊緣同步來供應的任 何惰形中，可能不延遲資料輸入/輸出之時序地、來實施讀 取操作和寫入操作。 命令閂鎖器/解碼器10與時鐘信號CLK之兩邊緣同步 來接收命令信號RD和WR、且響應於命令信號RD和WR之 接收時序來改變對記憶體控制電路26和28之啟動操作的時 序，且因此可能不改變命令信號之接收速率和資料輸入/ 輸出速率地、來把自外部供應的時鐘信號CLK之頻率分成 一半。此結果，相較於傳統技術地、安裝有DDR-SDRAM 之系統的一時鐘同步化電路之功率消耗可被縮減。 時鐘選擇控制電路30及時鐘選擇電路32和34在接收 命令信號CMD時、響應於時鐘信號CLK之邊緣地、來選擇 第一時鐘信號CLK1或第二時鐘信號CLK2，且把所選擇時 鐘信號輸出至記憶體控制電路26和28。記憶體控制電路26 矛口 28與所供應時鐘信號同步來控制排組ΒΚ0、BK1和資料 輸入/輸出電路24。亦即根據本發明，讀取操作和寫入操作 之時序係藉由選擇第一時鐘信號CLK1或第二時鐘信號 CLK2來改變。因此，在使用它們時、幾乎無需改變傳統 DDR-SDRAM之記憶體控制電路、排組和資料輸入/輸出電 路。因此，特別在本發明應用於DDR型之SDRAM(具有一 叢訊功能的SDRAM)時高度地有效。在此情形中，幾乎無 需改變記憶體控制電路、排組和資料輸入/輸出電路，且因 27 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 550590 A7 B7 五、發明説明（25 此產品的開發期間可被縮短。 來啟動記憶體控制電路26和28之操作的時序響應於 咋令化號CMD之接收時序地，只能藉由切換至第一時鐘信 虎CLK1或第二時鐘信號CLK2來改變。亦即，記憶體控制 電路之操作時序可藉簡單控制來改變。 因為命令閂鎖器/解碼器10和資料輸入/輸出電路24與 第二日守鐘k號(^1^〇的邊緣之一同步、而不與時鐘信號 之上升邊緣和下降邊緣同步來操作，故可能簡單地組構命 令問鎖器/解碼器10和資料輸入/輸出電路24。 因為並列/串列轉換電路48和串列/並列轉換電路42被 幵> 成，故可能允許排組BKO和BK1之操作週期來具有邊 限。其結果，可能藉由使用價廉製造技術來製造半導體記 憶體裝置、且縮減半導體記憶體裝置之製造成本。 因為排組ΒΚ0和BK1藉由共同資料匯流排線£^118來 與資料輸入/輸出電路24連接，故可能把資料匯流排線 DBUS之佈線面積最小化、且縮減ddr_sdraM2晶片尺 才。 第10圖顯示根據本發明的半導體記憶體裝置之第二 貝加例相同標號和符號被給予來指示與那些在相關技術 矛口第貝施例之描述中所解說者相同的電路和信號，且其 之詳細解說被省略。 在此實施例中，一時鐘選擇控制電路54被形成、來取 代第一實施例之時鐘選擇控制電路30。再者，非寫入命令 信號WR的一主動命令ACT被供應至輸入控制電路52。其餘 本紙張足度適用中國國家檩準（CNS) A4規格⑵〇χ297公董） (請先閲讀背面之注意事項再填寫本頁) •訂丨 28 550590 A7 _ B7 五、發明説明（26 ) 結構係與第一實施例之者相同。 弟11圖顯示第10圖顯示的時鐘選擇控制電路及時鐘 選擇電路32和34之細節。時鐘選擇控制電路54除了供應有 寫入命令k 5虎WR的NAND閘之輸出（節點nd 12、ND13、 ND16、和ND 17)被連接於不同終點外，係與第一實施例之 時鐘選擇控制電路30(第4圖）相同。節點ND12連接於輸出 有時鐘致能信號C02EN的pMOS電晶體3〇d之閘極。節點 ND13連接於輸出有時鐘致能信號C01EN的pMOS電晶體 3 0c之閘極。節點ND16連接於輸出有時鐘致能信號C12EN 的pMOS電晶體30g之閘極。節點ND17連接於輸出有時鐘致 能信號C11EN的pMOS電晶體30h之閘極。 在此實施例中，在寫入命令WR被供應時被選擇的時 鐘信號係相反於那些第一實施例者。例如，當解碼信號 BANK0和寫入命令信號WR在第一時鐘信號CLK1之“H”期 間被致動時，時鐘選擇電路32輸出第二時鐘信號CLK2、作 為内部時鐘信號ICLK0。再者，當解碼信號BanKI和寫入 命令信號WR在第一時鐘信號CLK2之“H”期間被致動時， 時鐘選擇電路34輸出與第一時鐘信號CLK1同步的第二時 鐘信號CLK2。 第12圖顯示第11圖顯示的時鐘選擇控制電路54及時鐘 選擇電路32和34之操作。在圖式之第一狀態中，時鐘選擇 電路32輸出第二時鐘信號CLK2、作為内部時鐘信號 ICLK0’且時鐘選擇電路34輸出第一時鐘信鞔以幻、作為 内部時鐘信號ICLK0。命令信號CMD和位址信號ADD以和 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） ...............!!0----- (請先閲讀背面之注意事項再填寫本頁) •、=口 · 29 550590 A7 _B7___ 五、發明説明（27 ) 第5圖者相同之時序、從外部來供應。 在此例中，當只有節點ND16與時鐘信號CLK之第七上 升邊緣同步來改變至一低位準時（第12(a)圖），只有非pMOS 電晶體30h的pMOS電晶體30g會導通，藉此時鐘致能信號 Cl 1EN改變至一低位準、且其位準被閂鎖器電路30j來閂鎖 住（第12(b)圖）。其次，時鐘選擇電路34的CMOS傳輸閘34b 會導通，且第二時鐘信號CLK2被輸出、作為内部時鐘信號 ICLK1(第12(c)圖）。第一至第六時鐘週期除了第一時鐘信 號CLK1被選為内部時鐘信號ICLK1外，係與那些上述第5 圖者相同。 第13圖顯示根據第二實施例的DDR-SDRAM之寫入操 作。自外部供應的命令信號CMD和位址信號ADD係與那些 上述第9圖者相同。在此實施例中，寫入操作期間的寫入潛 伏期被設為0時鐘。 到排組ΒΚ0和BK1被致動為止的時序係與那些第9圖 者相同，且因此其解說被省略。首先，至排組ΒΚ0的寫入 命令WR與時鐘信號CLK之第二上升邊緣同步來供應（第 13(&)圖）。當寫入命令\\^與時鐘信號(：1^之上升邊緣同步 來供應時，對應於排組ΒΚ0的記憶體控制電路26(第10圖） 與第二時鐘信號CLK2同步來操作。亦即，時鐘選擇電路 32(第4圖）藉由控制時鐘選擇控制電路54、來選擇第二時鐘 信號CLK2，且輸出所選擇時鐘信號CLK2、作為内部時鐘 信號ICLK0(第 13(b)圖）。 響應於主動命令ACT，輸入控制電路20(第10圖）把輸 30 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 550590 五、發明説明（28 ) 入控制#號DINC致動（第13(c)圖）。輸入控制信號dinc響 應於一預充電命令（未顯示）來解除動作。寫入資料D〇與寫 入命令WR同時來供應（第13(旬圖）。輸入緩衝器4〇依序地接 收寫入資料DO至D3。串列寫入資料D0和D1、及D2和D3在 事列/並列轉換電路42中被轉換成並列資料，且傳輸到資料 匯流排線DBO和DB1 (第13(e)和13(f)圖）。 記憶體控制電路26與對應於時鐘信號CLK之第二和第 二下降邊緣的第二時鐘信號CLK2同步地把寫入傳送信號 WRT0致動兩次（第13(g)和13(h)圖）。然後，寫入資料£)〇和 D 1、及D2和D3與寫入傳送信號WRT〇同步來寫入排組 ΒΚ0(第 13(i)和 I3(j)圖）。 其次，至排組BK1的寫入命令WR與時鐘信號CLK之第 四下降邊緣同步來供應（第^(幻圖）。當寫入命$WR與時鐘 信號CLK之下降邊緣同步來供應時，對應於排組Βκι的記 憶體控制電路28(第10圖）與第一時鐘信CLK1同步來操 作。亦即’時鐘選擇電路“（第丨丨圖）選擇第一時鐘信號 CLK1，且輸出經選定時鐘信號clki、作為内部時鐘信號 ICLK1(第 13(1)圖）。 〜 串列寫入資料D4和D5及D6和D7在串列/並列轉換電 路42中、被轉換成並列資料，且傳送至資料匯流排線d則 和DB1(第13(m)和13(n)圖）。記憶體控制電路28與對應於時 知托號CLK之第五和第六上升邊緣的第一時鐘信號 同步地、把寫入傳送信號WRTU^動兩次（第13(〇)和i3(p) 圖）。然後寫入資料D4和D5及D6和D7與寫入傳送信號 本紙張尺度適用中國國家標準（⑽）A4規格⑵〇χ297公酱） (請先閲讀背面之注意事項再填寫本頁) 、可| 31 550590 A7 B7 一^- 五、發明説明（29 ) ^ 〆 WRTi同步地傳送至排組BK1、且寫入記憶體胞元（第⑽） 和 1 3(r)圖）。 其次，至排組ΒΚ0的寫入命令貿&與時鐘信號(：1^之第 ，、下降邊緣同步來供應（第ls(s)圖）。當寫入命令徽與時鐘 信號CLK之下降邊緣同步來供應時，對應於排組BK〇的記 憶體控制電路26與第一時鐘信號CLK1同步來操作。亦即， 時鐘選擇電路32選擇第一時鐘信號CLK1，且輸出經選定時 鐘“號(^汶1、作為内部時鐘信號1(：；1^〇(第⑴圖）。 圮憶體控制電路26與對應於時鐘信號cLk之第七和第 八上升邊緣的第一時鐘信號CLK1同步地把寫入傳送信號 WRT0致動兩次（第13(u)和13(V)圖然後類似於上地，至 排組BK0的寫入操作被實施。 有時’根據本發明的讀取操作之時序係與那些上述第 一實施例（第8圖）之者相同。在第8圖中，讀取資料之輸出 在從供應讀取命令信號RD的半個時鐘後被啟動。同b寺，在 第13圖中，寫入資料之輪入與供應寫入命令WR同時地被 啟動。亦即’當讀取命令信號RD和寫入命令信號WR與時 鐘信號CLK之相同邊緣同步來供應時，供應至記憶體控制 電路26和28的時鐘信號（CLK1或CLK2)係彼此不同。換言 之，來啟動記憶體控制電路26和28之操作的時序根據命令 信號之類型而不同。 在此實施例中也可獲得與那些上述第一實施例之者 相同的效果。再者，在此實施例中，時鐘選擇電路32和34 插^據命令信號CMD之類型（RD和WR)、把第一時鐘信號 本紙張尺度填用中國國家標準（CNS) A4規格（210X297公釐) 32 ------------0!! ·* (請先閲tII背面之注意事項再填寫本頁) 、訂| ·#_ 550590 A7 丨五、發明説明（一 " CLK1或第二時鐘信號（^反2輸出至記憶體控制電路^和 28。藉由根據類此的命令信號CMD、來改變啟動記憶體控 制電路26和28之操作的時序，可能不彼此限制地自由來設 定讀取潛伏期和寫入潛伏期。 第14圖顯示根據本發明的半導體記憶體裝置之第三 實施例。相同標號和符號被給予來指定與那些在相關技術 和第一實施例之描述中所解說者相同的電路和信號，且其 之詳細解說被省略。 在此實施例中，一資料輸入/輸出電路24A被形成來取 代第-貫施例之資料輸入/輸出電路24。再者，資料輸入/ 輸出電路24A及排組ΒΚ0和BK1分別由資料匯流排線 DBUS0和DBUS1來連接。其餘結構係與第一實施例之者相 同。 資料輸入/輸出電路24A包括一資料輸入部份36A和一 貧料輸出部份38A。至於資料輸入部份36A，一傳送部份％ 係與第-實施例之傳送部份44不同。至於資料輸出部份 3 8A，-傳送部份58係與第一實施例之傳送部份5〇不同。 第15圖顯示第14圖顯示的資料輸入/輸出電路24A之 細節。對應於1位元資料輸入/輸出端子Dq之電路顯示於第 | 15圖。並列/串列轉換電路48和資料輸出部份38八之輸出緩 衝器46、及串列/並列轉換電路42和資料輸入部份％A之輸 人緩衝器40，係與那些第一實施例（第6圖）之者相同，且因 此其解說被省略。 資料輸出部份38A之傳送部份58包括一 〇R閘58a及傳 本紙張尺度適财關家標準（CNS) A4規格⑵GX297公董) — "〜
.......----- (請先閲讀背面之注意事項再填寫本頁) 訂· 550590 A7 _____B7 I五、發明説明（31 ) ~ 輸閘58b和58c。OR閘58a把讀取傳送信號rdt〇*rdti之 OR邏輯輸出至並列/串列轉換電路48。傳輸閘58b響應於在 排組BK0之讀取操作期間被致動的讀取傳送信號rdt〇來 導通，且把來自排組ΒΚ0、透過資料匯流棑線DB〇〇和 DBOl(DBUSO)來讀取的讀取資料傳送至並列/串列轉換電 路48。傳輸閘58c響應於在排組BK1i讀取操作期間被致動 的讀取傳送信號RDT1來導通，且把來自排組Βκ卜透過資 料匯流排線DB10和DB11(DBUS1)來讀取的讀取資料傳送 I 至並列/串列轉換電路48。透過資料匯流排線DB00和DB01 來讀取的讀取資料被傳送至並列/串列轉換電路48之閂鎖 器48c。透過資料匯流排線DB 1〇和DB1丨來讀取的讀取資料 被傳送至並列/串列轉換電路48之閂鎖器48(1。 資料輸入部份36A之傳送部份56包括傳輸閘5以和 56b。傳輸閘56a響應於在排組βκ〇之寫入操作期間被致動 的寫入傳送信號WRT0來導通，且把自串列/並列轉換電路 42來供應的並列寫入資料傳送至資料匯流排線1)]8〇〇和 DB〇l。傳輸閘56b響應於在排組BK1之寫入操作期間被致 動的寫入傳送信號WRT1來導通，且把自串列/並列轉換電 路42來供應的並列寫入資料傳送至資料匯流排線dbi〇和 DBH。 在此實施例中也可獲得與那些上述第一實施例之者 相同的效果。再者，排組BK〇和BK1及資料輸入/輸出電路 24A由不同資料匯流排線DBUS0和DBUS1來分別連接。因 此’可能把資料匯流排線DBUS0和DBUS1之佈線長度最小 ^張^適射_；^ (⑽）機格⑵0χ297公幻 —-—
、τ. (請先閲讀背面之注意事項再填寫本頁) 550590 五、發明説明（32 ) 化且縮減要連接於貢料匯流排線的電晶 體數目β此，可此縮減用來驅動資料匯流排線dbus〇和 DBUS1的功率’且縮減在操作期間、之功率 消耗。 有時，在上述實施例中，與時鐘信號CLK同步來輸入/ 輸出資料的例子被解說。本發明不限於上述實施例。例如 第16圖顯示地，資料可與一資料選通信號DS同步來輸入/ 輸出在此f月$令，一資料選通端子DS被形成在半導體記 憶體裝置中。資料選通端子仍在寫入操作期間、與一外部 時鐘信號CLK同步來輸入一寫入資料選通信號(ds)，且在 讀取操作期間、與外部時鐘信號CLK同步來輸出一讀取資 料選通信號（DS)。資料輸入/輸出電路Μ與讀取資料選通信 號之兩邊緣同步來輸出讀取資料，且與寫入資料選通信號 之兩邊緣同步來輸入寫入資料。因此，在其用來輪入/輸出^ 資料的時鐘信號係資料選通信號DS之半導體記憶體裝置 中，類似於第-實施例地、可能縮減系統中的時鐘同步化 電路之功率消耗。 第丨6圖係顯示應用於具有一資料選通端子之半導俨 言己憶體裝置的本發明之方塊圖。 _ 本發明不限於上述實施例，且可做各種修正、不至 離發明之精神和範疇。可以部份或所有組件來做任何改^ 本紙張尺度適用中國國家標準（哪）A4規格⑵0X297公董） 550590 A7 B7 五、發明説明（33 ) 元件標號對照 10···命令問鎖器/解碼器 38、38A···資料輸出部份 12···位址緩衝器 40…輸入緩衝器 14···第一時鐘產生器 40a、46a…緩衝器 16···第二時鐘產生器 42…串列/並列轉換電路 18···第三時鐘產生器 42a、48a…移位暫存器 20···輸入控制電路 44、50、56、58…傳送部份 22···輸出控制電路 46…輸出緩衝器 24、24Α·"資料輸入/輸出電路 48···並列/串列轉換電路 26、28…記憶體控制電路 48b-48d…閂鎖器 30、54…時鐘選擇控制電路 48e、48f、50a、56a、56b、 3Oa-30h...pMOS 電晶體 58b、58c…傳輸閘 30i、30j···閂鎖器電路 5 8a··· OR 閘 32、34…時鐘選擇電路 BKO、BK1···才非組 32a、32b、34a、34b."CMOS D0-D24…資料 傳輸閘 DQ…資料輸入/輸出端子 36、36A…資料輸入部份 ND1-ND17…節點 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 36

Claims (1)

  1. 550590 A8 B8 C8 D8 六、申請專利範圍 1 · 一種半導體記憶體裝置，包含有： 一命令接收器電路’用來與一時鐘信號的一上升邊 緣和一下降邊緣之一個同步地、接收一命令信號； 一資料輸入/輸出電路，用來與該時鐘信號的上升 邊緣和下降邊緣之一個同步地、啟動讀取資料之一輸出 和寫入資料之一輸入；及 一時序控制電路，用來響應於接收該命令信號的該 時鐘號之邊緣、於該時鐘信號的上升邊緣和下降邊緣 之-個、藉由該資料輸入/輸出電路，來設定啟動輸出 該讀取資料的一時序、和設定啟動輸入該寫入資料的一 時序。 2·如申請專利範圍第}項之半導體記憶體裝置，其中： 該命令接收器電路接收用來實施一寫入操作、作為 该命令信號的一寫入命令信號；及 該時序控制電路響應於該寫入命令信號之接收時 序，來設定啟動輸入該寫入資料的時序。 3·如申明專利範圍第1項之半導體記憶體裝置，其中： 忒命令接收器電路接收用來實施一讀取操作、作為 該命令信號的一讀取命令信號；及 該時序控制電路響應於該讀取命令信號之接收時 序，來設S啟動輪出該讀*資料的時序。 4·如申明專利|已圍第！項之半導體記憶體裝置，其尹·· 該資料輸入/輸出電路包含·· 一資料輸出部份’響應於單一命令信號、與該時鐘 :紙财適用中國國Ϊ標準 (請先閲讀背面之注意事項再填寫本頁}
    37 六、申請專利範圍 信號之兩邊緣同步地、於多個時間來連續輸出該讀取資 料；及 -資料輸人部份，響應於單—命令信號、與該時鐘 信號之兩邊緣同步地、於多個時間來連續輪人該寫入資 料。 5.如申請專利範圍第1項之半導體記憶體裝置，其更包 含： 一記憶體胞元陣列； 一第-時鐘產生ϋ，用來與該時射號之上升邊緣 同步地產生一第一時鐘信號； -第二時鐘產生器，肖來與該時鐘信號之下降邊緣 同步地產生一第二時鐘信號； 士一記憶體控制電路’用來與該第一時鐘信號和該第 二時鐘信號之-個同步地、分別啟動來自/前往該記憶 體胞元陣列之讀取操作和寫入操作；及 一時鐘選擇電路，響應於接收該命令信號的該時鐘 信號之邊緣地、把該第一時鐘信號和該第二時鐘信號之 一個輸出至該記憶體控制電路。 6.如申請專利範圍第5項之半導體記憶體裝置，其尹： 該命令接收器電路接收各作為該命令信號的一讀 取命令信號和一寫入命令信號；及 該時鐘選擇電路根據該命令信號之類型，把該第一 時鐘信號和該第二時鐘信號之一個輪出至該記憶體控 制電路。 本紙張尺度適用t國國家標準（娜）Μ規格⑵狀297公爱) 38 55〇59〇 9 令請專利範園 士申明專利Ιϋ圍第5項之半導體記憶體裝置，其更包含 用來產生其頻率係該時鐘信號之頻率的兩倍、且與該時 鐘信號同步的-第三時鐘信號之—第三時鐘產生器，且 其中： △該命令接收器電路與該第三時鐘信號同步地接收 該命令信號。 如申請專利範圍第5項之半導體記憶體裝置，其更包含 1來產生其頻率係該時鐘錢之頻率的兩倍、且與該時 鐘信衆同步的一第三時鐘信號之—第三時鐘產生哭，且 其中： ^ 該資料輸人/輸出電路與該第三時鐘信號同步地， 分別來輪入該讀取資料、和輸出該寫入資料。 如申請專利範圍第5項之半導體記憶體裝置，其_ : 該資料輸人/輸出電路包括用來把並列讀取資料轉 換成串列資料、且與該第三時鐘信號同步地來輸出經轉 換串列資料的一並列/串列轉換電路。 〇·如申#專利範圍第9項之半導體記憶體裝置，其_·· —該記憶體控制電路產生與讀取資料自該;憶體胞 兀陣列來輸出之時序同步的一讀取傳送信號，·及 上該資料輸人/輸出電路與該讀取傳送信號同步地接 收該並列讀取資料。 申明專利範圍第8項之半導體記憶體裝置，其尹·· 該資料輸入/輸出電路包括用來把串列寫入資斜轉 換成並列資料、且與該第三時鐘信號同步來輸出經轉換 、度骑用令國國家檩準（CNS) Α4規格（210X297公爱）
    訂 (請先閲讀背面之注意事項再填寫本頁) 39 550590 A8 B8 C8 D8
    中諳專利範園 並列資料的一串列/並列轉換電路。 12·如申請專利範圍第⑴員之半導體記憶體裝置，其中· 該記憶體控制電路產生與寫人資料被供應至該記 憶體胞几陣列之時序同步的一寫入傳送信號；及 該資料輸入/輸出電路與該寫入傳送信號同步地、 把該_列寫人資料輸出至該記憶體胞元陣列。 13·如申請專利範圍第5項之半導體記憶體裝置，其更包含 各包括記憶體胞元、且獨立地操作的多個排組，且其中= 该記憶體控制電路分別被形成來對應於各個該等 排組。 14·如申請專利範圍第13項之半導體記憶體裝置，其中： 該等排組係由-共同資料匯流排線來與該資料輸 入/輸出電路連接,。 15. 如申請專利範圍第13項之半導體記憶體裝置，其中： 該等排組藉由彼此不同的資料匯流排線來與該資 料輸入/輸出電路分別地連接。 16. 如申請專利範圍第丨項之半導體記憶體裝置，其更包含 用來在寫人操作期間、與一外部時鐘信號同步地輸入_ 寫入資料選通信號’且在讀取操作期間、與該外部時鐘 信號同步地輸出一讀取資料選通信號的一資料選通端 子；且其中·· 忒資料輸入/輸出電路與該讀取資料選通信號之兩 邊緣同步地輸出該讀取資料，且與該寫入資料選通信號 之兩邊緣同步地輸入該寫入資料。 本紙張尺度適财國國家標準（⑽）M規格⑵〇χ297公酱）
    (請先閲讀背面之注意事項再填寫本頁} 訂................. -40 -
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