CN1801397A

CN1801397A - 半导体存储器件

Info

Publication number: CN1801397A
Application number: CN200510126719.0A
Authority: CN
Inventors: 菅原宽; 渡边一央
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-11-17
Filing date: 2005-11-17
Publication date: 2006-07-12
Anticipated expiration: 2025-11-17
Also published as: US7254081B2; US20060104131A1; CN100533592C; JP2006147015A; JP4721256B2

Abstract

一种半导体存储器件(1)具有：字驱动器(20)，用于将驱动电压(VXPG_ij)施加到与存储单元相连的字线(SX)；以及内部电源电路(30)，用于将所述驱动电压(VXPG_ij)提供给所述字驱动器(20)，并且将衬底电压(VXPG_i)施加到字驱动器(20)中包括的晶体管(41，42，51)的背栅(41b，42b，51b)。内部电源电路(30)彼此独立地控制驱动电压(VXPG_ij)和衬底电压(VXPG_i)。

Description

半导体存储器件

技术领域

本发明涉及一种半导体存储器件。本发明特别涉及一种用于驱动字线的技术。

背景技术

在具有多个存储单元、多条字线和多条位线的半导体存储器件的领域中，例如作为用于驱动多条字线的现有技术公知有下列技术。

日本未决公开专利申请(JP-A-Heisei 7-169282)公开了一种非易失半导体存储器件。在该半导体存储器件中，由包括n沟道晶体管和P沟道晶体管的反相器电路构成驱动字线的电路。第一地址信号组产生的块选择地址信号被提供给每个晶体管的源极线。另外，第二地址信号组产生的栅极选择地址信号被提供给每个晶体管的栅极。

日本未决公开专利申请(JP-P2000-113689)公开了一种用在非易失半导体存储器件中的行译码器。非易失半导体存储器件具有分层的字线结构并且包括主字线和局部字线。行译码器包括PMOS型第一晶体管和NMOS型第二晶体管。第一晶体管的导电端之一连接到主字线，而另一导电端连接到局部字线。第二晶体管的导电端之一连接到主字线，而另一导电端连接到地电源线。

图1示意性示出现有半导体存储器件的构造。特别地，图1示出了用于驱动字线的电路的构造。该半导体存储器件具有分层的字线结构，也就是，包括主字线和子字线。“SWD”(子字驱动器；子字译码器)120是用于驱动相应子字线的电路，并且将驱动电压施加到相应的子字线。从内部电源电路130向每个SWD120提供驱动电压。

内部电源电路130包括：读电压产生电路(RCP)131，写电压产生电压(ACP)132，多个第一电源开关(PWS_G)160，以及多个第二电源开关(PWS_H)170。读电压产生电路131和写电压产生电路132是电荷泵。读电压产生电路131和写电压产生电路132连接到多个第一电源开关160_0至160_g。一个第一电源开关160_i(160_0至160_g)经由第一电源互连VXPG_i连接到多个第二电源开关170_i0至170_ih。一个第二电源开关170_ij(170_i0至170_ih)经由第二电源互连VXPG_ij连接到一个子字驱动器120_ij。

读电压产生电路131和写电压产生电路132分别向多个第一电源开关160_i提供各读电压VPRG和写电压VPPG。每个第一电源开关160_i在等待状态、读操作和写操作中向第一电源互连VXPG_i分别提供电源电压VCC、读电压VPRG和写电压VPPG。响应块地址选择信号，第二电源开关170_ij将经由第一电源互连VXPG_i接收到的电压提供给第二电源互连VXPG_ij。结果，将读电压VPRG或写电压VPPG作为驱动电压提供给连接到选定存储单元块的子字驱动器120_ij。

图2是示出了根据现有技术的子字驱动器(SWD)120的构造的电路图。子字驱动器120包括电平移动器140和多个末级驱动器150_0至150_k。电平移动器140包括P沟道晶体管141和142。各P沟道晶体管141和142的源极141s和142s连接到第二电源互连VXPG_ij。当接通控制信号MXCNT并且选定连接到子字驱动器120的主字线MX(改变为低电平)时，从电平移动器140输出P沟道晶体管142的源极电压。

连接到多条子字线SX0至SXk的多个末级驱动器150_0至150_k分别驱动多条子字线SX0至SXk。具体而言，每个末级驱动器150_0至150_k包括构成反相器的晶体管。晶体管的栅极连接到预字线(pre-word line)PX0至PXk中的任何一个。并且，晶体管的P沟道晶体管151的源极连接到电平移动器140的输出。因此，当选定预字线PX0至PXk中的一条(改变为低电平)时，相应一个P沟道晶体管151的源极电压被提供给相应的子字线SX。也就是说，从第二电源互连VXPG_ij提供的驱动电压(读电压VPRG或写电压VPPG)被提供给选定的子字线SX。

并且，上述第二电源互连VXPG_ij连接到电平移动器140的各P沟道晶体管141和142的背栅(back gate)141b和142b，并且连接到末级驱动器150的各P沟道晶体管的151的背栅151b。具体而言，第二电源互连VXPG_ij的电压(读电压VPRG或写电压VPPG)被施加到其中形成有那些P沟道晶体管141、142和151的阱SWDPW。以此方式，电平移动器140的P沟道晶体管141和142的源极(141s，142s)和背栅(141b，142b)由相同的电源线VXPG_ij控制。

图3是示出了上述半导体存储器件执行的字线驱动操作的时序图。在t0时刻，半导体存储器件被通电，并且开始供给电源电压VCC。因此，读电压产生电路131被激活以开始提供读电压VPRG。因此，第一电源开关PWS_G向第一电源互连VXPG_i提供电源电压VCC，并且第二电源开关PWS_H向第二电源互连VXPG_ij提供地电压GND。也就是说，在等待状态中，子字驱动器120中的P沟道晶体管141和142的源极和背栅的电压保持在地电压GND。

读访问操作如下。在t1时刻，输入芯片选择信号CS和块地址选择信号ADD。由地址转换检测电路(未示出)检测输入信号，并且在t2时刻允许电源开关激活信号ATDX。从而，激活与选定存储单元块有关的第一电源开关(PWS_G)160和第二电源开关(PWS_H)170。在t3时刻，第一电源互连VXPG_i的电压开始上升到读电压VPRG。因此，第二电源互连VXPG_ij的电压开始上升到读电压VPRG。结果，子字驱动器120和阱SWDPW中的各P沟道晶体管141和142的源极141s和142s被充电。

然后，响应字线选择信号，相应的主字线MX和预字线PX被驱动为低电平。结果，从电平移动器140输出读电压VPRG，并且开始将该读电压(驱动电压)提供给字线选择信号指定的一条子字线SX。在图3所示的实例中，被指定的子字线SX的电压在t4时刻到t5时刻从地电压GND上升到读电压VPRG。

在此之后，在t6时刻，结束芯片选择信号CS和块地址选择信号ADD的输入。从而第二电源互连VXPG_ij的电压开始从读电压VPRG下降到地电压GND。在该情况中，利用读电压VPRG充电的阱SWDPW的电压也开始下降到地电压GND。在t7时刻，被指定的子字线SX的电压开始下降，然后结束子字线SX的驱动。

发明内容

现有半导体存储器件存在以下几点问题。

在现有半导体存储器件中，第二电源互连VXPG_ij连接到电平移动器140中的各P沟道晶体管141和142的源极141s和142s并连接到其中形成有P沟道晶体管的阱SWDPW。也就是说，源极141s、142s和阱SWDPW受控于同一电源互连VXPG_ij。因此，在等待状态中，子字驱动器120中的P沟道晶体管的源极(141s和142s)和背栅(141b，142b，和151b)的电压保持在地电压GND。

该构造的优点在于：由于如下原因而能够抑制等待状态期间的耗电。如果在等待状态期间对P沟道晶体管的背栅141b、142b和151b施加高电压，那么传送(carry)小的子阈值电流(minute sub-thresholdcurrent)。然而，本发明的发明人发现现有技术的如下缺陷。

根据现有技术，在每次发生读访问时，需要对其中形成有P沟道晶体管的阱SWDPW充电和放电。也就是说，当驱动某子字线SX时，不仅需要向子字线SX提供读电压VPRG，而且需要将阱SWDPW的电压从地电平GND升高到读电压VPRG。另外，在完成子字线SX的访问之后，需要将阱SWDPW的电压从读电压VPRG降低到地电压GND。阱SWDPW的负载电容相当的大，并且因此由于负载电容而消耗相当大的电能。

如果阱SWDPW的负载电容的充电和放电所消耗的电能大，那么读电压产生电路(电荷泵)积累的许多电荷被消耗。由于电荷泵的能力有限，所以当连续地执行读访问时，从电荷泵输出的电压(读电压)显著地下降。在最坏的情况中，施加到子字线SX的读电压VPRG太低以至于不能确保正常的读操作。而且，在电荷消耗严重的情况下，电荷泵持续操作，这导致电荷泵的耗电增加。如上所述，现有字线驱动技术具有的缺点在于总体耗电高。

根据本发明，一种半导体存储器件具有：字驱动器，用于向连接到存储单元的字线施加驱动电压；和内部电源电路。内部电源电路不仅向字驱动器提供驱动电压，而且向字驱动器中包括的晶体管的背栅施加衬底电压。在此，内部电源电路彼此独立地控制驱动电压和衬底电压。具体而言，在读操作中，内部电源电路持续地提供衬底电压，同时接通和断开驱动电压的供给。

在如此构造的半导体存储器件中，在读地址转变之前，将晶体管的背栅的电压稳定到预定电压。该预定电压是施加到读操作过程中选定的字线的电压。另一方面，在读地址转变之后，用于驱动字驱动器的驱动电压被稳定。

根据该发明的半导体存储器件，读操作时的负载电容被减少。具体而言，其中形成有晶体管的阱的负载电容减少。因此，与现有技术相比，整个耗电减少。而且，由于负载电容减少，所以对字线充电所需的时间被缩短并且因此加速了字线驱动速度。以此方式，本发明能够实现减少耗电和字线驱动速度的加速。

根据本发明的半导体存储器件、字驱动器和内部电源电路能够减少耗电。

根据本发明的半导体存储器件、字驱动器和内部电源电路能够加速字线驱动速度。

附图说明

从结合附图的下述说明中，本发明的上述和其他目的、优点和特征将更加显而易见，其中：

图1是示意性示出了根据现有技术的子字驱动器和内部电源电路的构造的框图；

图2是示出了根据现有技术的子字驱动器的构造的电路图；

图3是示出了根据现有技术的字线驱动操作的时序图；

图4是示意性示出了根据本发明实施例的半导体存储器件的构造的框图；

图5是示意性示出了根据该实施例的半导体存储器件的构造的框图；

图6是示出了根据该实施例的子字驱动器的构造的电路图；

图7是示出了根据该实施例的一部分内部电源电路的构造的框图；

图8是示出了根据该实施例的另一部分内部电源电路的构造的框图；

图9是示出了根据该实施例的第二电源开关的构造的电路图；

图10是示出了根据该实施例的字线驱动操作的时序图；以及

图11是用于说明该实施例的概况的电路图。

具体实施方式

现在将参考说明性实施例在此描述本发明。本领域的技术人员将意识到：使用本发明的讲解能够实现许多可选性的实施例并且发明并不限于为解释性目的而说明的实施例。

例如，根据本发明的半导体存储器件包括动态随机存取存储器(DRAM)或诸如闪存的非易失半导体存储器件。

图4概念性地示出了根据本实施例的半导体存储器件1的构造。半导体存储器件1包括以阵列方式排列的多个存储单元块10(10_ij，其中0≤i≤g，0≤j≤h)。每个存储单元块10包括由以阵列方式排列的多个存储单元组成的存储单元阵列。通过块地址选择信号以从多个存储单元块10中选择一个存储单元块。块地址选择信号包括用于指定列的“列块地址选择信号ADDG”和用于指定行的“行块地址选择信号ADDH”。激活选定的存储单元块，并且从后面描述的内部电源电路向被激活的存储单元块提供电压。

半导体存储器件1还包括多个子字驱动器(子字译码器；SWD)20。提供多个子字驱动器20(20_ij)以与各存储单元块10(10_ij)相对应。如后面详细描述的那样，这些子字驱动器20的每个子字驱动器是用于驱动与相应存储单元块10中的存储单元相连接的字线的电路。

如图4所示，半导体存储器件1具有分层的字线结构(分层字线系统)。也就是说，提供一条主字线MX(MX0至MXg)以与多个存储单元块10相对应。例如，提供主字线MX1以与列方向上排列的存储单元块10_10至10_1h相对应。主字线MX1连接到子字驱动器20_10至20_1h。当选择主字线MX1时，激活子字驱动器20_10至20_1h。

图5是某存储单元块10_ij和某子字驱动器20_ij之间的连接关系的说明性视图。如图5所示，存储单元块10_ij包括一个存储单元阵列。也就是说，存储单元块10_ij包括以阵列方式排列的多个存储单元11、多条子字线SX0至SXk、以及多条位线BL。多条子字线SX0至SXk与多条位线BL彼此交叉，并且在各交点上布置存储单元11。存储单元11例如是具有控制栅和浮置栅的非易失存储单元。

子字驱动器20_ij是用于驱动子字线SX的电路。多条子字线SX0至SXk连接到子字驱动器20_ij。如图4和图5所示，多条预字线PX0至PXk连接到子字驱动器20_ij。多条子字线SX0至SXk分别对应于多条预字线PX0至PXk。也就是说，当由字线选择信号选择多条预字线PX0至PXk之一时，与选定的一条预字线PX相对应的一条子字线SX被驱动。预定的“驱动电压”通过子字驱动器20_ij施加到选定的子字线SX。

“驱动电压”从内部电源电路30提供给子字驱动器20_ij。内部电源电路30经由“第一电源互连VXPG_i”和“第二电源互连VXPG_ij”连接到子字驱动器20_ij。如上所述，列块地址选择信号ADDG和行块地址选择信号ADDH指定多个存储单元块10中被激活的一个存储单元块(也就是，包括访问目标存储单元的一个存储单元块10)。基于这些块地址选择信号ADDG和ADDH，内部电源电路30仅向与被指定的存储单元块10_ij相对应的子字驱动器20_ij提供驱动电压。在此，“驱动电压”通过上述两个电源互连中的“第二电源互连VXPG_ij”提供给子字驱动器20_ij。换句话说，第二电源互连VXPG_ij是在存储器访问期间用于向子字线施加驱动电压的互连。

另一方面，“第一电源互连VXPG_i”连接到构成子字驱动器20_ij的晶体管的背栅。也就是说，第一电源互连VXPG_i的电压被施加到背栅，关于这一点，第一电源互连VXPG_i的电压称为“衬底电压”。内部电源电路30与提供到上述第二电源互连的“驱动电压”独立地控制提供到第一电源互连VXPG_i的“衬底电压”。具体而言，内部电源电路30持续地向第一电源互连VXPG_i提供“衬底电压”。另一方面，内部电源电路30根据访问地址(读地址)的转变，控制向第二电源互连VXPG_ij提供“驱动电压”的接通或断开。也就是说，在读操作中，当内部电源电路30持续地向第一电源互连VXPG_i提供“衬底电压”时，其仅接通和断开向第二电源互连VXPG_ij提供“驱动电压”。

图6是详细示出了根据本实施例的子字驱动器(SWD)20的构造的电路图。子字驱动器20包括电平移动器40和多个末级驱动器50_0至50_k。

电平移动器40包括P沟道晶体管41和42以及N沟道晶体管43和44。根据本实施例，各P沟道晶体管41和42的源极41s和42s连接到上述第二电源互连VXPG_ij。各P沟道晶体管41和42的背栅41b和42b连接到上述第一电源互连VXPG_i。N沟道晶体管43和44连接到某主字线MXi。N沟道晶体管44的源极接地。

多个末级驱动器50_0至50_k分别连接到多条子字线SX0至SXk和多条预字线PX0至PXk。具体而言，多个末级驱动器50_0至50_k的每一个都包括构成反相器的P沟道晶体管51和N沟道晶体管52。P沟道晶体管51和N沟道晶体管52的栅极连接到相应的一条预字线PX。P沟道晶体管51的源极51s连接到电平移动器40的输出，而其漏极连接到相应的一条子字线SX。此外，P沟道晶体管51的背栅51b连接到上述第一电源互连VXPG_i。N沟道晶体管52的源极接地，并且其漏极连接到相应的一条子字线SX。

如上所述，根据本实施例，包括在子字驱动器20中的各P沟道晶体管41、42、和51的背栅41b、42b和51b连接到第一电源互连VXPG_i。第一电源互连VXPG_i的电压施加到其中形成有P沟道晶体管41、42和51的阱SWDPW。如上所述，内部电源电路30持续地向第一电源互连VXPG_i提供“衬底电压”。另一方面，P沟道晶体管41和42的源极41s和42s连接到第二电源互连VXPG_ij。响应块地址选择信号ADDG和ADDH，内部电源电路30向第二电源互连VXPG_ij提供“驱动电压”。以此方式，施加到阱SWDPW的电压与施加到源极41s和42s的电压彼此独立地被控制。

在子字驱动器20的等待状态中，不输入字线选择信号，并因此主字线MXi和预字线PX0至PXk的电压保持在高电平。在该情况中，N沟道晶体管52和55导通，并且每条子字线SX保持在地电压GND的电平。并且，电平移动器40的输出是地电压GND，因此末级驱动器50中的P沟道晶体管51的源极51s的电压同样保持在地电压GND。在等待状态中，内部电源电路30向第二电源互连VXPG_ij提供地电压GND，以至于各P沟道晶体管41和42的源极41s和42s的电压保持在“地电压GND”。另一方面，各P沟道晶体管41、42和51的背栅41b、42b和51b的电压是“衬底电压”。衬底电压与地电压GND是不同的。在等待状态中，已经利用衬底电压对阱SWDPW充电。在等待状态中，背栅41b、42b和51b与源极41s和42s的状态不同。

在其期间子字驱动器20被激活的访问操作过程中，内部电源电路30响应块地址选择信号ADDG和ADDH，向第二电源互连VXPG_ij提供“驱动电压”。在该情况中，驱动电源被提供给各P沟道晶体管41和42的源极41s和42s。从第一电源互连VXPG_i仍向各P沟道晶体管41、42和51的背栅41b、42b和51b提供“衬底电压”。也就是说，背栅41b、42b和51b的电压在等待状态和访问操作(读操作)之间保持不变。

接下来，字线控制信号MXCNT(高电平)输入到电平移动器40。并且，指定被驱动的子字线SX(选定的子字线SX)的字线选择信号被输入。响应字线选择信号，连接到子字驱动器20的主字线MXi被选择(被改变为低电平)，并且多条预字线PX0至PXk中的任意一条预字线被选择(被改变为低电平)。结果，N沟道晶体管44和55截止，并且N沟道晶体管43和P沟道晶体管42导通。因此，提供到P沟道晶体管42的源极42s的“驱动电压”从电平移动器40输出。在连接到选定的预字线PX的末级驱动器50中，N沟道晶体管52截止并且P沟道晶体管51导通。结果，从电平移动器40输出的驱动电压经由被激活的P沟道晶体管51施加到选定的子字线SX。在另一末级驱动器50中，N沟道晶体管52保持导通状态，并且子字线SX的电压保持在地电压GND。以此方式，在访问操作期间，从第二电源互连VXPG_ij提供的“驱动电压”被施加到选定的子字线SX。

接下来，将详细地描述用于实现上述电压馈送控制的内部电源电路30的构造。

图7是示出了根据本实施的一部分内部电源电路30的构造的框图。内部电源电路30包括读电压产生电路(RCP)31、写电压产生电路(ACP)32以及多个第一电源开关(PWS_G)60。读电压产生电路31和写电压产生电路32连接到多个第一电源开关60(60_0至60_g)。读电压产生电路31和写电压产生电路32是电荷泵，并且向多个第一电源开关60_i(0≤i≤g)分别提供读电压VPRG和写电压VPPG。读电压VPRG是读操作期间施加到选定的子字线SX的“驱动电压”。读电压VPRG例如为5V。写电压VPPG是写操作期间施加到选定的子字线SX的“驱动电压”。写电压VPPG例如为9V。

多个第一电源开关60_0至60_g分别连接到多个第一电源互连VXPG_0至VXPG_g。每个第一电源开关60_i接收读电压VPRG和写电压VPPG，并且将它们中的任何一个作为第一电压输出到第一电源互连VXPG_i。也就是，第一电源开关60_i是用于切换两个电源电压之间电压的开关电路。具体而言，第一电源开关60_i接收第一块地址选择信号ADDG_i和程序擦除信号PGER。第一块地址选择信号ADDG_i是从以阵列方式排列的多个存储单元块10中选择与一条主字线MXi相对应的存储单元块10_i0至10_ih的信号(列块地址选择信号)。第一电源开关60_i基于第一块地址选择信号ADDG_i和程序擦除信号PGER切换两个电源电压之间的电压。

仅当输入程序擦除信号PGER时，第一电源开关(PWS_G)60_i向第一电源互连VXPG_i输出写电压VPPG。否则，第一电源开关60_i向第一电源互连VXPG_i输出读电压VPRG。也就是，第一电源开关60_i“持续地”输出读电压VPRG或写电压VPPG。读电压VPRG和写电压VPPG中的每一个不仅是施加到选定的子字线SX的“驱动电压”，而且是施加到第一电源互连VXPG_i的“衬底电压”。如上所述，第一电源开关60_i持续地向第一电源互连VXPG_i提供衬底电压。

图8是示出了根据本实施例的另一部分内部电源电路30的构造的框图。在图8中，示出了与多个第一电源开关60中的某第一电源开关60_i相连接的电路。

如图8所示，一个第一电源开关60_i，也就是，一个第一电源互连VXPG_i共同连接到多个子字驱动器20。在此，多个子字驱动器20是在列方向上排列的并且连接到一条主字线MXi的多个子字驱动器20_i0至20_ih。也就是说，提供图7所示多个第一电源开关60_0至60_g以对应于各主字线MX0至MXg。如上所述，第一电源互连VXPG_i连接到其中形成有子字驱动器20中的P沟道晶体管41、42和51的阱SWDPW(参见图6)。所以，第一电源开关60_i持续地向阱SWDPW提供衬底电压(读电压VPRG或写电压VPPG)。

并且，一个第一电源开关0_i，也就是，一个第一电源互连VXPG_i连接到多个第二电源开关(PWS_H)70_i0至70_ih。多个第二电源开关70_i0至70_ih经由多个第二电源互连VXPG_i0至VXPG_ih分别连接到上述子字驱动器20_i0至20_ih。

每个第二电源开关70_ij(0≤i≤g，0≤j≤h)经由第一电源互连VXPG_i持续地接收“第一电压(读电压VPRG或写电压VPPG)”。第二电源开关70_ij还向第二电源互连VXPG_ij输出“第二电压”。第二电压是地电压或从第一电源开关60_i接收到的第一电压。也就是说，第二电源开关70_ij响应预定的控制信号，向第二电源互连VSPG_ij输出地电压GND或接收到第一电压(衬底电压)。

图9是示出了第二电源开关(PWS_H)70_ij的构造的电路图。第二电源开关70_ij包括电平移动器71、P沟道晶体管72和N沟道晶体管73。第二电源开关70_ij接收电源开关激活信号ATDX和第二块选择信号ADDH，来作为控制信号。第二块地址选择信号ADDH是用于从以阵列方式排列的多个存储单元块10中选择在行方向上排列的多个存储单元块10_0j至10_gj的信号(行块地址选择信号)。基于第二块地址选择信号ADDH_j，能够指定图8所示的多个第二电源开关70_i0至70_ih中的一个第二电源开关70_ij。

在等待状态中，P沟道晶体管72截止，而N沟道晶体管73导通。从而将地电压GND提供到第二电源互连VXPG_ij。在存储单元访问操作的时候，电源开关激活信号ATDX和第二块选择信号ADDH输入到电平移动器71。结果，P沟道晶体管72导通，N沟道晶体管73截止。从而第一电源互连VXPG_i提供的第一电压(衬底电压)作为“驱动电压”被提供给第二电源互连VXPG_ij。以此方式，第二电源开关70_ij基于第二块地址选择信号ADDH来控制接通或断开“驱动电压(读电压VPRG或写电压VPPG)”的输出。

如上所述，连接到第二电源开关70_ij的第二电源互连VXPG_ij被连接到子字驱动器20_ij中各P沟道晶体管41和42的源极41s和42s(参见图6)。从第二电源开关70_ij输出的第二电压(地电压GND或驱动电压)被提供给那些源极41s和42s。也就是说，第二电源开关70_ij响应第二块地址选择信号ADDH，通过第二电源互连VXPG_ij将驱动电压(读电压VPRG或写电压VPPG)提供给源极41s和42s。如上所述，通过子字驱动器20_ij将驱动电压提供给选定的子字线SX。

如上所述，根据本实施例，内部电源电路30也具有“分层”结构。一条主字线MXi与一个第一电源开关60_i(一个第一电源互连VXPG_i)相关联。一个第一电源开关60_i连接到多个第二电源开关70_i0至70_ih。多个第二电源开关70_i0至70_ih分别经由多个第二电源互连VXPG_i0至VXPG_ih连接到多个子字驱动器20_i0至20_ih。根据本实施例，第一电源互连VXPG_i也连接到多个子字驱动器20_i0至20_ih。

图10是示出了根据本实施例的半导体存储器件1所执行的字线驱动操作的时序图。在t0时刻，半导体存储器件1通电并且开始提供电源电压VCC。因此，激活读电压产生电路31以开始提供读电压VPRG。因此，第一电源开关60_i将第一电源互连VXPG_i的电压电平升高到“读电压VPRG”。读电压VPRG作为“衬底电压”被提供给子字驱动器20中的P沟道晶体管41、42和51的背栅41b、42b和51b。也就是说，阱SWDPW利用读电压VPRG(衬底电压)开始充电。背栅41b、42b和51b被预置为地电平GND和读电压VPRG之间的电压。另一方面，第二电源开关70_ij将第二电源互连VXPG_ij的电压电平保持在地电压GND。

如上所述，在等待状态中，不是利用地电压GND而是利用“读电压(衬底电压)”对阱SWDPW充电。在读地址转变之前，阱SWDPW的电压稳定下来(settle down)并且明确地设置为读电压VPRG。另一方面，在等待状态中，电平移动器40中的P沟道晶体管41和42的源极41s和42s的电压电平是地电压GND。

读访问操作如下。在t1时刻，输入芯片选择信号CS和块地址选择信号ADD(ADDG和ADDH)。由地址转变检测电路(未示出)检测芯片选择信号CS和块地址选择信号ADD，并且在t2时刻允许电源开关激活信号ATDX。因此与选定的存储单元块10_ij相对应的第二电源开关(PWS_H)70_ij被激活(参见图9)。从而，读电压VPRG(驱动电压)被施加到与第二电源开关70_ij相连的第二电源互连VXPG_ij。利用读电压VPRG(驱动电压)开始对子字驱动器20_ij中的P沟道晶体管41和42的源极41s和42s充电。在读地址转变之后，子字驱动器20_ij的驱动电压稳定下来并被明确地设置。

此外，响应字线选择信号，相应的主字线MX和预字线PX被驱动到低电平。从而电平移动器40输出读电压VPRG，并且读电压VPRG(驱动电压)被施加到由字线选择信号指定的选定的子字线SX。在图10所示的实例中，从t3到t4时刻，选定的子字线SX的电压从地电压GND上升到读电压VPRG(驱动电压)。

此后，在t5时刻，完成芯片选择信号CS和块地址选择信号ADD的输入。结果，第二电源互连VXPG_ij的电压开始从读电压VPRG下降到地电压GND。在t6时刻，选定的子字线SX的电压也开始下降，并且完成选定的子字线SX的驱动。在此，第一电源互连VXPG_i的电压保持在读电压VPRG(衬底电压)。所以，子字驱动器20中的P沟道晶体管41、42和51的背栅41b、42b和51b的电压也保持在读电压VPRG。也就是说，根据本实施例，在读地址转变期间，背栅41b、42b和51b(阱SWDPW)的电压保持不变。

应当指出：在写操作中，代替读电压VPRG的写电压VPPG被提供到上述第一电源互连VXPG_i。

图11是用于说明本实施例的概况的电路图。参考图11，本发明可以被概况如下。VXPG_i(读电压VPRG或写电压VPPG)在字译码系统中是总电源并用作第一电源。作为第一电源的VXPG_i被输出到每个单元阵列的PWS_H。然后，地址信号ADD被输入到PWS_H。响应用于指定单元阵列的地址信号ADD，由PWS_H产生作为第二电源的VXPG_ij并将其选择性地输出到指定的单元阵列的SWD。响应预解码的地址信号ADD′，SWD驱动字线。与VXPG_ij无关，作为第一电源的总VXPG_i被直接输入到SWD中的晶体管的背栅。也就是说，用于衬底电压的第一电源VXPG_i和用于驱动字线的第二电源VXPG_ij被彼此独立地控制。

如下是上述半导体存储器件1、子字驱动器20和内部电源电路30所述获得的优点。内部电源电路30将衬底电压(第一电源互连VXPG_i的电压)和驱动电压(第二电源互连VXPG_ij的电压)彼此独立地提供给子字驱动器20。具体而言，内部电源电路30持续地将衬底电压提供给第一电源互连VXPG_i。结果，其中形成有子字驱动器20中的P沟道晶体管的阱SWDPW持续地被设置为衬底电压电平并且总是处于充电状态。因此没有必要在每次发生访问地址转变时对阱SWDPW充电和放电。所以，减少了耗电。

通过阱SWDPW的相当巨大的负载电容来减少从内部电源电路30观看的负载电容。因此，显著地减少了在一个访问期间由电荷泵(RCP31)消耗的电荷。虽然与现有技术相比，在等待状态期间的结漏电变得稍大，但是在访问状态期间消耗的电荷大大减少，并且因此整体上的耗电能够被大大减少。

此外，根据本发明，由于负载电容被减少，对第二电源互连VXPG_ij和选定的字线SX充电所需的时间被缩短。例如，用于对选定的字线SX充电的图10中的充电时间(t4-t3)短于图3中的充电时间(t5-t4)。换句话说，用于驱动子字线SX的时间被缩短，并且因此字线驱动速度被加速。如上所述，本发明能够实现耗电的减少和字线驱动速度的加速。

很明显，本发明不限于上述实施例，并且在不脱离发明范围和精神的情况下可以进行修改和改变。

Claims

1.一种半导体存储器件，包括：

字驱动器，用于将驱动电压施加到与存储单元相连的字线；以及

内部电源电路，用于将所述驱动电压提供给所述字驱动器并且将衬底电压施加到所述字驱动器中包括的晶体管的背栅，

其中所述内部电源电路彼此独立地控制所述驱动电压和所述衬底电压。

2.根据权利要求1的半导体存储器件，

其中在读操作中，所述内部电源电路持续地提供所述衬底电压，同时接通和断开所述驱动电压的供给。

3.根据权利要求1的半导体存储器件，

其中所述晶体管包括用于将所述驱动电压输出到所述字线的末级中的P沟道晶体管。

4.根据权利要求1的半导体存储器件，

其中所述字驱动器包括电平移动器，并且所述晶体管包括所述电平移动器的P沟道晶体管。

5.根据权利要求4的半导体存储器件，

其中所述内部电源电路将所述驱动电压提供到所述电平移动器的所述P沟道晶体管的源极，并且将所述衬底电压施加到其中形成所述P沟道晶体管的阱，以及

所述字驱动器响应用于指定所述字线的字线选择信号，将所述源极的电压施加到所述字线。

6.根据权利要求1至5中的任何一个所述的半导体存储器件，

其中所述内部电源电路包括：

经由第一电源互连连接到所述字驱动器的第一电源开关；以及

经由第二电源互连连接到所述字驱动器的第二电源开关，

其中所述第一电源开关持续地将所述衬底电压提供给所述第一电源互连，并且所述第二电源开关响应选择信号，将所述驱动电压提供给所述第二电源互连。

7.根据权利要求6的半导体存储器件，

其中所述第一电源互连与多个第二电源开关连接，第二电源开关中的每一个对应于所述第二电源开关。

8.根据权利要求7的半导体存储器件，

其中所述第一电源互连与多个字驱动器连接，字驱动器中的每一个对应于所述字驱动器，

所述多个字驱动器分别连接到所述多个第二电源开关，

所述第一电源开关经由所述第一电源互连持续地将所述衬底电压提供给所述多个字驱动器，

所述多个第二电源开关的每一个第二电源开关从所述第一电源开关持续地接收所述衬底电压，并且响应所述选择信号，将所述衬底电压作为所述驱动电压提供给所述第二电源互连。

9.根据权利要求6的半导体存储器件，进一步包括以阵列方式排列的多个存储单元块，

其中在所述多个存储单元块中的每一个存储单元块中提供所述字驱动器，并且

所述选择信号是指定所述多个存储单元块中的存储单元块的块选择信号，所述存储单元块包括被访问的所述存储单元。

10.一种半导体存储器件，包括：

连接到存储单元的字线；以及

用于驱动所述字线的字驱动器，

其中包括在所述字驱动器中的晶体管的背栅的电压在读地址转变之前稳定到第一电压。

11.根据权利要求10的半导体存储器件，

其中所述第一电压是被施加到在读操作中被选择的所述字线的电压。

12.根据权利要求10或11的半导体存储器件，

其中用于驱动所述字驱动器的电压在所述读地址转换之后稳定下来。

13.一种内部电源电路，其将驱动电压提供给用于驱动字线的字驱动器，该内部电源电路包括：

第一电源开关，用于将衬底电压提供给所述字驱动器中包括的晶体管的背栅；以及

第二电源开关，用于将所述驱动电压提供给所述字驱动器，

其中所述衬底电压与所述驱动电压独立。

14.根据权利要求13的内部电源电路，

其中在读操作中，所述第一电源开关持续地向所述背栅提供所述衬底电压，并且所述第二电源开关接通和断开所述驱动电压的供给。