CN1695291A - 半导体集成电路装置 - Google Patents

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Abstract

半导体集成电路装置具有用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受升压电压来控制内部电路的控制电路。升压电源电路具有内部电路用的第一输出端子和控制电路用的第二输出端子。这里，以预定电平输出从第二端子输出的升压电压，而与第一端子输出的升压电压的变动无关。

Description

半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置，尤其涉及在内部电路以及控制该内部电路的控制电路中使用通过升压电源电路升压的输出电压的半导体集成电路装置。
背景技术
近年来，半导体集成电路装置被安装在各种各样的便携式设备上，并且其电源电压也被低电压化。并且，在以这样的低电压驱动的半导体集成电路装置中使用升压电源电路，并通过使用在这个升压电源电路中升压的输出电压来进行操作。
然而，例如在DRAM(Dynamic Random Access Memory：动态随机存储器)中，首先，电源一投入使用，升压电源电路就开始进行操作，而利用升压电源电路的输出电压的降压电源电路在所述升压的输出电压(升压电压)的电位达到预定电平之后才进行操作，从而将升压电压在降压电源电路中降压后施加给控制电路，由此通过该控制电路进行内部电路的复位(例如，产生缺陷的存储单元的冗余处理等)。并且，在DRAM以外的各种半导体集成电路装置中，也有对内部电路和控制该内部电路的控制电路使用在升压电源电路中升压的输出电压(升压电压)的情况。此外，除了对控制电路施加在降压电源电路中将升压电压降压后的电压的半导体集成电路装置之外，还有直接施加升压电压的半导体集成电路装置。
在这样的内部降压电源的控制中使用升压电源的半导体集成电路装置(芯片)中，芯片内部的使用升压电压(升压电源电路的输出电压)的电路中例如存在由于制造上的原因导致的漏电时，就会有所述升压电源电路的输出电位不充分上升的情况。由此，例如在DRAM中，即使是在成为漏电原因的电路中设有冗余功能，从而可通过内部电路启动时的复位(电源启动复位)进行切断的电路，也会因不能进行复位而发生故障。
此外，尽管也考虑在每个电路中设置多个升压电源电路，但在这种情况下，升压电源电路的元件数增多，专用面积也变大，因此并不是理想。
关于以往的半导体集成电路装置及其存在的问题，将在后面参照附图来详细叙述。
发明内容
本发明就是鉴于上述的现有技术中存在的问题而完成的，其目的在于提供一种半导体集成电路装置，这样，根据本发明的半导体集成电路装置，即使在芯片内部(内部电路)发生了升压电压的漏电的情况下，也可以正确地进行初始化操作。
根据本发明，提供一种半导体集成电路装置，其包括用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受所述升压电压来控制所述内部电路的控制电路，其特征在于，所述升压电源电路包括所述内部电路用的第一输出端子和所述控制电路用的第二输出端子。
这里，本发明的半导体集成电路装置，例如具有对升压电压进行降压的降压电源电路，该降压电源电路对通过升压电源电路的第二输出端子而提供来的升压电压进行降压，并将降压后的电压(降压电压)施加给控制电路。
在本发明中，为了对控制电路(降压电源电路)进行控制的升压电压而准备来自升压电源电路的专用的获取端子，从而通过将通向内部电路的升压电压(升压电源线)和通向控制电路的升压电压分开，使得例如即使在内部电路中存在升压电压的漏电，控制电路也能够正常进行操作来进行初始化。
此外，由于仅在半导体集成电路装置进行初始化操作时进行所述升压电源的分离，所以可共有为各升压电压准备的稳定电容(平滑电容)，从而可减小安装面积。此外，通过在各升压电压的获取端子上正向设置二极管，可消除电流倒流。
附图说明
参照附图如下说明本发明。
图1是简要示出作为半导体集成电路装置的一个示例的DRAM的框图；
图2是简要示出图1的DRAM中存储单元的选择电路的一个示例的电路框图；
图3是示出图2的选择电路中电平转换电路的一个示例的电路图；
图4是与本发明有关的半导体集成电路装置的主要部分结构的示意框图；
图5是作为与本发明有关的半导体集成电路装置的一个实施例的DRAM的示意框图；
图6是与本发明有关的半导体集成电路装置中升压电源电路结构的示意框图；
图7是示出图6中升压电源电路的一个示例的框图；
图8是图7中升压电源电路的延迟电路的一个示例的示意图；
图9是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第一实施例的电路图；
图10是用于说明图9中升压电源电路的操作的概略波形图；
图11是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第二实施例的电路图；
图12是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第三实施例的电路图；并且，
图13是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第四实施例的电路图。
具体实施方式
在对与本发明有关的半导体集成电路装置的实施例进行说明之前，首先参照附图(图1～图3)详细说明以往的半导体集成电路装置及其存在的问题点。
图1是简要示出作为半导体集成电路装置的一个示例的DRAM的框图，主要用于说明与本发明相关的现有DRAM的一部分。在图1中，参考标号100表示升压电源电路，2表示降压电源电路，30表示选择电路(控制电路)，4表示指令/地址译码电路，40表示指令/地址端子，5表示数据输入输出电路，50表示数据端子，6表示读出放大器，7表示存储单元。此外，参考标号VDD表示高电位电源电压(例如，1.8V±0.2V)，VSS表示低电位电源电压(例如，0V)，VPP表示升压电压(升压电源电路100的输出电压：例如，3.2～3.6V)，VII表示降压电压(降压电源电路2的输出电压：例如，1.6～1.8V)，BL表示位线，WL表示字线。
来自外部的指令/地址信号，通过指令/地址端子40被供给指令/地址译码电路4，通过选择电路30选择与地址信号对应的字线WL，同时通过读出放大器6选择与地址信号对应的位线BL，从而对预定的存储单元7进行访问。从外部向对应于该地址信号而被访问的存储单元7的写入数据通过数据端子50、数据输入输出电路5以及写入放大器(读出放大器6)被提供给存储单元7，并且从存储单元7读出的数据通过读出放大器6、数据输入输出电路5以及数据端子50被输出到外部。选择电路30，除了上述通常的字线选择处理之外，还对下面要进行说明的产生缺陷的存储单元进行冗余处理。
图2是简要示出图1的DRAM中存储单元的选择电路的一个示例的电路框图。
如图2所示，选择电路30包括：输入了地址信号ADD的地址信号用的电平转换电路311、输入了触发信号(指令信号：允许信号)EN的指令信号用的电平转换电路312、放大电路321～323、p沟道MOS晶体管(pMOS晶体管)33及34、以及n沟道MOS晶体管(nMOS晶体管)35及36。这里，在电平转换电路311及312中施加升压电压VPP以及降压电压VII双方的电压。
电平转换电路311用来通过放大电路321控制晶体管34及35，从而选择与地址信号ADD对应的字线WL。电平转换电路312用来通过放大电路322及323控制各自对应的晶体管33及36，从而触发选择电路30。即，根据从放大电路322输出的高电平“H”信号，nMOS晶体管35导通，同时根据从放大电路323输出的低电平“L”信号，nMOS晶体管36截止，进而从放大电路321输出的低电平“L”信号在晶体管34及35翻转，从而选择(高电平“H”)字线WL。
图3是示出图2的选择电路中电平转换电路的一个示例的电路图。
如图3所示，电平转换电路311(312)由多个pMOS晶体管3111～3116以及多个nMOS晶体管3117～3122构成。这里，晶体管3111、3117、3115、3121以及3116、3122构成CMOS反相器。并且，参考标号n11表示反相器3111、3117的输出节点，n12表示反相器3115、3121的输入节点。
在图3所示的电平转换电路311中，首先，nMOS晶体管3118起在pMOS晶体管3112导通时用于阻断流经升压电源线(VPP)→节点n12→节点n11→降压电源线(V11)的路径的电流。此外，向nMOS晶体管3119及pMOS晶体管3114的栅极提供的复位信号/rst是在启动时变成低电平“L”，除此之外变成升压电压VPP的电平的信号，用于保证启动时输出信号out的低电平“L”输出。但是，由于该复位信号/rst也通过电平转换电路，所以在不能保证降压电压VII的时候，也会出现该复位信号/rst不稳定的情况。
即，在作为用于生成复位信号/rst的电平转换电路而使用没有晶体管3119、3114的电平转换电路的情况下，当由于降压电压VII的不稳定而使升压电压VPP上升时，会出现输出信号out(即，复位信号/rst)保持在升压电压VPP附近的情况。为了在启动时不出现这样的输出状态，pMOS晶体管3112的驱动能力通常被设计为小于晶体管3113的驱动能力，但是由于制造过程中产生的微粒等原因，可能会出现晶体管3113的驱动能力X显著下降或晶体管3112、3113的驱动能力逆转的情况。
此外，在芯片内的多数电平转换电路中，晶体管3112的驱动能力小于晶体管3113的驱动能力时，多数字线WL被选择，由于其电容比较大，从而会出现升压电压VPP上升迟缓的情况。并且，当选择的字线中包含有向本来不使用的低电位电源线(VSS)漏电的不良字线时，也会发生升压电压VPP无法上升的问题。
这些选择信号，在降压电压VII上升，从而确定了水平变换电路的输入的阶段，基本上截止所有的字线WL。
这样，在内部降压电源的控制中使用升压电源的半导体集成电路装置中，例如由于制造上的原因而存在漏电时，例如DRAM即使是在成为漏电原因的电路中设有冗余功能，从而通过内部电路启动时的复位而可断开的电路，也会不能进行复位而发生故障。
下面，参照附图详细说明与本发明有关的半导体集成电路装置的实施例。
图4是与本发明有关的半导体集成电路装置的主要部分结构的示意框图。在图4中，参考标号1表示升压电源电路，2表示降压电源电路，3表示控制电路，4表示内部电路。此外，参考标号VDD表示高电位电源电压(例如，1.8V±0.2V)，VSS表示低电位电源电压(例如，0V)，VPP1及VPP2表示升压电压(升压电源电路1的输出电压：例如，3.2～3.6V)，VII表示降压电压(降压电源电路2的输出电压：例如，1.6～1.8V)，并且，VG表示降压电源电路2中的内部电压。
与本发明有关的半导体集成电路装置包括产生升压电压VPP1、VPP2的升压电源电路1、由升压电压VPP驱动的内部电压8、以及接受升压电压VPP2并控制内部电路8的控制电路3。升压电源电路1包括：第一输出端子OT1，用于向内部电路8施加升压电压VPP1；以及第二输出端子OT2，通过降压电源电路2向控制电路3施加预定电压(降压电压VII)。
如图4所示，降压电源电路2例如包括差动放大器(运算放大器)21、电容22、以及nMOS晶体管23。差动放大器21输出与提供到正输入端子上的基准电压Vr对应的预定的内部电压VG(高于高电位电源电压VDD的电压)，所述内部电压VG被施加到nMOS晶体管23的栅极上，由此输出被降压且稳定的降压电压(例如，1.6～1.8V范围内的稳定电压)VII。这里，电容22用于使差动放大器21的输出电压平滑(稳定)。
这里，与本发明有关的半导体集成电路装置中的升压电源电路1，如在下面详述的那样，具有输出电压控制部，该输出电压控制部与从第一端子OT1输出的升压电压VPP1的变化(例如，由于内部电路8中的漏电而引起的电压下降)无关，以预定电平输出从第二端子OU2输出的升压电压VPP2。
图5是作为与本发明有关的半导体集成电路装置的一个实施例的DRAM的示意框图。
如通过与上述图1所示的以往DRAM进行比较而可知的那样，或者如参照图4进行说明的那样，在本实施例的DRAM中，升压电源电路1包括：用于输出第一升压电压VPP1的第一输出端子OT1、以及用于输出第二升压电压VPP2的第二输出端子OT2。这里，第一升压电压VPP1被施加给内部电路8，且第二升压电压VPP2被施加给选择电路(控制电路)30。此外，图5(图1也同样)中的选择电路30包括下面两个部分：即，施加第一升压电压VPP1的内部电路8的部分，以及施加第二个升压电压VPP2的控制电路(3)的部分。并且，降压电源电路2的输出电压(降压电压)VII也被提供给内部电路8，例如也被用于指令/地址译码电路4、数据输入输出电路5以及读出放大器6等中。此外，内部电路8中除了指令/地址译码电路4、数据输入输出电路5、读出放大器6以及存储单元7之外，当然还包括各种各样的电路。
图6是与本发明有关的半导体集成电路装置中升压电源电路结构的示意框图。
如图6所示，升压电源电路1包括相对第一输出端子OT1而串联连接的第一开关11和相对第二输出端子OT2而串联连接的第二开关12。
图7是示出图6中升压电源电路的一个示例的框图。
如图7所示，升压电源电路1包括、第一开关11、第二开关12、延迟电路13、以及电平转换电路14。由电平转换电路14的输出信号/CNT(/CNT’)控制第一以及第二开关11和12。这里，向第一开关11提供的控制信号/CNT’是在延迟电路13对提供给第二开关12的控制信号/CNT进行延迟而得的信号。
升压电源电路1与参照图1进行说明的现有半导体集成电路装置中的升压电源电路(100)一样，产生从电源电压(VDD)升压而得的升压电压Vip(VPP)。而且该升压电压Vip作为用于内部电路8的第一升压电压VPP1而通过第一开关11从第一输出端子OT1输出，并且还作为用于控制电路3的第二升压电压VPP2而通过第二开关12从第二输出端子OT2输出。并且由电平转换电路14的输出信号/CNT(/CNT’)控制第一及第二开关11、12。
即，由电平转换电路14输出的控制信号/CNT控制第二开关12，并且由控制信号/CNT’控制第一开关11，所述控制信号/CNT’是在延迟电路13对提供给第二开关12的控制信号/CNT进行延迟而得的。
图8是图7中升压电源电路的延迟电路的一个示例的示意图。如图8所示，延迟电路8由串联连接的多个(偶数个)反相器131、132构成，从而向第一开关11提供在反相器131、132中对提供给第二开关12的控制信号/CNT进行延迟而得的控制信号/CNT’。
由此，在半导体集成电路装置(例如，DRAM)的电源打开时，在第一开关11闭合从而向内部电路8施加升压电压VPP1之前的时刻，第二开关12闭合从而向控制电路3(降压电源电路2)提供升压电压VPP2，由此即使在内部电路8中存在成为漏电原因的电路(例如，产生漏电的缺陷字线)的情况下，也可以使控制电路3正常进行操作，从而进行切断上述成为漏电原因的电路的处理等(例如，阻断缺陷字线并切换到预备字线上的冗余处理)。
这里，第一升压电压VPP1以及第二升压电压VPP2例如是同电位的电压，在上述半导体集成电路装置启动时的处理结束之后，可通过使第一输出端子OT1与第二输出端子OT2短路来增大升压电压的电源电容(平滑电容)。
图9是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第一实施例的电路图，图10是用于说明图9中升压电源电路的操作的概略波形图。此外，尽管在下面说明升压电源电路1产生2倍的高电位电源电压(VDD×2)的情况，但是不用说本发明也同样适用于例如产生3倍(VDD×3)等的其他电压的情况。
如图9所示，所述第一实施例的升压电源电路1包括：开关10、11和12以及电容15、16和17。如图9及图10所示，首先在开关10闭合并且开关11及12断开的状态下，从预充电电位(Vpr：例如与VDD相等)开始进行节点n1的预充电。此时，泵电压Vmp是VSS(0V)。
接下来，开关10被断开且泵电压Vmp的电位上升，从而节点n1的电位上升到VDD(例如，VDD×2)。进而，开关(第二开关)12通过控制信号/CNT而闭合，接着开关(第一开关)11通过被延迟的控制信号/CNT’而闭合。由此，经由第二开关12的第二升压电压VPP2，在早于经由第一开关的第一升压电压VPP1的时刻，被施加到降压电源电路2上，进而降压电源电压2的输出电压(降压电压)V11被施加到控制电路3(选择电路30)上，控制电路3进行操作。
由此，例如在图3所示的电平转换电路中，也是首先提高降压电压V11来确定电平转换电路的输入，从而所有的字线WL被闭锁(off)，因此，可在启动时正确地进行诸如DRAM中缺陷部分(由于制造上的原因而发生漏电的部分)的冗余处理。即，例如在内部降压电源的控制中使用升压电源的半导体集成电路装置中，即使由于制造上的原因而芯片内部的使用升压电压的电路有漏电时，也能够向控制电路施加正确的电压，从而使其进行通常的控制操作。
此外如上所述，第一升压电压VPP1(向降压电源电路2施加的升压电压)以及第二升压电压VPP2(向内部电路8施加的升压电压)例如是同电位的电压，从而在半导体集成电路装置启动时的处理结束之后，通过将第一输出端子OT1和第二输出端子OT2短路来增大升压电压的电源电容。
图11是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第二实施例的电路图。
如从图11中可知的那样，在该第二实施例的半导体集成电路装置的升压电源电路中，与第一开关11串联并正向设置了第一二极管18，并且与第二开关12串联并正向设置了第二二极管19。由此，例如即使在半导体集成电路装置启动时的处理结束之后将第一输出端子OT1和第二输出端子OT2短路的情况下，也可以防止电流倒流，从而可高效地产生升压电压VPP(VPP1，VPP2)。
图12是示出与本发明有关的半导体集成电路装置中升压电源电路的主要部分结构的第三实施例的电路图。
如从图12和图11的比较中可知道的那样，在该第三实施例的半导体集成电路装置的升压电压电路中，仅对第二开关12设置了第二二极管19。此外，也可以仅对第一开关11设置第一二极管18。
图13是与本发明有关的半导体集成电路装置中升压电源电路的重要部分结构的第四实施例的电路示意图。
如图13所示，在该第四实施例的半导体集成电路装置的升压电路中，设置交替进行操作的两组升压电路部分(开关101、111、112以及电容151，和开关102、112、122以及电容152的这两组升压电路部分)，从而高效进行升压操作。
这里，第一升压电路部分的开关101、111、112和第二升压电路部分的开关102、112、122相互间以180度的相位进行操作。而且，控制各第一开关111及112的控制信号/CNT1’及/CNT2’分别是对控制各第二开关121及122的控制信号/CNT1及/CNT2进行延迟而得的信号。此外，预充电电压Vpr1、Vpr2以及泵电压Vmp1、Vmp2分别为同电位的电压。该升压电源电路可采用各种结构。
也就是不用说，上述的与本实施例有关的半导体集成电路中的升压电源电路、降压电源电路、控制电路以及内部电路可采用各种结构。
这样，根据与本发明有关的半导体集成电路装置，即使在芯片内部有从升压电压的漏电的情况下，也可以正确地进行初始化操作。并且，在启动之后，通过使两个升压电压电短路，可以共用电容(平滑电容)，从而可减小电容器的面积。此外，通过在升压电压的获取端子设置二极管，可防止电流倒流，从而可高效地获取升压电压。

Claims (9)

1.一种半导体集成电路装置，包括用于产生升压电压的升压电源电路、由该升压电压驱动的内部电路、以及接受所述升压电压来控制所述内部电路的控制电路，其特征在于，
所述升压电源电路包括所述内部电路用的第一输出端子和所述控制电路用的第二输出端子。
2.如权利要求1所述的半导体集成电路装置，其特征在于，
还包括对所述升压电压进行降压的降压电源电路，
所述降压电源电路对通过所述升压电源电路的第二输出端子所提供的所述升压电压进行降压后施加给所述控制电路。
3.如权利要求2所述的半导体集成电路装置，其特征在于，
将从所述第一端子输出的所述升压电压也施加到所述控制电路中。
4.如权利要求1所述的半导体集成电路装置，其特征在于，
所述升压电源电路包括输出电压控制部，该输出电压控制部以预定电平输出从所述第二端子输出的所述升压电压，而与所述第一端子输出的所述升压电压的变动无关。
5.如权利要求4所述的半导体集成电路装置，其特征在于，
所述输出电压控制部包括与所述第一输出端子串联连接的第一开关，和与所述第二输出端子串联连接的第二开关。
6.如权利要求5所述的半导体集成电路装置，其特征在于，
所述输出电压控制部还包括：设置于所述第一开关的后级并用于平滑的第一电容，和设置于所述第二开关的后级并用于平滑的第二电容。
7.如权利要求5所述的半导体集成电路装置，其特征在于，
所述输出电压控制部还包括与所述第一开关串联设置的正向的第一二极管，和与所述第二开关串联设置的正向的第二二极管中的至少一个。
8.如权利要求5所述的半导体集成电路装置，其特征在于，
所述输出电压控制部还包括延迟电路，该延迟电路使闭合所述第一开关的时刻迟于闭合所述第二开关的时刻。
9.如权利要求1所述的半导体集成电路装置，其特征在于，
所述第一及第二输出端子仅在该半导体集成电路装置启动时分离，一旦启动之后就会被电短路。
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