CN1707691A - 具有电源启动顺序的半导体集成电路器件 - Google Patents

具有电源启动顺序的半导体集成电路器件 Download PDF

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Abstract

本发明公开了一种半导体集成电路器件，该半导体集成电路器件将第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述第一区域和第二区域是经由电容而设置的，所述半导体集成电路器件包括将第一区域驱动到正的内部电源的第一内部电源产生电路。另外，所述半导体集成电路器件具有电源序列发生器，所述电源序列发生器通过在电源启动时启动第一内部电源产生电路，同时将第二区域箝位在预定电势上，而将第一区域驱动到高于正的内部电源的电势的过驱动电势，并且然后通过取消第二区域的箝位状态，而将第一区域从过驱动电势降压到正的内部电源的电势，以便通过电容的耦合，而将第二区域降压到负电势。

Description

具有电源启动顺序的半导体集成电路器件
技术领域
本发明涉及具有电源启动顺序的半导体存储器，并且更具体地说，本发明涉及具有电源启动顺序的半导体集成电路器件，所述电源启动顺序增强了负电源产生电路的能力。
背景技术
半导体集成电路器件，更具体地说，半导体存储器在电源启动时，必须在由规范所定义的启动时间之内，将所有内部电源驱动到预定电压上。通过使用外部电源Vdd而对半导体衬底中所形成的寄生电容或稳定电容(stabilizing capacitance)进行充电，而将内部电源驱动到预定电压上。内部电源包括多种电源，例如具有在外部电源和接地电源之间的中间电势的中间电源、高于外部电源的升压电源以及低于接地电源的负电源。
在DRAM的情况下，存储器单元由一个晶体管和一个电容器所组成，所述DRAM是一种类型的半导体存储器。将构成负电源的背栅偏置电源VBB施加到单元晶体管的背栅区域，并且将构成中间电源的单元极板(cell plate)电源施加到单元电容器的相对电极。此外，还需要用于位线对的预充电电源，以及作为字线未选电源的用于字线复位电源的负电源。
更具体地说，通过对寄生电容进行充电，而在预定电压上启动形成存储器单元的存储器核心区域的电源，所述电源例如是单元极板电源VPL、背栅偏置电源VBB、位线预充电电源VBLEQ以及字线复位电源VNN等等，所述寄生电容包括存储器核心区域内的杂质扩散区域之间的电容。因此，例如，如日本早期公开专利申请No.S60-261099(1985年12月24日公开)、日本早期公开专利申请No.S63-311696(1988年12月20日公开)以及日本早期公开专利申请No.H6-215563(1994年8月5日公开)中所述，这些内部电源经由寄生电容而互相连接，并且在电源启动期间，必须根据预定的顺序来执行内部电源中的每个电源的启动。
图1示出了传统的电源启动方法的实施例。图1A示出了电源启动顺序，其中在横轴上标示出时间，并且在纵轴上标示出电压。此外，图1B是等效电路图，其示出了内部电源VPL、VBB、VNN以及VBLEQ与接地电源VSS之间的寄生电容的关系。如图1B所示，这些内部电源经由寄生电容C1到C4而互连。因此，为了在这些电势的每一个上启动内部电源，必须对这些寄生电容进行充电。
根据图1A中所示的电源启动顺序，在阶段1a中，在升压电源或类似电源已经根据外部电源VDD的上升而上升，并且已经稳定在预定电势上之后，其余内部电源的启动顺序开始。首先，在阶段2a中，当将背栅偏置电源VBB和字线复位电源VNN箝位到接地电源VSS时，通过使用外部电源VDD，而将单元极板电源VPL和位线预充电电源VBLEQ驱动到预定电势。当单元极板电源VPL等等到达预定电势时，在阶段3a中，利用诸如抽运电路(pumping circuit)一类的负电源产生电路而将背栅偏置电源VBB和字线复位电源VNN驱动到负电势。首先启动的单元极板电源VPL等等被固定在预定的电势上，而负电源下降到预定的负电势上。此外，当负电源到达预定的负电势时，所有内部电源的启动完成，并且在阶段4a中，这些电源进入备用(standby)状态。
这样，通过在不同的阶段中对正的内部电源和负的内部电源进行升压或降压，来执行预定电势上的启动。
发明内容
但是，为了启动内部的负电源，利用抽运电路来实现到预定负电势的驱动，所述抽运电路利用了抽运电容器。但是，如果该抽运电路的电流驱动能力(抽运能力)很小，则存在要花费时间来启动负电源的问题。尤其是在背栅偏置电源VBB的情况下，在存储器核心内将被充电的寄生电容随着存储容量的上升而上升，并且因此在电源启动期间，电源产生电路需要更大的电流驱动能力。同时，在备用期间，作为一种类型的负电源的背栅偏置电源只将单元晶体管的背栅区域偏置到负电势，并且背栅偏置电源的负电源产生电路可以具有下述程度的电流驱动能力，这种电流驱动能力能够吸收由漏电流等等所引起的电压变化。就是说，在负电源产生电路中，在电源启动时所需的电流驱动能力和在备用期间所需的电流驱动能力之间，存在差异。但是，负电源产生电流必须满足在电源启动时所需的能力，并且在这种情况下，如果负电源产生电路能够提供在电源启动时所需的电流驱动能力(抽运能力)，则必须提高抽运电容器的容量。因此，则需要大的表面积，这会给集成造成障碍。此外，除了背栅偏置电源之外的负电源，例如字线复位电源，也会遭遇到同样的问题。
因此，本发明的目的在于，提供一种具有电源启动顺序的半导体存储器，所述电源启动顺序增强了负电源产生电路的驱动能力。
为了实现上述目的，根据本发明的第一方面，提供了一种半导体集成电路器件，该半导体集成电路器件将经由电容而设置的第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述半导体集成电路器件包括将第一区域驱动到正的内部电源的第一内部电源产生电路。另外，所述半导体集成电路器件具有电源序列发生器(sequencer)，所述电源序列发生器通过在电源启动时启动所述第一内部电源产生电路，同时将第二区域箝位在预定电势上，而将第一区域驱动到高于正的内部电源的电势的过驱动(overdrive)电势，并且然后通过取消第二区域的箝位状态，而将第一区域从过驱动电势向着正的内部电源的电势降压，以便通过电容的耦合，而将第二区域降压到负电势。
在根据上述第一方面的优选实施方式中，所述半导体集成电路器件包括第二内部电源产生电路，所述第二内部电源产生电路将第二区域驱动到负的内部电源，其中所述第二内部电源产生电路包括具有抽运电容器的抽运电路，以及为所述抽运电路提供驱动脉冲的振荡电路。
在根据第一方面的优选实施方式的实施例中，所述半导体集成电路器件是半导体存储器，所述第一区域是存储器单元的单元极板区域，所述第二区域是存储器单元的单元晶体管的背栅区域，所述正的内部电源是单元极板电源，并且所述负的内部电源是背栅偏置电源。
在根据第一方面的另一个优选实施方式中，所述半导体集成电路器件是半导体存储器，所述第一区域是存储器单元的单元极板区域或位线区域中的一个或其两者，所述第二区域是存储器单元的单元晶体管的背栅区域或字线区域中的一个或其两者，所述正的内部电源是单元极板电源或位线预充电电源中的一个或其两者，并且所述负的内部电源是背栅偏置电源或字线复位电源中的一个或其两者。
在优选的实施方式中，存储器单元的单元电容器是由在单元极板区域中所形成的沟槽电容器(trench capacitor)所构成，其中在单元极板区域中形成背栅区域，并且在背栅区域中形成单元晶体管的源区域和漏区域。
根据第一方面，在电源启动时，第一区域升压到正的内部电源电势之上，然后对第一区域进行降压，以便利用电容耦合而将第二区域降压到负电势。因此，即使不提高负电源产生电路的用于驱动施加到第二区域的负的内部电源的驱动能力，在电源启动时，也可以在短时间内将第二区域降压到负电势。
附图说明
图1A和1B示出了传统的电源启动方法的实施例；
图2是半导体存储器的电路图，该半导体存储器构成了本实施方式的半导体集成电路器件的实施例；
图3A和3B示出了本实施方式的半导体存储器的存储器单元的横截面结构，及其电容网络；
图4A和4B示出了本实施方式的电源启动方法；
图5是本实施方式的半导体存储器的结构图；
图6是本实施方式的电源序列发生器和电源电路的框图；
图7是本实施方式的电源启动顺序的波形图；
图8是本实施方式的电源启动顺序图；
图9示出了本实施方式的序列发生器电路的电路图和操作波形图；
图10是VPL启动驱动电路22和VBLEQ-VPL箝位器23的电路图；
图11是启动检测电路21、28和32的电路图；
图12A和12B是VPL电源产生电路的电路图；
图13A和13B是箝位器电路的电路图；
图14是VBB电源产生电路的电路图；
图15示出了本实施方式的电源启动方法的一个经修改的实施例；以及
图16示出了本实施方式的电源启动方法的另一个经修改的实施例。
具体实施方式
在下文中，将参考附图来描述本发明的实施方式。但是，本发明的技术范围并不局限于这些实施方式，而是覆盖了权利要求书中所出现的项目，及其任何的等同物。
图2是半导体存储器的电路图，该半导体存储器构成了本实施方式的半导体集成电路器件的实施例。该实施例是DRAM电路图，在该电路图中，多条字线WL0到WL2经排列，以与多条位线BL、/BL相交，并且在该电路图中，在位线和字线的交叉点上布置了存储器单元MC00、MC10和MC11。每个存储器单元包括各自的单元晶体管Q00、Q10、Q11以及单元电容器Cc。单元晶体管Q的背栅区域连接到背栅偏置电源VBB，并且单元极板连接到单元极板电源VPL，所述单元极板是与单元电容器Cc的存储节点SN相反的电极。例如，这些存储器单元被装备在公共的存储器核心区域中，并且单元极板区域由虚线所指示的公共区域所构成。此外，在位线对BL、/BL上提供了位线预充电均衡器电路RST，其中的晶体管根据复位信号S1而导通，并且从而将位线对BL、/BL连接到位线预充电电源VBLEQ。此外，字线WL0到WL2由字线驱动电路(未示出)所驱动，例如，将字线的非选择复位电势驱动到负电势(字线复位电势)，并且在选择期间，将字线的选择电势驱动到正电势。
图3示出了本实施方式的半导体存储器的存储器单元的横截面结构，及其电容网络。图3A是其横截面图，并且图3B是电容网络图。半导体存储器是这样构成的，即在P型的半导体衬底10中形成N型阱区(wellregion)12，并且在N型阱区12中形成P型的单元阱区14。此外，在P型的单元阱区14中形成了构成单元晶体管的源区域18和漏区域20，并且栅极是字线WL。一个源漏区域18连接到位线BL，而另一个源漏区域20是存储节点SN并且连接到沟槽电容器电极16。沟槽电容器包括电极16，其经由单元阱区14和N型阱区12中的绝缘膜而形成。
因此，N型阱区12是单元极板区域，构成正的内部电源的单元极板电源VPL被施加到所述单元极板区域上。此外，P型的单元阱区14是连接到背栅偏置电源VBB的单元晶体管背栅区域，所述背栅偏置电源VBB是负的内部电源。接地电源VSS也被施加到P型衬底10上。这样，将内部电源连接到每个区域，从而使P型衬底10和N型单元极板区域12之间的PN结，以及N型单元极板区域12和P型单元阱区14之间的PN结具有反向偏压。
在图3B所示的电容网络图中，单元极板PL和衬底Psub之间的电容C1与单元极板区域12和衬底10之间的PN结电容相对应，存储节点SN和单元极板PL之间的电容Cc与电极16和单元极板区域12之间的单元电容器相对应，存储节点SN和单元阱CW之间的电容Cb与电极16和单元阱区14之间的电容相对应，单元极板PL和单元阱CW之间的电容Ca与单元极板区域12和单元阱区14之间的PN结电容相对应，单元阱CW和位线BL之间的电容C4与单元阱区14和源漏区域18之间的PN结电容相对应，并且构成字线的栅极WL和存储节点SN之间的电容Cd，以及栅极WL和位线BL之间的电容Ce与单元晶体管的栅极和源区域18以及漏区域20之间的电容相对应。
此外，在存储器核心内所形成的大面积的单元极板区域12和单元阱区14彼此重叠，并且在单元极板区域12和单元阱区14中，分别提供了与存储器单元相对应的多个沟槽电容器电极16。因此，单元极板区域12和单元阱区14的表面积随存储器容量的增长而增长，并且在电容网络中所示出的电容Ca、Cb和Cc的电容值也有所增长。因此，为了将连接到单元阱区14的背栅偏置电源VBB降压到预定的负电势，必须对这些电容进行充电，并且当存储器容量增长时，出于所述降压的目的，还有必要提高VBB负电源产生电路的驱动能力。同时，由于在备用期间，没有有效电流流过单元阱区14，因此VBB负电源产生电路可以具有较小的驱动能力，该驱动能力在能够用于吸收由来自源区域18和漏区域20的漏电流所引起的电压波动的程度上。
同时，经由较大的结电容Ca、Cb和Cc，将连接到背栅偏置电源VBB的单元阱区14连接到单元极板区域12(PL)，并且经由结电容C4，将单元阱区14连接到连接着位线BL的源漏区域18。这些结电容也存在随存储器容量的增长而增长的趋势。
图4示出了本实施方式的电源启动方法。图4A示出了在电源启动期间的每个电源电压的变化，其中横轴代表时间，并且纵轴代表电压。此外，图4B是示出了各个内部电源之间的诸如结电容、寄生电容等电容的电容网络图。
根据本实施方式的电源启动顺序，在阶段1b中，响应于伴随着电源启动的外部电源VDD的上升，内部的降压电源、内部的升压电源，以及各种参考电压都在各自的电势上启动。在该时间间隔期间，将其他的内部电源箝位在箝位电势VSS上。此外，在阶段2b中，当将作为负的内部电源的背栅偏置电源VBB和字线复位电源VNN箝位在箝位电势VSS上时，将正的内部电源，即单元极板电源VPL和位线预充电电源VBLEQ过驱动到过驱动电势vrfplov，该过驱动电势vrfplov比正的内部电源的正常电势vrfplh高出预定电压(过驱动量)ΔVov。利用单元极板电源产生电路等等，通过使用外部电源VDD而执行所述过驱动。此外，在阶段3b中，取消作为负的内部电源的背栅偏置电源VBB到接地电势VSS的箝位，并且作为正的内部电源的单元极板电源VPL和位线预充电电源VBLEQ下降到正常电势vrfplh。这样一来，分别经由电容C2和C4而耦合到单元极板区域和位线区域的单元阱区14的背栅偏置电源VBB，从由电容耦合而形成的箝位电势VSS下降，并且到达所需的负的内部电源电势。在阶段3b之后，或者随后，背栅偏置电源产生电路启动，并且利用电源产生电路而将背栅偏置电源VBB的电势保持在所需的负电势上。
最后，在阶段4b中，当背栅偏置电源VBB中的下降结束时，字线复位电源VNN被下拉到比箝位电势VSS更低的电势。例如，由于字线复位电源产生电路的抽运驱动，导致执行电源VNN的启动。当这些内部电源的启动结束时，在阶段5b中呈现备用状态，并且开始访问存储器的操作。
根据上述内部电源的启动方法，当启动单元极板电源VPL和位线预充电电源VBLEQ时，将这些电源过驱动到正常电势vrfplh之上。通过在启动作为负的内部电源的背栅偏置电源VBB时，将单元极板电源VPL和位线预充电电源VBLEQ从过驱动电势向着正常电势下拉，可以利用电容耦合，而使背栅偏置电源VBB降压。因此，无需提高背栅偏置电源产生电路的驱动能力，就可以增强电源启动时的驱动能力，并且可以在短时间内启动负的内部电源。通过使用外部电源VDD等等，可以对诸如单元极板电源一类的正的内部电源进行升压，并且因为不需要诸如负电源一类的抽运电路，因此所述过驱动不需要额外的时间量。
此外，由于单元极板电源VPL和位线预充电电源VBLEQ的降压，导致通过根据耦合电容C2和C4的大小来适当地设计过驱动电势vrfplov的电半，可以将背栅偏置电源VBB降压到所需的负电势。
在上述实施例中，虽然在阶段2b中，除单元极板电源VPL之外，还对位线预充电电源VBLEQ进行了过驱动，但是可以只对其中任意一个进行过驱动。但是，考虑到背栅偏置电源VBB所连接到的单元阱区14的耦合容量的大小，对单元极板电源VPL进行过驱动，并且在对背栅偏置电源VBB进行降压的过程中使用所述单元极板电源VPL更加有效。
此外，在上述实施例中，虽然由于对正的内部电源VPL、VBLEQ进行降压，而将背栅偏置电源VBB降压，但是字线复位电源VNN也可以被类似地降压。可替换地，利用电容耦合，可以仅仅将字线复位电源VNN降压。在这种情况下，直接电容耦合到字线WL的位线预充电电源VBLEQ优选地也被过驱动和降压。
此外，在内部电源的启动顺序中，在阶段3b中，可以仅仅使单元极板电源VPL降压，从而通过电容耦合，而使背栅偏置电源VBB降压，并且在阶段4b中，可以使位线预充电电源VBLEQ从过驱动电势降压，从而通过电容耦合，而使字线复位电源VNN降压。
在任一种情况下，一旦正的内部电源已被过驱动，就取消负的内部电源的箝位，从而将正的内部电源降压，以便利用电容耦合来将负的内部电源降压，这样一来，可以在电源启动时，增强负的内部电源产生电路的驱动能力。因此，不需要使负的内部电源产生电路的驱动能力太大，并且可以减小抽运电路的抽运电容器的尺寸。
图5是本实施方式的半导体存储器的结构图。该半导体存储器包括具有如图3所示的存储器单元的存储器核心50和外围电路60，其中在每种情况下，从内部电源VPL、VBLEQ、VBB和VNN等等向所述存储器核心50和外围电路60提供所需功率。此外，提供了电源电路组20，所述电源电路组20包括了产生上述内部电源的内部电源产生电路25、26、29和33等等，并且在电源启动时，利用电源序列发生器电路40对电源电路组20进行驱动控制。内部电源产生电路包括单元极板电源产生电路25、位线预充电电源产生电路26、背栅偏置电源产生电路29和字线复位电源产生电路33等等。
图6是本实施方式的电源序列发生器和电源电路的框图，并且图7是其电源启动顺序的波形图。此外，图8是电源启动顺序图。将参考这些附图以及图4A，来详细描述本实施方式的电源顺序。此外，随后将详细描述图6的框图中的每个电路。
如图6的框图中所示，电源序列发生器40包括VPL序列发生器42、VBB序列发生器44和VNN序列发生器46，其中序列发生器42、44和46分别控制着单元极板电源VPL的启动、背栅偏置电源VBB的启动，以及字线复位电源VNN的启动。
在阶段1b中，执行内部电源的启动，所述内部电源在单元极板电源VPL之前上升。这里，利用箝位器24而将单元极板电源VPL和位线预充电电源VBLEQ连接并箝位到箝位电势VSS。当在阶段1b中所需的内部电源的启动结束时，VPL前级信号vplprevz于是则处于高电平，并且禁止箝位器24，由此取消了箝位。
在阶段2b中，响应于VPL前级信号vplprevz的高电平，VPL序列发生器42将过驱动信号vplovgoz设置到高电平，并且使能VPL启动驱动电路22和VPL启动检测电路21。此外，将位线预充电电源VBLEQ连接到单元极板电源VPL的箝位器23也被使能，并且还对单元极板电源VPL和位线预充电电源VBLEQ进行过驱动。
但是，当不对位线预充电电源VBLEQ进行过驱动时，不使能箝位器23，不将位线预充电电源VBLEQ连接到单元极板电源VPL，并且在阶段2b中，使能VBLEQ电源产生电路26，并且在预定电势上启动VBLEQ。
在阶段2b中，使能VBB箝位器30以及VNN箝位器34，并且将负电源VBB和VNN两者连接并箝位到接地电势VSS。利用VPL启动驱动电路22而对电源VPL和VBLEQ两者进行过驱动，并且在到达预定的过驱动电势vrfplov的电平时，VPL启动检测电路21检测到这个事实，并且将过驱动检测信号vplokz设置到高电平上。响应于过驱动检测信号vplokz的高电平，VPL序列发生器42将VPL启动信号vplgoz和VPL后级信号vplnextz设置到高电平上。响应于VPL后级信号vplnextz的高电平，禁止VPL启动电路22和箝位器23，并且电源VPL和VBLEQ的过驱动结束。
如随后将描述的，VPL启动驱动电路22利用外部电源VDD而对单元极板电源VPL进行过驱动，并且VPL电源产生电路25将单元极板电源VPL保持在预定电势上。但是，VPL启动驱动电路的过驱动功能可以是VPL电源产生电路25的一个功能。就是说，在这种情况下，通过组合使用VPL启动驱动电路22和VPL电源产生电路25，而形成正的内部电源产生电路。
在阶段3b中，响应于VPL启动信号vplgoz的高电平，使能VPL电源产生电路25和VBLEQ电源产生电路26。如随后将描述的，电源产生电路25和26具有将各自的电源VPL和VBLEQ保持在预定的正常电势的范围内的功能，并且由于该功能，导致电源VPL和VBLEQ从过驱动电势vrfplov降压到最初的正常电势。响应于所述降压操作，由于电容耦合，导致背栅偏置电源VBB降压到负电势。此外，VBB序列发生器44将VBB启动信号vbbgoz设置到高电平上，并且作为响应，VBB电源产生电路29和VBB启动检测电路28被使能。因此，由于电源VPL和VBLEQ的降压，并且也由于VBB电源产生电路29的抽运操作，导致背栅偏置电源VBB通过电容耦合而降压。此外，在检测到电源VBB已经达到预定的负电势时，VBB启动检测电路28将VBB检测信号vbbokz设置到高电平上。响应于VBB检测信号vbbokz，VNN序列发生器46将VBB后级信号vbbnextz设置到高电平上。响应于该VBB后级信号vbbnextz，VNN箝位器34取消电源VNN到接地电势VSS的连接。如图8所示，在阶段3b中，可以在启动期间，响应于VBB启动信号vbbgoz而完成所述取消。在这种情况下，字线复位电源VNN也连同背栅偏置电源VBB一起，通过电容耦合而降压。
在阶段4b中，响应于VBB后级信号vbbnextz的高电平，VNN序列发生器46将VNN启动信号vnngoz设置到高电平上，并且使能VNN电源产生电路33和VNN启动检测电路32。VNN电源产生电路33是采用跳跃电容器(hopping capacitor)的抽运电路，该抽运电路将字线复位电源VNN减小到预定的负电势。此外，在检测到电源VNN已经达到预定的负电势时，VNN启动检测电路32将VNN检测信号vnnokz设置到高电平上，于是，作为响应，VNN序列发生器46将VNN后级信号vnnnextz设置到高电平上。字线复位电源VNN是这样的，其将被充电的寄生电容比背栅偏置电源VBB的要小，并且它可以利用抽运电路而在较短的时间内降压。
在阶段5b中，响应于VNN后级信号vnnnextz的高电平，一个电路(未示出)将芯片准备就绪信号chprdyz设置到高电平上。接下来，响应于芯片准备就绪信号chprdyz，禁止启动检测电路21、28和32。但是，如图8所示，在每次已产生检测电路各自的检测信号时，可以执行对这些检测电路的禁止。在上文中，完成了内部电源VPL、VBLEQ、VBB和VNN的启动。
在下文中将描述图6的框图中所示的每个电路。
图9示出了本实施方式的序列发生器电路的电路图和操作波形图，并且该图也可以应用于图6中的VPL序列发生器42、VBB序列发生器44和VNN序列发生器46中的任何一种。如图9中的操作波形图所示，当前级信号prevz处于高电平时，经由反相器71和74而将启动信号goz设置到高电平上。这里，包含异或门72和73的锁存电路没有使信号反相，因此后级信号nextz保持在低电平上。响应于启动信号goz，使能相应的电源启动电路或电源产生电路，并且在完成了相应电源的启动时，检测信号okz处于高电平。作为响应，异或门73的输出于是处于低电平，异或门72的两个输入端处于低电平，并且随后的信号nextz处于高电平。
此外，在将图9的序列发生器电路应用于VPL序列发生器42的情况下，还从异或门72输出后级信号nextz和VPL启动信号vplgoz。
图10是VPL启动驱动电路22和VBLEQ-VPL箝位器23的电路图。VPL启动驱动电路22由逻辑电路75和运算放大器所组成，所述逻辑电路75采用了VPL后级信号vplnextz和过驱动信号vplovgoz的逻辑，并且所述运算放大器包括差分放大器76、P沟道晶体管m1和反馈电路77。如图7所示，响应于过驱动信号vplovgoz的高电平，差分放大器76进入使能状态，并且差分放大器76的输出使晶体管m1导通，由此利用外部电源VDD而驱动单元极板电源VPL。此外，当电源VPL到达输入到差分放大器76的反相输入端的过驱动电势vrfplov时，差分放大器76进入平衡状态，并且停止晶体管m1的驱动。就是说，因为过驱动电势vrfplov的电平低于外部电源VDD的电平，因此可以简单地通过利用晶体管m1来驱动电源VPL，而在较短的时间内将电源VPL驱动到过驱动电势vrfplov的电平。
VBLEQ-VPL箝位器23由逻辑电路78和CMOS传输门79所组成，所述逻辑电路78采用了VPL后级信号vplnextz和过驱动信号vplovgoz的逻辑。逻辑电路78与VPL启动驱动电路22的逻辑电路相同，并且在相同的时段中，将电源VBLEQ连接到电源VPL，并且电源VBLEQ与电源VPL的过驱动一起被驱动。
当VPL后级信号vplnextz处于高电平，并且逻辑电路75和78的输出处于低电平时，VPL启动驱动电路22和VBLEQ-VPL箝位器23两者都被禁止。
图11是启动检测电路21、28和32的电路图。启动检测电路由控制逻辑电路80和CMOS差分放大器81所组成，所述控制逻辑电路80采用了启动信号goz和芯片准备就绪信号chprdyz的逻辑。CMOS差分放大器81由晶体管m11到m18所组成，并且将被检测的电源施加到输入端V1或V2，同时将检测参考电压施加到输入端V2或V1。此外，当输入端V1高于输入端V2时，晶体管m14导通，并且将检测信号okz设置到高电平上。
例如，在VPL启动检测电路21的情况下，如图11中的表所示，将被检测的电源VPL输入到输入端V1，同时将vrfplov-a输入到输入端V2，所述vrfplov-a稍低于过驱动参考电势vrfplov。这样一来，当由于图10中的VPL启动驱动电路而使电源VPL达到参考电势vrfplov-a时，过驱动检测信号vplokz被设置到高电平上。此外，将稍低于过驱动参考电势vrfplov的vrfplov-a输入到输入端V2的原因在于，使得即使在差分放大器81中存在偏移电压时，也可以可靠地输出检测信号okz。这是因为，在电源VPL超过过驱动参考电势vrfplov时，VPL启动驱动电路22停止驱动，因此，如果在差分放大器81中存在偏移电压，则在输入端V1的电势不超过下述电势的情况下就无法合适地输出检测信号okz，所述电势比参考输入端V2的电势低偏置电压的程度。
在VBB启动检测电路28的情况下，将由VBB电源产生电路所输出的被检测电源VBB的监控电压vmonil(随后将描述)输入到输入端V2，并且将参考电势vref输入到输入端V1。此外，当被检测电源VBB的监控电压vmonil下降到参考电势时，检测信号okz处于高电平。在VNN启动检测电路32的情况下也是如此，类似地，将被检测电源VNN的监控电压输入到输入端V2，并且将参考电势vref输入到输入端V1。此外，当被检测电源VNN的监控电压下降到参考电势时，检测信号okz处于高电平。
图12是VPL电源产生电路的电路图。图12A是电路图，并且图12B示出了电源电平。单元极板电源VPL是介于接地电源VSS和外部电源VDD之间的中间电势。此外，必须将单元极板电源VPL保持在预定的电势电平上。因此，VPL电源产生电路25具有这样的结构，即在该结构中，推挽晶体管m21、m22的栅极分别由差分放大器84和85的输出所驱动。就是说，利用VPL启动信号vplgoz的高电平来使能差分放大器84和85，并且在电源VPL低于低参考电压vrfpll时，差分放大器84的输出处于低电平，由此来驱动P沟道晶体管m21，并且将电源VPL上拉到参考电压vrfpll。同时，当电源VPL高于高参考电压vrfplh时，差分放大器85的输出处于高电平，由此来驱动N沟道晶体管m22，并且将电源VPL下拉到参考电压vrfplh。此外，当电源VPL处在两个参考电压vrfplh和vrfpll之间的电平(死区)时，差分放大器84和85的输出分别处在高电平和低电平，这意味着两个晶体管m21和m22被关断，并且电源VPL处于高阻状态。
此外，所提供的反相器86、传输门87和晶体管88使得在VPL启动信号vplgoz处于低电平时，接通晶体管88并且关断晶体管m22，并且在阶段2b中，即使在电源VPL被过驱动时，晶体管m22也不工作。此外，在阶段3b中，当VPL启动信号vplgoz处于高电平时，晶体管m22导通，并且电源VPL降压到预定的正常电平vrfplh。由于VPL电源产生电路的降压操作，导致电源VPL被下拉，并且可以利用电容耦合，而使负电源VBB和VNN等等降压。
VBLEQ电源产生电路26也由相同的电路所组成。
图13是箝位器电路的电路图。箝位器电路是将所箝位的电源连接到要被箝位的电源的电路。在图13A所示出的VPL箝位器24的情况下，响应于VPL前级信号vplprevz的高电平，晶体管m31由于反相器82的低电平输出而变为非导通，并且取消了电源VPL和接地电势VSS之间的连接状态。VBLEQ箝位器24也具有相同的结构，并且以相同的方式工作。此外，图13B所示的VBB箝位器30由电平转换器84和箝位晶体管m36所组成，所述电平转换器84包括晶体管m32到m35和反相器83。为了将负电源VBB连接到接地电势VSS，必须将电源VDD的电平和负电源VBB的电平施加到晶体管m36的栅极。因此，利用电平转换器84对具有电源VDD-VSS电平的VPL后级信号vplnextz进行电平转换。利用晶体管m36的负电源VBB到接地电势VSS的连接与VPL箝位器的相同。此外，VNN箝位器34的电路也具有相同的结构，所述VNN箝位器34同样地将负电源VNN箝位到接地电势VSS。
图14是VBB电源产生电路的电路图。VBB电源产生电路29包括监控器部分85、比较器部分88、泄放器(bleeder)91、反相器94、环形振荡器95和抽运电路99，其中所述监控器部分85根据电源VBB的电平而产生监控电压vmoni、vmonih、vmonil和参考电压vref，所述比较器部分88将监控电压与参考电压相比较，所述分压器91由比较器部分88的比较器89所驱动，所述反相器94产生由比较器90所驱动的抽运信号pumpon。监控器部分85利用晶体管87和电阻器R5和R6来产生参考电压vref，并且利用晶体管86和电阻器R1到R4来产生监控电压vmoni、vmonih、vmonil。分别将参考电压vref和监控电压vmonil输入到VBB启动检测电路的输入端V1和V2。此外，将监控电压vmoni和vmonih连同参考电压vref一起输入到比较器90、89。
因此，为了描述操作，当VBB启动信号vbbgoz处于高电平时，监控器部分的晶体管86、87导通，并且产生上述监控电压和参考电压。此外，当电源VBB为高时，监控电压也为高，这意味着比较器90的输出处于低电平，并且反相器94将抽运信号pumpon设置在高电平上，以启动环形振荡器95。环形振荡器95由与非门96和反相器97和98所组成，并且在预定的周期上振荡。根据环形振荡器的振荡时钟，电流经由抽运电容器100，从背栅偏置电源VBB经由晶体管102而流出，并且然后经由晶体管101，流出的电流输出到接地电源VSS。这是抽运操作。
最后，当电源VBB下降时，比较器90的输出处于高电平，环形振荡器95停止，并且抽运操作停止。此外，在电源VBB的电平下降得过多的情况下，监控电压也下降，并且比较器89的输出处于低电平，晶体管92导通，电流从反相器93的电源VDD供给到电源VBB，并且电源VBB的电势被提高。就是说，分压器91防止电源VBB的电平出于任何原因而变得过低。因此，分压器91不是必须提供的。
产生与电源VBB相同的负电源的VNN电源产生电路具有如上所述相同的电路结构。
这样，在产生负电源的电路中具有抽运电容器100。该电容器的电容越大，抽运能力则越高，并且电流驱动能力也越大。但是，由于布局表面积的限制，因而限制了抽运电容器的增长。根据本实施方式，由于VPI电源的过驱动电平的降压，负电源VBB通过电容耦合而降压，并且负电源产生电路的抽运能力被增强。
图15示出了本实施方式的电源启动方法的一个经修改的实施例。在该经修改的实施例中，在阶段3b中，当电源VPL和VBLEQ从过驱动电势vrfplov降压到正常电平时，负电源VBB和VNN两者都通过电容耦合而降压。出于这个原因，在阶段3b中，禁止字线复位电源VNN的箝位器34。
图16示出了本实施方式的电源启动方法的另一个经修改的实施例。在该经修改的实施例中，在阶段3b中，只有单元极板电源VPL从过驱动电势降压到正常电平，并且负电源VBB通过电容耦合而降压。此外，在阶段4b中，电源VBLEQ从过驱动电势降压到正常电平，并且负电源VNN通过电容耦合而降压。因此，可以单独执行负电源通过电容耦合的降压。基于存储器单元的结构，可以适当地选择正电源和负电源的组合，以便允许最有效地使用耦合电容。此外，可以根据耦合电容的尺寸而适当地选择过驱动电势的电平。
虽然在上述实施方式中，以实施例的方式描述了作为存储器单元的单元电容器的沟槽电容器的使用，但是即使在采用堆叠电容器(stackcapacitor)时，只要经由电容而被布置在构成负电源的背栅偏置电源中的正电源，在被过驱动之后降压，就也可以用同样的方式增强负电源产生电路的驱动能力。
根据上文中的实施方式，无需提高负电源产生电路的驱动能力，就可以增强在电源启动时，使负电源降压的能力。因此，可以将负电源产生电路设计成具有备用期间所需的驱动能力，并且因此可以减小抽运电容器的表面积。
本申请基于2004年6月11日递交的在先日本专利申请No.2004-173485，并要求其优先权，这里并入了其全部内容，以作为参考。

Claims (12)

1.一种半导体集成电路器件，该半导体集成电路器件将第一区域和第二区域分别驱动到正的内部电源和负的内部电源，所述第一区域和第二区域是经由电容而设置的，所述半导体集成电路器件包括：
第一内部电源产生电路，所述第一内部电源产生电路将所述第一区域驱动到所述正的内部电源；以及
电源序列发生器，所述电源序列发生器通过在电源启动时启动所述第一内部电源产生电路，同时将所述第二区域箝位在预定电势上，而将所述第一区域驱动到高于所述正的内部电源的电势的过驱动电势，并且然后通过取消所述第二区域的箝位状态，而将所述第一区域从所述过驱动电势向着所述正的内部电源的电势降压，以便通过所述电容的耦合，而将所述第二区域降压到负电势。
2.如权利要求1所述的半导体集成电路器件，还包括：
第二内部电源产生电路，所述第二内部电源产生电路将所述第二区域驱动到负的内部电源，
其中所述第二内部电源产生电路包括：
具有抽运电容器的抽运电路；以及
为所述抽运电路提供驱动脉冲的振荡电路。
3.如权利要求1所述的半导体集成电路器件，还包括：
具有多个存储器单元的存储器核心，
其中所述第一区域是所述存储器单元的单元极板区域，所述第二区域是所述存储器单元的单元晶体管的背栅区域，所述正的内部电源是施加到所述单元极板区域的单元极板电源，并且所述负的内部电源是施加到所述背栅区域的背栅偏置电源。
4.如权利要求1所述的半导体集成电路器件，还包括：
具有多个存储器单元、多条字线和多条位线的存储器核心，
其中所述第一区域是存储器单元的单元极板区域和位线区域中的一个或其两者；
所述第二区域是存储器单元的单元晶体管的背栅区域和字线区域中的一个或其两者；
所述正的内部电源是施加到所述单元极板区域的单元极板电源和施加到所述位线区域的位线预充电电源中的一个或其两者；并且
所述负的内部电源是施加到所述背栅区域的背栅偏置电源和施加到所述字线的字线复位电源中的一个或其两者。
5.如权利要求3或4所述的半导体集成电路器件，其中所述存储器单元包括单元电容器，并且所述单元电容器是由在所述单元极板区域中所形成的沟槽电容器所构成。
6.如权利要求3或4所述的半导体集成电路器件，其中所述存储器单元包括：
在半导体衬底中所形成的所述单元极板区域；
在所述单元极板区域中所形成的所述背栅区域；以及
在所述背栅区域中所形成的源区域和漏区域。
7.如权利要求1所述的半导体集成电路器件，还包括：
接地电源；以及
外部电源，
其中所述正的内部电源是介于所述接地电源和所述外部电源之间的电势。
8.如权利要求1所述的半导体集成电路器件，其中所述第一内部电源产生电路包括：
正电源启动电路，所述正电源启动电路通过使用所述外部电源，而将所述正的内部电源启动到所述过驱动电势；以及
正电源产生电路，所述正电源产生电路将所述正的内部电源保持在预定的正的内部电源电势上，
其中所述电源序列发生器利用所述正电源启动电路，而将所述正的内部电源启动到所述过驱动电势，并且利用所述正电源产生电路对所述正的内部电源进行降压。
9.一种半导体存储器件，所述半导体存储器件包括多个存储器单元，并且在所述半导体存储器件中，将单元晶体管的单元极板区域和背栅区域分别驱动到正的内部电源和负的内部电源，所述单元极板区域和背栅区域是经由电容而设置的，所述半导体存储器件包括：
第一内部电源产生电路，所述第一内部电源产生电路将所述单元极板区域驱动到所述正的内部电源；
第二内部电源产生电路，所述第二内部电源产生电路将所述背栅区域驱动到所述负的内部电源；以及
电源序列发生器，所述电源序列发生器通过在电源启动时启动所述第一内部电源产生电路，同时将所述背栅区域箝位在预定电势上，而将所述单元极板区域驱动到高于所述正的内部电源的电势的过驱动电势，并且通过取消所述背栅区域的箝位状态，而利用所述第一内部电源产生电路，将所述单元极板区域从所述过驱动电势向着所述正的内部电源的电势降压，以便通过所述电容的耦合，而将所述背栅区域降压到负电势。
10.如权利要求9所述的半导体存储器件，其中所述第一内部电源产生电路包括：
正电源启动电路，所述正电源启动电路通过使用所述外部电源，而将所述正的内部电源启动到所述过驱动电势；以及
正电源产生电路，所述正电源产生电路将所述正的内部电源保持在预定的正的内部电源电势上，
其中所述电源序列发生器利用所述正电源启动电路，而将所述正的内部电源启动到所述过驱动电势，并且利用所述正电源产生电路而对所述正的内部电源进行降压。
11.如权利要求9所述的半导体存储器件，还包括：
接地电源；以及
外部电源，
其中所述正的内部电源是介于所述接地电源和所述外部电源之间的电势。
12.如权利要求9所述的半导体存储器件，其中所述存储器单元包括：
在半导体衬底中所形成的所述单元极板区域；
在所述单元极板区域中所形成的所述背栅区域；以及
在所述背栅区域中所形成的所述单元晶体管的源区域和漏区域。
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