CN1674155A - 电源电路及具备该电源电路的半导体存储装置 - Google Patents

电源电路及具备该电源电路的半导体存储装置 Download PDF

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CN1674155A CNA2005100624222A CN200510062422A CN1674155A CN 1674155 A CN1674155 A CN 1674155A CN A2005100624222 A CNA2005100624222 A CN A2005100624222A CN 200510062422 A CN200510062422 A CN 200510062422A CN 1674155 A CN1674155 A CN 1674155A
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Abstract

用比外部电源电位高的电压驱动字线的半导体存储装置中，具备：升压外部电源电位，输出第1电位的升压电压的升压电路；蓄积等待状态时的升压电路输出电位的辅助电容；等待状态时，向字线驱动电源线供给分压第1电位后的第2电位，动作时截止的开关；和在动作时接受第1电位作为驱动电源电位，用第2电位驱动字线驱动电源线的放大电路。

Description

电源电路及具备该电源电路的半导体存储装置
技术领域
本发明涉及电源电路及半导体存储装置，特别涉及适用于采用将从外部电源端子供给的电源电位升压的电位的半导体存储装置的电源电路。
背景技术
在EEPROM(电可编程及擦写读出专用存储器)等的半导体存储装置中，将由半导体存储装置内部的升压电路升压供给到外部电源端子的电源电压Vcc(例如1.8V)后的升压电位(例如6V)，作为驱动字线的字驱动器的驱动电源(称作“字线驱动电源”)供给。还有，字驱动器将由对输入的X地址进行译码的X译码器所选择的字线驱动到该升压电位。
图6是表示在供给字驱动器的驱动电源的给电线(在本说明书中称作“字线驱动电源线”)上，供给升压电位Vword(字线电源电位)构成的一个典型例子的图。参照图6，字线驱动电源线22作为图中未示出的多个字驱动器的电源被连接，将由升压电路20升压外部电源电压Vcc(例如1.8V)后的升压电位(例如6V)供给字线驱动电源线22。在该字线驱动电源线22上连接稳定电容21。
图7是例示图6的升压电路20的典型构成的模式图。参照图7，升压电路20，将例如由分压阻抗2021、2022分压升压电路20的输出电压后的电压，在比较电路203中与基准电压Vref进行电压比较，当升压电路20的输出电压减小，变为基准电压Vref以下时，根据来自比较电路203的比较结果的输出信号，控制环形振荡器(ring oscillator)等的振荡器(OSC)204，使开始振荡，将振荡时钟供给充电泵201，充电泵201在电容(未图示)中蓄积电荷进行升压动作，蓄积到输出平滑电容(未图示)。
可是，在等待(standby)控制的EEPROM中，在等待状态(待机状态)时不进行读访问，字驱动器不被活性化。即等待状态时字线不被选择，字驱动器不驱动字线。因此，等待状态时，升压电路20的升压动作停止(其中，字线驱动电源线例如保持6V电位)。
移动电话机、数码相机、附带照相机的移动电话机、PDA(PersonalDigital Assistant)等的电子机器上，搭载作为非易失性存储器的EEPROM。在电池驱动型便携机器上，为谋求低消耗电能化，也要求等待状态时升压电路的低消耗电能化。
例如，在图7的升压电路20中，如果将阻抗2021、2022的串联合成阻抗作为R，流过分压阻抗2021、2022的电流作为I，那么由于I＝V/R，功率(电能)为VI＝V2/R，因此阻抗2021、2022的阻抗值为高阻抗，则功率会降低。然而，当阻抗2021、2022的阻抗值为高阻抗时，比较电路203输入的CR时间常数会增大，输入比较电路203反向输入端子(-)的信号波形的响应会延迟。另外，在图7中，振荡器204，当比较电路203的输入信号在基准电压Vref以下时进行振荡动作，但是当比较电路203的响应延迟时，振荡器204的振荡动作也会延迟，从等待状态向读动作切换时，不能充分对应被活性化的字驱动器的动作带来的字线驱动电源电位的下降，也可能会招致选择单元数据的读出不良。
从等待状态向读动作转换时，在维持字线驱动电源电位(也称作“读时升压电位”)时，也可具有图7的使比较电路203的反应速度高速化的构成。此时，可即时实行从等待状态向读动作转换时丢失电荷的供给，但当图7的阻抗2021、2022的阻抗值为低阻抗时，会增大等待时的消耗电流。
还有，作为公开下述的与本发明相关的技术的发行物，也可参照已公开的具备两个升压电路构成的下述专利文献1的记载。在该专利文献1中公开了下述的构成：即使电源电压下降，作为稳定地供给在字线电位中采用的升压电压的半导体集成电路(字线升压方式的DRAM)，具备第1、第2升压电路，第2升压电路生成比作为第1升压电路生成的字线电位的升压电压Vpp更高的第2升压电压Vpp+α，具备在静电电容元件中蓄积电荷，将升压电压与阈值相比较的比较电路，当由于电源电压Vcc的下降，Vpp降到比该阈值低时，比较电路将控制信号输出到开关部，存储在静电电容单元中的电荷作为电压Vpp供给的构成。但在该专利文献1中记载的构成，只在高电压Vpp下降到比该阈值低时，才会转换到生成Vpp+αα的第2升压电路侧。还有，在闪存存储器的情况下，升压电压即EEPROM的门电压为Vpp+α，这是加速读出模式中的读出干扰(诱发软写入)的主要原因。
如上所述，在图7所示的构成中，阻抗2021、2022的阻抗值为低阻抗时会增加等待时的消耗电流。另一方面，阻抗2021、2022的阻抗值为高阻抗时，减少了等待时的消耗电流，但从等待状态向读动作转换时的响应会延迟，因此，存在字线驱动电源线电位下降或偏差加大的问题。
在此，作为折中方案，也可考虑利用下述的构成：例如如图8所示，在字线驱动电源线22与阻抗2021之间具备开关205，其在控制等待状态和读动作切换的等待/读切换信号表示等待状态时导通、表示读动作时截止；在字线驱动电源线22与阻抗2071之间具备开关206，其由反相器208反相等待/读切换信号，由该信号控制导通、截止，在等待/读切换信号表示读动作时导通、表示等待状态时截止；阻抗2021、2022为高阻抗，阻抗2071、2072为低阻抗。等待状态时，作为供给比较电路203分压电压的阻抗，阻抗2021、2022组根据导通状态的开关205被选择；读动作时，低阻抗的2071、2072组根据导通状态的开关206被选择。而且，等待状态时由阻抗2021、2022得到的分压电压和读动作时由阻抗2071、2072得到的分压电压通过开关209选择，供给比较电路203。
然而，如图8所示的构成，分为等待时升压电压维持动作和读时升压电压的维持动作两种模式构成的情况下，从等待状态向读动作切换时，具有控制偏差大的问题。
图9是用于说明该问题的图，是基于本申请发明者研究、讨论的结果。图9也可作为与本发明的实施例相比较的比较例使用。
等待状态时，EEPROM外部输入的片选通信号CEB被活性化(低电平有效)，转换为读动作时，升压电路20(参照图6)的响应延迟，通过读动作时选择字线连接的字驱动器的字线驱动动作，从稳定电容21(参照图6)，电荷顺次丢失，弥补这一丢失的升压动作在时间上会产生偏差，其结果使读时的字线驱动电源线22的电位Vword的变化加大。
在图9所示的例子中，从ta的等待状态向读动作切换的时间点到tb时间点，升压电路20的升压动作并不充分，每个读动作，字线驱动电源线22的电位Vword的峰值顺次下降。上述升压电位的变动，由于等待状态向读动作切换，例如图8比较电路203的阻抗由高阻抗的2021、2022向低阻抗2071、2072侧切换，CR时间常数即使减小，由于振荡器204振荡时间的变动等，当升压电路20动作延迟时，升压电路20的输出电位的变动变地更大。
还有，图9的时间点tb以后，升压电路20动作，字线驱动电源电位Vword的峰值电位开始顺次上升。还有，在图9中为彻底说明，按照片选通信号CEB被活性化后，读动作5个周期(X地址变化5次)后，升压动作开始发挥作用的方式进行绘制。
如图9所示，从等待状态向读动作切换时，读时升压电压的下降大是造成数据读出时出错等的原因。
专利文献1：特开2000-268562号公报(第3页、第1图)
发明内容
因此，本发明的目的在于提供一种谋求等待时消耗电流减低，并且抑制或减低读时升压电压的变动的电源电路及具备该电源电路的半导体存储装置。
在本申请中公开的发明为达到上述目的，具有如下概略构成。
与本发明一个方面(侧面)相关的电源电路，具备：输出第1电位的升压电路；蓄积上述升压电路的输出电位的电容；输出与上述第1电位不同的第2电位的电路；根据等待控制信号，在等待状态时处于导通状态，输出上述第2电位到输出端子，在动作时处于截止状态的开关；根据等待控制信号，在等待状态时处于非活性状态，在动作时处于活性状态，接受从上述升压电路输出的上述第1电位作为驱动电源电位，用上述第2电位驱动输出上述输出端子的放大电路。
在本发明中，上述第2电位比上述第1电位低，输出上述第2电位的电路是将从上述升压电路输出的上述第1电位分压，输出上述第2电位，或是将其他电路设计为输出上述第2电位的电路，生成升压的上述第2电位。
与本发明另一个方面(侧面)相关的电源电路，具备：输出第1电位的升压电路；分压从上述升压电路输出的上述第1电位，生成第2电位的分压电路；连接稳定电容的同时，连接给电对象一个或多个负载电路的给电线；蓄积上述升压电路的输出电位的辅助电容；连接在上述升压电路的输出与上述给电线之间，在等待控制信号表示等待状态时导通，在上述等待控制信号表示动作状态时截止的开关；和接受上述第2电位作为输入电位、输出连接在上述给电线，接受上述升压电路的上述第1电位为驱动电源电位，在上述等待控制信号表示等待状态时处于非活性状态，在上述等待控制信号表示动作状态时被活性化，用上述第2电位驱动上述给电线的放大电路。上述等待状态向动作状态切换时丢失的电荷由上述辅助电容供给。
与本发明的其他方面(侧面)相关的电源电路，具备：输出第1电位的第1升压电路；蓄积上述第1升压电路的输出电位的辅助电容；输出比上述第1电位低的第2电位的第2升压电路；连接稳定电容的同时，连接给电对象一个或多个负载电路的给电线；连接在上述第2升压电路的输出与上述给电线之间，在等待控制信号表示等待状态时导通，在上述等待控制信号表示动作状态时截止的开关；接受来自上述第2升压电路的上述第2电位作为输入电位、输出连接在上述给电线上，接受上述升压电路的上述第1电位为驱动电源电位，在上述等待控制信号表示等待状态时处于非活性状态，在上述等待控制信号表示动作状态时被活性化，用上述第2电位驱动上述给电线的放大电路。上述等待状态向动作状态切换时丢失的电荷由上述辅助电容供给。
与本发明的另一个方面(侧面)相关的半导体存储装置，具备：接受从装置外部供给的电源电位，升压上述电源电位，输出第1电位的升压电路；蓄积上述升压电路输出电位的电容；输出与上述第1电位不同的第2电位的电路；根据输入的等待/访问切换信号，在等待状态时处于导通状态，输出上述第2电位给驱动字线电路的电源线(称“字线驱动电源线”)，在访问动作时处于截止状态的开关；根据等待/访问切换信号，在等待状态时处于非活性状态，在访问动作时处于活性状态，接受从上述升压电路输出的上述第1电位作为驱动电源电位，用上述第2电位驱动输出上述字线驱动电源线的放大电路。在本发明中上述第2电位比上述第1电位低，输出上述第2电位的电路构成，可以是分压从上述升压电路输出的上述第1电位，输出上述第2电位或者从其他升压电路生成上述第2电位的构成。
与本发明的其他方面(侧面)相关的半导体存储装置，具备：接受从半导体存储装置外部供给的电源电位，升压上述电源电位，输出第1电位的升压电路；分压从上述升压电路输出的上述第1电位，生成第2电位的分压电路；连接稳定电容的同时，在驱动字线电路上给电驱动电源的字线驱动电源线；蓄积上述升压电路输出电位的辅助电容；连接在上述分压电路的输出与上述字线驱动电源线之间，在输入的等待/访问切换信号表示等待状态时导通，在上述等待/访问切换信号表示访问动作时截止的开关；和接受上述第2电位作为输入电位，输出连接在上述字线驱动电源线上，接受上述升压电路的上述第1电位作为驱动电源电位，在上述等待/访问切换信号表示等待状态时处于非活性状态，在上述等待/访问切换信号表示访问动作时被活性化，用上述第2电位驱动上述字线驱动电源线的放大电路。
与本发明的其他方面(侧面)相关的半导体存储装置，具备：接受从半导体存储装置外部供给的电源电位，升压上述电源电位，输出第1电位的第1升压电路；输出比上述第1电位低的第2电位的第2升压电路；蓄积上述第1升压电路的输出电位的辅助电容；连接稳定电容的同时，在驱动字线的电路上给电驱动电源的字线驱动电源线；连接在上述第2升压电路的输出与上述字线驱动电源线之间，在输入的等待/访问切换信号表示等待状态时导通，在上述等待/访问切换信号表示访问动作时截止的开关；接受来自上述第2升压电路的上述第2电位作为输入，输出连接在上述字线驱动电源线上，接受上述升压电路的上述第1电位作为驱动电源电位，上述等待/访问切换信号表示等待状态时处于非活性化状态，上述等待/访问切换信号表示访问动作时被活性化，用上述第2电位驱动上述字线驱动电源线的放大电路。
(发明效果)
根据本发明，即谋求了等待时升压电路的消耗电能的减低，又能抑制从等待向动作切换时供给给电线的升压电位的变动。
附图说明
图1是表示本发明第1实施方式的构成图。
图2是用于说明本发明第1实施方式的动作的一例的时序波形图。
图3是表示本发明第2实施方式的构成图。
图4是用于说明本发明第2实施方式的动作的一例的时序波形图。
图5是表示本发明中放大电路和开关构成的一实施示例图。
图6是表示以往的供给字线电源的电源电路的构成图。
图7是用于说明升压电路的图。
图8是用于说明阻抗切换型升压电路的图。
图9是说明图6动作的波形图。
图中：20-升压电路；21-稳定电容；22-字线驱动电源线；101-升压电路；102-辅助电容；103-稳定电容；104-放大电路；105-开关；106-节点(Vpool电位)；1071、1072-阻抗；108-节点(Vread电位)；109-字线驱动电源线；110-升压电路；111-电平移位电路；201-充电泵；2021、2022-阻抗；203-比较电路；204-振荡器；205-开关；206-开关；208-反相器；209-开关。
具体实施方式
为进一步详细说明本发明，下面参照附图，对用于实施发明的最佳方式进行说明。图1是表示本发明的第1实施方式的构成的图。
参照图1，与本发明的第1实施方式相关的半导体存储装置是用比外部电源电位Vcc(例如1.8V)更高的电压驱动字线的半导体存储装置，具备输入外部电源电压Vcc、输出比Vcc高的电位的升压电位Vpool(例如7V)的升压电路101；一端与升压电路101的输出节点106连接，另一端例如与地电位连接的辅助电容102；连接在升压电路101的输出节点106与地之间，从抽头处输出分压升压电路101的升压电压Vpool后的电压(例如6V)的分压阻抗1071、1072；输入端子连接在分压阻抗1071、1072的连接点(抽头)，接受升压电位Vpool作为驱动电源电位，根据等待/读切换信号，控制活性化/非活性化的放大电路(AMP)104；一端连接分压阻抗1071、1072的连接点，另一端连接字线驱动电源线109，根据等待/读切换信号控制导通、截止的开关105。字线驱动电源线109一端连接在放大电路104的输出端子上，另一端连接在一端接地的稳定电容103的另一端上。字线驱动电源线109连接在图中未示出的字驱动器(驱动接受X译码器的输出的驱动字线)的电源基座(pad)上。
放大电路104根据等待/读切换信号，在等待时处于非活性化状态(停止动作)，放大电路104的输出处于高阻抗状态，在读动作时被切换控制为活性状态。
开关105根据等待/读切换信号，在等待时处于导通状态，读动作时处于截止状态。等待/读切换信号是根据从半导体存储装置外部输入到控制端子(CEB)的片选通信号CEB，在半导体存储装置内部生成的控制信号。
图2是用于说明图1所示的本实施例动作的时序波形图。图2中模式表示了从半导体存储装置外部输入到控制端子(CEB)的片选通信号CEB、X地址、Vpool(节点106的电位)、Vread(节点108的电位)、Vword(节点109的电位)的波形变化例子。参照图1及图2，以下说明第1实施方式的动作。
片选通信号CEB为非活性状态(高电平)时，等待/读切换信号处于等待状态，放大电路104处于非活性化状态，其输出为高阻抗状态。另一方面，开关105处于导通状态。因此，等待状态时升压电路101的升压电压Vpool由阻抗1071、1072分压后的电压Vread(例如6V)介由导通状态的开关105，供给字线驱动电源线109。字线驱动电源线109的电位为Vread。
片选通信号CEB为活性状态(低电平)时，读动作时开关105处于截止状态，放大电路104处于活性状态。放大电路104接受由阻抗1071、1072分压升压电压Vpool后的电压Vread，用电压Vread驱动字线驱动电源线109。
优选放大电路104的构成为电压跟随器(Voltage follower)，字线驱动电源线109的电压Vword与放大电路104的输入电压Vread同相。升压电压Vpool由阻抗1071、1072分压后的电压Vread(图1的节点108的电位)，读动作时与升压电压Vpool同相，故由放大电路104驱动的字线驱动电源线109的电压Vword也与Vpool同相。
在本实施例中，从等待状态向读动作转换时，读动作时的电荷从在等待时进行蓄积的辅助电容102供给。因此，在从等待状态向读动作切换时，与图9所示的以往的构成的情况相比，字线驱动电源线109的电位Vword的变化，可被抑制、减低。
即从升压电路101输出的升压电位Vpool的峰值，在从等待状态向读动作切换时，虽然随着每次电荷丢失顺次下降，但由于供给来自辅助电容102的电荷，与图9的示例相比，字线驱动电源线109的电位下降的变动幅度变小。
还有，在图1中生成电位Vread的阻抗1071、1072由高阻抗构成，因此当然也可以在等待状态和读动作时都作为谋求减低消耗电能的构成。
接着，说明本发明第2实施方式的构成。图3是表示本发明第2实施方式的构成图。参照图3，有关本发明的第2实施方式的半导体存储装置，具备：输入外部电源电压Vcc(例如1.8V)、输出比Vcc高的电位的升压电位Vpool(例如7V)的升压电路101；一端与升压电路101的输出节点106连接、另一端接地的辅助电容102；输出比Vcc高的电位的升压电位Vread(例如6V)的升压电路110。但Vread比Vpool电位低。
升压电路110的输出电位Vread输入到放大电路104的输入端子，并且还输入到根据等待/读切换信号，控制导通、截止的开关105的一端。开关105的另一端连接字线驱动电源线109，放大电路104的输出端子连接字线驱动电源线109。与上述第1实施方式相同，本实施方式中也在字线驱动电源线109上连接稳定电容103。
与上述第1实施方式相同，在第2实施方式中，放大电路104也根据等待/读切换信号，在等待时处于非活性状态，输出端子处于高阻抗状态，在读动作时处于活性状态。
另外，开关105根据等待/读切换信号，在等待时处于导通状态，在读动作时处于截止状态。等待/读切换信号是根据从半导体存储装置外部输入到控制端子(插头(pin))的片选通信号CEB，在半导体存储装置内部生成的控制信号。
图4是用于说明在图3中所示的本实施方式的动作的时序波形图。在图4中模式地表示了从半导体存储装置外部输入到控制端子(CEB)的片选通信号CEB、X地址、Vpool(节点106的电位)、Vread(节点108的电位)、Vword(字线驱动电源线109的电位)的波形变化的例子。参照图3及图4，以下说明第2实施方式的动作。
片选通信号CEB为非活性状态(高电平)时，等待/读切换信号处于等待状态，放大电路104处于非活性化状态，其输出为高阻抗状态，开关105处于导通状态。因此，等待状态时，在字线驱动电源线109上介由开关105供给来自升压电路110的电压Vread。
片选通信号CEB变为活性状态(低电平)，等待/读切换信号表示读动作时，开关105处于截止状态，放大电路104处于活性状态，在输入端子接受升压电路110的输出电位Vread，由电位Vread驱动字线驱动电源线109。
与上述第1实施方式不同，第2实施方式在读动作时，升压电路110的输出电位Vread(节点108的电位)保持恒定。这是因为升压电路110的输出连接在输入阻抗高的放大电路104上，读动作时开关105被截止，输出电位Vread(节点108)的电荷不会丢失。
放大电路104具有变为由与输入电压相同的电压驱动输出端子的电压跟随器构成。读动作时的电荷，由在等待时蓄积电荷的辅助电容102供给，所以从等待状态向读动作转换时，与图9所示的比较例相比，字线驱动电源线109的电位Vword的变化，可被特别地减小。
另外，放大电路104用电压Vread驱动字线驱动电源线109。因此，虽然从升压电路101输出的升压电压Vpool的峰值，根据读动作每次电荷丢失而顺次下降，但字线驱动电源线109的电位的峰值在每个读周期，恢复为6V(Vread)。即峰值维持在6V。因此，在选择单元的字线上供给6V的字线电源，使读动作稳定化。
图5是表示在图1及图3所示的实施例中的放大电路104和开关105的构成的一个实施例图。
参照图5，放大电路104由差动放大电路构成，具备：构成供给差动对恒电流的恒流源NMOS晶体管MN3；源极与NMOS晶体管MN3的漏极共同连接构成差动对的NMOS晶体管MN1、MN2；构成差动对能动负载的电流镜电路(PMOS晶体管MP1、MP2)。构成电流镜的PMOS晶体管MP1、MP2的源极与电位Vpool(图1或图3的节点106)连接。构成恒流源的NMOS晶体管MN3，连接到源极接地、栅极输入等待/读切换信号的NMOS晶体管MN4的漏极。
差动对的输出(晶体管MN1和MP1的漏极连接点)，连接到源极连接Vpool(节点106)、漏极连接字线驱动电源线109、构成输出放大段的PMOS晶体管MP4的栅极。
PMOS晶体管MP4的漏极与字线驱动电源线109之间的连接点，介由阻抗R连接NMOS晶体管MN5的漏极，NMOS晶体管MN5的源极接地，其栅极连接等待/读切换信号。
另外，等待/读切换信号输入到电平移位(level shift)电路111中进行电平移位，还具备栅极上输入经电平移位的等待/读切换信号、源极连接电源Vpool(节点106)、漏极连接输出放大段PMOS晶体管MP4的栅极的PMOS晶体管MP3。
还有，具备源极连接Vread(图1或图3的节点108)、栅极上输入电平移位的等待/读切换信号的PMOS晶体管MP5，和源极连接字线驱动电源线109、栅极上输入经电平移位的等待/读切换信号、漏极与PMOS晶体管MP5的漏极连接的PMOS晶体管MP6。
在差动对NMOS晶体管MN1的栅极(非反相输入端子)上接受电位Vread，在差动对NMOS晶体管MN2的栅极(反相输入端子)上连接差动放大电路输出端子(图5中字线驱动电源线109)，构成电压跟随放大器。
另外，PMOS晶体管MP3、MP5、MP6构成图1、图3的开关105。
电平移位电路111将用于控制PMOS晶体管MP3、MP5、MP6导通、截止的等待/读切换信号移位成与升压电压Vpool、Vread对应的振幅信号。当PMOS晶体管MP3、MP5、MP6截止时，PMOS晶体管MP3、MP5、MP6的栅极输入的等待/读切换信号的电位为Vread，另一方面，当PMOS晶体管MP3、MP5、MP6导通时，PMOS晶体管MP3、MP5、MP6的栅极输入的等待/读切换信号的电位为地电位。还有，级联(共射共基(cascode)连接)在Vread与字线驱动电源线109之间的PMOS晶体管MP5、MP6可阻止从字线驱动电源线109向Vread(节点108)的电流逆流。
以下说明图5所示的差动放大电路的动作。
本实施例中，等待状态时，等待/读切换信号处于低电平，恒流源NMOS晶体管MN4及输出放大段的NMOS晶体管MN5都处于截止状态。而且，等待/读切换信号因处于低电平，PMOS晶体管MP3导通、PMOS晶体管MP4的栅极为电位Vpool。这样，输出放大段的PMOS晶体管MP4截止，差动放大电路的输出处于高阻抗状态。另一方面，由于PMOS晶体管MP5、MP6处于导通状态，因此图1或图3中节点108的电位Vread(6V)供给字线驱动电源线109。
如上所述，根据本实施例，等待状态时，放大电路104中的电源电流通路被阻断，放大电路104停止动作，谋求了消耗电能的减低。
本实施例中，读动作时，等待/读切换信号处于高电平，恒流源NMOS晶体管MN4及输出放大段的NMOS晶体管MN5都处于导通状态，差动放大电路被活性化。另外，PMOS晶体管MP3、MP5、MP6都截止，输出放大段的PMOS晶体管MP4，其栅极接受差动对(MN1、MN2)的输出，充电驱动字线驱动电源线109。还有，等待/读切换信号为高电平时，介由阻抗R连接字线驱动电源线109的NMOS晶体管MN5，放电驱动字线驱动电源线109。差动对(MN1、MN2)的反相输入端子(NMOS晶体管MN2的栅极)的电位比电位Vread低时，暂时流入差动对一方的NMOS晶体管MN2的电流(漏极—源极电流)减少、流入差动对另一方的NMOS晶体管MN1的电流(漏极—源极电流)增加，PMOS晶体管MP3的栅极电位下降，流入PMOS晶体管MP3的电流(漏极—源极电流)增加，使字线驱动电源线109的电位上升。另一方面，差动对(MN1、MN2)的反相输入端子(NMOS晶体管MN2栅极)的电位比电位Vread高时，暂时流入差动对一方的NMOS晶体管MN2的电流(漏极—源极电流)增加、流入差动对另一方的NMOS晶体管MN1的电流(漏极—源极电流)减少，PMOS晶体管MP3的栅极电位上升，流入PMOS晶体管MP3的电流(漏极—源极电流)减少，使字线驱动电源线109的电位下降。这样，图5的差动放大电路，发挥着由与输入非反相输入端子的电位Vread同相的电位驱动字线驱动电源线109的电压跟随电路的功能。还有，PMOS晶体管MP4的漏极与栅极之间，当然也可具备电容元件(防止振荡用的电容元件)。
还有，在图1所示的上述实施方式等中，作为升压电路101，当然也可具有如图8所示的根据等待/读切换信号，由开关转换高阻抗与低阻抗的构成。
以上虽然结合上述实施例说明本发明，但本发明并不仅仅限定为上述实施例的构成，可适用于实现等待状态和活性状态切换的任意电源电路。另外，本发明也不限定只适用于半导体存储装置的升压电路，当然也可适用于任意电子装置。

Claims (14)

1、一种电源电路，其特征在于，具备：
升压电路，其生成升压电压，输出第1电位；
电容，其蓄积所述升压电路输出电位；
输出与所述第1电位不同的第2电位的电路；
开关，其根据等待控制信号在等待状态时处于导通状态，输出端子输出所述第2电位，在动作时处于截止状态；和
放大电路，其根据等待控制信号，在等待状态时处于非活性状态，在动作时处于活性状态，接受从所述升压电路输出的所述第1电位作为驱动电源电位，用所述第2电位驱动输出所述输出端子的放大电路。
2、根据权利要求1中所述的电源电路，其特征在于，
所述第2电位比所述第1电位低，
输出所述第2电位的电路，分压从所述升压电路输出的所述第1电位，输出所述第2电位。
3、根据权利要求1中所述的电源电路，其特征在于，
所述第2电位比所述第1电位低，
输出所述第2电位的电路，其升压电路由其他的升压电路构成，所述其他的升压电路生成升压电压，输出所述第2电位。
4、一种电源电路，其特征在于，具备：
升压电路，其输出第1电位；
分压电路，其分压从所述升压电路输出的所述第1电位，生成第2电位；
给电线，其连接供电对象的一个或多个负载电路；
第1电容，其使连接所述给电线的所述给电线的电位稳定化；
第2电容，其蓄积所述升压电路的输出电位；
开关，其连接在所述分压电路的输出与上述给电线之间，在等待控制信号表示等待状态时导通，在所述等待控制信号表示动作状态时截止；和
放大电路，其接受所述第2电位作为输入电位、输出连接在所述给电线上，接受所述升压电路的所述第1电位作为驱动电源电位，在所述等待控制信号表示等待状态时处于非活性状态，在所述等待控制信号表示动作状态时被活性化，用所述第2电位驱动所述给电线；
从所述等待状态向动作状态转换时丢失的电荷由所述第2电容供给。
5、一种电源电路，其特征在于，具备：
第1升压电路，其生成升压电压，输出第1电位；
第2升压电路，其生成升压电压，输出比所述第1电位低的第2电位；
给电线，其连接供电对象一个或多个负载电路；
第1电容，其使连接所述给电线的所述给电线的电位稳定化；
第2电容，其蓄积所述第1升压电路的输出电位；
开关，其连接在所述第2分压电路的输出与所述给电线之间，在等待控制信号表示等待状态时导通，在所述等待控制信号表示动作状态时截止；和
放大电路，其接受来自所述第2升压电路的所述第2电位作为输入、输出连接所述给电线，接受所述升压电路的所述第1电位作为驱动电源电位，所述等待控制信号表示等待状态时处于非活性化状态，所述等待控制信号表示动作状态时被活性化，由所述第2电位驱动所述给电线，
从所述等待状态向动作状态转换时丢失的电荷由所述第2电容供给。
6、一种电源电路，其特征在于，
所述放大电路具有在非反相输入端子上接受所述第2电位，在反相输入端子上接受所述放大电路的输出电压的电压跟随器的构成。
7、一种半导体装置，其特征在于，具备权利要求1中所述的电源电路。
8、一种电子装置，其特征在于，具备权利要求1中所述的电源电路。
9、一种半导体存储装置，其特征在于，具备：
升压电路，其接受从半导体存储装置外部供给的电源电位，升压所述电源电位，输出第1电位；
电容，其蓄积所述升压电路的输出电位；
输出与所述第1电位不同的第2电位的电路；
电源线，其连接驱动字线的至少一个电路，将电源供给所述至少一个电路；
开关，其根据输入的等待/访问切换信号，在等待状态时处于导通状态，在所述电源线中输出所述第2电位，在访问动作时处于截止状态；
放大电路，其根据所述等待/访问切换信号，在等待状态时处于非活性状态，在访问动作时处于活性状态，接受从所述升压电路输出的所述第1电位作为驱动电源电位，由所述第2电位驱动输出所述电源线。
10、根据权利要求9所述的半导体存储装置，其特征在于，
所述第2电位比所述第1电位低，
输出所述第2电位的电路，分压所述升压电路输出的所述第1电位，输出所述第2电位。
11、根据权利要求9所述的半导体存储装置，其特征在于，
所述第2电位比所述第1电位低，
输出所述第2电位的电路，其升压电路由其他的升压电路构成，在所述其他的升压电路中生成所述的2电位。
12、一种半导体存储装置，其特征在于，具备：
升压电路，其接受从半导体存储装置外部供给的电源电位，升压所述电源电位，输出第1电位；
分压电路，其分压从所述升压电路输出的所述第1电位，生成第2电位；
字线驱动电源线，其在驱动字线的电路上供电驱动电源；
第1电容，其连接所述字线驱动电源线，使所述字线驱动电源线的电位稳定化；
第2电容，其蓄积所述升压电路的输出电位；
开关，其连接在所述分压电路的输出与所述字线驱动电源线之间，在输入的等待/访问切换信号表示等待状态时导通，在所述等待/访问切换信号表示访问动作时截止；
放大电路接受所述第2电位作为输入，输出连接所述字线驱动电源线，接受所述升压电路的所述第1电位作为驱动电源电位，在所述等待/访问切换信号表示等待状态时处于非活性状态，在所述等待/访问切换信号表示访问动作时被活性化，由所述第2电位驱动所述字线驱动电源线。
13、一种半导体存储装置，其特征在于，具备：
第1升压电路，其接受从半导体存储装置外部供给的电源电位，升压所述电源电位，输出第1电位；
第2升压电路，其输出比所述第1电位低的第2电位；
字线驱动电源线，其在驱动字线的电路上供电驱动电源；
第1电容，其连接所述字线驱动电源线，使所述字线驱动电源线的电位稳定化；
第2电容，其蓄积所述升压电路的输出电位；
开关，其连接在所述第2升压电路的输出与所述字线驱动电源线之间，在输入的等待/访问切换信号表示等待状态时导通，在所述等待/访问切换信号表示访问动作状态时截止；
放大电路，其接受来自所述第2升压电路的所述第2电位作为输入，输出连接在所述字线驱动电源线上，接受所述升压电路的所述第1电位作为驱动电源电位，在所述等待/访问切换信号表示等待状态时处于非活性化状态，在所述等待/访问切换信号表示访问动作状态时被活性化，由所述第2电位驱动所述字线驱动电源线。
14、根据权利要求9中所述的半导体存储装置，其特征在于，
所述放大电路具有在非反相输入端子接受所述第2电位，在反相输入端子接受所述放大电路的输出电位的电压跟随器的构成。
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