TW578162B

TW578162B - Semiconductor storage device and information apparatus

Info

Publication number: TW578162B
Application number: TW091134488A
Authority: TW
Inventors: Kaname Yamano
Original assignee: Sharp Kk
Priority date: 2001-12-18
Filing date: 2002-11-27
Publication date: 2004-03-01
Also published as: CN1288665C; EP1321945B1; KR20030051286A; EP1321945A1; US6751131B2; TW200304149A; DE60223894T2; CN1427417A; US20030112664A1; JP2003187587A; SG131754A1; JP3983048B2; KR100459604B1; DE60223894D1; DE60223894T8

Description

578162 ⑴ 玖、發明說明實施方式及圖_翠說明) (發明說明應敘明：發明所屬之技術領域、先前技術、内容、發明背景 1 ·發明領域本發明係關於一種可電寫入資料的非揮發性記憶體（例如，如快閃EEPR〇M等等之類的半導體儲存裝置），並且係關於一種使用非揮發性記憶體之資訊裝置（例如，行動電話終端機等等）。 2 ·相關技藝說明傳統上，在可電寫入資料的非揮發性半導體儲存裝置 (非揮發性記憶體，例如，如快閃EEPROM)中，資料讀取作業的執行方式如下：如圖8所示，將設定為預先決定臨界值的相同沒極電壓施加至記憶體單元RC〇(稱為”參考單元）’並且施加至欲執行讀取作業之記憶體陣列上的記憶體單兀MCO ’同時藉由一參考字線解碼器及一正規字線解碼器施加相同閘極電壓，並且通過記憶體單元Rc〇和 MCO所流動之電流值間的差值被一感應放大器S/A放大，而且放大結果被讀取為所儲存資料。在用於將一閘極電壓施加至參考單元RC0的傳統方法中，會持續將閘極電壓施加至參考單元RC0，同時將供應電壓施加至儲存裝置（請參閱圖9到圖11}。在另一種傳統方法中’會根據在資料讀取作業期間啟用的ATd信號，將一閘極電壓施加至參考單元RC〇(請參閱圖12到圖14)。下文中將具體說明這些方法。圖9顯示傳統非揮發性半導體儲存裝置ι〇之主要部件示 (2) 範性結構的方塊圖。圖9顯示的方法為，將一電壓持續施加至參考單元RCO、RC 1和RC2的每條字線，同時將一供應電壓施加至儲存裝置。在圖9中，傳統非揮發性半導體儲存裝置丨〇包括：一記憶體單元陣列RA，其係由複數個參考單元rc0至RC 2所組成（下文中稱之為’’參考陣列R A ’’）；位準偏移器L S 0和 LSI，其構成一字線控制電路，用於控制參考單元的字線；一記憶體單元陣列MA(下文中稱之為”記憶體陣列 Μ A ”），其為一資料儲存區域；一正規字線預解碼器 XPDEC ; —正規字線解碼器XDEC ; —冗餘字線預解碼器 XPRDEC ；以及一冗餘字線解碼器XRDEC。參考陣列RA包括：參考單元RC 0，在資料讀取作業時使用；參考單元R c 1，用於確認刪除資料；以及參考單元 RC2，用於資料寫入作業之確認。參考單元字線rwLO被連接至參考單元RCO和RC1的閘極，而且參考單元字線 RWL 1被連接至參考單元RC2的閘極。位元線rbLO被連接至參考單元RCO的汲極；位元線RBL1被連接至參考單元 RC1的汲極；及位元線RBL2被連接至參考單元RC2的汲極。參考單元RCO至RC2的源極均被連接至通用源極線 RHS。位準偏移器L S 0和L S 1係由字線的節點電壓η W L供電。位準偏移器LSO接收一參考單元選擇信號SELO ,並且根據所接收的參考單元選擇信號SELO將一電壓輸出至參考單元字線RWLO，藉以選取參考單元字線RWLO。位準偏移器 (3) LSI接收一參考單元選擇信號seL卜並且根據所接收的參考單元選擇信號SEL1將一電壓輸出至參考單元字線 RWL1，藉以選取參考單元字線RWL1。參考單元選擇信號 SELO和SEL1都是以互斥方式被啟用，以至於信號SEL〇和 SEL1之一處於ON(開啟）狀態（例如，當將供應電壓VCC施加至儲存裝置1 0時），而另一信號則處於〇 F F (關閉）狀態。例如，當參考單元選擇信號SEL〇處於〇N(開啟）狀態時，參考單元字線RW L0的電位上升，藉以選取參考單元字線 RWL0 〇當參考單元選擇信號SEL1處於〇N(開啟）狀態時，參考單元字線RWL 1的電位上升，藉以選取參考單元字線 RWL1。記憶體陣列Μ A包括複數個記憶體單元，以當作沿著行列方向配置在矩陣中的記憶體元件。在本文，會藉由僅參考記憶體單元陣列Μ A的記憶體單元M C 0和M C 1，以簡化說明書。記憶體陣列正規字線MWL被連接至記憶體單元 MC0的閘極，而且記憶體陣列冗餘字線ReWL被連接至記憶體單元MC 1的閘極。通用位元線MB L被連接至每個記憶體單元MC0和MCI的汲極，源極線MHS被連接至每個記憶體單元M C 0和M C 1的源極。源極線RH S和Μ H S通常被維持在接地位準，但是會被控制以在儲存裝置處於特殊模式 (如測試模式等等）時處於不同的位準。例如，在刪除模式中，源極線RHS和MHS都處於高電壓位準。冗餘決策信號MD、定址信號ADD及字線啟用ATD信號 SPW都被輸入至正規字線預解碼器XPDEC 〇根據這些信 (4)

578162 號，正規字線預解碼器XPDEC^f 一正規字線選擇俨號S 輸出至正規字線解石馬器XDEC。正規字線解碼器XDEC係由字線的節點電壓Hwl供電。另外，正規字線解碼器XDEC接收從正規字線預解竭器XPDEC輸出的正規字.線選擇信號sx，並且根據正規二線選擇信號SX將-電壓輸出至一預先決定記憶體陣列：規字線MWL·，藉以選取該預先決定記憶體陣列正規字 MWL。、冗餘字線預解碼器XPRDEC接收一定址信號ADD、一字線啟用ATD信號SPW及一冗餘字線定址信號Badd。根據廷些信號，冗餘字線預解碼器xpRDEC將一冗餘決策芦號 MD輸出至正規字線預解碼器xpDEC，並且將一冗餘字線選擇信號RX輸出至冗餘字線解碼器XRDEC。冗餘字線解蝎器XRDEC係由字線的節點電壓hwl供電。另外，冗餘字線解碼器XRDEC接收從冗餘字線預解碼器XPRDEC輸出的冗餘字線選擇信號RX，並且根據冗餘 ^線，擇信號RX將一電壓輸h — Μ決定記憶體陣列几餘子線ReWL，藉以選取該預先決定記憶體陣列冗餘字線 ReWL 〇現在將參考圖10的時序圖來說明字線選擇作業，當選取非几餘忑隐體陣列正規字線時，藉由參考單元的字線控制電路》己It H陣列的正規字線控制電路及記憶體陣列的冗餘字線控制電路執行這項字線選擇作業。圖10中由上至下，圖1 0顯示供應電壓VCC ;字線的節點 578162

電壓HWL ;晶片啟的控制信號；輸出的控制信號；字線用信號CE#，這是用啟用信號0E#，這是啟用AT D信號S P W，於啟動儲存裝置1 0 用於准許資料輸出這是位址轉變偵測

電路（圖中未顯示）輸出的信號；參考單元字線rwl〇的電位；正規字線選擇信號sx ;記憶體陣列正規字線mwl的電位；以及記憶體陣列冗餘字線Re WL的電位。當晶片啟用信號CE#和輸出啟用信號〇E#都處於接地位準時，則可執行資料讀取作業。晶片啟用信號CE#和輸出啟用信號〇E#都是半導體記憶體中廣泛採用的控制信號，因此被圖 9的方塊圖省略。在一種可電寫入資料的非揮發性記憶體中（例如，非揮發性半導體儲存裝置10(如快閃EEPROM))，除非開始施加供應電壓之後立即發出資料寫入命令或資料删除命令，否則就可讀取資料。也就是說，用於啟動半導體晶片的晶片啟用#號匸£#和用於准許從一輸出觸點區（〇utput實體位址）輸出資料的輸出啟用信號0E#都遞減至接地位準，藉以可讀取記憶體單元M C 0中儲存的資訊。請參考圖1 0，在時間tO，開啟儲存裝置1 〇的電源後，供應電壓V C C開始上升。之後，在時間11 ,用於讀取資料之字線的節點電壓HWL開始上升。此時’針對參考單元RC0，參考單元選擇信號SEL0處於 ON(開啟）狀態，而參考單元選擇信號SEL1處於〇fF(關閉）狀態（接地位準），因此會使用字線的節點電壓HWL(約 DC5 V)以透過位準偏移器LS0將參考單元RC0的字線 (6)578162 發_說螞續轉 RWLO充電。另外，還會選取位元線RBLO，並且控制來考單元RCO的通用源極線RHS以使其處於接地位準。這個電壓控制狀態發生於發出讀取命令時。在時間t2，這發生於當使用供應電壓vcc開啟儲存裝置 1 0的電源後，儲存裝置1 0立即處於可讀取資料狀態。也就是說，在此狀態下，藉由將晶片啟用信號CE#和輸出啟用信號0E#遞減至接地位準時，就可從儲存裝置丨〇讀取資料。

接著，在時間t3，字線啟用ATD信號SPW上升以響廡到達接地位準的晶片啟用信號CE#。在時間t4，正規字線選擇信號SX上升至供應電壓位準。在時間t5，預先決定記憶體陣列正規字線MWL的電位上升以響應正規字線選擇信號SX上升。請注意，由於本實例中未選取記憶體陣列冗餘字線ReWL，所以記憶體陣^ 冗餘字線R e W L的電位維持在接地位準。

一段時間之後，完成資料讀取，並且在時間t6，字線啟用ATD信號SPW下降至接地位準。因此，在時間η，預先决疋圮憶體陣列正規字線M W L的電位下降至接地位準在前面的操作期間，參考單元RC〇的參考單元字線rww 一定維持在高位準。接著，現在將參考圖11的時序圖來說明字線選擇作業當選取冗餘字線時，藉由參考單元的字線控制電路、記虹陣列的正規字線控制電路及記憶體陣列的冗餘字線制電路執行這項字線選擇作業。在圖丨丨中，除了前面說 -10· 578162

⑺ 的各種信號以外，還會考慮到冗餘決策信號M D及冗餘字線選擇信號RX，而且考慮冗餘字線以取代記憶體陣列正規字線M W L。從時間10到時間13的運作完全相同於參考圖 1 0說明的運作，因此，此處省略其說明。下列字線選擇作業的說明從時間t4開始。如圖1 1所示，經過一段時間後，由於字線啟用AT D信號 SPW已上升，所以在時間t4，正規字線選擇信號SX上升至供應電壓位準，因此，記憶體陣列正規字線M WL的電位開始上升。然而，隨即發出冗餘決策信號M D，並且正規字線預解碼器XPDEC接收到冗餘決策信號MD，而將正規字線選擇信號S X的電位下降至接地位準。正規字線解碼益XDEC接收已降低的正規字線選擇信號sx，並且將記憶體陣列正規字線M WL的電位下降至接地位準。實質上在記憶體陣列正規字線M W L的電位下降至接地位準的同一時間（在時間t5)，從冗餘字線預解碼器 XPRDEC輸出的冗餘字線選擇信號RX到達供應電壓位準。於是’記憶體陣列冗餘字線Re WL的電位上升以代替記憶體陣列正規字線MWL。在本實例中，在記憶體陣列正規字線M WL的電位開始上升後’記憶體陣列正規字線MWL被切換至記憶體陣列冗餘字線Re\VL。這是因為正規字線預解碼器XPDEC不適切地發出正規字線選擇信號SX，而冗餘字線預解碼器 XPRDEC正在考慮是否應切換字線，於是，需要一特定時間長度以藉由冗餘決策信號MD來取消正規字線選擇信號 -11 - 578162 (8) 元成貧料讀取之後，在時間t6，字線啟用ATD信號SPW 下降至低位準（GND位準）。於是，在時間t7，冗餘字線選 · 擇k遗RX的電位下降，結果，記憶體陣列冗餘字線Re WL v 的電位下降至接地位準。圖9還顯示用於確認刪除資料的參考單元rc !，及用於食料寫入作業之確認的參考單元RC2。下文中將簡短說明這些單元。 ^ 當在記憶體陣列MA中執行資料寫入作業時，會執行確邊作業以決定是否正常執行資料寫入。在確認作業期間，參考單元選擇信號SEL1處於ON(開啟）狀態（高位準），而參考單元選擇信號SEL0處於OFF(關閉）狀態（低位準）。此時’會選取位元線RB L 2，以便取消選取用於讀取資料之參考單元RC0的位元線RBL0。結果，參考單元RC2變成可存取。另一方面，通用源極線RH S處於接地位準，並且字線的節點電壓H WL遞增至（例如）約6 V，以便執行確認作 _ 業。就執行有關記憶體陣列Μ A的刪除作業而言，會執行綠 δ忍作業以決定是否已正常完成刪除作業。在此情況下，參考單元選擇信號SEL0處於ON(開啟）狀態（高位準），而參考單元選擇信號SEL1處於OFF(關閉）狀態（低位準）。結果’會選取位元線R B L 1，以便可存氣用於確認刪除資料，的參考單元R C 1。另一方面，在寫入確認作業期間通用源極線R H S處於接地位準，並且字線的節點電壓η w L遞增至 -12 - 578162

(9) (例如）約5 V，以便執行確認作業。圖1 2顯示傳統非揮發性半導體儲存裝置丨丨之主要部件之另一種示範性結構的方塊圖。圖丨2顯示的方法為，根據在資料讀取作業期間啟動的字線啟用ATD信號SPW，將一電壓施加至參考單元RC的參考單元字線RWl。在圖1 2中，傳統非揮發性半導體儲存裝置丨丨包括：一記憶體單元陣列RA，其包含一參考單元RC(下文中稱之為r 參考陣列RA”）；一參考字線控制電路cu ; —記憶體單元陣列Μ A (下文中稱之為€憶體陣列Μ A ”），其為一資料健存區域；一正規字線預解碼器XPC)EC ; 一正規字線解碼器XDEC ; —冗餘字線預解碼器xprdeC ;以及一冗餘字線解碼器XRDEC。記憶體陣列正規字線mwL、用於選擇性控制記憶體陣列冗餘字線R e W L的電路系統和記憶體陣列Μ A的電路結構及其運作相同於圖9所示的非揮發性半導體儲存裝置1 〇，因此，此處省略其說明。參考陣列RA包括用於讀取資料的參考單元Rc。參考單元字線RWL被連接至參考單元RC的閘極。位元線化儿被連接至參考單元RC的没極；及通用源極線RH s被連接至參考單元RC的源極。源極線RHS通常被維持在接地位準’但是會被控制以在儲存裝置處於特殊模式（如測試模式等等）時處於不同的位準。例如，在刪除模式中，源極線RHS處於南電壓位準。此處’雖然圖12中〇古月s τ，、虿顯示用於讀取資料的參考單元RC，但是可在其他參考陣列中配備用於寫入資料或刪除確認處理的參考單元，或連同來考字 -13 · 578162

(ίο) 線等等一起配備於圖1 2的參考陣列R A中。此處，說明内容著重於用於讀取資料的參考單元RC，並且會省略有關用於寫入資料或刪除確認處理的參考單元，且省略用於控制這些參考單元及相關控制電路的互相連接。參考字線控制電路CU係由字線的節點電壓HWL供電。參考字線控制電路CU控制參考單元字線RWL的電位。參考字線控制電路C U接收在讀取資料時發出的字線啟用 ATD信號SPW，並且在測試模式期間以強制方式接收用於選擇控制參考單元字線RWL的測試字線選擇信號S D。參考字線控制電路CU根據前述之信號，將一電壓輸出至預先決定參考單元字線RWL，藉以選取該預先決定參考單元字線RWL。現在將參考圖13的時序圖來說明字線選擇作業，當選取非冗餘正規字線時，由參考單元的字線控制電路、記憶體陣列的正規字線控制電路及記憶體陣列的冗餘字線控制電路執行這項字線選擇作業。如同圖10，圖13中由上至下，圖13顯示供應電壓VCC; 字線的節點電壓HWL ;晶片啟用信號CE#，這是用於啟用儲存裝置10中之讀取作業或寫入作業的輸入控制信號（當晶片啟用信號CE#處於接地位準時可操作儲存裝置10); 輸出啟用信號OE#(當輸出啟用信號OE#處於接地位準時可讀取資料）；字線啟用ATD信號SPW ;參考單元字線RWL 的電位；正規字線選擇信號SX ;記憶體陣列正規字線M WL 的電位；以及記憶體陣列冗餘字線Re WL的電位。 -14 - 578162

⑼ 請參考圖1 3，在時間t0 ,開啟儲存裝置丨丨的電源後，供應電壓VCC開始上升。之後，在時間tl，用於讀取資料之字線的節點電壓HWL開始上升。在時間t2 ’當開啟非揮發性半導體儲存裝置1 1 (例如，快閃EEPROM等等、沾φ、広# 以+ # 于寻）的電源後，儲存裝置立即處於可讀取資料狀態。也就是今，产 At # 况在此狀悲下，猎由將晶片啟用信號 C E #遞減至接地位進走 ^ 旱時，就可執行貢料讀取作業。接著，在時間t3，# μ ^

你町j υ，子線啟用ATD信號SPW上升以響應下降中的晶片啟用信號^ _ 藏CE#。為了響應字線啟用atd信號升在時間t4 ’使用字線的節點電壓ηWL將參考單字線RWL充電’並且同時，正規字線預解碼器發出正規字線選擇信號SX。在時間t5 JL規予線解碼器xdec根據正規字線選擇信 =SX的輸出’使記憶體陣列正規字線MWL的電位上升。

月’主心由於解碼作業，導致記憶體陣列正規字線MWL

之電位上升會稍微延遲而落後於參考單元字線RWL之上升0 一段時間之後，完成資料讀取用ATD信號SPW下降至接地位準列正規字線MWL的電位下降至單元字線RWL及記憶體陣接地位準。，並且在時間t6，字線啟。因此，在時間t7，參考 a接著現在將參考圖14的時序圖來說明字線選擇作業，選取几餘子線吩，藉由參考單元的字線控制電路、記憶拉車幻的正規字線控制電路及記憶體陣列的冗餘字線控 -15- (12)

578162 制電路執订沒項字線選擇作業。在圖1 4中，除了前面說明的各種#號以外’還會考慮到冗餘決策信號MD及冗餘字線選擇#號RX 且考慮冗餘字線以取代記憶體陣列正規予、’泉M W L從時間t 〇到時間13的運作完全相同於參考圖 1 3 4明的運作’因此，此處省略其說明。下列字線選擇作業的說明從時間t4開始。如圖1 3所不’經過一段時間後，由於字線啟用AT D信號 spw已上升’所以在時間t4，正規字線選擇信號sx上升至供應電壓位準’因此，記憶體陣列正規字線MWL的電位開始上升。然而，隨即發出冗餘決策信號MD，並且在時門子泉選擇#號S X的電位遞減至接地位準以響應冗餘決策信號MD。另外，為了響應正規字線選擇信號 SX的電位遞減至接地位準，記憶體陣列正規字線Mwl的電位遞減至接地位準。實質上在記憶體陣列正規字線MWL·的電位下降至接地位準的同一時間（在時間t5)，冗餘字線選擇信號Rx上升至供應電壓位準。於是，記憶體陣列冗餘字線ReWL的電位上升以代替δ己憶體陣列正規字線μ w L。在時間14與時間15 之間δ己憶體陣列正規字線M W L有稍微脈衝的原因相同於參考圖11之實例所說明的原因。完成賀料項取之後，在時間16，字線啟用at D信號S P W 下降至低位準。於是，在時間t7，冗餘字線選擇信號RX 和參考單元字線RWL的電位下降至接地位準，結果，記憶體陴列冗餘字線ReWL的電位下降至接地位準。 -16- 578162 (13) I發明説_續頁近年來，半導體儲存裝置領域的趨勢指出施加至半導體儲存裝置的供應電壓位準已遞減。然而，另一方面，需要加速從記憶體單元讀取所儲存資訊的速度。例如，在傳統非揮發性半導體儲存裝置1 1中，從記憶體單元讀取所儲存資訊（資料）的方式如下：一感應放大器S/A(由一差分放大器所組成）將相同電壓施加至參考單元RC及欲從該處讀取資料的記憶體單元M C 0，並且放大通過記憶體單元RC 和MCO流動之電流值間的差值，藉以達成資料讀取。在此情況下，藉由在參考陣列的字線及記憶體陣列的字線到達一預先決定電壓之後開始感應作業，就可避免資料讀取錯誤之風險。然而，在許多情況下，無法達成縮短讀取存取時間，這是因為在參考陣列的字線及記憶體陣列的字線到達一預期電壓之前需要等待時間。因此，幾乎所有情況下，都會啟動感應放大器S / A，以至於在這兩種字線到達一預期電壓之前開始感應作業，藉以達成存取速度加速。然而，在圖9和1 2的傳統技術中，在記憶體陣列正規字線M WL的電位上升之前，參考單元字線RWL的電位就會上升。這會造成一些問題，接下來將參考圖1 5到1 7詳細說明這些問題。在圖1 5中，圖式左方顯示如快閃記憶體之非揮發性記憶體的參考單元RC，而圖式右方顯示非揮發性記憶體的記憶體單元MC。如圖1 5所示，施加至參考單元RC的閘極電壓VgsR等於輸出至圖9所示之參考單元字線RWLO的電 (14) 壓’並且也等於輸出至圖12所示之參考單元字線RWL的電壓。電流IdsR在參考單元rc的汲極與源極之間流動。另一方面，施加至記憶體單元MC的閘極電壓VgsM等於輸出至圖9和圖1 2所示之記憶體陣列正規字線μ WL或記憶體陣列冗餘字線R e W L的電壓。電流I d s Μ在記憶體單元M c 的汲極與源極之間流動。圖1 6顯示從記憶體單元RC和MC讀取資料期間，字線之電壓位準VgsR和VgsM的圖表，其中水平軸表示時間{，而垂直軸表示電壓位準V。在本圖表中，t(a)表示當感應作業開始時之時間（下文中稱為，，感應開始時間”），而t(b)表不當參考單元RC之參考單元字線RWL的電壓位準及記憶體單元MC之記憶體陣列正規字線MWL(或記憶體陣列冗餘字線ReWL)的電壓位準到達預先決定電壓位準時之時間。在感應開始時間t(a)，圖9和12所示之實例中之來考單元RC之字線的閘極電壓VgsR處於預先決定電壓位準。圖17之（a)部份分別顯示在圖16所示之時間t(a)(即，圖 1 6中設定之記憶體陣列正規字線μWL或記憶體陣列冗餘字線ReWL的電位到達預先決定電壓之前）施加至參考單元RC和記憶體單元MC之閘電極的閘極電壓vgs(水平轴）與通過參考單元RC和記憶體單元MC之源極和沒極間的電流Ids(垂直軸）之間的關係。圖17之（b)部份分別顯示在圖16所示之時間t(b)(即，圖 1 6中設定之記憶體陣列正規字線μWL或記憶體陣列冗餘字線ReWL的電位到達預先決定電壓之後）閘極電壓 578162 ，帽_

Vgs(水平軸）與通過參考單元RC和記憶體單元MC之源極和汲極間的電流I d s (垂直軸）之間的關係。就通過欲從該處讀取資料之記憶體單元MC的總電流量大於通過參考單元RC的總電流量而言，即，就記憶體單元MC的臨界值小於參考單元RC的臨界值而言，會對從記憶體單元MC讀取資料時造成負面影響。下文詳細解說此案例。在圖1 6所示之感應開始時間t(a)之後，施加至參考單元 RC之參考單元字線RWL的電壓VgsR通常會立即處於預先決定電壓。然而，另一方面，施加至欲從該處讀取資料之記憶體單元MC之閘極之記憶體陣列正規字線MWL(或記憶體陣列冗餘字線Re WL)的閘極電壓VgsM小於施加至參考單元RC的字線電壓VgsR(t(a);VgsR>VgsM)。在此情況下，通過參考單元RC之電流IdsR與通過記憶體單元MC之電流IdsM之間的差值AldsCa)變成儘可能相同於圖17所示的（a)部份。因此，有可能感應放大器S/A無法正確感應差值，以至於儲存裝置導致錯誤運作，例如，讀取非預計的資料。另一方面，在圖16所示的時間t(b)，施加至參考單元RC 的字線電壓VgsR及施加至欲從該處讀取資料之記憶體單元MC的字線電壓VgsM都是處於同一預先決定電壓 (t(b);VgsR = VgsM)。在此情況下，通過參考單元rc之電流IdsR與通過記憶體單元MC之電流IdsM之間的差值 △ Ids(b)足夠大，而使感應放大器s/Α可正確感應到該差 -19- 578162 (16) 發明說明續頁丨值。結果，可讀取預計的資料而不會造成錯誤運作。然而，如杲感應開始時間（時間t(a))之後立即輸出非預定資料，在許多情況下，會耗費額外時間直到成功輸出預定資料。這段額外時間相當長，尤其當選取冗餘字線時，如上文所述，這是因為從正規字線切換至冗餘字線需要一段特定時間長度。發明概要根據本發明的一項觀點，本發明提供一種半導體儲存裝置，其包括：一記憶體陣列，其包含複數個記憶體單元；一參考陣列，其包含複數個參考單元；一解碼器區段，用於根據位址資訊從該等記憶體單元選取一記憶體單元，及從該等參考單元選取一參考單元；以及一比較/輸出區段，用於比較該解碼器區段所選取之該記憶體單元的一讀取電壓位準與該解碼器區段所選取之該參考單元的一讀取電壓位準，以便以資料形式輸出比較結果，其中該解碼器區段同時將一選擇信號輸出至該記憶體單元的字線，且將一選擇信號輸出至該參考單元的字線。在本發明一項具體實施例中，該記憶體陣列包括分別連接至一正規字線的一個或一個以上記憶體單元，及分別連接至一冗餘字線的一個或一個以上記憶體單元；以及該參考陣列包括：一第一參考單元，用於與連接至正規字線的記憶體單元比較；及一第二參考單元，用於與連接至冗餘字線的記憶體單元比較。在本發明一項具體實施例中，當選取該正規字線時，該 -20- 578162 (17) I發鹌辨明續.頁; 解碼器區段在選擇該正規字線時，同時選擇一連接至該第一參考單元的第一字線；以及當選取該冗餘字線時，該解碼器區段在選擇該冗餘字線時，同時選擇一連接至該第二參考單元的第二字線。

本發明還有另一項具體實施例中，該解碼器區段包括：一選擇決策區段，用於根據位址資訊來決定要選取該正規字線或該冗餘字線；一正規字線控制區段，用於當決定選取該正規字線時，根據該位址資訊來選取該正規字線；一冗餘字線控制區段，用於當決定選取該冗餘字線時，根據該位址資訊來選取該冗餘字線；一第一參考字線控制區段，用於當決定選取該正規字線時，選取該第一字線；以及一第二參考字線控制區段，用於當決定選取該冗餘字線時，選取該第二字線。

在本發明另一項具體實施例中，當決定選取該正規字線時，該第一參考字線控制區段接收該正規字線的一選擇信號或一用於指示要選取該正規字線的信號，及使用該正規字線的該選擇信號或用於指示要選取該正規字線的該信號當作一觸發器，以選取該第一字線；以及當決定選取該冗餘字線時，該第二參考字線控制區段接收該冗餘字線的一選擇信號或一用於指示要選取該冗餘字線的信號，及使用該冗餘字線的該選擇信號或用於指示要選取該冗餘字線的該信號當作一觸發器，以選取該第二字線。在本發明另一項具體實施例中，一第一測試信號可被輸入至該第一參考字線控制區段，並且該第一參考單元被強 -21 - 578162

制選取以響應該第一測試信號；以及一第二測試信號可被輸入至該弟二参考子線控制區段’並且該弟二參考早元被強制選取以響應該第二測試信號。

在本發明另一項具體實施例中，一位址轉變偵測信號，其被輸出以響應該位址資訊之變更偵測，並且可被輸入至該第一參考字線控制區段及該第二參考字線控制區段；以及當該位址轉變偵測信號被輸入時，就可執行該等參考字線之控制。在本發明另一項具體實施例中，該第一參考單元及該第二參考單元被設定為相同臨界值。在本發明另一項具體實施例中，該第一參考單元及該第二參考單元都共同連接至同一位元線。

在本發明另一項具體實施例中，一連接至該第一參考單元之第一字線的負載電容及一連接至該第二參考單元之第二字線的負載電容分別等於該正規字線的負載電容及該冗餘字線的負載電容。或者，該第一字線、該第二字線、該正規字線及該冗餘字線的負載電容可能相等。根據本發明另一項觀點，本發明提供一種用於使用前述半導體儲存裝置之一來執行一資料讀取作業的資訊裝置。下文中說明如上所述之本發明結構的運作。就從一預期記憶體單元讀取資料而言，如果選取一正規字線（不是冗餘字線），則一參考陣列之字線的電位會以同時且同步於一用於選取該記憶體陣列之正規字線之選擇信號的方式上升。或者，如果選取該冗餘字線，同樣地， -22 - (19) 3/δΙϋ2

一參考陣列之车@ 、、泉的包位會以同時且同步於一用於選取該記憶體陣列之冗餘十深之選擇k 5虎的方式上升。由於該參考單亓夕a 二子、、，泉的電位與欲從該處讀取資料之舌己憶體陣列之字後的、、杲的電位會以互相同步方式同時上升。因此，就從記憶體單元綠次疋崎取舅料而言，不需要等待這兩條字線到達一預先決定雷電壓位準。結果，可進一步縮短讀取存取時間而不會造成錯誤運作。由於資料讀取速度改良，所以可確保相當大的感應邊緣。 :外’該舌己憶體陣列的該第—字線與該第二字線的負載電谷分別完全相同於 ^ 〜正規字線與該冗餘字線的負载電谷。因此，該等字飧、、、之電位的上升邊緣同時發生，結果，可進一步縮短讀取在子取時間而不會造成錯誤運作。另外’本發明的一 Jr ^ «jj. “ 種半儲存裝置很容易應用在一種賁訊裝置。因此，在眘M〜“ 在貝枓§貝取作業中，可達成高速資料讀取。因半導運作只本發此，本文中發表的本發明可提供下列優點：（1) 一種體儲存裝置’其可縮短讀取存取時間而不會造成錯誤 ’及(2)一種使用此一半導體儲存裝置的資訊裝置。要詳讀並瞭解下文中參考附圖的詳細說明，將可明白明的這些及其他優點。

圖式簡單說明圖1顯示根據本發明一項呈辦杂八體A轭例之非揮發性半導體错存裝置之示範性基本結構的方塊圖。圖2顯示圖1所示之非揮發性半亍导體儲存裝置之示範性 -23 - 578162 (20) 發瞵說明續頁特定結構的方塊圖。圖3顯示圖2所示之用於選擇正規字線之參考字線控制電路及用於選擇冗餘字線之參考字線控制電路之特定實例的電路圖。圖4顯示圖2所示之用於選擇正規字線之參考字線控制電路及用於選擇冗餘字線之參考字線控制電路之另一特定實例的電路圖。圖5顯示圖2所示之非揮發性半導體儲存裝置之記憶體陣列字線控制電路及參考陣列字線控制電路之主要部件的方塊圖。圖6顯示用於解說當在圖2所示之非揮發性半導體儲存裝置中選取一正規字線時之字線選擇作業的時序圖。圖7顯示用於解說當在圖2所示之非揮發性半導體儲存裝置中選取一冗餘字線時之字線選擇作業的時序圖。圖8顯示傳統非揮發性半導體儲存裝置之示範性基本結構的方塊圖。圖9顯示傳統非揮發性半導體儲存裝置之示範性特定結構的方塊圖。圖10顯示用於解說當在圖9所示之非揮發性半導體儲存裝置中選取一非冗餘記憶體陣列正規字線時之字線選擇作業的時序圖。圖1 1顯示用於解說當在圖9所示之非揮發性半導體儲存裝置中選取一冗餘字線時之字線選擇作業的時序圖。圖1 2顯示傳統非揮發性半導體儲存裝置之另一示範性 -24- (21)578162

特定結構的方塊圖。圖13顯示用於解說當在圖12所示之非揮存裝置中選取一非冗餘記憶體陣列正規字擇作業的時序圖。發性半導體儲線時之字線選圖14顯示用於解說當在 π谭發性半導體儲存裝置中選取一冗餘字線時之字線選擇竹營谭作業的時序圖。圖1 5顯示在資料讀取作業期間一參考 ― 一 / 平7°及~記憶H 單元中的控制電壓及驅動電流。 & 圖1 6顯示有關於一參考單元字線之電上升與一記情體陣列正規字線（或記憶體陣列冗餘字線〜 .^ ^ ^ π ； <電位上升的感應時序圖。

圖17顯示在圖16所示之時間t(a)( 圖16所示之時間t(b)(圖17的（b)部份參考單元的電流。圖1 7的f a、^ U)部份）及在 )通過記憶體單元及圖18顯示一種包含本發明半導體儲存裝之基本結構的方塊圖。置之資訊裝置較佳具體實施例說明一接下來將參考附圖來說明本發明的具體實施例。在下文說明的實例中，將本發明應用在一種資訊裝置中使用的非揮發性半導體裝置。 ·、、’貝示根據本發明一項具體實施例之非揮發性半導體儲存裝置之示範性基本結構的方塊圖。。。在圖1中，非揮發性半導體儲存裝置2〇包括：一記憶體时元陣列RA ’其具有複數個參考單元RCO和RC1(下文中

-25 · 578162 (22) 發明m明續買稱之為”參考陣列r A ”）；一記憶體單元陣列μ A (下文中稱之為，’記憶體陣列ΜA”），其為一資料儲存區域並且是儲存裝置20的主陣列；一比較/輸出區段2 1，例如，由一差分 ’ 放大器所組成的感應放大器S/A ;以及一解碼器區段22， ν 用於根據一輸入定址信號ADD選取預先決定之記憶體單元及參考單元。在參考陣列RA中，配備用於從參考陣列RA讀取資料的至少兩條參考單元字線，例如，參考單元字線RWL0和 _ RWL1。參考單元字線RWL0和RWL1分別被連接至參考單元RC0和RC1。參考單元RC0和RC1共同被連接至位元線 RBL，並且具有相同的臨界值。當選取記憶體陣列M a的非几餘纟己憶體陣列正規字線M W L (在下文中說明）時合啟動芩考單元字線RWL0，並且當選取記憶體陣列μ a的記憶體陣列几餘子線ReWL(在下文中說明）時會啟動參考單元字線RWL1。吕己憶體陣列MA構成一資訊儲存區域，並且通常包括複數個記憶體單元M C ’用以當作沿著行列方向配置在矩陣中的記憶體元件。此處，基於簡化說明之目的，圖中只有描繪出用於資料儲存的記憶體單元M C 0及被配備以代替舌己憶體單元M C 0的几餘§己憶體單元μ C 1。記憶體陣列正規字線M W L被連接至記憶體單元μ C 0的閘極，而且記憶體 · 陣列冗餘字線ReWL被連接至記憶體單元MC1的閘極。記 · 憶體單元MC0及MC 1的汲極都共同連接至一位元線mbl。 -26- 578162

(23) 比較/輸出區段2 1比較解碼器區段22所選取之記憶體單元MCO(或MCI)的讀取電壓（或電流）位準與解碼器區段22 所選取之參考單元RCO(或RC1)的讀取電壓（或電流）位準，並且輸出表示比較結果的資料。具體而言，例如，感應放大si S / A將相同閘極電壓施加至解碼器區段2 2所選取的記憶體單元MCO(或MCI)及參考單元RCO(或rC1)，並且放大通過記憶體單元MCO(或MCI)及參考單元RC〇(或 RC 1)流動之電流值間的差值，並且以資料形式輸出放大結果。就選取記憶體陣列正規字線MWL而言，解碼器區段在選取記憶體陣列正規字線M WL時，同時選擇連接至參考單元RCO的參考單元字線RWLO(第一字線）。就選取記憶體陣列冗餘字線ReWL而言，解碼器區段22在選取記憶體陣列冗餘字線Re WL時，同時選擇連接至參考單元rc 1的參考單元字線RW L 1 (第二字線）。也就是說，解碼器區段2 2 以同時且同步方式將選擇信號輸出至記憶體單元MCO(或 MCI)及參考單元RCO(或RC1)的字線MWL和RWLO (或 Re WL和RWL 1)，以促使字線電位上升，以至於從記憶體單元MCO(或MCI)及參考單元RCO(或RC1)讀取資料的時序係同時發生且同步。因此，由於從記憶體單元MCO(或MCI)及參考單元 RCO(或RC1)讀取資料的時序同步，所以從記憶體單元 MCO(或MCI)讀取資料時不需要耗費在字線MWL和 RWLO(或Re WL和RWL1)到達預先決定電壓位準時之前的 -27- (24) (24)578162 額外時間（這個傳統裝置所需耗費的眸 _ 幻4間）。另外，甚至當這兩修字線的電位都上升時，也可執彳 ^ 取订身料讀取作業而不玲造成錯誤運作，藉以縮短讀取存取時間。現在將參考圖2到圖7來說明根據本發明之㈣發性半導體儲存裝置2 0的特定實例。圖2顯示圖i所示之非揮發性半導體儲存裝置2〇之示範性特定結構的方塊圖。、在圖2中，非揮發性半導體儲存裝置3〇(這是非揮發性半導體儲存裝置20的示範性特定結構）包括：一參考陣列 RA ; —記憶陣列MA ; 一位址轉變偵測電路atd ; 一正規字線預解碼ϋ XPDEC ;-正規字線解碼器（正規字線控制區#又）XDEC，正規子線選擇信號轉變偵測電路xregS ; :冗餘字線預解碼器XPRDEC ; 一冗餘字線解碼器（冗餘字線控制區段）XRDEC ; —冗餘字線選擇信號轉變偵測電路XREDS ; —位元線解竭器YDEC ;切換區段YSM和 YSR(下文中稱為”位元線選擇電晶體YSM和YSR”）；一感應放大器S/A，用於當作比較/輸出區段21(圖丨）；一參考字線控制電路RREGU，用於選擇正規字線（第一參考字線控制區段）；以及一參考字線控制電路rrEDU，用於選擇冗餘字線（第二參考字線控制區段）。圖1所示的解碼器區段22係由圖2所示之下列元件所組成：正規字線預解碼器 X P D E C、正規字線解碼H (正規字線控制區段）χ D E c、正規字線選擇信號轉變偵測電路XREGS、冗餘字線預解碼森XPRDEC、几餘子線解碼器（冗餘字線控制區 -28- 578162

(25) 段）XRDEC、冗餘字線選擇信號轉變偵測電路XREDS、位元線解碼器YDEC、位元線選擇電晶體YSM和YSR、用於選擇正規字線的參考字線控制電路RREGU及用於選擇冗餘字線的參考字線控制電路RREDU。在參考陣列RA中，參考單元字線（第一字線）rwLO被連接至苓考單元（第一參考單元）反(：〇的閘極，而且參考單元字線RWL1 (第二字線）被連接至參考單元（第二參考單兀）RC1的閘極。位元線RBL共同被連接至參考單元rC〇和尺(：1的汲極，而且源極線rhs共同被連接至參考單元RC0 和R C 1的源極。在記憶體陣列MA中，記憶體陣列正規字線μWL被連至忑隐體單元M C 0的閘極，而且記憶體陣列冗餘字線

Re W L被連接至記憶體單元M c丨的閘極。位元線μ β l共同被連接至忑隐體單元M c 〇和M c丨的汲極，而且源極線μ η s ，、同被連接至5己憶體單元M c 〇和M c丨的源極。源極線s 矛ΜΗS通#被維持在接地位準，但是會被控制以在儲存裝置處於特殊換式（如測試模式等等）時處於不同的位準。例如，刪 _ι / 、式中，源極線RHS和MHS都處於高電壓位準。多單70予線RWL0和RWL 1、記憶體陣列正規字線 M W L及記憶體陆s t 一列几餘字線ReWL的負載電容都被設定為相同（或實質相同）的負載電容，以促使這些字線之電位的上升時間變成相同。位^轉變債測電路ATD接收一定址信號ADD及-晶片啟用L旒CE#。位址轉變偵測電路atd具有複數條定址信 -29 - (26)

578162 號線。當至少一定址信號轉變時（即，輸入定址信號ADD 時），或當晶片啟用信號CE#遞減至接地位準時，會將一必要脈衝彳5號（例如，字線啟用AT D信號s p w，這也是位址轉，差偵測彳§號）輸入至正規字線預解碼器xpDEC、冗餘字線預解碼器XPRDEC、用於選擇正規字線的參考字線控制電路RREGU及用於選擇冗餘字線的參考字線控制電路 RREDU。另外，位址轉變偵測電路ATD將一感應放大器啟用信號SAEN(當作另一個必要的脈衝信號）輸出至感應放大器S/A。正規字線預解碼器XPDEC接收定址信號ADD、字線啟用ATD信號SPW及冗餘決策信號MD。當正規字線預解碼器XPDEC接收到字線啟用ATD信號SPW但未接收到冗餘決策信號MD時，正規字線預解碼器XPE)ec根據所接收的定址信號ADD將一正規字線選擇信號5乂輸出至正規字線解碼裔XDEC及正規字線選擇信號轉變偵測電路XreGs。正規字線解碼器XDEC係由字線的節點電壓HW；L供電。正規字線解碼器XDEC接收從正規字線預解嗎器 XPDEC輸出的正規字線選擇信號sx，並且根據正規字線選擇信號SX將一電壓輸出至一預先決定記憶體陣列正規字線MWL(記憶體陣列正規字線MWL的電位上升），藉以選取該預先決定記憶體陣列正規字線MWL。冗餘字線預解碼器XPRDEC接收一定址信號ADD、一字線啟用ATD信號SPW及一冗餘字線定址信號BADD。冗餘字線預解碼器XPRDEC根據定址信號ADD來執行冗餘決 -30- (27)

578162 策’亚且將一冗餘決策信號MD輸出至正規字線預解碼器 XPDEC ’而且將一冗餘字線選擇信號rx輸出至冗餘字線解碼為XRDEC及冗餘字線選擇信號轉變偵測電路XREDS。 · 几餘字線預解嗎器XPRDEC及正規字線預解碼器， XPDEC構成一選擇決策區段。選擇決策區段根據定址信就ADD來決定要選取該預先決定記憶體陣列正規字線 MWL或記憶體陣列冗餘字線Re W]L。例如，根據此項具體灵施例’冗餘字線預解碼器xpre>EC根據定址信號ADD來决定是否需要使用該預先決定記憶體陣列冗餘字線ReWL 來取代根據來自正規字線預解碼器xpC)EC之正規字線選擇信號SX所選取的記憶體陣列正規字線mwl，並且只有吾需要此項取代作業時，冗餘字線預解碼器XPRDEC才會將一冗餘決策h號MD發出至正規字線預解碼器xpdec。為了響應來自冗餘字線預解碼器XPRDEC的冗餘決策信唬MD ’正規子線預解碼器χρ DEC取消正規字線選擇信號之輸出。另一方面，冗餘字線預解碼器xpRDEC輸出一几餘字線選擇信號RX，以選取記憶體陣列冗餘字線

ReWL。几餘字線解碼器XRDEC係由字線的節點電壓HWL供電。另外，几餘子線解碼器XrDEC接收從冗餘字線預解螞器XPRDEC輸出的冗餘字線選擇信號RX，並且根據冗餘 · 予線選擇信號RX將一電壓輸出至一預先決定記憶體陣列 · 冗餘字線ReWL(記憶體陣列冗餘字線ReW；L的電位上外），藉以選取該預先決定記憶體陣列冗餘字線ReW；L。 -31 - 578162 圓.卿 (28) 位元線解碼器γ D E C的一個輸出端子被連接至參考陣列的位元線選擇閘極線RYSEL。位元線選擇閘極線RYSEL 被連接至位元線選擇電晶體YS r的閘電極。位元線解碼器 YDEC的另一個輸出端子被連接至記憶體陣列的位元線選擇閘極線Μ Y S E L。位元線選擇閘極線Μ Y S E L被連接至位元線選擇電晶體Y S Μ的閘電極。位元線解碼器γ d E C執行解碼作業，用於根據輸入的定址信號ADD來選取任何位元線RBL及任何記憶體陣列位元線MBL。位元線選擇電晶體YSR及YSM根據來自位元線解碼器 YDEC的選擇信號來選擇參考陣列RA中之複數條位元線 RBL之任一位元線及記憶體陣列MA中之複數條位元線 MBL之任一位元線，藉以將所選取的位元線rbl及MBL分別連接至感應放大器S / A的輸入端子。也就是說，位元線選擇電晶體Y S R將參考陣列R A之複數條位元線RB L之任位元線末端連接至感應放大|§ S / A的輸入端子之一。位元線選擇電晶體YSM將記憶體陣列Μ A之複數條位元線 MBL之任一位元線末端連接至感應放大器S/A的另一輸入端子。感應放大器S/A被啟動以響應從位址轉變偵測電路ATD 接收到的感應放大器啟用信號SAEN，並且透過線路 SAOUT輸出感應作業的結果。也就是說，感應放大器s/A 放大通過記憶體單元MCO(或MCI)及參考單元RCO(或RC1) 流動之電流值間的差值，並且以資料形式輸出放大結果。用於選擇正規字線的參考字線控制電路RREGU接收： -32- 578162

(29) 字線的節點電壓HWL ;字線啟用ATD信號SPw ;測試控制信號STEN ;正規字線選擇控制信號SDM，用於控制記後體陣列Μ A的記憶體陣列正規字線M WL ;以及測試字線選擇信號S D 0，這是測試時使用的強制選擇信號。參考字線控制電路RREGU(下文中會參考圖3和4來詳細說明）根據正規字線選擇控制信號SDM(這是當選取記憶體陣列Μα 的非冗餘記憶體陣列正規字線M WL時輸入的信號）使參考單元字線RWLO的電位上升，以便選取參考單元字線 RWLO。用於選擇冗餘字線的參考字線控制電路rrEGU接收：字線的節點電壓H W L ;字線啟用AT D信號S P W ;測試控制 "is號S T E N，冗餘字線選擇控制信號s D R，用於控制記•陡體陣列Μ A的記憶體陣列冗餘字線R e w L ;以及測試字綠選擇信號S D 1，這是測試時使用的另一個強制選擇信號。表考字線控制電路RREDU(下文中會參考圖3和4來詳細說明根據冗餘字線選擇控制信號S DR(這是當選取記憶體陣列 MA的記憶體陣列冗餘字線ReWL時輸入的信號）使參考單元字線RW L 1的電位上升，以便選取參考單元字線Rw L j。接下來說明用於選擇正規字線之參考字線控制電路 RREGU及用於選擇冗餘字線之參考字線控制電路rredU 的特定結構。另外，還會說明根據本發明之用於在資料讀取作業及在測試作業中選取一參考字線的方法。圖3顯示圖2所示之參考字線控制電路RREGU及參考字線控制電路RREDU之特定實例（反相型字線驅動器）的電 -33 · 578162 (30) 圓痛路圖。在圖3中，虛線方塊中的上方部份表示用於選擇正規字線的參考字線控制電路RREGU1，而下方部份表示用於選擇冗餘字線的參考字線控制電路RREDU1。用於選擇正規字線的參考字線控制電路RREGU 1係由

下列組件所構成：一反相器C0、一 AND邏輯電路C1、一 P 型電晶體P 0、N型電晶體N 0至N 3及一字線驅動反相器 DRV0 〇如同參考字線控制電路rrEGUI —樣，用於選擇冗餘字線的參考字線控制電路rrEDU 1係由下列組件所構成：一反相态C0’、一 AND邏輯電路C1’、一 P型電晶體P〇，、N型電晶體N0’至N3,及一字線驅動反相器DRV 1。

P型電晶體P 0 (或P 〇 ’）的電阻被設定為非常高的電阻值。當串聯連接至P型電晶體p 〇 (或p 〇，）之汲極端的所有N 型電晶體NO至N2(或NO,至N2’）都處於ON(開啟）狀態時，字線驅動反相器DRV〇(或DRV1)的輸入節點SX0(或SX1) 被遞減至接地位準’而參考單元字線RWL0(或RWL1)的電位上升。請注意’括號中的參考符號標示當啟動用於選擇冗餘字線的參考字線控制電路rrEDUI時使用的元件。用於選擇正規字線之參考字線控制電路RREGU1及用於選擇冗餘字線之參考字線控制電路RREDU丨都會接收字線的節點電壓HWL、測試控制信號STEN及字線啟用 ATD信號SPW。選擇正規字線之參考字線控制電路 RREGU1進一步接收測試字線選擇信號（第一測試信 -34- 578162

(31) 號）S DO及正規字線選擇控制信號SDM。選擇冗餘字線之參考字線控制電路RREDU 1進一步接收測試字線選擇信號（第二測試信號）SD1及冗餘字線選擇控制信號SDR。在前面的結構中，當從記憶體單元讀取資料時，測試控制信號STEN為、零（低位準）。由於AND邏輯電路C1(或 C1’），導致無論測試參考字線選擇信號sd〇(或SD1)的輸出狀態，N型電晶體N3(或N3’）一定處於OFF(關閉）狀態。另一方面，由於反相器C0和C0,的運作，導致N型電晶體NO 和N(V都處於ON(開啟）狀態。當從記憶體單元讀取資料時，字線啟用AT D信號S P W處於接地位準（供應電壓位準），因此，N型電晶體N1* N1，都處於〇N(開啟）狀態。當選取記憶體陣列正規字線M W L時，正規字線選擇控制信號S D Μ處於高位準，因此，Ν型電晶體Ν 2處於〇Ν (開啟）狀悲。因此’當所有Ν型電晶體NO至Ν2都處於ON(-開啟）狀態時，節點S X 〇被遞減至接地位準，而且會將一選擇信號從字線驅動反相器DRV0輸出至參考單元字線 RWL0 ’藉此使參考單元字線rwl〇的電位上升。或者’當選取記憶體陣列冗餘字線ReWL時，冗餘字線選擇控制化號SDR處於高位準，因此，N型電晶體N2，處於 ON(開啟）狀悲。因此，當所有N型電晶體N〇，至N2，都處於 ON(開啟）狀態時，節點SX1被遞減至接地位準，而且會將一選擇化號從予線驅動反相器Dry 1輸出至參考單元字線 RWL1 ’藉此使參考單元字線rwlI的電位上升。在測試模式中，也就是說，就手動且強制存取參考單元 -35 - 578162 (32) 麵贿而言，測試控制信號STEN為1(高位準）。因此，由於反相器C0和C0’的運作，導致N型電晶體N〇和N〇,都處於〇FF(關閉）狀態。因此，無論字線啟用ATD信號SPW、正規字線選擇控制信號S D Μ及冗餘字線選擇控制信號s D尺的狀態，都無法控制資料讀取。在測試模式中，會根據輸入定址信號add來轉變測試參考字線選擇信號SDO和SD 1。當測試參考字線選擇信號 SDO為1時，N型電晶體N3被開啟（0N)，以至於節點sx〇被遞減至接地位準。於是，將一選擇信號從字線驅動反相 DRVO輸出至參考單元字線rwl〇，藉此使參考單元字線 RWLO的電位上升。或者，當測試參考字線選擇信號SD1 為1時，N型電晶體N3’被開啟（〇N)，以至於節點SX1被遞減至接地位準。於是，將一選擇信號從字線驅動反相器 DRV 1輸出至參考單元字線RWL1，藉此使參考單元字線 RWL1的電位上升。在前面圖3所不的電路實例中，字線驅動器屬於反相型驅動器’其中P型電晶體P 〇和P 〇，都是當做高電阻元件，但是本發明不限定於此。可使用各種類型的字線驅動器來實施本發明的。例如，可採用圖4所示的鎖存型字線驅動器，其不同於圖3所示的反相型字線驅動器。接下來將參考圖4 來說明使用此一鎖存型字線驅動器進行解碼之參考字線的控制。圖4顯示圖2所示之參考字線控制電路rreGU及參考字線控制電路RREDU之另一特定實例（鎖存型字線驅動器） -36 - 578162

(33) 的電路圖。在圖4中，虚線方塊中的上方部份表示用於選擇正規字線的參考字線控制電路RREGU 2，而下方部份表示用於選擇冗餘字線的參考字線控制電路RREDU2。用於選擇正規字線的參考字線控制電路RREGU2係由下列組件所構成：一反相器C 0、一 AN D邏輯電路c 1、一 NOR電路C2、一 P型電晶體P0和P1、N型電晶體NO至N4及一字線驅動反相器DRV0。如同參考字線控制電路RREGU2—樣，用於選擇冗餘字線的參考字線控制電路RREDU2係由下列組件所構成··一反相器C0，、一 AND邏輯電路C1’、一 NOR電路C2，、一 P型電晶體P0’和PI’、N型電晶體NO,至N4’及一字線驅動反相器 DRV1。當所有N型電晶體N1至N3(或ΝΓ至N3’）都處於ON (開·啟）狀態且N型電晶體NO(或NO，）處於OFF(關閉）狀態時，或是當只有N型電晶體N4(或N4’）處於ON(開啟）狀態且N型電晶體NO(或NO，）處於OFF(關閉）狀態時，字線驅動反相器 DRV0(或DRV1)的輸入節點sx〇(或SX1)被遞減至接地位準，並且節點SY0 (或SY1)被遞增至字線的高電壓HWL位準’以促使參考單元字線RWL0(或RWL1)的電位上升。請注意’括號中的參考符號標示當啟動用於選擇冗餘字線的參考字線控制電路RREDU2時使用的元件。用於選擇正規字線之參考字線控制電路RREGU2及用於選擇冗餘字線之參考字線控制電路RREDU2都會接收 -37- 578162

(34) 字線的節點電壓HWL、測試控制信號STEN及字線啟用 ATD仏號SPW。選擇正規字線之參考字線控制電路 RREDU2進一步接收測試參考字線選擇信號SD〇及正規字線選擇控制信號S D Μ。選擇正規字線之參考字線控制電路 RREGU2進一步接收測試參考字線選擇信號sdi及冗餘字線選擇控制信號SDR。在前面的結構中，當從記憶體單元讀取資料時，測試控制信號STEN為零（低位準）。由於AND邏輯電路C1(或 C1’），導致無論測試參考字線選擇信號sd〇(或sdo，）的輸出狀態，N型電晶體N4(或N4’）一定處於OFF(關閉）狀態。另一方面，由於反相器C0和c〇,的運作，導致N型電晶體 N 1和N 1 ’都處於on(開啟）狀態。當從記憶體單元讀取資料時，字線啟用ATD信號SPW處於接地位準（供應電壓位準）’因此，N型電晶體N2和N2,都處於ON(開啟）狀態。. 當選取記憶體陣列正規字線M W L時，正規字線選擇控制k號S D Μ處於高位準，因此，ν型電晶體Ν 3處於ON (開啟）狀態。於是，節點SX0被遞減至接地位準，並且p型電晶體P0被開啟（ON)，藉此使節點sy〇被遞增至字線的高電壓HWL位準，並且p型電晶體ρι被關閉（〇ff)。由於正規子線選擇控制信號S D Μ處於高位準，所以由於n 0 R電路 C2的運作導致Ν型電晶體Ν〇處於〇fF(關閉）狀態。以此方式’節點S Y 0不會被遞增至接地位準，於是不會產生流動的電流。另一方面，當於節點SX0處於接地位準時，會將一選擇信號從字線驅動反相器DRV0輸出至參考單元字線 -38- 578162 (35)

RWLO，藉此使參考單元字線RWL〇的電位上升。或者，當選取記憶體陣列冗餘字線ReWL時，基於如上文所述的相同原因，節點sx丨被遞減至接地位準，而且會將一選擇信號從字線驅動反相gDRV1輸出至參考單元字線RWL1，藉此使參考單元字線rwLI的電位上升。在測試模式中，也就是說，就手動且強制存取參考單元 RC0(或RC1)而言，測試控制信號3丁_為1(高位準）。因此，由於反相器C0和Co,的運作，導致N型電晶體^和都處於OFF(關閉）狀態。因此，無論字線啟用aTd信號 spw、正規字線選擇控制信號SDM及冗餘字線選擇控制信號S D R的輸出狀態，都無法控制資料讀取。在測試模式中，會根據輸入定址信號ADD來轉變測試參考字線選擇信號SD0和SD1。當測試參考字線選擇信號 SD0為1時，n型電晶體N4被開啟（ON)，以至於節點sx〇被遞減至接地位準。於是，基於如上文所述的相同原因， p型電晶體P0被開啟（〇N)，並且p型電晶體ρι被關閉 (OFF)。在此情況下，由於測試參考字線選擇信號sd〇為 1(阿位準），所以由於AND邏輯電路C1及NOR電路C2的運作導致N型電晶體N0處於〇fF(關閉）狀態。由於一連串的運作’導致參考單元字線RWL0的電位上升。或者，當測试參考予線選擇信號SD1為U高位準）時，N型電晶體N4, 被開啟（〇N)，而N型電晶體no,被關閉（0FF),並且p型電日日體P〇丨被開啟（0N)，而P型電晶體P1’被關閉（OFF)。結果即點sxi被遞減至接地位準，並且參考單元字線RWL1 -39- 578162

(36) 的電位上升。此處應注意’當使用圖4所示的鎖存型字線驅動器時，在測試模式控制期間（當測試控制信號STEN為1時），必須使正規字線選擇控制信號SDM及冗餘字線選擇控制信號 SDR維持在接地位準。否則，無法適當控制測試參考字線選擇信號SDO和SD1。結果，會同時選取參考單元字線 RWLO和RWL 1。照例，只要所設計的電路能夠在測試控制信號STEN為1時，使正規字線選擇控制信號SDM及冗餘字線選擇控制信號S D R維持在低位準，就使不需要提供特殊配置。如上文所述，使用簡單的電路結構就可很容易控制包括參考單元字線RWLO和RWL1的電路，而無關於使用的字線驅動器類型。另外，即使參考單元字線的數目為3或以上，藉由擴充如上文所述的電路結構實例，就可實施本發明·的控制電路。前文所說明之如圖3和圖4所示的電路結構僅僅是本發.明的實例。根據本發明，可採用任何電路結構，只要配備用於實施本發明所需之如上文所述的電路功能即〇接著，將參考圖5來詳細說明圖2所示的正規字線選擇信號轉變偵測電路XREGS及冗餘字線選擇信號轉變偵測電路XREDS，以及用於從一自己憶體早兀讀取資料之選取記憶體陣列正規字線（或記憶體陣列冗餘字線）與參考單元字線的方法。圖5顯示圖2所示之非揮發性半導體儲存裝置之記憶體 -40· 578162 (37) 陣列/參考陣列字線控制電路之主要部件的方塊圖。在說明正規字線選擇信號轉變偵測電路XREGS之前，先詳細說明用於選取記憶體陣列正規字線M W L的運作。 ’ 在圖5所示的實例中，假設用於選取記憶體陣列正規字線 · MWL的定址信號線數目為η(其中η是自然數）。為了響應一定址信號ADD，正規字線預解碼器XPDEC透過一組2η條正規字線選擇信號線，將一正規字線選擇信號S X傳輸至正規字線解碼器XDEC。正規字線解碼器XDEC根據正規字 φ 線選擇信號SX，使一所預期主記憶體正規字線MWL的電位上升。

當用於傳輸正規字線選擇信號SX之2η條正規字線選擇信號線之至少一信號線轉變至高電壓位準時，正規字線選擇信號轉變偵測電路XREGS偵測轉變，以至於將用於選取正規字線的正規字線選擇控制信號SDM輸出至參考-字線控制電路RREGU。正規字線選擇控制信號SDM指示是否選取記憶體陣列正規字線M WL之任一字線。為了響應這個觸發信號SDM，參考字線控制電路 RREGU使參考單元字線RWLO的電位上升。用於傳輸正規字線選擇控制信號SDM之信號線群組中所包含的信號線數目i (其中i是自然數）可能小於用於傳輸正規字線選擇信號S X之信號線群組中所包含的信號線數目2n。在本具體實施例中，將用於指示選取記憶體陣列正規字線MWL的正規字線選擇控制信號SDM從正規字線選擇信號轉變偵測電路XREGS輸入至參考字線控制電路 -41 - (38) (38)578162 RREGU #此參考子線控制電路rreg_參考單元字線 RWLO的電位上升。但是’本發明不限定於這種結構。例如，不需要配備正翔全 & . & +線選擇信號轉變偵測電路 X R E G S，可透過包含2n條#% & % 1°旎線的信號線群組將正規字線 · 選擇信號SX直接輸入至參考字線控制電路rregU，藉此參考字線控制電路RREGU將參考單元字線RWLO的電位上升。在使用正規字線選擇信號轉變偵測電路XREGS來選取 φ 參考單元字線RWLO的情況下，考慮到參考字線控制電路 RREGU的結構及佈局區域，用於傳輸正規字線選擇信號 S X的信號線群組可只包含一條信號線或複數條信號線。照例’與不配備正規字線選擇信號轉變偵測電路 XREGS，而透過包含2n條信號線的信號線群組將正規字線選擇信號SX直接輸入至參考字線控制電路RREGU相比-，當配備正規字線選擇信號轉變偵測電路XREGS時可大量減少信號數目。 | 在說明冗餘字線選擇信號轉變偵測電路XREDS之前，先詳細說明用於選取主記憶體冗餘字線Re WL的運作。如圖5所示’也會將用於選擇字線的定址信號ADD輸入至冗餘字、線預解碼器XPRDEC。冗餘字線預解碼器XPRDEC將一冗餘字線選擇信號RX輸出至冗餘字線解碼器XRDEC， · 並且還將一冗餘決策信號MD(用於指示是是否需冗餘字 · 線來取代正規字線）輸出至正規字線預解碼器XPDEC。在圖5所不的實例中，假設用於傳輸冗餘字線選擇信號RX之 -42- (39)

578162 仏號線群組中所包含的信號線數目為m (其中㈤是自然數）。數字”m”等於冗餘字線的數目。信號線群組被連接至冗餘字線解碼器XRDEC。冗餘字線解碼器xrdec根據透過前面所述之信號線群組傳輸的冗餘字線選擇信號rx，使一所預期記憶體陣列冗餘字線ReWL的電位上升。當用於傳輸冗餘字線選擇信號RX之m條信號線之至少一信號線轉變至高電壓位準時，冗餘字線選擇信號轉變债測電路XREDS偵測轉變，以至於將用於選取冗餘字線的冗餘字線選擇控制信號SDR輸出至參考字線控制電路 RREDU。冗餘字線選擇控制信號SDR指示是否選取記憶體陣列冗餘字線R e W L之任一字線。為了響應這個觸發信號 SDR，參考字線控制電路rreDU使參考單元字線RWL1的電位上升。用於傳輸冗餘字線選擇控制信號s D r之信號線群組中所包含的信號線數目j (其中j是自然數）可能小於用於冗餘字線選擇信號RX之信號線群組中所包含的信號線數目m。在本具體實施例中，將用於指示選取記憶體陣列冗餘字線ReWL的冗餘字線選擇控制信號SDR從冗餘字線選擇信號轉變偵測電路XREDS輸入至參考字線控制電路 RREDU，藉此參考字線控制電路RREDU將參考單元字線 RWL 1的電位上升。但是，本發明不限定於這種結構。例如，不需要配備冗餘字線選擇信號轉變偵測電路 XREDS，可透過包含m條信號線的信號線群組將冗餘字線選擇信號RX直接輸入至參考字線控制電路RREDU，藉此 -43 - 578162

(40) 參考字線控制電路RREDU將參考單元字線RWL 1的電位上升。在使用冗餘字線選擇信號轉變偵測電路XREDS來選取參考單元字線RWL 1的情況下，考慮到參考字線控制電路 RREDU的結構及佈局區域，用於傳輸冗餘字線選擇信號 RX的信號線群組可只包含一條信號線或複數條信號線。照例’與不配備冗餘字線選擇信號轉變偵測電路 XREDS，而透過包含m條信號線的信號線群組將冗餘字線選擇信號RX直接輸入至冗餘字線選擇信號轉變偵測電路 XREDS相比，當配備冗餘字線選擇信號轉變偵測電路 XREDS時可大量減少信號數目。如上文所述，正規字線選擇信號轉變偵測電路XREGS 偵測正規字線選擇信號SX之轉變，接著將用於選取正規字線的正規字線選擇控制信號S D Μ輸出至參考字線控制電路RREGU。因此，當配備正規字線選擇信號轉變偵測電路X R E G S時，需考慮到正規字線選擇控制信號s 〇 Μ的輸出時序會相對於正規字線選擇信號SX的輸出時序而延遲’於是，會造成參考單元字線RWL0之電位與記憶體陣列正規字線M W L之電位間的時間差異。但是，在主動裝置中，由於會將大量記憶體單元MC0連接至正規字線，所以正規字線的佈線電容（閘極電容）幾乎支配正規字線電位的上升轉變。因此，正規字線選擇信號轉變偵測電路 XREGS所造成之正規字線選擇控制信號SDM延遲很少會造成參考單元字線RWL0之電位與記憶體陣列正規字線 -44 - 578162 (41) Μ WL之電位的上升時序之間的差異。如上文所述，冗餘字線選擇信號轉變偵測電路XREDS 偵測冗餘字線選擇信號RX之轉變，接著將用於選取冗餘字線的冗餘字線選擇控制信號SDR輸出至參考字線控制電路RREDU。因此，當配備冗餘字線選擇信號轉變偵測電路XREDS時，冗餘字線選擇控制信號SDR的輸出時序會相對於冗餘字線選擇信號RX輸出時序而延遲。然而，同樣在此情況下，由於冗餘字線和記憶體單元M C 1的佈線電容，導致冗餘字線選擇信號轉變偵測電路XREDS所造成之冗餘字線選擇控制信號SDR延遲很少會造成參考單元字線RWL1之電位與記憶體陣列冗餘字線ReWL之電位的上升時序之間的差異。現在說明前述結構的運作。具體而言，將參考圖6所示的時序圖來說明當選取非冗餘記憶體陣列正規字線MWL 時執行的資料讀取作業。在圖6中，水平軸表示時間（t〇至16)，而垂直軸表示每個信號的電壓位準。圖6中由上至下，圖6顯示供應電壓 VCC ;字線的節點電壓HWL ;晶片啟用信號CE# ’這是用於啟動儲存裝置的控制信號；輸出啟用信號0E#，這是用於准許貝料輸出的控制信號；字線啟用ATD信號SPW，這疋位址轉變谓測電路ATD輸出的信號；正規字線選擇控制 ^號SDM ’冗餘字線選擇控制信號SDR ;參考單元字線 RWL〇的電位·，參考單元字線RWL1的電位；正規字線選擇 ^號SX ’記憶體陣列正規字線M WL的電位；以及記憶體 -45 - 578162

(42) 陣列冗餘字線ReWL的電位。當晶片啟用信號CE#和輸出啟用信號Ο E #都處於接地位準時，則可執行資料讀取作業。，請參考圖6，在時間tO，開啟儲存裝置3 0的電源後，在 · 時間11，用於讀取資料之字線的節點電壓η w L開始上升。在時間t2，這發生於開啟儲存裝置3 0的電源後，非揮發性半導體儲存裝置30(如快閃EEPROM)立即處於可讀取資料狀態。也就是說，在此狀態下，藉由將晶片啟用信號鲁 CE#遞減至接地位準時，就可從儲存裝置3〇讀取資料。接著’在時間t3，字線啟用ATD信號SPW上升以響應下降中的晶片啟用信號CE#。為了響應字線啟用ATD信號 SPW，正規字線預解碼器XPdeC使正規字線選擇信號SX 位準上升’並且將位準上升的信號sx輸出至正規字線解碼器XD EC及正規字線選擇信號轉變偵測電路Xre G S。· 在時間t4，為了響應正規字線選擇信號sx上升，正規字線解碼器XDEC開始使預先決定記憶體陣列正規字線 MWL的電位上升。 _ 另一方面’正規字線選擇信號轉變偵測電路XREGS偵測正規子線選擇信號S X (高位準電壓）之轉變，接著將用於選取正規字線的正規字線選擇控制信號Sdm輸出至參考字線控制電路RREGU。參考字線控制電路rregU偵測到 · 正規字線選擇控制信號SDM到達供應電壓位準，並且開始 · 使預先决疋參考單元字線RWL0的電位上升。如上文所述’在某程式上’藉由使字線的佈線電容來補償正規字線 -46- 578162

(43) 選擇信號轉變偵測電路XREGS的運作時間，因此，預先決定參考單元字線RW L0之電位的上升時序與預先決定記憶體陣列正規字線M WL之電位的上升時序實質上同時發生。一段時間之後，完成資料讀取，接著在時間t5，字線啟用ATD信號SPW下降至低地位準。結果，在時間t6，參考單元字線RWLO及預先決定記憶體陣列正規字線MWL的

電位都下降至接地位準。

在此方式中，參考單元字線RWLO的電位上升以響應觸發信號（即，用於選取記憶體陣列正規字線M WL的正規字線選擇信號SX，或用於指示選取記憶體陣列正規字線 MWL的正規字線選擇控制信號SDM)，藉此儘可能消除參考單元字線RWLO之電位的上升時序與記憶體陣列正規字線MWL之電位的上升時序之間的差異而可忽略，同時參考單元字線RWLO的負載電容與記憶體陣列正規字線 MWL的負載電容變成互相等於。因此，甚至在資料讀取作業開始時，仍然可大幅降低感應放大器S/Α發生讀取錯誤的可能性。另外，如果大幅降低讀取錯誤的可能性，則資料讀取作業開始時序提早發生，結果，可進一步加速資料讀取速度而不會造成資料讀取錯誤。接者，將參考圖7所示的時序圖來說明當選取冗餘字線時執行的資料讀取作業。在圖7中，除了前面說明的各種信號以外，還會考慮到冗餘決策信號M D及冗餘字線選擇信號RX，而且考慮冗餘字線以取代記憶體陣列正規字線 -47 - 578162

(44) MWL。從時間t0到時間t3的運作完全相同於參考圖6說明的運作，因此，此處省略其說明。以下的說明從時間t4 開始。 · 在字線啟用ATD信號SPW已上升後，在時間t4，正規字 · 線選擇信號SX上升至供應電壓位準。正規字線選擇信號轉變偵測電路XREGS偵測正規字線選擇信號SX(高位準電壓）之轉變，以使正規字線選擇控制信號S D Μ上升。為了響應這項作業，參考單元字線RWL0及記憶體陣列正規 H 字線M WL的電位都開始上升。然而，之後，在時間14，立即將冗餘決策信號M D從冗餘字線預解碼器XPRDEC輸出至正規字線預解碼器 XPDEC。正規字線選擇信號SX及用於指示選取一正規字線的正規字線選擇控制信號S D Μ都遞減至低位準。結果，參考單元字線RWL0及記憶體陣列正規字線M WL的電位都轉變至接地位準。在此方式中，為了響應發出的冗餘決策信號MD，冗餘 0 字線預解碼器XPRDEC將冗餘字線選擇信號RX輸出至冗餘字線解碼器XRDEC及冗餘字線選擇信號轉變偵測電路 XREDS。接著，冗餘字線選擇信號轉變偵測電路XREDS偵測冗餘字線選擇信號RX(高位準電壓）之轉變，接著將冗餘字 · 線選擇控制信號SDR輸出至參考字線控制電路RREDU。 · 在時間15，參考字線控制電路R R E D U開始使參考單元字線RWL 1的電位上升，以響應冗餘字線選擇控制信號 -48 - 578162

(45) S D R °同’几餘字線解碼器χRDEC開始使記憶體陣列冗餘字線ReWL的電位上升，以響應冗餘字線選擇信號尺又上升。，在本實例中’在記憶體陣列正規字線M WL的電位開始 · 上升後’記憶體陣列正規字線MWl被取消且被切換至預先決定記憶體陣列冗餘字線Re WL。如上文所述，這是因為正規字線預解蝎器xp]〇EC不適切地發出正規字線選擇信號SX’而冗餘字線預解碼器χριιΓ)Ε(：正在根據定址信號籲 ADD考慮是否應將該預先決定記憶體陣列正規字線mwl 切換至記憶體陣列冗餘字線ReWL，於是，需要一特定時間長度以藉由冗餘決策信號MD來取消正規字線選擇信號 SX。一段時間之後，完成資料讀取，接著在時間t6，字線啟用AT D 號S P W下降至低位準。為了響應字線啟用at d信號spw的電位下降，在時間t7，參考單元字線RWLl及記憶體陣列冗餘字線Re WL的電位下降至接地位準。 0 如刖文中配合傳統技術的說明，在傳統記憶體裝置中，當需要使用記憶體陣列冗餘字線Re WL來取代根據一輸入信號所選取的預先決定記憶體陣列正規字線MWL時，在元成几餘決東處理程序之後通常會取消正規字線選擇作號SX ’之後，執行冗餘字線之選擇。因此，記憶體陣列 · 冗餘字線ReWL之電位的上升時序必然會相對於記憶體陣 · 列正規字線M WL之電位的上升時序而延遲。因此，就使用傳統參考字線控制方法而言，會在記憶體陣列冗餘字線 -49- 578162

(46)

ReWL之電位的上升時序與記憶體陣列正規字線μ WL之電位的上升時序之門形成相當顯著的時間差異。然而，根據本發明’糟由在參考陣列RA中複數個參考單元字線RWL(在前面的實例中，有兩條參考單元字線 RWLO和RWL1)之間執行類似的替換動作，以補償因使用記憶體陣列冗餘字線ReWL取代記憶體陣列正規字線 MWL所形成的延遲時間。也就是說，由正規字線預解碼器XPDEC和冗餘字線預解碼器XPRDEC所構成的選擇決策區段根據位址資訊來決定要選取記憶體陣列正規字線 MWL或選取記憶體陣列冗餘字線ReWL。決策之後，正規字線解碼器XDEC(或冗餘字線解碼器XRDEC)選擇記憶體陣列正規字線MWL(或記憶體陣列冗餘字線ReWL)，同時，用於選取正規字線的參考字線控制電路RREGU(用於選取冗餘字線的參考字線控制電路RREDU)選取參考單-元字線RW L0(或參考單元字線RWL1)。因此，甚至當選取記憶體陣列冗餘字線R e W L時，也可縮短資料讀取時間，而不會使感應放大器S/A的感應能力降級。如上文所述，根據本發明的這項具體實施例，參考單元字線RWLO(或RWL1)的電位和記憶體陣列正規字線 MWL(或記憶體陣列冗餘字線ReWL)的電位係以同步方式上升。因此’即使位址轉變偵測電路ATD將感應放大器S/A 的感應時序設定為發生於字線上升時序之後，仍然可達成高速f料讀取’而不會造成錯誤運作。另外，由於此類配置’所以可獲得相當大的感應邊緣而確保資料讀取的安全 -50 - 578162 (47) 賴頁丨性。

雖然前面的具體實施例中未具體說明，但是很容易將本具體實施例的一種半導體儲存裝置併入資訊裝置中，例如，行動電話終端機或P D A (個人數位助理），並且在此一資訊裝置中，可獲得本發明的高速資料讀取效應。例如，就行動電話終端機而言，可以傳輸/接收在電子郵件系統中使用的符號資訊和影像資訊及聲音資訊。這些資訊係儲存在非揮發性半導體儲存裝置（例如，如快閃記憶體）中，並且隨著行動電話終端機的功能開發，處理此類資訊的數量也已隨之遞增。因此，愈來愈需要進一步加速處理此類資訊的速度。具體而言，例如，已需要縮短讀取欲傳輸之壓縮/解壓縮之資料所需的時間、縮短讀取控制程式碼（例如，用於此類資料壓縮/解壓縮的程式）、縮短執行資料壓縮/解壓縮所需的時間等等。本發明的一種半導體儲存裝置很容易併入一種資訊和控制程式碼儲存區段，並且滿足如上文所述之高速資訊處理的需求。例如，考慮到具有如圖1 8所示的資訊裝置40，如行動電話終端機。資訊裝置4 0包含：一資訊和控制程式碼儲存區段；一操作輸入區段，如操作鍵盤等等；一顯示區段，用於顯示起始晝面、資訊處理結果等等，如液晶顯示裝置；一傳輸/接收區段，用於傳輸/接收資訊；以及一 CPU(中央處理單元），用於當傳輸或接收特定資訊時，根據一預先決定資訊處理程式及相關資料，在該資訊和控制程式碼儲存區段上執行讀取/寫入處理（記憶體運作），以響應一來 -51 - 578162 (48) ___ 自該操作輸入區段的輸入操作指令。本發明的一種半導體儲存裝置很容易被採用以當做該資訊和控制程式碼儲存區段，並且在此情況下，在資訊裝置40中可達成本發明的高速資料讀取效應。

如上文所述，根據本發明，該參考單元之字線的電位與欲從該處讀取貨料之記憶體单元之字線的電位係同步上升。甚至當如同傳統裝置一樣在預定字線之電位到達預先決定電壓之前開始讀取資料，仍然可加速資料讀取速度而不會造成資料讀取錯誤。另外，由於資料讀取速度改進，所以可獲得相當大的感應邊緣而確保資料讀取的安全性。另外，一參考陣列的第一字線（或第二字線）與一記憶體陣列的正規字線（或冗餘字線）都具有相同的負載電容。因此，該等字線之電位的上升時序也相同，結果，可進一步縮短讀取存取時間而不會造成錯誤運作。 -

再者，很容易在資訊裝置中採用本發明的一種半導體儲存裝置，並且在此情況下，在資訊裝置的資料讀取作業中可達成本發明的高速資料讀取效應。技藝人士應明白本發明的各種修改並且容易修改，而不會脫離本發明的範疇與精神。因此，隨附的申請專利範圍不是用來限制本文中提供的詳細說明，而是概括解說申請專利範圍。〈圖式代表符號說明〉 RCO, RC1，RC2, RC 參考單元（記憶體單元） MC0 記憶體單元 -52 - 578162 :發鹌說螞續頁 (49) S/A 感應放大器 10 傳統非揮發性半導體儲存裝置 20, 30 非揮發性半導體儲存裝置 RA 參考陣列（記憶體單元陣列） MA 記憶體陣列（記憶體單元陣歹》J ) LSO, LSI 位準偏移器 XPDEC 正規字線預解碼器 XDEC 正規字線解碼器 XPRDEC 冗餘字線預解碼器 XRDEC 冗餘字線解碼器 RWLO, RWL1，RWL2 參考單元字線 RBLO, RBL1，RBL2, RBL 位元線 RHS 通用源極線 HWL 節點電壓 SELO, SEL1，SEL2 參考單元選擇信號 MCI 冗餘記憶體單元 MWL 記憶體陣列正規字線 ReWL 記憶體陳列冗餘字線 MBL 通用位元線 MHS 源極線 MD 冗餘決策信號 ADD 定址信號 SPW 字線啟用ATD信號 SX 正規字線選擇信號

-53 - 578162 (-) 圓罐 BADD 冗餘字線定址信號 RX 冗餘字線選擇信號 VCC 供應電壓 CE# 晶片啟用信號 OE# 輸出啟用信號 CU，RREGU，RREDU， RREGU1，RREDU1， RREGU2, RREDU2 參考字線控制電路 SD，SDO, SD1 測試字線選擇信號 VgsR，VgsM，Vgs 閘極電壓 IdsR，IdsM，Ids 電流 V 電壓位準 t 時間 21 比較/輸出區段 22 解碼器區段 _ ATD 位址轉變偵測電路 XREGS 正規字線選擇信號轉變偵測電路 XREDS 冗餘字線選擇信號轉變偵測電路 YDEC 位元線解碼器 YSM，YSR 位元線選擇電晶體（切換區段） SAEN 感應放大器啟用信號 RYSEL，MYSEL 位元線選擇閘極線 SAOUT 線路 STBN， STEN 測試控制信號 SDM 正規字線選擇控制信號 SDR 冗餘字線選擇控制信號 -54- 578162 ⑻ CO, CO1 ci, cr PO, PO’，Pl，PI， N0-N4, N0，-N4, DRVO, DRV1 SXO, SX1 SYO, SY1 C2, C2f 40 反相器 AND邏輯電路 P型電晶體 N型電晶體字線驅動反相器輸入節點節點 NOR電路資訊裝置發明說·嗎續買 -55 -

Claims

578162 拾、申讀專利範圍 1. 一種半導體儲存裝置，其包括：一記憶體陣列，其包含複數個記憶體單元；一參考陣列，其包含複數個參考單元；一解碼器區段，用於根據位址資訊從該等記憶體單元選取一記憶體單元，及從該等參考單元選取一參考單元；以及

一比較/輸出區段，用於比較該解碼器區段所選取之記憶體單元的一讀取電壓位準與該解碼器區段所選取之參考單元的一讀取電壓位準，以便以資料形式輸出比較結果，其中該解碼器區段同時將一選擇信號輸出至該記憶體單元的字線，且將一選擇信號輸出至該參考單元的字線。 . 2. 如申請專利範圍第1項之半導體儲存裝置，其中：

該記憶體陣列包括分別連接至一正規字線的一個或一個以上記憶體單元，及分別連接至一冗餘字線的一個或一個以上記憶體單元；以及該參考陣列包括：一第一參考單元，用於與連接至該正規字線的記憶體單元比較；及一第二參考單元，用於與連接至該冗餘字線的記憶體單元比較。 3. 如申請專利範圍第2項之半導體儲存裝置，其中：當選取該正規字線時，該解碼器區段在選擇該正規字線時，同時選擇一連接至該第一參考單元的第一字線；以及 578162

當選取該冗餘字線時，該解碼器區段在選擇該冗餘字線時，同時選擇一連接至該第二參考單元的第二字線。 4. 如申請專利範圍第3項之半導體儲存裝置，其中該解碼器區段包含：一選擇決策區段，用於根據位址資訊來決定要選取該正規字線或該參考字線；

一正規字線控制區段，用於當決定選取該正規字線時，根據該位址資訊來選取該正規字線；一冗餘字線控制區段，用於當決定選取該冗餘字線時，根據該位址資訊來選取該冗餘字線；一第一參考字線控制區段，用於當決定選取該正規字線時，選取該第一字線；以及一第二參考字線控制區段，用於當決定選取該冗餘字線時，選取該第二字線。 - 5. 如申請專利範圍第4項之半導體儲存裝置，其中：

當決定選取該正規字線時，該第一參考字線控制區段接收該正規字線的一選擇信號或一用於指示要選取該正規字線的信號，及使用該正規字線的選擇信號或用於指示要選取該正規字線的信號當作一觸發器，以選取該第一字線；以及當決定選取該冗餘字線時，該第二參考字線控制區段接收該冗餘字線的一選擇信號或一用於指示要選取該冗餘字線的信號，及使用該冗餘字線的選擇信號或用於指示要選取該冗餘字線的信號當作一觸發器，以選取該 578162

第二字線。 6. 如申請專利範圍第4項之半導體儲存裝置，其中：一第一測試信號可被輸入至該第一參考字線控制區段，並且該第一參考單元被強制選取以響應該第一測試信號；以及

一第二測試信號可被輸入至該第二參考字線控制區段，並且該第二參考單元被強制選取以響應該第二測試信號。 7. 如申請專利範圍第4項之半導體儲存裝置，其中：一位址轉變偵測信號，其被輸出以響應該位址資訊之變更偵測，並且可被輸入至該第一參考字線控制區段及該第二參考字線控制區段；以及當該位址轉變偵測信號被輸入時，就可執行該等參考字線之控制。 -

8. 如申請專利範圍第2項之半導體儲存裝置，其中該第一參考單元及該第二參考單元被設定為相同臨界值。 9. 如申請專利範圍第2項之半導體儲存裝置，其中該第一參考單元及該第二參考單元共同被連接至相同位元線。 10. 如申請專利範圍第2項之半導體儲存裝置，其中一連接至該第一參考單元之第一字線的負載電容及一連接至該第二參考單元之第二字線的負載電容分別等於該正規字線的負載電容及該冗餘字線的負載電容。 11.如申請專利範圍第3項之半導體儲存裝置，其中該第一參考單元及該第二參考單元被設定為相同臨界值。

578162 12. 如申請專利範圍第3項之半導體儲存裝置，其中該第一參考單元及該第二參考單元共同被連接至相同位元線。 13. 如申請專利範圍第3項之半導體儲存裝置，其中連接至該第一參考單元之該第一字線的負載電容及連接至該第二參考單元之該第二字線的負載電容分別等於該正規字線的負載電容及該冗餘字線的負載電容。 14. 一種用於使用如申請專利範圍第1項之半導體儲存裝置來執行一資料讀取作業的資訊裝置。