JP2003187587A - 半導体記憶装置および情報機器 - Google Patents

Abstract

(57)【要約】 【課題】誤動作することなくリードアクセス時間を短縮
する。 【解決手段】メモリセル読み出し時に使用するリファレ
ンスセル用ワード線ＲＷＬ０，ＲＷＬ１のように例えば
２本用意し、各々のワード線には同じ閾値のリファレン
スセルＲＣ０，ＲＣ１をそれぞれ接続する。それぞれの
各リファレンスセルＲＣ０，ＲＣ１のビット線は共通と
する。リファレンスセル用ワード線ＲＷＬ０は、メモリ
アレイＭＡの冗長でないメモリアレイ通常ワード線ＭＷ
Ｌが選択された場合に活性化するワード線とする。一
方、リファレンスセル用ＲＷＬ１はメモリアレイ冗長ワ
ード線ＲｅＷＬが選択された場合に活性化するワード線
とする。これによって、データの読み出し時に、リファ
レンスセル用ワード線ＲＷＬ０（またはリファレンスセ
ル用ワード線ＲＷＬ１）とメモリアレイ通常ワード線Ｍ
ＷＬ（またはメモリアレイ通常ワード線ＲｅＷＬ）との
電位が同期して立上がる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的にデータを
書き換え可能な不揮発性メモリ、例えばフラッシュＥＥ
ＰＲＯＭなどの半導体記憶装置およびこれを用いた携帯
電話装置などの情報機器に関する。

【０００２】

【従来の技術】従来、電気的にデータを書き換え可能な
不揮発性半導体記憶装置（不揮発性メモリ）、例えばフ
ラッシュＥＥＰＲＯＭのデータ読出動作は、図８に示す
ように、リファレンスセルと呼ばれる所定閾値に設定さ
れたメモリセルＲＣ０と、データの読出動作を行うメモ
リアレイのメモリセルＭＣ０とに、同じドレイン電圧を
印加すると共に、リファレンスワード線デコーダと通常
ワード線デコーダにより同じゲート電圧を印加して各々
のメモリセルＲＣ０，ＭＣ０にそれぞれ流れる電流値の
差をセンスアンプＳ／Ａで増幅し、その結果を記憶デー
タとして読み出すものである。

【０００３】これまでのリファレンスセルＲＣ０へのゲ
ート電圧印加方式として、デバイスに電源電圧が投入さ
れている間常時、リファレンスセルＲＣ０にゲート電圧
が印加される方式（図９〜図１１）や、データ読出時に
動作するＡＴＤ信号に従ってリファレンスセルＲＣ０に
ゲート電圧を印加する方式（図１２〜図１４）などが採
用されている。以下、これらの各方式についてそれぞれ
具体的に説明する。

【０００４】図９は、従来の不揮発性半導体記憶装置の
要部構成例を示すブロック図である。図９では、電源電
圧を投入した状態において、常時、リファレンスセルＲ
Ｃ０，ＲＣ１とリファレンスセルＲＣ２の各ワード線に
電圧を印加す方式を示している。

【０００５】図９において、不揮発性半導体記憶装置１
０は、複数のリファレンスセルＲＣ０〜ＲＣ２で構成さ
れたメモリセルアレイＲＡ（以下リファレンスアレイＲ
Ａという）と、リファレンスセル用ワード線制御回路を
構成するレベルシフタＬＳ０，ＬＳ１と、データ記憶領
域であるメモリセルアレイＭＡ（以下メモリアレイＭＡ
という）と、通常ワード線プリデコーダＸＰＤＥＣと、
通常ワード線デコーダＸＤＥＣと、冗長ワード線プリデ
コーダＸＰＲＤＥＣと、冗長ワード線デコーダＸＲＤＥ
Ｃとを備えている。

【０００６】リファレンスアレイＲＡには、データ読出
動作時に使用するリファレンスセルＲＣ０と、消去ベリ
ファイ時に使用するリファレンスセルＲＣ１と、データ
書込動作時のベリファイ時に使用するリファレンスセル
ＲＣ２とがそれぞれ配置されている。リファレンスセル
ＲＣ０，ＲＣ１のゲートにはリファレンスセル用ワード
線ＲＷＬ０が接続され、リファレンスセルＲＣ２のゲー
トにはリファレンスセル用ワード線ＲＷＬ１が接続され
ている。また、リファレンスセルＲＣ０のドレインには
ビット線ＲＢＬ０が接続され、リファレンスセルＲＣ１
のドレインにはビット線ＲＢＬ１が接続され、リファレ
ンスセルＲＣ２のドレインにはビット線ＲＢＬ２が接続
され、さらに、リファレンスセルＲＣ０〜ＲＣ２の各ソ
ースは全て共通ソース線ＲＨＳに接続されている。

【０００７】レベルシフタＬＳ０，ＬＳ１はそれぞれワ
ード線用ノード電圧ＨＷＬによって電源供給されてい
る。レベルシフタＬＳ０はリファレンスセル選択信号Ｓ
ＥＬ０を入力とし、リファレンスセル用ワード線ＲＷＬ
０に電圧出力してワード線ＲＷＬを選択する。また、レ
ベルシフタＬＳ１はリファレンスセル選択信号ＳＥＬ１
を入力とし、リファレンスセル用ワード線ＲＷＬ１に電
圧出力してワード線ＲＷＬ１を選択する。これらのリフ
ァレンスセル選択信号ＳＥＬ０，ＳＥＬ１は排他的に動
作し、何れか一方がオン（電源電圧ＶＣＣ時など）し、
他方がオフする。例えばリファレンスセル選択信号ＳＥ
Ｌ０がオンした場合にはリファレンスセル用ワード線Ｒ
ＷＬ０の電位が立ち上がってリファレンスセル用ワード
線ＲＷＬ０が選択され、また、リファレンスセル選択信
号ＳＥＬ１がオンした場合にはリファレンスセル用ワー
ド線ＲＷＬ１の電位が立ち上がってリファレンスセル用
ワード線ＲＷＬ１が選択される。

【０００８】メモリアレイＭＡには、行方向および列方
向にマトリクス状に複数のメモリセルが記憶素子として
配置されているが、ここでは説明を簡略化するために、
メモリセルＭＣ０，ＭＣ１を一例に説明する。メモリセ
ルＭＣ０のゲートにはメモリアレイ通常ワード線ＭＷＬ
が接続され、メモリセルＭＣ１のゲートにはメモリアレ
イ冗長ワード線ＲｅＷＬが接続されている。メモリセル
ＭＣ０，ＭＣ１の各ドレインにはビット線ＭＢＬが共通
接続され、メモリセルＭＣ０，ＭＣ１の各ソースにはソ
ース線ＭＨＳが接続されている。これらのソース線ＲＨ
Ｓ，ＭＨＳはそれぞれ通常接地レベルに保たれるが、テ
ストモード時など特別なモード時において、例えば消去
モードとする場合にはソース線ＲＨＳ，ＭＨＳは高電圧
に制御される。

【０００９】通常ワード線プリデコーダＸＰＤＥＣに
は、アドレス信号ＡＤＤおよびワード線イネーブルＡＴ
Ｄ信号ＳＰＷが入力されると共に、冗長判定信号ＭＤが
入力され、これらの信号に応じて通常ワード線選択信号
ＳＸを通常ワード線デコーダＸＤＥＣに出力する。

【００１０】通常ワード線デコーダＸＤＥＣは、ワード
線用ノード電圧ＨＷＬによって電源供給されている。ま
た、通常ワード線デコーダＸＤＥＣは、通常ワード線プ
リデコーダＸＰＤＥＣからの出力である通常ワード線選
択信号ＳＸが入力され、通常ワード線選択信号ＳＸに応
じて所定のメモリアレイ通常ワード線ＭＷＬに電圧出力
して所定のメモリアレイ通常ワード線ＭＷＬを選択す
る。

【００１１】冗長ワード線プリデコーダＸＰＲＤＥＣに
は、アドレス信号ＡＤＤ、ワード線イネーブルＡＴＤ信
号ＳＰＷおよび冗長ワード線アドレス信号ＢＡＤＤが入
力され、これらの信号に応じて、冗長判定信号ＭＤを通
常ワード線プリデコーダＸＰＤＥＣに出力すると共に、
冗長ワード線選択信号ＲＸを冗長ワード線デコーダＸＲ
ＤＥＣに出力する。

【００１２】冗長ワード線デコーダＸＲＤＥＣは、ワー
ド線用ノード電圧ＨＷＬによって電源供給されている。
また、冗長ワード線デコーダＸＲＤＥＣは、冗長ワード
線プリデコーダＸＰＲＤＥＣの出力である冗長ワード線
選択信号ＲＸが入力され、冗長ワード線選択信号ＲＸに
応じて所定のメモリアレイ冗長ワード線ＲｅＷＬに電圧
出力して所定のメモリアレイ冗長ワード線ＲｅＷＬを選
択する。

【００１３】ここで、冗長でないメモリアレイ通常ワー
ド線を選択した場合のリファレンスセル用ワード線制御
回路とメモリアレイ用通常ワード線制御回路およびメモ
リアレイ用冗長ワード線制御回路とによる各ワード線の
選択動作について、以下、図１０のタイミングチャート
に従って説明する。

【００１４】図１０では、上から順番に、電源電圧ＶＣ
Ｃ、ワード線用ノード電圧ＨＷＬ、デバイスを活性化す
る制御信号であるチップイネーブル信号ＣＥ＃、データ
出力を許可する制御信号である出力イネーブル信号ＯＥ
＃、アドレス遷移検出回路（図示せず）からの出力信号
であるワード線イネーブルＡＴＤ信号ＳＰＷ、リファレ
ンスセル用ワード線ＲＷＬ０の電位、通常ワード線選択
信号ＳＸ、メモリアレイ通常ワード線ＭＷＬの電位、メ
モリアレイ冗長ワード線ＲｅＷＬの電位を示している。
これらのチップイネーブル信号ＣＥ＃および出力イネー
ブル信号ＯＥ＃は、両信号とも接地レベルにすることで
データ読出動作が可能になる。なお、これらのチップイ
ネーブル信号ＣＥ＃および出力イネーブル信号ＯＥ＃は
半導体メモリの一般的な制御信号であるから、図９のブ
ロック図では省いている。

【００１５】電気的にデータを書き換え可能なメモリ、
例えばフラッシュＥＥＰＲＯＭのような不揮発性半導体
記憶装置１０は、電源電圧投入直後においてデータの書
込コマンドや消去コマンドを発行しない限り、データ読
出状態であるのが一般的である。つまり、半導体チップ
を活性化させるチップイネーブル信号ＣＥ＃と、出力パ
ッドからの出力を許可する出力イネーブル信号ＯＥ＃と
を接地レベルにすることにより、メモリセルＭＣ０の記
憶情報を読み出すことができる。

【００１６】図１０に示すように、まず、時刻ｔ０にデ
バイスに対して電源を投入すると、電源電圧ＶＣＣは立
ち上がり始める。その後の時刻ｔ１からデータの読み出
しに用いるワード線用ノード電圧ＨＷＬが立ち上がり始
める。

【００１７】このとき、リファレンスセルＲＣ０のリフ
ァレンスセル選択信号ＳＥＬ０はオンであり、リファレ
ンスセル選択信号ＳＥＬ１はオフ（接地レベル）になっ
ているので、レベルシフタＬＳ０を介してリファレンス
セルＲＣ０のワード線ＲＷＬ０はワード線用ノード電圧
ＨＷＬ（ＤＣ５Ｖ程度）にチャージされる。また、ビッ
ト線ＲＢＬ０が選択され、リファレンスセルＲＣ０の共
通ソース線ＲＨＳは接地レベルに制御されている。この
電圧制御状態は、読み出しコマンドが発行された場合も
同様である。

【００１８】さらに、デバイスは電源電圧ＶＣＣを投入
した直後の時刻ｔ２で、データ読出可能状態であるから
チップイネーブル信号ＣＥ＃および出力イネーブル信号
ＯＥ＃を接地レベルに下げることでデータの読み出しが
行われる。

【００１９】さらに、時刻ｔ３において、チップイネー
ブルＣＥ＃の接地レベルに反応してワード線イネーブル
ＡＴＤ信号ＳＰＷが立ち上がり、次の時刻ｔ４で通常ワ
ード線選択信号ＳＸが立ち上がって電源電圧レベルにな
る。

【００２０】さらに、時刻ｔ５で、通常ワード線選択信
号ＳＸの立上りによって所定のメモリアレイ通常ワード
線ＭＷＬの電位が立ち上がる。なお、ここでは、メモリ
アレイ冗長ワード線ＲｅＷＬを選択しない場合であるか
ら、メモリアレイ冗長ワード線ＲｅＷＬの電位は接地レ
ベルのままである。

【００２１】しばらくして、データの読み出しが終了す
ると、時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷ
が接地レベルに降下する。これに従って、時刻ｔ７でメ
モリアレイ通常ワード線ＭＷＬの電位も接地レベルに降
下する。このときにも、リファレンスセルＲＣ０のリフ
ァレンスセル用ワード線ＲＷＬ０は終始立ち上がったま
まである。

【００２２】次に、冗長ワード線が選択される場合のリ
ファレンスセル用ワード線制御回路とメモリアレイ用通
常ワード線制御回路およびメモリアレイ用冗長ワード線
制御回路とによる各ワード線選択動作について、以下、
図１１のタイミングチャートに従って説明する。図１１
では、前述した各種信号に、冗長判断信号ＭＤおよび冗
長ワード線選択信号ＲＸを加えると共に、メモリアレイ
通常ワード線ＭＷＬが冗長ワード線と置き換えるべきワ
ード線であると仮定する。時刻ｔ０〜時刻ｔ３までは図
１０の場合と全く同じであるので、ここではその説明を
省略し、時刻ｔ４からそのワード線選択動作を説明す
る。

【００２３】図１１に示すように、ワード線イネーブル
ＡＴＤ信号ＳＰＷが立ち上がってしばらくすると、時刻
ｔ４で通常ワード線選択信号ＳＸが立ち上がって電源電
圧レベルになり、メモリアレイ通常ワード線ＭＷＬの電
位が立ち上がりかける。ところが、すぐに冗長判断信号
ＭＤが発行されるので、冗長判断信号ＭＤを通常ワード
線プリデコーダＸＰＤＥＣが受けて通常ワード線選択信
号ＳＸを接地レベルに戻し、通常ワード線選択信号ＳＸ
を通常ワード線デコーダＸＤＥＣが受けてメモリアレイ
通常ワード線ＭＷＬの電位を接地レベルに戻す。

【００２４】これとほぼ同時（時刻ｔ５）に、冗長ワー
ド線プリデコーダＸＰＲＤＥＣからの冗長ワード線選択
信号ＲＸが電源電圧レベルになり、メモリアレイ通常ワ
ード線ＭＷＬの代わりに、置き換わったメモリアレイ冗
長ワード線ＲｅＷＬの電位が立ち上がる。

【００２５】ここで、メモリアレイ通常ワード線ＭＷＬ
の電位が立ち上がりかけてから、メモリアレイ冗長ワー
ド線ＲｅＷＬに切り替わるのは、冗長ワード線プリデコ
ーダＸＰＲＤＥＣで置き換えるかどうかを判断している
間に、通常ワード線プリデコーダＸＰＤＥＣが通常ワー
ド線選択信号ＳＸを発行してしまい、冗長判断信号ＭＤ
が通常ワード線選択信号ＳＸをキャンセルするのに多少
の時間を要してしまうからである。

【００２６】さらに、データの読み出しが終了すると、
時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷはロー
レベル（ＧＮＤレベル）となる。これによって時刻ｔ７
で冗長ワード線選択信号ＲＸが立ち下がることによりメ
モリアレイ冗長ワード線ＲｅＷＬの電位は接地レベルに
降下する。

【００２７】ここで、図９では、消去ベリファイ時に使
用するリファレンスセルＲＣ１、データ書込時のベリフ
ァイ時に使用するリファレンスセルＲＣ２も配置してい
る。これらについても簡単にその動作を説明する。

【００２８】即ち、メモリアレイＭＡヘのデータの書込
動作が行われる場合、データの書込が正常であるかどう
かを判定するため、ベリファイ動作が働くが、このと
き、リファレンスセル選択信号ＳＥＬ１がオン（ハイレ
ベル）となり、リファレンスセル選択信号ＳＥＬ０はオ
フ（ローレベル）となる。また、このとき、ビット線Ｒ
ＢＬ２が選択され、データ読出用のリファレンスセルＲ
Ｃ０のビット線ＲＢＬ０は非選択になる。これによっ
て、リファレンスセルＲＣ２にアクセスすることができ
る。一方、共通ソース線ＲＨＳは接地レベルであり、ワ
ード線用ノード電圧ＨＷＬを例えば６Ｖ程度に昇圧して
ベリファイ動作を行う。

【００２９】また、メモリアレイＭＡに対して消去動作
を行う場合にも、消去処理が正常に行われたかどうかを
判定するベリファイ動作が行われる。この場合、リファ
レンスセル選択信号ＳＥＬ０がオン（ハイレベル）とな
り、リファレンスセル選択信号ＳＥＬ１はオフ（ローレ
ベル）になる。この場合には、ビット線ＲＢＬ１が選択
され、消去ベリファイ用のリファレンスセルＲＣ１にア
クセスすることができる。一方、共通ソース線ＲＨＳは
書き込みベリファイ時と同様に接地レベルであり、ワー
ド線用ノード電圧ＨＷＬを例えば５Ｖ程度に昇圧してベ
リファイ動作を行う。

【００３０】図１２は、従来の不揮発性半導体記憶装置
の別の要部構成例を示すブロック図である。図１２で
は、データ読出時に動作するワード線イネーブルＡＴＤ
信号ＳＰＷに従ってリファレンスセルＲＣのリファレン
スワード線ＲＷＬに電圧を印加する方式を示している。

【００３１】図１２において、不揮発性半導体記憶装置
１１は、リファレンスセルＲＣを有するメモリセルアレ
イＲＡ（以下リファレンスアレイＲＡという）と、リフ
ァレンスワード線制御回路ＣＵと、データ記憶領域であ
るメモリセルアレイＭＡ（以下メモリアレイＭＡとい
う）と、通常ワード線プリデコーダＸＰＤＥＣと、通常
ワード線デコーダＸＤＥＣと、冗長ワード線プリデコー
ダＸＰＲＤＥＣと、冗長ワード線デコーダＸＲＤＥＣと
を備えている。なお、メモリアレイ通常ワード線ＭＷ
Ｌ、メモリアレイ冗長ワード線ＲｅＷＬを選択制御する
回路系、メモリアレイＭＡの回路構成については、図９
の場合と動作が全く同じであるからここではその説明を
省略する。

【００３２】リファレンスアレイＲＡには、データ読出
用のリファレンスセルＲＣが配置されている。リファレ
ンスセルＲＣのゲートにはリファレンスワード線ＲＷＬ
が接続され、リファレンスセルＲＣのドレインにはビッ
ト線ＲＢＬが接続され、リファレンスセルＲＣのソース
にはソース線ＲＨＳが接続されている。このソース線Ｒ
ＨＳは通常、接地レベルに保たれるが、テストモードな
ど特別なモード時において、例えば消去する場合にはソ
ース線ＲＨＳは高電圧に制御される。なお、ここで、図
１２ではデータ読出用のリファレンスセルＲＣだけを配
置しているが、データ書込や消去のベリファイ処理で使
用する各リファレンスセルは別に設けた他のリファレン
スアレイに配置してもよいし、図１２中のリファレンス
アレイＲＡ内に別のリファレンスワード線などと共に追
加して配置してもよい。ここでは、データ読出用のリフ
ァレンスセルＲＣに着目して説明するため、データ書込
みや消去のベリファイ処理で使用する各リファレンスセ
ルおよび、これらリファレンスセルを制御する配線およ
びその制御回路についてはその説明を省略するものとす
る。

【００３３】リファレンスワード線制御回路ＣＵはワー
ド線用ノード電圧ＨＷＬによって電源供給されている。
リファレンスワード線制御回路ＣＵはリファレンスワー
ド線ＲＷＬの電位を制御する回路であり、データ読出時
に発行されるワード線イネーブルＡＴＤ信号ＳＰＷ、テ
ストモ−ド時などに強制的にリファレンスワード線ＲＷ
Ｌを選択制御するテスト時ワード線選択信号ＳＤが入力
され、これらの信号に応じて、所定のリファレンスワー
ド線ＲＷＬに電圧出力して所定のリファレンスセル用ワ
ード線ＲＷＬを選択する。

【００３４】ここで、冗長でない通常ワード線が選択さ
れた場合のリファレンスワード線制御回路とメモリアレ
イ通常ワード線制御回路およびメモリアレイ冗長ワード
線制御回路とによる各ワード線の選択動作について、以
下、図１３のタイミングチャートに従って説明する。

【００３５】図１３においても、図１０の場合と同様
に、上から順番に、電源電圧ＶＣＣ、ワード線用ノード
電圧ＨＷＬ、デバイスに対して読出動作や書込動作を可
能にする入力制御信号であるチップイネーブル信号ＣＥ
＃（接地レベルでデバイスが動作可能となる。）、出力
イネーブル信号ＯＥ＃（接地レベルでデータ読出が可能
となる。）、ワード線イネーブルＡＴＤ信号ＳＰＷ、リ
ファレンスセル用ワード線ＲＷＬの電位、通常ワード線
選択信号ＳＸ，メモリアレイ通常ワード線ＭＷＬの電
位、メモリアレイ冗長ワード線ＲｅＷＬの電位である。

【００３６】図１３に示すように、まず、時刻ｔ０でデ
バイスに電源を投入し、電源電圧ＶＣＣが立ち上がり始
める。さらに、時刻ｔ１からデータ読出用のワード線用
ノード電圧ＨＷＬが立ち上がり始める。

【００３７】さらに、時刻ｔ２において、フラッシュＥ
ＥＰＲＯＭなどの不揮発性半導体記憶装置１１では、電
源を投入した直後、読み出し可能状態であるからチップ
イネーブル信号ＣＥ＃を接地レベルに立ち下げることで
データ読出動作が行われる。

【００３８】さらに、チップイネーブルＣＥ＃の立下り
に反応して、時刻ｔ３でワード線イネーブルＡＴＤ信号
ＳＰＷが立ち上がる。これを受けて、リファレンスセル
用ワード線ＲＷＬがワード線用ノード電圧ＨＷＬにチャ
ージされるのと同時（時刻ｔ４）に、通常ワード線プリ
デコーダＸＰＤＥＣが通常ワード線選択信号ＳＸを発行
する。

【００３９】さらに、時刻ｔ５で、通常ワード線選択信
号ＳＸの出力によって通常ワード線デコーダＸＰＤＥＣ
がメモリアレイ通常ワード線ＭＷＬの電位を立ち上げ
る。メモリアレイ通常ワード線ＭＷＬの電位はデコード
動作を伴っているために、リファレンスセル用ワード線
ＲＷＬの電位よりも若干遅れて立ち上がっている。

【００４０】しばらくして、データ読出が終了すると、
時刻ｔ６においてワード線イネーブルＡＴＤ信号ＳＰＷ
が接地レベルに降下する。これに従って、時刻ｔ７でリ
ファレンスセル用ワード線ＲＷＬおよびメモリアレイ通
常ワード線ＭＷＬも接地レベルに降下する。

【００４１】次に、冗長ワード線が選択される場合のリ
ファレンスセル用ワード線制御回路とメモリアレイ通常
ワード線制御回路およびメモリアレイ冗長ワード線制御
回路とによる各ワード線の選択動作について、以下、図
１４のタイミングチャートに従って説明する。図１４で
は、前述した各種信号に、冗長判断信号ＭＤ、冗長ワー
ド線選択信号ＲＸを加えると共に、メモリアレイ通常ワ
ード線ＭＷＬが冗長ワード線と置き換えるべきワード線
であると仮定する。時刻ｔ０〜時刻ｔ３までは図１３の
場合と動作が全く同じであるので、ここではその説明を
省略し、時刻ｔ４からそのワード線選択動作について説
明する。

【００４２】図１３に示すように、ワード線イネーブル
ＡＴＤ信号ＳＰＷが立ち上がってしばらくすると、時刻
ｔ４で通常ワード線選択信号ＳＸが電源電圧レベルにな
り、メモリアレイ通常ワード線ＭＷＬの電位が立ち上が
りかける。ところが、すぐに冗長判断信号ＭＤが発行さ
れるので、これを受けて、時刻ｔ５において、通常ワー
ド線選択信号ＳＸが接地レベルに戻り、これを受けてメ
モリアレイ通常ワード線ＭＷＬの電位も接地レベルに戻
る。

【００４３】これとほぼ同時（時刻ｔ５）に、冗長ワー
ド線選択信号ＲＸが立ち上がって電源電圧レベルにな
り、メモリアレイ通常ワード線ＭＷＬに代わって、置き
換わったメモリアレイ冗長ワード線ＲｅＷＬの電位が立
ち上がる。ここで、メモリアレイ通常ワード線ＭＷＬの
電位が立ち上がりかけるのは図１１の場合と同様であ
る。

【００４４】さらに、データ読出が終了すると、時刻ｔ
６でワード線イネーブルＡＴＤ信号ＳＰＷがローレベル
になる。これに伴って、時刻ｔ７において、冗長ワード
線選択信号ＲＸと共にリファレンスワード線ＲＷＬの電
位が接地電圧レベルに立ち下がってメモリアレイ冗長ワ
ード線ＲｅＷＬの電位も接地電圧レベルに降下する。

【００４５】

【発明が解決しようとする課題】近年、半導体記憶装置
に印加する電源電圧レベルは下がる傾向にあるにも関わ
らず、メモリセルの記憶情報の読み出しには更なる高速
化が要求されている。メモリセルからの記憶情報の読み
出しは、例えば図１２ではリファレンスセルＲＣと、デ
ータを読み出すべきメモリセルＭＣ０のゲート電極に同
じ電圧を印加して、両者に流れる電流の差を、差動増幅
器で構成されるセンスアンプＳ／Ａなどでセンスするこ
とによりデータの読出しを行っている。

【００４６】即ち、リファレンスアレイのワード線とメ
モリアレイのワード線とが完全に所定の電圧に立ち上が
るのを待ってから、センスを開始するのが誤読み出しの
危険がなく安全である。ところが、リファレンスアレイ
およびメモリアレイの各ワード線が所望の電圧レベルに
達するのを待っていては、読出アクセスタイムの高速化
を達成できないことが多い。したがって、両ワード線の
電位が完全に立ち上がる前からセンスアンプＳ／Ａを動
作させてセンスを行い、アクセスの高速化を実現してい
るケースが殆どである。

【００４７】しかしながら、図９および図１２の従来技
術においては、メモリアレイ通常ワード線ＭＷＬの電位
の立ち上がりよりもリファレンスセル用ワード線ＲＷＬ
の電位が先に立ち上がっている。これが原因で起こる問
題を、図１５〜図１７（ａ）および図１７（ｂ）を用い
て、以下に詳細に説明する。

【００４８】図１５は、フラッシュメモリのような不揮
発性メモリのリファレンスセルＲＣを左側に、メモリセ
ルＭＣを右側に示したものである。図１５に示すよう
に、スリファレンスセルＲＣに印加されるゲート電圧を
ＶｇｓＲとすると、このゲート電圧ＶｇｓＲは、図９の
リファレンスセル用ワード線ＲＷＬ０に出力される出力
電圧に相当し、また、図１２のリファレンスセル用ワー
ド線ＲＷＬに出力される出力電圧にも相当する。リファ
レンスセルＲＣのドレイン−ソース間には電流ＩｄｓＲ
が流れる。一方、メモリセルＭＣに印加されるゲート電
圧をＶｇｓＭとすると、このゲート電圧ＶｇｓＭは図９
および図１２のメモリアレイ通常ワード線ＭＷＬやメモ
リアレイ冗長ワード線ＲｅＷＬに出力される各出力電圧
に相当する。メモリセルＭＣのドレイン−ソース間には
電流ＩｄｓＭが流れる。

【００４９】図１６は横軸を時間ｔ、縦軸を電圧レベル
Ｖとした場合の各メモリセルＲＣ，ＭＣからのデータ読
出中の各ワード線電圧レベルＶｇｓＲ，ＶｇｓＭを示し
ている。ここでは、センス開始時刻をｔ（ａ）、リファ
レンスセルＲＣのリファレンスセル用ワード線ＲＷＬと
メモリセルＭＣのメモリアレイ通常ワード線ＭＷＬ（ま
たはメモリアレイ冗長ワード線ＲｅＷＬ）の各電圧レベ
ルが共に所定電圧レベルに一致する時刻をｔ（ｂ）とし
ている。このセンス開始時刻ｔ（ａ）では、リファレン
スセルＲＣのワード線電圧レベルＶｇｓＲは、図９およ
び図１２の何れの場合でも常に所定電圧レベルに達して
いるものとする。

【００５０】図１７（ａ）は、図１６に設定したメモリ
アレイ通常ワード線ＭＷＬの電位またはメモリアレイ冗
長ワード線ＲｅＷＬの電位が完全に所定電圧に立ち上が
る以前のセンス開始時刻ｔ（ａ）において、リファレン
スセルＲＣおよびメモリセルＭＣの各ゲート電極に印加
する各ゲート電圧をＶｇｓとして横軸に示すと共に、そ
れぞれの各セルのドレイン−ソース間に流れる電流Ｉｄ
ｓを縦軸に示した場合の特性を示している。

【００５１】図１７（ｂ）は、図１６に設定したメモリ
アレイ通常ワード線ＭＷＬの電位またはメモリアレイ冗
長ワード線ＲｅＷＬの電位が完全に所定電圧に立ち上が
った後の時刻ｔ（ｂ）において、図１７（ａ）の場合と
同様に、ゲート電圧Ｖｇｓ（横軸）に対するリファレン
スセルＲＣとメモリセルＭＣに流れる電流Ｉｄｓ（縦
軸）を示している。

【００５２】ここで、リファレンスセルＲＣよりも、デ
ータを読み出すメモリセルＭＣの方が電流を流す（閾値
が低い）場合の読み出しに悪影響を及ぼすので、このケ
ースに着目して説明する。

【００５３】即ち、図１６に示したセンス開始時刻ｔ
（ａ）の直後には、リファレンスセルＲＣに印加される
リファレンスセル用ワード線ＲＷＬの電圧ＶｇｓＲは略
所定電圧であるが、データを読み出すべきメモリセルＭ
Ｃのゲートに印加されるメモリアレイ通常ワード線ＭＷ
Ｌ（またはメモリアレイ冗長ワード線ＲｅＷＬ）の電圧
ＶｇｓＭは、リファレンスセルＲＣに印加されるワード
線電圧ＶｇｓＲよりも低い（ｔ（ａ）；ＶｇｓＲ＞Ｖｇ
ｓＭ）。このとき、リファレンスセルＲＣに流れる電流
ＩｄｓＲとメモリセルＭＣに流れる電流ＩｄｓＭとの差
△Ｉｄｓ（ａ）は、図１７（ａ）に示すように限りなく
小さくなるため、センスアンプＳ／Ａにて正確にセンス
できずに誤動作して、間違ったデータを出力する虞があ
る。

【００５４】これに対して、図１６に示した時刻ｔ
（ｂ）では、リファレンスセルＲＣのゲートと、データ
を読み出すべきメモリセルＭＣのゲートとに印加される
各ワード線電圧ＶｇｓＲ，ＶｇｓＭは同じ所定電圧に収
束する（ｔ（ｂ）；ＶｇｓＲ＝ＶｇｓＭ）。このとき、
リファレンスセルＲＣに流れる電流値ＩｄｓＲとメモリ
セルＭＣに流れる電流値ＩｄｓＭとの差△ｉｄｓ（ｂ）
は拡がり、センスアンプＳ／Ａにて正確にセンスできる
ようになる。このため、誤動作なく正しいデータを出力
することができる。

【００５５】ところが、センス開始直後（時刻ｔ
（ａ））に間違ったデータを一旦出力してしまうと、正
しいデータを出力するのに余分な時間を要することが多
い。このことは、特に冗長ワード線を選択する場合に顕
著に表れる。これは前述した通りであり、通常ワード線
から置き換えられるべき冗長ワード線に切り替わるの
に、ある程度の時間がかかるためである。

【００５６】本発明は、上記事情に鑑みて為されたもの
で、誤動作することなくリードアクセス時間を短縮でき
る半導体記憶装置およびこれを用いた情報機器を提供す
ることを目的とする。

【００５７】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルを含むメモリアレイと、複数のリ
ファレンスセルを含むリファレンスアレイと、アドレス
情報に基づいて所定のメモリセルとリファレンスセルを
選択制御するデコード手段と、このデコード手段で選択
したメモリセルからの読出電圧レベルとデコード手段で
選択したリファレンスセルからの読出電圧レベルを比較
してデータ出力する比較出力手段とを備えた半導体記憶
装置において、デコード手段はメモリセルおよびリファ
レンスセルの各ワード線への各選択信号を同時に出力す
るものであり、そのことにより上記目的が達成される。

【００５８】また、好ましくは、本発明の半導体記憶装
置におけるメモリアレイは、通常ワード線毎にそれぞれ
接続される一または複数のメモリセルおよび、冗長ワー
ド線毎にそれぞれ接続される一または複数のメモリセル
を含み、リファレンスアレイは、通常ワード線に接続さ
れるメモリセルと比較される第１リファレンスセルおよ
び、冗長ワード線に接続されるメモリセルと比較される
第２リファレンスセルを含む。

【００５９】さらに、好ましくは、本発明の半導体記憶
装置におけるデコード手段は、通常ワード線が選択され
る場合には、第１リファレンスセルに接続される第１ワ
ード線を通常ワード線と同時に選択制御し、冗長ワード
線が選択される場合には、第２リファレンスセルに接続
される第２ワード線を冗長ワード線と同時に選択制御す
る。

【００６０】さらに、好ましくは、本発明の半導体記憶
装置におけるデコード手段は、アドレス情報に基づいて
通常ワード線および冗長ワード線の何れを選択すべきか
を判定する選択判定手段と、通常ワード線の選択判定時
にアドレス情報に応じた通常ワード線を選択する通常ワ
ード線制御手段と、冗長ワード線の選択判定時にアドレ
ス情報に応じた冗長ワード線を選択する冗長ワード線制
御手段と、通常ワード線選択判定時に第１ワード線を選
択する第１リファレンスワード線制御手段と、冗長ワー
ド線選択判定時に第２ワード線を選択する第２リファレ
ンスワード線制御手段とを有する。

【００６１】さらに、好ましくは、本発明の半導体記憶
装置における第１リファレンスワード線制御手段は、通
常ワード線の選択判定時に通常ワード線の選択信号また
はこれを示す信号が入力され、この通常ワード線の選択
信号またはこれを示す信号をトリガとして第１ワード線
を選択し、第２リファレンスワード線制御手段は、冗長
ワード線の選択判定時に冗長ワード線の選択信号または
これを示す信号が入力され、この冗長ワード線の選択信
号またはこれを示す信号をトリガとして第２ワード線を
選択する。

【００６２】さらに、好ましくは、本発明の半導体記憶
装置における第１リファレンスワード線制御手段は第１
テスト信号が入力可能であり、この第１テスト信号によ
って第１リファレンスセルを強制選択し、第２リファレ
ンスワード線制御手段は第２テスト信号が入力可能であ
り、この第２テスト信号によって第２リファレンスセル
を強制選択する。

【００６３】さらに、好ましくは、本発明の半導体記憶
装置における第１リファレンスワード線制御手段および
第２リファレンスワード線制御手段の何れにも、アドレ
ス情報の変化を検知して出力されたアドレス遷移検知信
号を入力可能とし、このアドレス遷移検知信号の入力時
にリファレンスワード線制御を可能とする。

【００６４】さらに、好ましくは、本発明の半導体記憶
装置における第１リファレンスセルと第２リファレンス
セルは同一の閾値に設定されている。

【００６５】さらに、好ましくは、本発明の半導体記憶
装置における第１リファレンスセルと第２リファレンス
セルは同一のビット線に共通接続されている。

【００６６】さらに、好ましくは、本発明の半導体記憶
装置における第１リファレンスセルに接続される第１ワ
ード線および、第２リファレンスセルに接続される第２
ワード線の各負荷容量はそれぞれ、通常ワード線および
冗長ワード線の各負荷容量とそれぞれ同一である。ま
た、これらの第１ワード線、第２ワード線、通常ワード
線および冗長ワード線の各負荷容量が全て同一であって
もよい。

【００６７】本発明の情報機器は、請求項１〜１０の何
れかに記載の半導体記憶装置を用いてデータ読出動作を
行うものであり、そのことにより上記目的が達成され
る。

【００６８】上記構成により、以下、その動作を説明す
る。

【００６９】所望のメモリセルに対するデータの読み出
しにおいて、冗長ワード線ではない通常ワード線を選択
した場合には、リファレンスアレイでは、冗長ワード線
ではない通常ワード線が選択された場合のワード線の電
位が、メモリアレイの通常ワード線を選択する選択信号
と同期して同時に立ち上がる。また、冗長に置き換えら
れるべきワード線を選択した場合には、リファレンスア
レイでは冗長ワード線が選択された場合のワード線の電
位が、上記と同様に、メモリアレイの冗長ワード線を選
択する選択信号と同期して同時に立ち上がる。

【００７０】このようにして、リファレンスセルのワー
ド線の電位と、データを読み出すべきメモリセルのワー
ド線の電位とは同期して同時に立ち上がる。したがっ
て、メモリセルのデータ読出し時において、両ワード線
の電位が共に完全に立ち上がるのを待たなくてもよくな
り、誤動作することなくリードアクセス時間を更に短縮
化することが可能となる。このようなデータ読出速度の
高速化によって、センスマージンを大幅に確保すること
も可能となる。

【００７１】また、リファレンスアレイの第１ワード線
または第２ワード線と、メモリアレイの通常ワード線ま
たは冗長ワード線とは、両負荷容量が同じであるので、
両ワード線の立ち上がり時間も更に同一になって、より
誤動作なくリードアクセス時間の更なる短縮を図ること
が可能になる。

【００７２】さらに、本発明の半導体記憶装置を容易に
情報機器に用いることが可能となり、データ読出動作に
際して本発明の高速読出効果を奏することが可能とな
る。

【００７３】

【発明の実施の形態】以下、本発明の半導体記憶装置の
実施形態を、例えば情報機器に用いる不揮発性半導体記
憶装置に適用させた場合ついて図面を参照しながら説明
する。

【００７４】図１は、本発明の不揮発性半導体記憶装置
の一実施形態における基本構成例を示すブロック図であ
る。

【００７５】図１において、不揮発性半導体記憶装置２
０は、複数のリファレンスセルＲＣ０，ＲＣ１を有する
メモリセルアレイＲＡ（以下リファレンスアレイＲＡと
いう）と、データ記憶領域であるメインアレイとしての
メモリセルアレイＭＡ（以下メモリアレイＭＡという）
と、差動増幅器で構成されたセンスアンプＳ／Ａなどの
比較出力手段２１と、入力アドレス信号ＡＤＤに基づい
て所定のメモリセルとリファレンスセルを選択するデコ
ード手段２２とを備えている。

【００７６】リファレンスアレイＲＡでは、メモリアレ
イＭＡからのデータ読出時に使用するリファレンスセル
用ワード線を例えばリファレンスセル用ワード線ＲＷＬ
０，ＲＷＬ１のように少なくとも２本用意する。各リフ
ァレンスセル用ワード線ＲＷＬ０，ＲＷＬ１にはそれぞ
れ、ビット線ＲＢＬを共有した同じ閾値のリファレンス
セルＲＣ０，ＲＣ１がそれぞれ接続されている。これら
の２本のリファレンスセル用ワード線ＲＷＬ０，ＲＷＬ
１は、メモリアレイＭＡの冗長でない後述のメモリアレ
イ通常ワード線ＭＷＬが選択された場合に活性化させる
リファレンスセル用ワード線ＲＷＬ０と、メモリアレイ
ＭＡ内の後述するメモリアレイ冗長ワード線ＲｅＷＬが
選択された場合に活性化させるリファレンスセル用ワー
ド線ＲＷＬ１とに分けることができる。

【００７７】メモリアレイＭＡは情報記憶領域を構成し
ており、行方向および列方向にマトリクス状に複数のメ
モリセルＭＣ０が記憶素子として配置されているが、こ
こでは説明を簡略化するために、データ記憶用のメモリ
セルＭＣ０と、これを置き換える冗長のメモリセルＭＣ
１とを示して説明する。また、メモリセルＭＣ０のゲー
トにはメモリアレイ通常ワード線ＭＷＬが接続され、冗
長のメモリセルＭＣ１のゲートにはメモリアレイ冗長ワ
ード線ＲｅＷＬが接続されている。これらのメモリセル
ＭＣ０，ＭＣ１の各ドレインにはビット線ＭＢＬが共通
接続されている。

【００７８】比較出力手段２１は、デコード手段２２で
選択したメモリセルＭＣ０（またはＭＣ１）の読出電圧
（または電流）レベルとデコード手段２２で選択したリ
ファレンスセルＲＣ０（またはＲＣ１）の読出電圧（ま
たは電流）レベルとを比較してデータ出力する。具体的
に説明すると、例えばセンスアンプＳ／Ａは、デコード
手段２２で選択したメモリセルＭＣ０（またはＭＣ１）
およびリファレンスセルＲＣ０（またはＲＣ１）の両ゲ
ートに対して同じゲート電圧をそれぞれ印加して各メモ
リセルＭＣ０（またはＭＣ１）およびリファレンスセル
ＲＣ０（またはＲＣ１）にそれぞれ流れる電流値の差を
増幅し、その結果をデータ出力する。

【００７９】デコード手段２２は、メモリアレイ通常ワ
ード線ＭＷＬを選択する場合には、リファレンスセルＲ
Ｃ０に接続されるリファレンスセル用ワード線ＲＷＬ０
（第１ワード線）をメモリアレイ通常ワード線ＭＷＬと
同時に選択制御し、メモリアレイ冗長ワード線ＲＷＬ１
を選択する場合には、リファレンスセルＲＣ１に接続さ
れるリファレンスセル用ワード線ＲＷＬ１（第２ワード
線）をメモリアレイ冗長ワード線ＲＷＬ１と同時に選択
制御する。即ち、デコード手段２２は、メモリセルＭＣ
０（またはＭＣ１）およびリファレンスセルＲＣ０（ま
たはＲＣ１）からの各データ読出タイミングを同時に同
期させるように、メモリセルＭＣ０（またはＭＣ１）お
よびリファレンスセルＲＣ０（またはＲＣ１）の両ワー
ド線ＭＷＬ，ＲＷＬ０（またはＲｅＷＬ，ＲＷＬ１）に
各選択信号（ワード線電位を立ち上げる）を同時に同期
させて出力する。

【００８０】このように、メモリセルＭＣ０（またはＭ
Ｃ１）およびリファレンスセルＲＣ０（またはＲＣ１）
の両データ読出タイミングを同期させるため、メモリセ
ルＭＣ０（またはＭＣ１）のデータ読出時において、従
来のように両ワード線ＭＷＬ，ＲＷＬ０（またはＲｅＷ
Ｌ，ＲＷＬ１）への電位が共に完全に立ち上がるのを待
たなくてもよく、両ワード線電位の立ち上がり途中であ
っても誤動作なくデータ読出動作を実行できて、リード
アクセス時間を短縮することができる。

【００８１】ここで、本発明の不揮発性半導体記憶装置
２０の具体例について、以下に図２〜図７を参照しつつ
更に詳細に説明する。

【００８２】図２は、図１の不揮発性半導体記憶装置２
０の具体的構成例を示すブロック図である。

【００８３】図２において、不揮発性半導体記憶装置２
０の具体的構成例である不揮発性半導体記憶装置３０
は、リファレンスアレイＲＡと、メモリアレイＭＡと、
アドレス遷移検出回路ＡＴＤと、通常ワード線プリデコ
ーダＸＰＤＥＣと、通常ワード線制御手段としての通常
ワード線デコーダＸＤＥＣと、通常ワード線選択信号遷
移検出回路ＸＲＥＧＳと、冗長ワード線プリデコーダＸ
ＰＲＤＥＣと、冗長ワード線制御手段としての冗長ワー
ド線デコーダＸＲＤＥＣと、冗長ワード線選択信号遷移
検出回路ＸＲＥＤＳと、ビット線デコーダＹＤＥＣと、
スイッチング手段ＹＳＭ，ＹＳＲ（以下、ビット線選択
トランジスタＹＳＭ，ＹＳＲという）と、比較出力手段
２１としてのセンスアンプＳ／Ａと、第１リファレンス
ワード線制御手段としての通常ワード線選択時用リファ
レンスワード線制御回路ＲＲＥＧＵと、第２リファレン
スワード線制御手段としての冗長ワード線選択時用リフ
ァレンスワード線制御回路ＲＲＥＤＵとを備えている。
これらの通常ワード線プリデコーダＸＰＤＥＣと、通常
ワード線デコーダＸＤＥＣと、通常ワード線選択信号遷
移検出回路ＸＲＥＧＳと、冗長ワード線プリデコーダＸ
ＰＲＤＥＣと、冗長ワード線デコーダＸＲＤＥＣと、冗
長ワード線選択信号遷移検出回路ＸＲＥＤＳと、ビット
線デコーダＹＤＥＣと、ビット線選択トランジスタＹＳ
Ｍ，ＹＳＲと、通常ワード線選択時用リファレンスワー
ド線制御回路ＲＲＥＧＵと、冗長ワード線選択時用リフ
ァレンスワード線制御回路ＲＲＥＤＵとにより図１のデ
コード手段２２が構成されている。

【００８４】リファレンスアレイＲＡにおいては、第１
リファレンスセルであるリファレンスセルＲＣ０のゲー
トには第１ワード線としてのリファレンスセル用ワード
線ＲＷＬ０が接続され、第２リファレンスセルであるリ
ファレンスセルＲＣ１のゲートには第２ワード線として
のリファレンスセル用ワード線ＲＷＬ１が接続されてい
る。また、リファレンスセルＲＣ０のドレインおよびリ
ファレンスセルＲＣ１のドレインにはビット線ＲＢＬが
共通接続され、リファレンスセルＲＣ０，ＲＣ１の各ソ
ースはそれぞれソース線ＲＨＳにそれぞれ接続されてい
る。

【００８５】メモリアレイＭＡにおいては、メモリセル
ＭＣ０のゲートにメモリアレイ通常ワード線ＭＷＬが接
続され、メモリセルＭＣ１のゲートにメモリアレイ冗長
ワード線ＲｅＷＬが接続されている。また、メモリセル
ＭＣ０，ＭＣ１の各ドレインにはビット線ＭＢＬが共通
接続され、メモリセルＭＣ０，ＭＣ１の各ソースにはそ
れぞれソース線ＭＨＳがそれぞれ接続されている。な
お、これらのソース線ＲＨＳ，ＭＨＳはそれぞれ通常は
接地レベルに保たれるが、テストモード時など特別なモ
ード時において、例えば消去モードとする場合にはソー
ス線ＲＨＳ，ＭＨＳは高電圧に制御される。

【００８６】以上のリファレンスセル用ワード線ＲＷＬ
０，ＲＷＬ１および、メモリアレイ通常ワード線ＭＷＬ
およびメモリアレイ冗長ワード線ＲｅＷＬの各負荷容量
は全て同一（または略同一）になるように設定してい
る。これは、各ワード線電位の立ち上がり時間を同一に
するためである。

【００８７】アドレス遷移検出回路ＡＴＤは、アドレス
信号ＡＤＤおよびチップイネーブル信号ＣＥ♯が入力さ
れ、複数本あるアドレス信号線のうち少なくとも１本で
も遷移（アドレス信号ＡＤＤが入力されたとき）するか
または、チップイネーブル信号ＣＥ♯が接地レベルに降
下した場合に、必要なパルス信号、例えばアドレス遷移
検知信号であるワード線イネーブルＡＴＤ信号ＳＰＷ
を、通常ワード線プリデコーダＸＰＤＥＣ、冗長ワード
線プリデコーダＸＰＲＤＥＣ、通常ワード線選択時用リ
ファレンスワード線制御回路ＲＲＥＧＵおよび冗長ワー
ド線選択時用リファレンスワード線制御回路ＲＲＥＤＵ
に出力する。また、アドレス遷移検出回路ＡＴＤは、必
要なパルス信号として他に、センスアンプイネーブル信
号ＳＡＥＮをセンスアンプＳ／Ａに出力する。

【００８８】通常ワード線プリデコーダＸＰＤＥＣに
は、アドレス信号ＡＤＤおよびワード線イネーブルＡＴ
Ｄ信号ＳＰＷが入力されると共に、冗長判定信号ＭＤが
入力可能とされ、ワード線イネーブルＡＴＤ信号ＳＰＷ
が入力され、かつ冗長判定信号ＭＤが入力されない場合
に、アドレス信号ＡＤＤに応じた通常ワード線選択信号
ＳＸを通常ワード線デコーダＸＤＥＣおよび通常ワード
線選択信号遷移検出回路ＸＲＥＧＳに出力する。

【００８９】通常ワード線デコーダＸＤＥＣは、ワード
線用ノード電圧ＨＷＬによって電源供給されている。通
常ワード線デコーダＸＤＥＣには、通常ワード線プリデ
コーダＸＰＤＥＣから通常ワード線選択信号ＳＸが入力
され、通常ワード線選択信号ＳＸに応じて所定のメモリ
アレイ通常ワード線ＭＷＬに電圧出力（ワード線電位を
立ち上げる）して所定のメモリアレイ通常ワード線ＭＷ
Ｌを選択する。

【００９０】冗長ワード線プリデコーダＸＰＲＤＥＣに
は、アドレス信号ＡＤＤ、ワード線イネーブルＡＴＤ信
号ＳＰＷおよび冗長ワード線アドレス信号ＢＡＤＤが入
力され、この場合に入力アドレス信号ＡＤＤに応じて冗
長判定を行い、その冗長判定時に、冗長判定信号ＭＤを
通常ワード線プリデコーダＸＰＤＥＣに出力すると共
に、冗長ワード線アドレス信号ＢＡＤＤに応じた冗長ワ
ード線選択信号ＲＸを冗長ワード線デコーダＸＲＤＥＣ
および冗長ワード線選択信号遷移検出回路ＸＲＥＤＳに
出力する。

【００９１】この冗長ワード線プリデコーダＸＰＲＤＥ
Ｃと通常ワード線プリデコーダＸＰＤＥＣとにより選択
判定手段が構成され、アドレス情報ＡＤＤに基づいてメ
モリアレイ通常ワード線ＭＷＬおよびメモリアレイ冗長
ワード線ＲｅＷＬの何れを選択すべきかを判定してい
る。例えば本実施形態では、アドレス信号ＡＤＤに応じ
て通常ワード線プリデコーダＸＰＤＥＣからの通常ワー
ド線選択信号ＳＸで選択するメモリアレイ通常ワード線
ＭＷＬを、所定のメモリアレイ冗長ワード線ＲｅＷＬに
置き換える必要がある場合のみ、これをアドレス信号Ａ
ＤＤから冗長ワード線プリデコーダＸＰＲＤＥＣが検出
して通常ワード線プリデコーダＸＰＤＥＣに冗長判定信
号ＭＤを発行する。通常ワード線プリデコーダＸＰＤＥ
Ｃでは冗長判定信号ＭＤを受けると、通常ワード線選択
信号ＳＸの出力をキャンセルする。一方、冗長ワード線
プリデコーダＸＰＲＤＥＣからは、メモリアレイ冗長ワ
ード線ＲｅＷＬを選択するために冗長ワード線選択信号
ＲＸを出力する。

【００９２】冗長ワード線デコーダＸＲＤＥＣは、ワー
ド線用ノード電圧ＨＷＬによって電源供給されている。
冗長ワード線デコーダＸＲＤＥＣには、冗長ワード線プ
リデコーダＸＰＲＤＥＣから冗長ワード線選択信号ＲＸ
が入力され、冗長ワード線選択信号ＲＸに応じて所定の
メモリアレイ冗長ワード線ＲｅＷＬに電圧出力（ワード
線電位を立ち上げる）して所定のメモリアレイ冗長ワー
ド線ＲｅＷＬを選択する。

【００９３】ビット線デコーダＹＤＥＣは、その一方出
力端に、ビット線選択トランジスタＹＳＲのゲート電極
に接続されるリファレンスアレイ用ビット線選択ゲート
線ＲＹＳＥＬが接続され、その他方出力端に、ビット線
選択トランジスタＹＳＭのゲート電極に接続されるメモ
リアレイ用ビット線選択ゲート線ＭＹＳＥＬが接続され
ており、入力アドレス信号ＡＤＤに基づいて任意のリフ
ァレンスアレイ用ビット線ＲＢＬとメモリアレイ用ビッ
ト線ＭＢＬとをそれぞれ選択するデコード動作を行う。

【００９４】ビット線選択トランジスタＹＳＲ，ＹＳＭ
は、ビット線デコーダＹＤＥＣからの選択信号によって
リファレンスアレイＲＡ内の複数ビット線ＲＢＬのうち
何れかを選択し、かつメモリアレイＭＡ内の複数のビッ
ト線ＭＢＬの何れかを選択することによりセンスアンプ
Ｓ／Ａの両入力端に接続するものである。即ち、ビット
線選択トランジスタＹＳＲは、リファレンスアレイＲＡ
の任意のビット線ＲＢＬの一端と、センスアンプＳ／Ａ
の一方入力端とを接続制御し、ビット線選択トランジス
タＹＳＭは、メモリアレイＭＡの任意のビット線ＭＢＬ
の一端と、センスアンプＳ／Ａの他方入力端とを接続制
御する。

【００９５】センスアンプＳ／Ａは、アドレス遷移検出
回路ＡＴＤからのセンスアンプイネーブル信号ＳＡＥＮ
を受けて駆動可能となり、そのセンス結果をＳＡＯＵＴ
線にのせてデータ出力する。即ち、センスアンプＳ／Ａ
は、選択されたメモリセルＭＣ０（またはＭＣ１）およ
びリファレンスセルＲＣ０（またはＲＣ１）にそれぞれ
流れる電流値の差を増幅し、その結果をデータ出力する
ものである。

【００９６】通常ワード線選択時用リファレンスワード
線制御回路ＲＲＥＧＵは、ワード線用ノード電圧ＨＷ
Ｌ、ワード線イネーブルＡＴＤ信号ＳＰＷ、テスト制御
信号ＳＴＥＮ、メモリアレイＭＡのメモリアレイ通常ワ
ード線ＭＷＬの通常ワード線選択制御信号ＳＤＭ、テス
トで使用する強制選択信号であるテスト時ワード線選択
信号ＳＤ０を入力としている。通常ワード線選択時用リ
ファレンスワード線制御回路ＲＲＥＧＵは、詳細には図
３および図４にて後述するが、メモリアレイＭＡの冗長
でないメモリアレイ通常ワード線ＭＷＬの選択時に入力
される通常ワード線選択制御信号ＳＤＭによってリファ
レンスセル用ワード線ＲＷＬ０の電位を立ち上げてリフ
ァレンスセル用ワード線ＲＷＬ０を選択する。

【００９７】冗長ワード線選択時用リファレンスワード
線制御回路ＲＲＥＤＵは、ワード線用ノード電圧ＨＷ
Ｌ、ワード線イネーブルＡＴＤ信号ＳＰＷ、テスト制御
信号ＳＴＥＮ、メモリアレイＭＡのメモリアレイ冗長ワ
ード線ＲｅＷＬの冗長ワード線選択制御信号ＳＤＲ、テ
ストで使用する強制選択信号であるテスト時ワード線選
択信号ＳＤ１を入力としている。冗長ワード線選択時用
リファレンスワード線制御回路ＲＲＥＤＵは、詳細には
図３および図４にて後述するが、メモリアレイＭＡのメ
モリアレイ冗長ワード線ＲｅＷＬの選択時に入力される
冗長ワード線選択制御信号ＳＤＲによってリファレンス
セル用ワード線ＲＷＬ１の電位を立ち上げてリファレン
スセル用ワード線ＲＷＬ１を選択する。

【００９８】ここで、以下に、通常ワード線選択時用リ
ファレンスワード線制御回路ＲＲＥＧＵおよび冗長ワー
ド線選択時用リファレンスワード線制御回路ＲＲＥＤＵ
の具体的回路構成について説明すると共に、データ読出
およびテスト時における本発明のリファレンスワード線
の選択方法について説明する。

【００９９】図３は、図２の通常ワード線選択時用リフ
ァレンスワード線制御回路ＲＥＧＵおよび冗長ワード線
選択時用リファレンスワード線制御回路ＲＲＥＤＵの一
具体例（インバータ型ワード線ドライバ）を示す回路図
である。

【０１００】図３において、上部点線枠内に通常ワード
線選択時用リファレンスワード線制御回路ＲＲＥＧＵ１
を示し、下部点線枠内に冗長ワード線選択時用リファレ
ンスワード線制御回路ＲＲＥＤＵ１を示している。

【０１０１】通常ワード線選択時用リファレンスワード
線制御回路ＲＲＥＧＵ１は、インバータＣ０、ＡＮＤ論
理回路Ｃ１、Ｐ型トランジスタＰ０、Ｎ型トランジスタ
Ｎ０〜Ｎ３およびワード線ドライブインバータＤＲＶ０
で構成されている。

【０１０２】冗長ワード線選択時用リファレンスワード
線制御回路ＲＲＥＤＵ１は、通常ワード線選択時用リフ
ァレンスワード線制御回路ＲＲＥＧＵ１と同様に、イン
バータＣ０’、ＡＮＤ論理回路Ｃ１’、Ｐ型トランジス
タＰ０’、Ｎ型トランジスタＮ０’〜Ｎ３’およびワー
ド線ドライブインバータＤＲＶ１で構成されている。

【０１０３】Ｐ型トランジスタＰ０（またはＰ０’）は
非常に抵抗値が高く設定されており、このドレイン側に
直列接続されるＮ型トランジスタＮ０〜Ｎ２（またはＮ
０'〜Ｎ２'）が全てオン状態になるかまたは、Ｎ型トラ
ンジスタＮ３（またはＮ３'）だけがオン状態になれ
ば、ワード線ドライブインバータＤＲＶ０（またはＤＲ
Ｖ１）の入力ノードＳＸ０（またはＳＸ１）が接地レベ
ルになって、リファレンスセル用ワード線ＲＷＬ０（ま
たはＲＷＬ１）の電位が立ち上がるようになっている。
なお、括弧（ ）内は冗長ワード線選択時用リファレン
スワード線制御回路ＲＲＥＤＵ１が駆動する場合であ
る。

【０１０４】これらの通常ワード線選択時用リファレン
スワード線制御回路ＲＲＥＧＵ１および冗長ワード線選
択時用リファレンスワード線制御回路ＲＲＥＤＵ１には
それぞれ、ワード線用ノード電圧ＨＷＬ、テスト制御信
号ＳＴＥＮおよびワード線イネーブルＡＴＤ信号ＳＰＷ
が入力されている。また、通常ワード線選択時用リファ
レンスワード線制御回路ＲＲＥＧＵにはテスト時リファ
レンスワード線選択信号ＳＤ０（第１テスト信号）およ
び通常ワード線選択制御信号ＳＤＭが入力され、冗長ワ
ード線選択時用リファレンスワード線制御回路ＲＲＥＤ
Ｕ１にはテスト時リファレンスワード線選択信号ＳＤ１
（第２テスト信号）および冗長ワード線選択制御信号Ｓ
ＤＲが入力されている。

【０１０５】上記構成により、メモリセル読出時（デー
タ読出時）は、テスト制御信号ＳＴＥＮ＝０（ローレベ
ル）である。このため、ＡＮＤ論理回路Ｃ１（またはＣ
１'）を介するので、テスト時リファレンスワード線選
択信号ＳＤ０（またはＳＤ１）が如何なる出力状態であ
ってもＮ型トランジスタＮ３（またはＮ３'）はオフ状
態となる。一方、Ｎ型トランジスタＮ０，Ｎ０'は共に
インバータＣ０，Ｃ０'の動作によってオン状態になっ
ている。また、メモリセル読出時には、ワード線イネー
ブルＡＴＤ信号ＳＰＷがハイレベル（電源電圧レベル）
になっているので、Ｎ型トランジスタＮ１，Ｎ１'は共
にオン状態になっている。さらに、メモリアレイ通常ワ
ード線ＭＷＬが選択された場合には、通常ワード線選択
制御信号ＳＤＭがハイレベルになっているから、Ｎ型ト
ランジスタＮ２がオン状態になっている。このように、
Ｎ型トランジスタＮ０〜Ｎ２が全てオン状態であればノ
ードＳＸ０が接地レベルとなってワード線ドライブイン
バータＤＲＶ０からリファレンスワード線ＲＷＬ０に選
択信号が出力されて、リファレンスワード線ＲＷＬ０の
電位が立ち上がる。また、メモリアレイ冗長ワード線Ｒ
ｅＷＬが選択された場合には、冗長ワード線選択制御信
号ＳＤＲがハイレベルになっているからＮ型トランジス
タＮ２'がオン状態になっている。Ｎ型トランジスタＮ
０'〜Ｎ２'が全てオン状態であればノードＳＸ１が接地
レベルとなって、ワード線ドライブインバータＤＲＶ１
からリファレンスワード線ＲＷＬ１に選択信号が出力さ
れて、リファレンスワード線ＲＷＬ１の電位が立ち上が
る。

【０１０６】テストモード時、つまりリファレンスセル
を手動で強制的にアクセスする場合には、テスト制御信
号ＳＴＥＮ＝１（ハイレベル）である。このため、イン
バータＣ０，Ｃ０'の動作でＮ型トランジスタＮ０，Ｎ
０'はオフ状態になる。したがって、ワード線イネーブ
ルＡＴＤ信号ＳＰＷと通常ワード線選択制御信号ＳＤＭ
や冗長ワード線選択制御信号ＳＤＲに係わらず、データ
読出時の制御は利かなくなる。テストモード時にはテス
ト時リファレンスワード線選択信号ＳＤ０，ＳＤ１は、
入力アドレス信号に応じて動作するようになっており、
テスト時リファレンスワード線選択信号ＳＤ０＝１の場
合、Ｎ型トランジスタＮ３がオンしてノードＳＸ０が接
地レベルになり、ワード線ドライブインバータＤＲＶ０
からリファレンスワード線ＲＷＬ０に選択信号が出力さ
れて、リファレンスワード線ＲＷＬ０の電位が立ち上が
る。また、テスト時リファレンスワード線選択信号ＳＤ
１＝１では、Ｎ型トランジスタＮ３'がオンしてノード
ＳＸ１が接地レベルとなり、ワード線ドライブインバー
タＤＲＶ１からリファレンスワード線ＲＷＬ１に選択信
号が出力されて、リファレンスワード線ＲＷＬ１の電位
が立ち上がる。

【０１０７】以上の図３に示した回路例では、ワード線
ドライバとして、Ｐ型トランジスタＰ０，Ｐ０’を高抵
抗素子として使用したインバータタイプとしたが、これ
に限らず、異なるタイプのワード線ドライバであっても
よい。図３のインバータ型ワード線ドライバとは異なる
一例として、図４にラッチ型ワード線ドライバを示して
いる。次に、ラッチ型ワード線ドライバを用いたリファ
レンスワード線のデコード制御について図４を参照して
説明する。

【０１０８】図４は、図２の通常ワード線選択時用リフ
ァレンスワード線制御回路ＲＲＥＧＵおよび冗長ワード
線選択時用リファレンスワード線制御回路ＲＲＥＤＵの
他の具体例（ラッチ型ワード線ドライバ）を示す回路図
である。

【０１０９】図４において、上部点線枠内に通常ワード
線選択時用リファレンスワード線制御回路ＲＲＥＧＵ２
を示し、下部点線枠内に冗長ワード線選択時用リファレ
ンスワード線制御回路ＲＲＥＤＵ２を示している。

【０１１０】通常ワード線選択時用リファレンスワード
線制御回路ＲＲＥＧＵ２は、インバータＣ０、ＡＮＤ論
理回路Ｃ１、ＮＯＲ回路Ｃ２、Ｐ型トランジスタＰ０，
Ｐ１、Ｎ型トランジスタＮ０〜Ｎ４およびワード線ドラ
イブインバータＤＲＶ０で構成されている。

【０１１１】冗長ワード線選択時用リファレンスワード
線制御回路ＲＲＥＤＵ２は、通常ワード線選択時用リフ
ァレンスワード線制御回路ＲＲＥＧＵ２と同様に、イン
バータＣ０’、ＡＮＤ論理回路Ｃ１’、ＮＯＲ回路Ｃ
２’、Ｐ型トランジスタＰ０’，Ｐ１’、Ｎ型トランジ
スタＮ０’〜Ｎ４’およびワード線ドライブインバータ
ＤＲＶ１で構成されている。

【０１１２】Ｎ型トランジスタＮ１〜Ｎ３（またはＮ
１'〜Ｎ３'）が全てオン状態でかつ、Ｎ型トランジスタ
Ｎ０（またはＮ０’）がオフ状態になるかまたは、Ｎ型
トランジスタＮ４（またはＮ４'）だけがオン状態でか
つ、Ｎ型トランジスタＮ０（またはＮ０’）がオフ状態
になれば、ワード線ドライブインバータＤＲＶ０（また
はＤＲＶ１）の入力ノードＳＸ０（またはＳＸ１）が接
地レベルで、ノードＳＹ０（またはＳＹ１）がワード線
用高電圧ＨＷＬレベルになって、リファレンスセル用ワ
ード線ＲＷＬ０（またはＲＷＬ１）の電位が立ち上がる
ようになっている。なお、括弧（ ）内は冗長ワード線
選択時用リファレンスワード線制御回路ＲＲＥＤＵ２が
駆動する場合である。

【０１１３】これらの通常ワード線選択時用リファレン
スワード線制御回路ＲＲＥＧＵ２および冗長ワード線選
択時用リファレンスワード線制御回路ＲＲＥＤＵ２には
それぞれ、ワード線用ノード電圧ＨＷＬ、テスト制御信
号ＳＴＥＮ、ワード線イネーブルＡＴＤ信号ＳＰＷが入
力されている。また、通常ワード線選択時用リファレン
スワード線制御回路ＲＲＥＧＵ２にはテスト時リファレ
ンスワード線選択信号ＳＤ０および通常ワード線選択制
御信号ＳＤＭが入力され、冗長ワード線選択時用リファ
レンスワード線制御回路ＲＲＥＤＵ２にはテスト時リフ
ァレンスワード線選択信号ＳＤ１および冗長ワード線選
択制御信号ＳＤＲが入力されている。

【０１１４】上記構成により、メモリセル読出時（デー
タ読出時）は、テスト制御信号ＳＴＥＮ＝０（ローレベ
ル）である。このため、ＡＮＤ論理回路Ｃ１（またはＣ
１'）を介するので、テスト時リファレンスワード線選
択信号ＳＤ０（またはＳＤ１）が如何なる出力状態であ
ってもＮ型トランジスタＮ４（またはＮ４'）はオフ状
態となる。一方、Ｎ型トランジスタＮ１，Ｎ１'は共に
インバータＣ０，Ｃ０'の動作によってオン状態になっ
ている。また、メモリセル読出時には、ワード線イネー
ブルＡＴＤ信号ＳＰＷがハイレベル（電源電圧レベル）
になっているので、Ｎ型トランジスタＮ２，Ｎ２'は共
にオン状態となっている。さらに、メモリアレイ通常ワ
ード線ＭＷＬが選択された場合には、通常ワード線選択
制御信号ＳＤＭがハイレベルになっているから、Ｎ型ト
ランジスタＮ３がオン状態となっている。これによっ
て、ノードＳＸ０が接地レベルとなり、Ｐ型トランジス
タＰ０がオンすることでノードＳＹ０がワード線用高電
圧ＨＷＬレベルになってＰ型トランジスタＰ１はオフす
る。このとき、通常ワード線選択制御信号ＳＤＭがハイ
レベルであるから、ＮＯＲ論理回路Ｃ２の動作によりＮ
型トランジスタＮ０がオフ状態となっており、ノードＳ
Ｙ０は接地レベルに引かれることはなく、貫通電流の発
生はない。同時に、ノードＳＸ０は接地レベルに引かれ
ていることから、ワード線ドライブインバータＤＲＶ０
からリファレンスセル用ワード線ＲＷＬ０に選択信号が
出力されて、リファレンスセル用ワード線ＲＷＬ０の電
位が立ち上がることになる。また、メモリアレイ冗長ワ
ード線ＲｅＷＬが選択された場合は、冗長ワード線選択
制御信号ＳＤＲがハイレベルになり、上記と同様の動作
にてノードＳＸ１が接地レベルとなって、ワード線ドラ
イブインバータＤＲＶ１からリファレンスセル用ワード
線ＲＷＬ１に選択信号が出力されて、リファレンスセル
用ワード線ＲＷＬ１の電位が立ち上がる。

【０１１５】テストモード時、つまりリファレンスセル
ＲＣ０（またはＲＣ１）を手動で強制的にアクセスする
場合には、テスト制御信号ＳＴＥＮ＝１（ハイレベル）
である。このため、インバータＣ０，Ｃ０'の動作でＮ
型トランジスタＮ１，Ｎ１'はオフ状態になる。したが
って、ワード線イネーブルＡＴＤ信号ＳＰＷと通常ワー
ド線選択制御信号ＳＤＭや冗長ワード線選択信号ＳＤＲ
の出力状態に係わらず、データ読出時の制御は利かなく
なる。テストモード時にはテスト時リファレンスワード
線選択信号ＳＤ０，ＳＤ１は、入力アドレス信号に応じ
て動作するようになっており、テスト時リファレンスワ
ード線選択信号ＳＤ０＝１の場合、Ｎ型トランジスタＮ
４がオンしてノードＳＸ０が接地レベルになることで、
前述した場合と同様に、Ｐ型トランジスタＰ０がオンす
ることでＰ型トランジスタＰ１はオフする。このとき、
テスト時リファレンスワード線選択信号ＳＤ０＝１（ハ
イレベル）であるから、アンド論理回路Ｃ１およびＮＯ
Ｒ論理回路Ｃ２の動作によりＮ型トランジスタＮ０がオ
フ状態となる。これらの一連の動作で、リファレンスセ
ル用ワード線ＲＷＬ０の電位が立ち上がる。また、テス
ト時リファレンスワード線選択信号ＳＤ１＝１（ハイレ
ベル）では、Ｎ型トランジスタＮ４'がオンで、Ｎ型ト
ランジスタＮ０’がオフし、Ｐ型トランジスタＰ０’が
オンでＰ型トランジスタＰ１’はオフしてノードＳＸ１
が接地レベルとなり、リファレンスワード線ＲＷＬ１の
電位が立ち上がる。

【０１１６】ここで、注意しなければならないことは、
図４に示したラッチ型ワード線ドライバを使用したタイ
プでは、テスト制御時（テスト制御信号ＳＴＥＮ＝１）
において、通常ワード線選択制御信号ＳＤＭおよび冗長
ワード線選択制御信号ＳＤＲを接地レベルにするように
制御する必要がある。さもないと、リファレンスセル用
ワード線ＲＷＬ０，ＲＷＬ１の両方が選択されるなど、
テスト時リファレンスワード線選択信号ＳＤ０，ＳＤ１
で正常に制御できなくなる虞がある。勿論、テスト制御
信号ＳＴＥＮ＝１のときに、通常ワード線選択制御信号
ＳＤＭおよび冗長ワード線選択制御信号ＳＤＲが共にロ
ーレベルになるように回路構成しておけば、このような
制御を設ける必要はない。

【０１１７】このように、ワード線ドライバのタイプに
依存することなく、簡単な回路構成でリファレンスセル
用ワード線ＲＷＬ０，ＲＷＬ１を２本にした場合の制御
を実現することができる。また、リファレンスセル用ワ
ード線の本数が３本以上であっても前述した回路構成を
拡張することにより、制御回路を構成することは可能で
ある。前述した図３および図４に示した回路構成はその
一例であって、これまで説明してきた各種機能を満たす
回路構成であればどのような回路構成のものでもよい。

【０１１８】次に、図２の通常ワード線選択信号遷移検
出回路ＸＲＥＧＳおよび冗長ワード線選択信号遷移検出
回路ＸＲＥＤＳについて、図５を参照しながら、メモリ
セル読出時におけるメモリアレイ通常ワード線（または
メモリアレイ冗長ワード線）とリファレンスセル用ワー
ド線との選択制御方法と共に詳細に説明する。

【０１１９】図５は、図２の不揮発性半導体記憶装置に
おけるメモリアレイおよびリファレンスアレイワード線
制御回路の主要構成部分を示すブロック図である。

【０１２０】通常ワード線選択信号遷移検出回路ＸＲＥ
ＧＳについて説明する前に、メインメモリ通常ワード線
ＭＷＬの選択動作についてさらに詳細に説明する。図５
に示すように、メモリアレイ通常ワード線ＭＷＬを選択
するアドレス信号線がｎ本（ｎは自然数）の信号線で構
成されているものとする。このアドレス信号ＡＤＤが通
常ワード線プリデコーダＸＰＤＥＣに入力されると、そ
の出力である通常ワード線選択信号ＳＸは２のｎ乗本の
信号線群を介して通常ワード線プリデコーダＸＰＤＥＣ
から通常ワード線デコーダＸＤＥＣに伝達される。通常
ワード線デコーダＸＤＥＣでは、この信号線群を介して
伝達された通常ワード線選択信号ＳＸに基づいて、所望
のメインメモリ通常ワード線ＭＷＬの電位を立ち上げる
ようになっている。

【０１２１】通常ワード線選択信号遷移検出回路ＸＲＥ
ＧＳは、通常ワード線選択信号ＳＸが伝達される２のｎ
乗本の通常ワード線選択信号線のうち何れか１本でもハ
イレベル電圧に遷移すれば、これを検出して通常ワード
線選択制御信号ＳＤＭを通常ワード線選択時用リファレ
ンスワード線制御回路ＲＲＥＧＵに出力する。この通常
ワード線選択制御信号ＳＤＭはメモリアレイ通常ワード
線ＭＷＬの何れかが選択されたことを意味し、この信号
ＳＤＭをトリガとして通常ワード線選択時用リファレン
スワード線制御回路ＲＲＥＧＵが、リファレンスセル用
ワード線ＲＷＬ０の電位を立ち上げる仕組みになってい
る。通常ワード線選択制御信号ＳＤＭが伝達される信号
線群は、２のｎ乗本の通常ワード線選択信号ＳＸの信号
線群よりも少ないｉ本（ｉは自然数）の信号線群にて構
成することができる。

【０１２２】なお、本実施形態では、メモリアレイ通常
ワード線ＭＷＬの選択を意味する通常ワード線選択制御
信号ＳＤＭを出力する通常ワード線選択信号遷移検出回
路ＸＲＥＧＳを介して、通常ワード線選択時用リファレ
ンスワード線制御回路ＲＲＥＧＵからリフレンスセル用
ワード線ＲＷＬ０の電位を立ち上げるようにしたが、こ
れに限らず、通常ワード線選択信号遷移検出回路ＸＲＥ
ＧＳを設けずに、ｎの２乗本の多数の信号線群を介して
通常ワード線選択信号ＳＸを直接に通常ワード線選択時
用リファレンスワード線制御回路ＲＲＥＧＵに入力する
ことにより、通常ワード線選択時用リファレンスワード
線制御回路ＲＲＥＧＵからリフレンスセル用ワード線Ｒ
ＷＬ０の電位を立ち上げるようにしてもよい。また、通
常ワード線選択信号遷移検出回路ＸＲＥＧＳを介してリ
ファレンスセル用ワード線ＲＷＬ０を選択制御する場
合、通常ワード線選択時用リファレンスワード線制御回
路ＲＲＥＧＵの構成やそのレイアウト面積を考慮して、
メモリアレイ通常ワード線ＭＷＬの選択を意味する通常
ワード線選択信号ＳＸを伝達する信号線を１本の信号線
で構成しても複数本の信号線群で構成してもよい。何れ
にせよ、通常ワード線選択信号遷移検出回路ＸＲＥＧＳ
を設けた方が、これを設けずに、２のｎ乗本の多数の信
号線群を介して通常ワード線選択信号ＳＸを直接に通常
ワード線選択時用リファレンスワード線制御回路ＲＲＥ
ＧＵに入力する場合に比べて、信号線の本数を極端に少
なくすることができる。

【０１２３】次に、冗長ワード線選択信号遷移検出回路
ＸＲＥＤＳについて説明する前に、メインメモリ冗長ワ
ード線ＲｅＷＬの選択動作についてさらに詳細に説明す
る。図５に示すように、ワード線選択用のアドレス信号
ＡＤＤは冗長ワード線プリデコーダＸＰＲＤＥＣにも入
力されており、ここでは、冗長ワード線選択信号ＲＸを
冗長ワード線デコーダＸＲＤＥＣに出力する他に、冗長
に置き換えるか否かを判定する冗長判定信号ＭＤを通常
ワード線プリデコーダＸＰＲＤＥＣに出力する。冗長ワ
ード線選択信号ＲＸはｍ（ｍは自然数）本の信号線群で
構成されているものとする。ここで、ｍは冗長ワード線
の本数に等しい。この信号群は冗長ワード線デコーダＸ
ＲＤＥＣに接続されており、冗長ワード線デコーダＸＲ
ＤＥＣは、この信号線群を介して伝達された冗長ワード
線選択信号ＲＸに基づいて所望のメモリアレイ冗長ワー
ド線ＲｅＷＬの電位を立ち上げるようになっている。

【０１２４】冗長ワード線選択信号遷移検出回路ＸＲＥ
ＤＳは、ｍ本の信号線群のうち何れか１本でもハイレベ
ル電圧に遷移したら、これを検出して冗長ワード線選択
信号ＲＸを冗長ワード線選択時用リファレンスワード線
制御回路ＲＲＥＤＵに出力する。この冗長ワード線選択
制御信号ＳＤＲは、メモリアレイ冗長ワード線ＲｅＷＬ
の何れかが選択されたことを意味し、この信号ＳＤＲを
トリガとして冗長ワード線選択時用リファレンスワード
線制御回路ＲＲＥＤＵがリファレンスセル用ワード線Ｒ
ＷＬ１の電位を立ち上げる仕組みになっている。冗長ワ
ード線選択制御信号ＳＤＲは、ｍ本よりも少ないｊ本
（ｊは自然数）の信号線群で構成されている。

【０１２５】なお、本実施形態では、メモリアレイ冗長
ワード線ＲｅＷＬの選択を意味する冗長ワード線選択制
御信号ＳＤＲを出力する冗長ワード線選択信号遷移検出
回路ＸＲＥＤＳを介して、冗長ワード線選択時用リファ
レンスワード線制御回路ＲＲＥＤＵからリフレンスセル
用ワード線ＲＷＬ１の電位を立ち上げるようにしたが、
これに限らず、冗長ワード線選択信号遷移検出回路ＸＲ
ＥＤＳを設けずに、ｍ本の信号線群を介して冗長ワード
線選択信号ＲＸを直接に冗長ワード線選択時用リファレ
ンスワード線制御回路ＲＲＥＤＵに入力することによ
り、冗長ワード線選択時用リファレンスワード線制御回
路ＲＲＥＤＵからリフレンスセル用ワード線ＲＷＬ１の
電位を立ち上げるようにしてもよい。また、冗長ワード
線選択信号遷移検出回路ＸＲＥＤＳを介してリファレン
スセル用ワード線ＲＷＬ１を選択制御する場合、冗長ワ
ード線選択時用リファレンスワード線制御回路ＲＲＥＤ
Ｕの構成やそのレイアウト面積を考慮して、メモリアレ
イ冗長ワード線ＲｅＷＬの選択を意味する冗長ワード線
選択信号ＲＸを伝達する信号線を１本の信号線で構成し
ても複数本の信号線群で構成してもよい。何れにせよ、
冗長ワード線選択信号遷移検出回路ＸＲＥＤＳを設けた
方が、これを設けずに、ｍ本の信号線群を介して冗長ワ
ード線選択制御信号ＲＸを直接に冗長ワード線選択時用
リファレンスワード線制御回路ＲＲＥＤＵに入力する場
合に比べて、信号線の本数を極端に少なくすることがで
きる。

【０１２６】また、通常ワード線選択信号ＳＸの遷移を
検出して通常ワード線選択制御信号ＳＤＭを通常ワード
線選択時用リファレンスワード線制御回路ＲＲＥＧＵに
出力する通常ワード線選択信号遷移検出回路ＸＲＥＧＳ
を設けた場合、通常ワード線選択制御信号ＳＤＭは通常
ワード線選択信号ＳＸよりも出力タイミングが遅延し、
リファレンスセル用ワード線ＲＷＬ０の電位とメモリア
レイ通常ワード線ＭＷＬの電位との立ち上がりに時間差
を生じることが懸念されるが、実際には、通常ワード線
には多数のメモリセルＭＣ０が接続されているため、こ
れらの配線容量（ゲート容量）は殆ど通常ワード線の電
位の立ち上がり遷移を支配している。したがって、通常
ワード線選択信号遷移検出回路ＸＲＥＧＳによる選択信
号の遅延がリファレンスセル用ワード線ＲＷＬ０とメモ
リアレイ通常ワード線ＭＷＬの電位の立ち上がりに差を
発生することは殆どない。

【０１２７】これと同様に、冗長ワード線選択信号ＲＸ
の遷移を検出して冗長ワード線選択制御信号ＳＤＲを冗
長ワード線選択時用リファレンスワード線制御回路ＲＲ
ＥＤＵに出力する冗長ワード線選択信号遷移検出回路Ｘ
ＲＥＤＳを設けた場合にも、冗長ワード線選択制御信号
ＳＤＲは冗長ワード線選択信号ＲＸよりも出力タイミン
グが多少遅延するが、この場合にも、冗長ワード線およ
びメモリセルＭＣ１に配線容量を有するために、冗長ワ
ード線選択信号遷移検出回路ＸＲＥＤＳによる冗長ワー
ド線選択制御信号ＳＤＲの遅延がリファレンスセル用ワ
ード線ＲＷＬ１とメモリアレイ冗長ワード線ＲｅＷＬの
電位の立ち上がりに時間差を発生することは殆どない。

【０１２８】以上の構成により、以下、その動作を説明
する。冗長でない通常ワード線ＭＷＬを選択する場合の
データ読出動作について、図６のタイミングチャートに
従って説明する。

【０１２９】図６では、タイミングチャートは横軸に時
間ｔ０〜ｔ６、縦軸に各信号の電圧レベルを示してい
る。上から順番に、電源電圧ＶＣＣ、ワード線用ノード
電圧ＨＷＬ、デバイスを活性化する制御信号であるチッ
プイネーブル信号ＣＥ＃、データ出力を許可する制御信
号である出力イネーブル信号ＯＥ＃、アドレス遷移検出
回路ＡＴＤからの出力信号であるワード線イネーブルＡ
ＴＤ信号ＳＰＷ、通常ワード線選択制御信号ＳＤＭ、冗
長ワード線選択制御信号ＳＤＲ、リファレンスセル用ワ
ード線ＲＷＬ０，ＲＷＬ１の電位、通常ワード線選択信
号ＳＸ、メモリアレイ通常ワード線ＭＷＬの電位、メモ
リアレイ冗長ワード線ＲｅＷＬの電位を示している。こ
れらのチップイネーブル信号ＣＥ＃および出力イネーブ
ル信号ＯＥ＃は、両信号とも接地レベルにすることでデ
ータ読出動作が可能になる。

【０１３０】図６に示すように、まず、時刻ｔ０でデバ
イスに電源を投入した後、時刻ｔｌからデータ読出に用
いるワード線用ノード電圧ＨＷＬが立ち上がり始める。

【０１３１】時刻ｔ２において、フラッシュＥＥＰＲＯ
Ｍなどの不揮発性半導体記憶装置３０では、電源投入直
後、データ読出可能状態であるからチップイネーブル信
号ＣＥ＃を接地レベルにすることでデータの読み出しが
行われる。

【０１３２】時刻ｔ３で、チップイネーブル信号ＣＥ＃
の電位の立ち下がりに反応してワード線イネーブルＡＴ
Ｄ信号ＳＰＷの電位が立ち上がり、これを受けて、通常
ワード線プリデコーダＸＰＤＥＣは通常ワード線選択信
号ＳＸを立ち上げて通常ワード線デコーダＸＤＥＣと通
常ワード線選択信号遷移検出回路ＸＲＥＧＳとに出力す
る。

【０１３３】時刻ｔ４で、通常ワード線デコーダＸＤＥ
Ｃは、通常ワード線選択信号ＳＸの電位の立ち上がりを
受けて所定のメモリアレイ通常ワード線ＭＷＬの電位を
立ち上げ始める。

【０１３４】一方、通常ワード線選択信号遷移検出回路
ＸＲＥＧＳは、通常ワード線選択信号ＳＸの遷移を検出
（ハイレベル電圧を検出）して通常ワード線選択制御信
号ＳＤＭを通常ワード線選択時用リファレンスワード線
制御回路ＲＲＥＧＵに出力する。さらに、通常ワード線
選択時用リファレンスワード線制御回路ＲＲＥＧＵは、
通常ワード線選択制御信号ＳＤＭが電源電圧レベルにな
るのを検出して、所定のリファレンスセル用ワード線Ｒ
ＷＬ０の電位を立ち上げ始める。前述したように、通常
ワード線選択信号遷移検出回路ＸＲＥＧＳによる動作時
間がワード線配線容量によってある程度吸収されるの
で、所定リファレンスセル用ワード線ＲＷＬ０の電位の
立ち上がり時期と、所定のメモリアレイ通常ワード線Ｍ
ＷＬの電位の立ち上がり時期とは、殆ど同時期に立ち上
げることができる。

【０１３５】しばらくして、データの読み出しが終了す
ると、時刻ｔ５にてワード線イネーブルＡＴＤ信号ＳＰ
Ｗはローレベルに立ち下がる。これにしたがって、時刻
ｔ６でリファレンスセル用ワード線ＲＷＬ０およびメモ
リアレイ通常ワード線ＭＷＬは共に接地レベルに降下す
る。

【０１３６】このようにして、リファレンスセル用ワー
ド線ＲＷＬ０の電位を、メモリアレイ通常ワード線ＭＷ
Ｌ０を選択する通常ワード線選択信号ＳＸまたはこれを
意味する通常ワード線選択制御信号ＳＤＭをトリガとし
て立ち上げてやれば、リファレンスセル用ワード線ＲＷ
Ｌ０とメモリアレイ通常ワード線ＭＷＬ０の負荷容量を
互いに等しくしている効果も合わせて、両ワード線の立
ち上がり遷移は限りなく一致する。したがって、センス
アンプＳ／Ａはデータの読み出し開始時であっても誤読
み出しする可能性が極端に低くなる。また、誤読み出し
する危険度が大幅に下がれば、データの読み出し開始の
タイミングを更に速くすることができ、これによって、
データの誤読み出しなくデータ読出スピードのいっそう
の高速化を図ることができる。

【０１３７】次に、冗長ワード線を選択する場合のデー
タ読出動作について、図７のタイミングチャートに従っ
て説明する。図７では、前述した各種信号に、冗長判断
信号ＭＤおよび冗長ワード線選択信号ＲＸを加えると共
に、メモリアレイ通常ワード線ＭＷＬが冗長ワード線と
置き換えるべきワード線であると仮定する。時刻ｔ０〜
時刻ｔ３までは図６の場合と全く同じであるので、ここ
ではその説明を省略し、時刻ｔ４からそのワード線選択
動作を説明する。

【０１３８】ワード線イネーブルＡＴＤ信号ＳＰＷが立
ち上がってしばらくすると、時刻ｔ４で通常ワード線選
択信号ＳＸが電源電圧レベルになる。通常ワード線選択
信号遷移検出回路ＸＲＥＧＳは、通常ワード線選択信号
ＳＸの遷移を検出（ハイレベル電圧を検出）して通常ワ
ード線選択制御信号ＳＤＭを立ち上げる。これらの動作
を受けることで、リファレンスセル用ワード線ＲＷＬ０
およびメモリアレイ通常ワード線ＭＷＬの両電位が共に
立ち上がりかける。

【０１３９】ところがすぐに、時刻ｔ４で冗長ワード線
プリデコーダＸＰＲＤＥＣから通常ワード線プリデコー
ダＸＰＤＥＣに冗長判断信号ＭＤが出力される。通常ワ
ード線選択信号ＳＸと通常ワード線の選択を意味する通
常ワード線選択制御信号ＳＤＭとが共にローレベルに降
下する。このため、リファレンスセル用ワード線ＲＷＬ
０とメモリアレイ通常ワード線ＭＷＬとは接地レベルに
移行する。

【０１４０】このように、冗長判断信号ＭＤが発行され
ると、冗長ワード線プリデコーダＸＰＲＤＥＣは、冗長
ワード線選択信号ＲＸを冗長ワード線デコーダＸＲＤＥ
Ｃと冗長ワード線選択信号遷移検出回路ＸＲＥＤＳとに
出力する。

【０１４１】すると、冗長ワード線選択信号遷移検出回
路ＸＲＥＤＳは、冗長ワード線選択信号ＲＸの遷移を検
出（ハイレベル電圧を検出）して冗長ワード線選択制御
信号ＳＤＲを冗長ワード線選択時用リファレンスワード
線制御回路ＲＲＥＤＵに出力する。

【０１４２】時刻ｔ５で、冗長ワード線選択時用リファ
レンスワード線制御回路ＲＲＥＤＵは冗長ワード線選択
制御信号ＳＤＲの電位の立ち上がりを受けてリファレン
スセル用ワード線ＲＷＬ１の電位を立ち上げ始める。こ
れと同時に、冗長ワード線デコーダＸＲＤＥＣも冗長ワ
ード線選択信号ＲＸの電位の立ち上がりを受けて所定の
メモリアレイ冗長ワード線ＲｅＷＬの電位を立ち上げ始
める。

【０１４３】なお、ここでは、メモリアレイ通常ワード
線ＭＷＬの電位が立ち上がりかけてから、それをキャン
セルして対応メモリアレイ冗長ワード線ＲｅＷＬに切り
替えられている。これは、前述したように、冗長ワード
線プリデコーダＸＰＲＤＥＣにおいて、アドレス信号Ａ
ＤＤに応じて所定のメモリアレイ通常ワード線ＭＷＬを
所定のメモリアレイ冗長ワード線ＲｅＷＬに置き換える
かどうかを判断している間に通常ワード線プリデコーダ
ＸＰＤＥＣが通常ワード線選択信号ＳＸを先に発行して
しまい、冗長判断信号ＭＤが、立ち上がりかけた通常ワ
ード線選択信号ＳＸをキャンセル処理するのに多少の時
間を要してしまうからである。

【０１４４】しばらくして、データの読み出しが終了す
ると、時刻ｔ６でワード線イネーブルＡＴＤ信号ＳＰＷ
がローレベルに立ち下がり、これに伴って、時刻ｔ７で
リファレンスセル用ワード線ＲＷＬ１およびメモリアレ
イ冗長ワード線ＲｅＷＬ共に接地レベルに降下する。

【０１４５】以上のように、入力アドレス信号に基づい
て選択した所定のメモリアレイ通常ワード線ＭＷＬが所
定のメモリアレイ冗長ワード線ＲｅＷＬに置き換える必
要がある場合に、通常、冗長判定処理が行われてから通
常ワード線選択信号ＳＸのキャンセル処理を実行し、そ
の後に、冗長ワード線の選択制御処理を経るため、メモ
リアレイ冗長ワード線ＲｅＷＬの電位の立ち上がり時期
が、どうしてもメモリアレイ通常ワード線ＭＷＬの電位
の立ち上がり時期よりも遅延してしまう。このため、従
来のリファレンスワード線制御方式であれば、リファレ
ンスセル用ワード線ＲＷＬの電位の立ち上がり時期とメ
モリアレイ冗長ワード線ＲｅＷＬの電位の立ち上がり時
期とに、かなりの時間差が発生してしまう。

【０１４６】ところが、本発明では、置き換えるべきメ
モリアレイ通常ワード線ＭＷＬからメモリアレイ冗長ワ
ード線ＲｅＷＬへの置き換えで発生した遅延期間を、リ
ファレンスセル用ワード線ＲＷＬを複数本（ここではＲ
ＷＬ０，ＲＷＬ１の２本）用意し、メモリアレイＭＡで
のメモリアレイ通常ワード線ＭＷＬの置き換えを同様に
リファレンスセル用ワード線ＲＷＬでも行うようにして
おり、これによって遅延時間を吸収している。即ち、通
常ワード線プリデコーダＸＰＤＥＣおよび冗長ワード線
プリデコーダＸＰＲＤＥＣにより選択判定手段が構成さ
れており、選択判定手段はアドレス情報に基づいてメモ
リアレイ通常ワード線ＭＷＬおよびメモリアレイ冗長ワ
ード線ＲｅＷＬの何れを選択すべきかを判定するように
している。その判定後に、通常ワード線デコーダＸＤＥ
Ｃ（または冗長ワード線デコーダＸＲＤＥＣ）によりメ
モリアレイ通常ワード線ＭＷＬ（またはメモリアレイ冗
長ワード線ＲｅＷＬ）を選択すると共に、通常ワード線
選択時用リファレンスワード線制御回路ＲＲＥＧＵ（ま
たは冗長ワード線選択時用リファレンスワード線制御回
路ＲＲＥＤＵ）によりリフレンスセル用ワード線ＲＷＬ
０（またはリフレンスセル用ワード線ＲＷＬ１）を選択
するようにしている。したがって、メモリアレイ冗長ワ
ード線ＲｅＷＬを選択した場であっても、センスアンプ
Ｓ／Ａのセンス感度を損なうことなくデータ読出時間の
短縮化を図ることができる。

【０１４７】以上により、本実施形態によれば、リファ
レンスセル用ワード線ＲＷＬ０（またはＲＷＬ１）の電
位と読み出すメモリアレイ通常ワード線ＭＷＬ（メモリ
アレイ冗長ワード線ＲｅＷＬ）の電位とを同期して立ち
上げるようにしているので、センスアンプＳ／Ａによる
センス時期をその立ち上がり時点側により早く、アドレ
ス遷移検出回路ＡＴＤにて設定しても誤動作などの問題
がなく高速なデータ読出を行うことができる。また、こ
れによって、確実なデータの読み出しのために、センス
マージンを大幅に確保することも可能となる。

【０１４８】なお、上記実施形態では、特に説明しなか
ったが、本実施形態の半導体記憶装置を携帯電話装置や
ＰＤＡ（携帯情報端末装置）に代表される情報機器に容
易に組み込むことができて、本発明の高速読出効果を得
ることができる。例えば携帯電話装置では音声情報を送
受信するだけではなく、メールなどの文字情報や画像情
報も送受信することができる。これらの情報はフラッシ
ュメモリなどの不揮発性半導体記憶装置に記憶され、そ
の情報は大容量化する傾向にある。したがって、これら
の情報処理には更なる高速化が要求されている。具体的
に例を挙げると、送信するデータの圧縮および伸張する
場合のデータ読み出し時間の短縮や、これらのデータ圧
縮および伸張を制御するプログラムなどの制御コードの
読み出し、その実行速度の短縮などがある。このよう
に、本発明の半導体記憶装置は、情報および制御コード
記憶手段に容易に組み込むことができて、上記したよう
に情報処理の高速化の要求に応えることができる。

【０１４９】例えば図１８に示すように、携帯電話装置
などの情報機器４０が、情報および制御コード記憶手段
と、操作キーなどの操作入力手段と、初期画面や情報処
理結果などを表示する液晶表示装置などの表示手段と、
情報を送受信する送受信手段と、操作入力手段からの入
力操作指令を受けて、所定の情報処理プログラムやその
データに基づいて、例えば情報の送受信時などに情報お
よび制御コード記憶手段に対して情報の読出／書込処理
（メモリ動作）などを行いつつ各種情報処理を行うＣＰ
Ｕ（中央処理演算装置）とを有する場合にも、本発明の
半導体記憶装置を、上記情報および制御コード記憶手段
に容易に用いることができて、本発明の高速読出効果を
奏するものである。

【０１５０】

【発明の効果】以上のように、本発明によれば、リファ
レンスセルのワード線電位と読み出すメモリアレイのメ
モリセルのワード線電位とは同期させて立ち上げるの
で、従来のように何れかのワード線が完全に立ち上がる
のを待たずにデータの読み出しを開始しても誤動作がな
くデータ読出速度の高速化を図ることができる。また、
これによって、確実なデータの読み出しのために、セン
スマージンを大幅に確保することもできる。

【０１５１】また、リファレンスアレイの第１ワード線
（または第２ワード線）と、メモリアレイの通常ワード
線（または冗長ワード線）とは、両負荷容量が同じであ
るので、両ワード線の立ち上がり時間も更に同一になっ
て、より誤動作がなくリードアクセス時間の更なる短縮
を図ることができる。

【０１５２】さらに、本発明の半導体記憶装置を容易に
情報機器に用いることができて、データ読出動作に際し
て本発明の高速読出効果を奏することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施形態
における基本構成例を示すブロック図である。

【図２】図１の不揮発性半導体記憶装置の具体的構成例
を示すブロック図である。

【図３】図２の通常ワード線選択時用リファレンスワー
ド線制御回路および冗長ワード線選択時用リファレンス
ワード線制御回路の一具体例を示す回路図である。

【図４】図２の通常ワード線選択時用リファレンスワー
ド線制御回路および冗長ワード線選択時用リファレンス
ワード線制御回路の他の具体例を示す回路図である。

【図５】図２の不揮発性半導体記憶装置におけるメモリ
アレイワード線制御回路およびリファレンスセル用ワー
ド線制御回路の主要構成部分を示すブロック図である。

【図６】図２の不揮発性半導体記憶装置において通常ワ
ード線を選択する場合のワード線選択動作を示すタイミ
ングチャートである。

【図７】図２の不揮発性半導体記憶装置において冗長ワ
ード線を選択する場合のワード線選択動作を示すタイミ
ングチャートである。

【図８】従来の不揮発性半導体記憶装置の基本構成例を
示すブロック図である。

【図９】従来の不揮発性半導体記憶装置の具体的構成例
を示すブロック図である。

【図１０】図９の不揮発性半導体記憶装置において、冗
長でないメモリアレイ通常ワード線を選択する場合のワ
ード線選択動作を示すタイミングチャートである。

【図１１】図９の不揮発性半導体記憶装置において、冗
長ワード線を選択する場合のワード線選択動作を示すタ
イミングチャートである。

【図１２】従来の不揮発性半導体記憶装置の別の具体的
構成例を示すブロック図である。

【図１３】図１２の不揮発性半導体記憶装置において、
冗長でないメモリアレイ通常ワード線を選択する場合の
ワード線選択動作を示すタイミングチャートである。

【図１４】図１２の不揮発性半導体記憶装置において、
冗長ワード線を選択する場合のワード線選択動作を示す
タイミングチャートである。

【図１５】リファレンスセルとメモリセルからの両デー
タ読出中の制御電圧および駆動電流を示した図である。

【図１６】リファレンスセル用ワード線の電位とメモリ
アレイ通常ワード線（またはメモリアレイ冗長ワード
線）の電位との立ち上がりに対するセンスタイミングを
示す図である。

【図１７】（ａ）は、図１６に示した時刻ｔ（ａ）にお
けるメモリセル及びリファレンスセルに流れる電流を示
した図、（ｂ）は、図１６に示した時刻ｔ（ｂ）におけ
るメモリセル及びリファレンスセルに流れる電流を示し
た図である。

【図１８】本発明の半導体記憶装置を情報機器に適用さ
せた場合の情報機器の基本構成を示すブロック図であ
る。

【符号の説明】

２０，３０ 不揮発性半導体記憶装置 ２１ 比較出力手段 ２２ デコード手段 ４０ 情報機器 ＲＡ リファレンスアレイ ＲＷＬ，ＲＷＬ０，ＲＷＬ１ リファレンスセル用ワ
ード線 ＲＣ，ＲＣ０，ＲＣ１ リファレンスセル ＭＡ メモリアレイ ＭＷＬ メモリアレイ通常ワード線 ＭＣ，ＭＣ０，ＭＣ１ メモリセル ＲｅＷＬ メモリアレイ冗長ワード線 ＸＰＤＥＣ 通常ワード線プリデコーダ ＸＤＥＣ 通常ワード線デコーダ ＸＲＥＧＳ 通常ワード線選択信号遷移検出回路 ＲＲＥＧＵ 通常ワード線選択時用リファレンスワー
ド線制御回路 ＸＰＲＤＥＣ 冗長ワード線プリデコーダ ＸＲＤＥＣ 冗長ワード線デコーダ ＸＲＥＤＳ 冗長ワード線選択信号遷移検出回路 ＲＲＥＤＵ 冗長ワード線選択時用リファレンスワー
ド線制御回路 ＹＤＥＣ ビット線デコーダ ＹＳＭ，ＹＳＲ ビット線選択トランジスタ ＭＢＬ メモリセル用ビット線 Ｓ／Ａ センスアンプ ＳＰＷ ワード線イネーブルＡＴＤ信号 ＡＤＤ アドレス信号 ＢＡＤＤ 冗長ワード線アドレス信号 ＳＸ 通常ワード線選択信号 ＳＤＭ 通常ワード線選択制御信号 ＭＤ 冗長判定信号 ＲＸ 冗長ワード線選択信号 ＳＤＲ 冗長ワード線選択制御信号 ＳＴＥＮ テスト制御信号 ＳＤ，ＳＤ０，ＳＤ１ テスト時ワード線用選択信号
（テスト時用選択信号） ＨＷＬ ワード線用電圧ノード ＭＹＳＥＬ メインアレイ用ビット線選択ゲート ＲＹＳＥＬ リファレンスセルアレイ用ビット線選択
ゲート ＡＴＤ アドレス遷移検出回路 ＳＡＥＮ センスアンプイネーブルＡＴＤ信号 ＲＢＬ，ＲＢＬ０，ＲＢＬ１，ＲＢＬ２ リファレン
スセル用ビット線 ＲＨＳ リファレンスセル用ソース線 ＭＨＳ メモリセル用ソース線 ＳＡＯＵＴ センスアンプ出力 Ｃ０，Ｃ０’ インバータ Ｃ１，Ｃ１’ ＡＮＤ論理回路 Ｃ２，Ｃ２’ ＮＯＲ論理回路 Ｐ０，Ｐ０’，Ｐ１，Ｐ１’ Ｐ型トランジスタ Ｎ０，Ｎ０’，Ｎ１，Ｎ１’，Ｎ２，Ｎ２’，Ｎ３，Ｎ
３’，Ｎ４，Ｎ４’Ｎ型トランジスタ ＳＸ０，ＳＸ１ リファレンスワード線ドライバ入力 ＳＹ０，ＳＹ１ ラッチ型ワード線ドライバ内部ノー
ド ＤＲＶ０，ＤＲＶ１ リファレンスワード線ドライブ
インバータ ｔ０〜ｔ７，ｔ（ａ），ｔ（ｂ） 時刻 ＣＥ♯ チップイネーブル信号 ＯＥ♯ 出力イネーブル信号 ＶＣＣ 電源電圧 ＳＥＬ０，ＳＥＬ１ リファレンスセル選択信号 ＬＳ０，ＬＳ１ レベルシフタ ＣＵ リファレンスワード線制御回路 ＶｇｓＲ リファレンスセルワード線ノード ＶｇｓＭ メモリセルワード線ノード Ｖｇｓ ワード線ノード ＩｄｅＲ リファレンスセルのドレイン−ソース間電
流 ＩｄｓＭ メモリセルのドレイン−ソース間電流 ΔＩｄｓ（ａ），ΔＩｄｓ（ｂ） リファレンスセル
とメモリセルのドレイン−ソース間電流の差 Ｉｄｓ ドレイン−ソース間電流

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６２４

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを含むメモリアレイ
   と、複数のリファレンスセルを含むリファレンスアレイ
   と、アドレス情報に基づいて所定のメモリセルとリファ
   レンスセルを選択制御するデコード手段と、該デコード
   手段で選択したメモリセルからの読出電圧レベルと該デ
   コード手段で選択したリファレンスセルからの読出電圧
   レベルを比較してデータ出力する比較出力手段とを備え
   た半導体記憶装置において、該デコード手段は該メモリ
   セルおよびリファレンスセルの各ワード線への各選択信
   号を同時に出力する半導体記憶装置。
2. 【請求項２】 前記メモリアレイは、通常ワード線毎に
   それぞれ接続される一または複数のメモリセルおよび、
   冗長ワード線毎にそれぞれ接続される一または複数のメ
   モリセルを含み、前記リファレンスアレイは、該通常ワ
   ード線に接続されるメモリセルと比較される第１リファ
   レンスセルおよび、該冗長ワード線に接続されるメモリ
   セルと比較される第２リファレンスセルを含む請求項１
   記載の半導体記憶装置。
3. 【請求項３】 前記デコード手段は、前記通常ワード線
   が選択される場合には、前記第１リファレンスセルに接
   続される第１ワード線を該通常ワード線と同時に選択制
   御し、前記冗長ワード線が選択される場合には、前記第
   ２リファレンスセルに接続される第２ワード線を該冗長
   ワード線と同時に選択制御する請求項２記載の半導体記
   憶装置。
4. 【請求項４】 前記デコード手段は、アドレス情報に基
   づいて該通常ワード線および冗長ワード線の何れを選択
   すべきかを判定する選択判定手段と、該通常ワード線の
   選択判定時に該アドレス情報に応じた通常ワード線を選
   択する通常ワード線制御手段と、該冗長ワード線の選択
   判定時にアドレス情報に応じた冗長ワード線を選択する
   冗長ワード線制御手段と、該通常ワード線選択判定時に
   前記第１ワード線を選択する第１リファレンスワード線
   制御手段と、該冗長ワード線選択判定時に前記第２ワー
   ド線を選択する第２リファレンスワード線制御手段とを
   有した請求項３記載の半導体記憶装置。
5. 【請求項５】 前記第１リファレンスワード線制御手段
   は、前記通常ワード線の選択判定時に該通常ワード線の
   選択信号またはこれを示す信号が入力され、該通常ワー
   ド線の選択信号またはこれを示す信号をトリガとして前
   記第１ワード線を選択し、前記第２リファレンスワード
   線制御手段は、前記冗長ワード線の選択判定時に該冗長
   ワード線の選択信号またはこれを示す信号が入力され、
   該冗長ワード線の選択信号またはこれを示す信号をトリ
   ガとして前記第２ワード線を選択する請求項４記載の半
   導体記憶装置。
6. 【請求項６】 前記第１リファレンスワード線制御手段
   は第１テスト信号が入力可能であり、該第１テスト信号
   によって前記第１リファレンスセルを強制選択し、前記
   第２リファレンスワード線制御手段は第２テスト信号が
   入力可能であり、該第２テスト信号によって前記第２リ
   ファレンスセルを強制選択する請求項４記載の半導体記
   憶装置。
7. 【請求項７】 前記第１リファレンスワード線制御手段
   および第２リファレンスワード線制御手段の何れにも、
   アドレス情報の変化を検知して出力されたアドレス遷移
   検知信号を入力可能とし、該アドレス遷移検知信号の入
   力時にリファレンスワード線制御を可能とする請求項４
   記載の半導体記憶装置。
8. 【請求項８】 前記第１リファレンスセルと第２リファ
   レンスセルは同一の閾値に設定されている請求項２また
   は３記載の半導体記憶装置。
9. 【請求項９】 前記第１リファレンスセルと第２リファ
   レンスセルは同一のビット線に共通接続されている請求
   項２または３記載の半導体記憶装置。
10. 【請求項１０】 前記第１リファレンスセルに接続され
    る第１ワード線および、前記第２リファレンスセルに接
    続される第２ワード線の各負荷容量はそれぞれ、前記通
    常ワード線および冗長ワード線の各負荷容量とそれぞれ
    同一である請求項２または３記載の半導体記憶装置。
11. 【請求項１１】 請求項１〜１０の何れかに記載の半導
    体記憶装置を用いてデータ読出動作を行う情報機器。