JP2003228991A - 半導体記憶装置および電子情報機器 - Google Patents
半導体記憶装置および電子情報機器Info
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- JP2003228991A JP2003228991A JP2002024667A JP2002024667A JP2003228991A JP 2003228991 A JP2003228991 A JP 2003228991A JP 2002024667 A JP2002024667 A JP 2002024667A JP 2002024667 A JP2002024667 A JP 2002024667A JP 2003228991 A JP2003228991 A JP 2003228991A
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】不良ワード線の判定経路を最適化してアクセス
時間を短縮化することにより冗長回路を使用してもメモ
リセルの選択タイミングの遅延を防止する。 【解決手段】本発明の半導体記憶装置では、入力アドレ
ス信号ＳＡＤに基づいて冗長でない通常メモリセルをア
クセスする通常ワード線選択回路ＣＸＲＥＧ２と、入力
アドレス信号ＳＡＤおよび不良アドレス信号ＳＢＡＤに
基づいて冗長メモリセルをアクセスする冗長ワード線選
択回路ＣＸＲＥＤ２とを備え、冗長ワード線選択回路Ｃ
ＸＲＥＤ２は、データ読出動作時に専用の冗長ワード線
選択信号ＳＲＥＤ１を出力するリード制御回路ＣＲＤＣ
と、データ読出動作以外のときに専用の冗長ワード線選
択信号ＳＲＥＤ２を出力するリード以外制御回路と、冗
長ワード線選択信号ＳＲＥＤ１または２に基づいて所定
の冗長メモリセルをアクセスする冗長ワード線ドライバ
ＣＲＤＲＶ２とを有している。
時間を短縮化することにより冗長回路を使用してもメモ
リセルの選択タイミングの遅延を防止する。 【解決手段】本発明の半導体記憶装置では、入力アドレ
ス信号ＳＡＤに基づいて冗長でない通常メモリセルをア
クセスする通常ワード線選択回路ＣＸＲＥＧ２と、入力
アドレス信号ＳＡＤおよび不良アドレス信号ＳＢＡＤに
基づいて冗長メモリセルをアクセスする冗長ワード線選
択回路ＣＸＲＥＤ２とを備え、冗長ワード線選択回路Ｃ
ＸＲＥＤ２は、データ読出動作時に専用の冗長ワード線
選択信号ＳＲＥＤ１を出力するリード制御回路ＣＲＤＣ
と、データ読出動作以外のときに専用の冗長ワード線選
択信号ＳＲＥＤ２を出力するリード以外制御回路と、冗
長ワード線選択信号ＳＲＥＤ１または２に基づいて所定
の冗長メモリセルをアクセスする冗長ワード線ドライバ
ＣＲＤＲＶ２とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば携帯電話器
などの電子情報機器などに用いられ、特に不揮発性半導
体記憶装置、例えばフラッシュＥＥＰＲＯＭなどの半導
体記憶装置およびこれを用いた電子情報機器に関する。
などの電子情報機器などに用いられ、特に不揮発性半導
体記憶装置、例えばフラッシュＥＥＰＲＯＭなどの半導
体記憶装置およびこれを用いた電子情報機器に関する。
【０００２】
【従来の技術】入力アドレス信号に基づいて、冗長でな
い通常メモリセルをアクセスするかまたは、通常メモリ
セルの通常ワード線が不良の場合に冗長ワード線に置き
換えて冗長メモリセルをアクセスする従来の半導体記憶
装置について、以下に図４〜図６を参照しながら説明す
る。
い通常メモリセルをアクセスするかまたは、通常メモリ
セルの通常ワード線が不良の場合に冗長ワード線に置き
換えて冗長メモリセルをアクセスする従来の半導体記憶
装置について、以下に図４〜図６を参照しながら説明す
る。
【０００３】図４は、従来の通常ワード線および冗長ワ
ード線の選択制御系における要部構成を示すブロック図
である。
ード線の選択制御系における要部構成を示すブロック図
である。
【０００４】図４において、半導体記憶装置１００は、
アドレス冗長判定回路ＣＡＪＤと、通常および冗長ワー
ド線制御回路ＣＸＤＥＣ１と、複数の通常メモリセルア
レイＭＲＧおよび冗長メモリセルアレイＭＲＤと、複数
の通常ワード線ドライバＣＤＲＶおよび冗長ワード線ド
ライバＣＲＤＲＶ１とを有している。
アドレス冗長判定回路ＣＡＪＤと、通常および冗長ワー
ド線制御回路ＣＸＤＥＣ１と、複数の通常メモリセルア
レイＭＲＧおよび冗長メモリセルアレイＭＲＤと、複数
の通常ワード線ドライバＣＤＲＶおよび冗長ワード線ド
ライバＣＲＤＲＶ１とを有している。
【０００５】アドレス冗長判定回路ＣＡＪＤは、入力ア
ドレス信号ＳＡＤと不良アドレスＳＢＡＤの一致判定が
為され、入力アドレス信号ＳＡＤと不良アドレスとが一
致したときに各アドレス信号に対する出力判定信号（例
えば不良ワード線判定信号）の各アドレス冗長マッチ信
号ＳＡＭがハイレベルになり、入力アドレス信号ＳＡＤ
と不良アドレスとが不一致のときは各アドレス信号に対
する各アドレス冗長マッチ信号ＳＡＭがローレベルにな
る。
ドレス信号ＳＡＤと不良アドレスＳＢＡＤの一致判定が
為され、入力アドレス信号ＳＡＤと不良アドレスとが一
致したときに各アドレス信号に対する出力判定信号（例
えば不良ワード線判定信号）の各アドレス冗長マッチ信
号ＳＡＭがハイレベルになり、入力アドレス信号ＳＡＤ
と不良アドレスとが不一致のときは各アドレス信号に対
する各アドレス冗長マッチ信号ＳＡＭがローレベルにな
る。
【０００６】通常および冗長ワード線制御回路ＣＸＤＥ
Ｃ１は、各アドレス冗長マッチ信号ＳＡＭがハイレベル
のときに冗長ワード線選択信号ＳＲＥＤを出力し、各ア
ドレス冗長マッチ信号ＳＡＭがローレベルのときに通常
ワード線選択信号ＳＲＥＧを出力する。
Ｃ１は、各アドレス冗長マッチ信号ＳＡＭがハイレベル
のときに冗長ワード線選択信号ＳＲＥＤを出力し、各ア
ドレス冗長マッチ信号ＳＡＭがローレベルのときに通常
ワード線選択信号ＳＲＥＧを出力する。
【０００７】通常メモリセルアレイＭＲＧおよび冗長メ
モリセルアレイＭＲＤは、メモリブロックと呼ばれる各
メモリセルアレイ領域毎に複数設けられており、入力ア
ドレス信号ＳＡＤに対応した複数のメモリセルに対して
データの書込みおよび読出しなどのメモリ動作が可能に
構成されている。
モリセルアレイＭＲＤは、メモリブロックと呼ばれる各
メモリセルアレイ領域毎に複数設けられており、入力ア
ドレス信号ＳＡＤに対応した複数のメモリセルに対して
データの書込みおよび読出しなどのメモリ動作が可能に
構成されている。
【０００８】通常ワード線ドライバＣＤＲＶおよび冗長
ワード線ドライバＣＲＤＲＶ１は、各メモリセルアレイ
領域毎に複数設けられており、入力アドレス信号ＳＡＤ
に対応した所定のメモリセルに対してデータ書込み、デ
ータ読出しおよび消去などのメモリ動作を行うために、
入力アドレス信号ＳＡＤに対応した通常ワード線または
冗長ワード線の選択処理を行う。
ワード線ドライバＣＲＤＲＶ１は、各メモリセルアレイ
領域毎に複数設けられており、入力アドレス信号ＳＡＤ
に対応した所定のメモリセルに対してデータ書込み、デ
ータ読出しおよび消去などのメモリ動作を行うために、
入力アドレス信号ＳＡＤに対応した通常ワード線または
冗長ワード線の選択処理を行う。
【０００９】上記構成により、複数で構成されるアドレ
ス信号ＳＡＤが各アドレス冗長判定回路ＣＡＪＤに入力
されると共に、通常および冗長ワード線制御回路ＣＸＤ
ＥＣ１にも入力される。
ス信号ＳＡＤが各アドレス冗長判定回路ＣＡＪＤに入力
されると共に、通常および冗長ワード線制御回路ＣＸＤ
ＥＣ１にも入力される。
【００１０】各アドレス冗長判定回路ＣＡＪＤにはアド
レス信号ＳＡＤの他に不良アドレス信号ＳＢＡＤも入力
されており、外部入力のアドレス信号ＳＡＤは、この不
良アドレスＳＢＡＤとそれぞれ一致しているかどうかが
判定される。
レス信号ＳＡＤの他に不良アドレス信号ＳＢＡＤも入力
されており、外部入力のアドレス信号ＳＡＤは、この不
良アドレスＳＢＡＤとそれぞれ一致しているかどうかが
判定される。
【００１１】各アドレス冗長判定回路ＣＡＪＤにおい
て、アドレス信号ＳＡＤが不良アドレス信号ＳＢＡＤと
一致していれば、各アドレス信号についての判定信号で
ある各アドレス冗長マッチ信号ＳＡＭがハイレベルとな
り、不良アドレス信号ＳＢＡＤと一致していなければ、
各アドレス信号ＳＡＤについての判定信号である各アド
レス冗長マッチ信号ＳＡＭはローレベルになる。これら
各アドレスが不良アドレスと一致しているか否かを示す
各アドレス冗長マッチ信号ＳＡＭが各アドレス冗長判定
回路ＣＡＪＤから通常および冗長ワード線制御回路ＣＸ
ＤＥＣ１に出力される。
て、アドレス信号ＳＡＤが不良アドレス信号ＳＢＡＤと
一致していれば、各アドレス信号についての判定信号で
ある各アドレス冗長マッチ信号ＳＡＭがハイレベルとな
り、不良アドレス信号ＳＢＡＤと一致していなければ、
各アドレス信号ＳＡＤについての判定信号である各アド
レス冗長マッチ信号ＳＡＭはローレベルになる。これら
各アドレスが不良アドレスと一致しているか否かを示す
各アドレス冗長マッチ信号ＳＡＭが各アドレス冗長判定
回路ＣＡＪＤから通常および冗長ワード線制御回路ＣＸ
ＤＥＣ１に出力される。
【００１２】通常および冗長ワード線制御回路ＣＸＤＥ
Ｃ１において、各アドレス冗長マッチ信号ＳＡＭがハイ
レベルのときに冗長ワード線ドライバＣＲＤＲＶ１に冗
長ワード線選択信号ＳＲＥＤを出力し、各アドレス冗長
マッチ信号ＳＡＭがローレベルのときに通常ワード線ド
ライバＣＤＲＶに通常ワード線選択信号ＳＲＥＧを出力
する。
Ｃ１において、各アドレス冗長マッチ信号ＳＡＭがハイ
レベルのときに冗長ワード線ドライバＣＲＤＲＶ１に冗
長ワード線選択信号ＳＲＥＤを出力し、各アドレス冗長
マッチ信号ＳＡＭがローレベルのときに通常ワード線ド
ライバＣＤＲＶに通常ワード線選択信号ＳＲＥＧを出力
する。
【００１３】通常ワード線ドライバＣＤＲＶまたは冗長
ワード線ドライバＣＲＤＲＶ１では、各ワード線選択信
号に基づいて、選択されたメモリブロック（メモリブロ
ック信号ＳＢＬＫがハイレベル）に対応した通常ワード
線ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤ
ＲＶ１を活性化し、所望の通常メモリセルアレイＭＲＧ
内の通常ワード線ＷＬＲＥＧの電位、または所定の冗長
メモリセルアレイＭＲＤ内の冗長ワード線ＷＬＲＥＤの
電位を立ち上げて選択する。これによって、入力アドレ
ス信号ＳＡＤに対応したメモリセルに対してデータ書込
み、データ読出しおよび消去などのメモリ処理が行われ
る。
ワード線ドライバＣＲＤＲＶ１では、各ワード線選択信
号に基づいて、選択されたメモリブロック（メモリブロ
ック信号ＳＢＬＫがハイレベル）に対応した通常ワード
線ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤ
ＲＶ１を活性化し、所望の通常メモリセルアレイＭＲＧ
内の通常ワード線ＷＬＲＥＧの電位、または所定の冗長
メモリセルアレイＭＲＤ内の冗長ワード線ＷＬＲＥＤの
電位を立ち上げて選択する。これによって、入力アドレ
ス信号ＳＡＤに対応したメモリセルに対してデータ書込
み、データ読出しおよび消去などのメモリ処理が行われ
る。
【００１４】図５は、従来の通常および冗長ワード線選
択回路の要部構成を示すブロック図である。
択回路の要部構成を示すブロック図である。
【００１５】図５において、通常および冗長ワード線制
御回路ＣＸＤＥＣ１は、冗長総合判定回路ＣＪＤと、消
去時処理回路ＣＥＲと、冗長ワード線強制選択制御回路
ＣＡＲと、通常ワード線プリデコーダＣＰＤ１とを有し
ている。これらの冗長総合判定回路ＣＪＤ、消去時処理
回路ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲおよ
び冗長ワード線ドライバＣＲＤＲＶ１により冗長ワード
線選択回路ＣＸＲＥＤ１が構成され、また、通常ワード
線プリデコーダＣＰＤ１および通常ワード線ドライバＣ
ＤＲＶにより通常ワード線選択回路ＣＸＲＥＧ１が構成
される。
御回路ＣＸＤＥＣ１は、冗長総合判定回路ＣＪＤと、消
去時処理回路ＣＥＲと、冗長ワード線強制選択制御回路
ＣＡＲと、通常ワード線プリデコーダＣＰＤ１とを有し
ている。これらの冗長総合判定回路ＣＪＤ、消去時処理
回路ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲおよ
び冗長ワード線ドライバＣＲＤＲＶ１により冗長ワード
線選択回路ＣＸＲＥＤ１が構成され、また、通常ワード
線プリデコーダＣＰＤ１および通常ワード線ドライバＣ
ＤＲＶにより通常ワード線選択回路ＣＸＲＥＧ１が構成
される。
【００１６】冗長総合判定回路ＣＪＤは、不良判定信号
である各アドレス冗長マッチ信号ＳＡＭとアドレス信号
ＳＡＤとに基づいて、その入力アドレスが冗長アドレス
かどうかを総合判定して出力信号ＳＰ１を出力する。
である各アドレス冗長マッチ信号ＳＡＭとアドレス信号
ＳＡＤとに基づいて、その入力アドレスが冗長アドレス
かどうかを総合判定して出力信号ＳＰ１を出力する。
【００１７】消去時処理回路ＣＥＲは、冗長総合判定回
路ＣＪＤからの出力信号ＳＰ１と、メモリアレイの消去
時に特殊な処理を指示する消去時処理信号ＳＥＲとに基
づいて、消去時にその特殊な処理を実行して、通常ワー
ド線プリデコーダＣＰＤ１に不良ワード線選択用制御信
号Ｓ２Ｒを出力すると共に、冗長ワード線強制選択制御
回路ＣＡＲに出力信号ＳＰ２を出力する。
路ＣＪＤからの出力信号ＳＰ１と、メモリアレイの消去
時に特殊な処理を指示する消去時処理信号ＳＥＲとに基
づいて、消去時にその特殊な処理を実行して、通常ワー
ド線プリデコーダＣＰＤ１に不良ワード線選択用制御信
号Ｓ２Ｒを出力すると共に、冗長ワード線強制選択制御
回路ＣＡＲに出力信号ＳＰ２を出力する。
【００１８】消去時処理回路ＣＥＲの消去時特殊処理に
ついて簡単に説明する。
ついて簡単に説明する。
【００１９】不揮発性半導体記憶装置、例えばフラッシ
ュＥＥＰＲＯＭを一例に挙げて説明する。一般に、ＮＯ
Ｒ型と呼ばれるフラッシュＥＥＰＲＯＭでは、１本のビ
ット線に複数のメモリセルが接続されている。メモリセ
ルの情報の消去は、大抵、複数のメモリセルで構成され
たメモリブロックという単位で一括して行われ、実際に
消去する場合には、事前に対象となるメモリブロック内
の全メモリセルに対して書き込み動作（以下プリプログ
ラムと呼ぶことにする）が行われる。これは過剰消去を
防ぎ、信頼性を確保するためである。仮に、不良ワード
線上のセルが冗長ワード線に置き換えられてプリプログ
ラムが実行され、消去が進むと、この不良ワード線上の
メモリセルは過剰消去になる可能性が非常に高くなる。
このビット線上のメモリセルの情報を読み出そうとした
場合、不良ワード線上のメモリセルはワード線電圧が印
加されないにもかかわらず電流を流すため、正確な情報
を取り出すことができなくなる。これを防ぐため、プリ
プログラムでは不良ワード線にも強制的にアクセスす
る。具体的には、この不良ワード線は異物などを介して
２本のペアでショートしていることが前提で、２本の不
良ワード線を二重選択することでプリプログラムを行
う。通常ワード線デコーダは１本のワード線を駆動する
が、このときだけは隣り合う不良ワード線のペアを二重
選択するように消去処理信号ＳＥＲが発行されて処理さ
れる。
ュＥＥＰＲＯＭを一例に挙げて説明する。一般に、ＮＯ
Ｒ型と呼ばれるフラッシュＥＥＰＲＯＭでは、１本のビ
ット線に複数のメモリセルが接続されている。メモリセ
ルの情報の消去は、大抵、複数のメモリセルで構成され
たメモリブロックという単位で一括して行われ、実際に
消去する場合には、事前に対象となるメモリブロック内
の全メモリセルに対して書き込み動作（以下プリプログ
ラムと呼ぶことにする）が行われる。これは過剰消去を
防ぎ、信頼性を確保するためである。仮に、不良ワード
線上のセルが冗長ワード線に置き換えられてプリプログ
ラムが実行され、消去が進むと、この不良ワード線上の
メモリセルは過剰消去になる可能性が非常に高くなる。
このビット線上のメモリセルの情報を読み出そうとした
場合、不良ワード線上のメモリセルはワード線電圧が印
加されないにもかかわらず電流を流すため、正確な情報
を取り出すことができなくなる。これを防ぐため、プリ
プログラムでは不良ワード線にも強制的にアクセスす
る。具体的には、この不良ワード線は異物などを介して
２本のペアでショートしていることが前提で、２本の不
良ワード線を二重選択することでプリプログラムを行
う。通常ワード線デコーダは１本のワード線を駆動する
が、このときだけは隣り合う不良ワード線のペアを二重
選択するように消去処理信号ＳＥＲが発行されて処理さ
れる。
【００２０】したがって、消去時処理回路ＣＥＲから
は、通常ワード線プリデコーダＣＰＤ１に不良ワード線
選択用制御信号Ｓ２Ｒが出力され、冗長ワード線強制選
択制御回路ＣＡＲにも出力信号ＳＰ２が出力されるよう
になっている。
は、通常ワード線プリデコーダＣＰＤ１に不良ワード線
選択用制御信号Ｓ２Ｒが出力され、冗長ワード線強制選
択制御回路ＣＡＲにも出力信号ＳＰ２が出力されるよう
になっている。
【００２１】冗長ワード線強制選択制御回路ＣＡＲは、
強制的に冗長ワード線ＷＬＲＥＤにアクセスできる機能
を備えており、テスト時や先に述べた消去動作時などに
行われるプリプログラム中に使われる回路で、冗長ワー
ド線強制選択信号ＳＲＡとアドレス信号ＳＡＤとによっ
て冗長ワード線選択信号ＳＲＥＤを出力する。この冗長
ワード線強制選択制御回路ＣＡＲには、テストなどで冗
長ワード線ＷＬＲＥＤに強制的にアクセスを指示する冗
長ワード線強制選択信号ＳＲＡが入力され、冗長マッチ
信号ＳＭＡＤ、冗長ワード線選択信号ＳＲＥＤを出力す
る。冗長ワード線強制選択制御回路ＣＡＲは冗長ワード
線ドライバＣＲＤＲＶ１に対して冗長ワード線選択信号
ＳＲＥＤにより、冗長メモリセルアレイＭＲＤに配線さ
れるワード線ＷＬＲＥＤを駆動させる。
強制的に冗長ワード線ＷＬＲＥＤにアクセスできる機能
を備えており、テスト時や先に述べた消去動作時などに
行われるプリプログラム中に使われる回路で、冗長ワー
ド線強制選択信号ＳＲＡとアドレス信号ＳＡＤとによっ
て冗長ワード線選択信号ＳＲＥＤを出力する。この冗長
ワード線強制選択制御回路ＣＡＲには、テストなどで冗
長ワード線ＷＬＲＥＤに強制的にアクセスを指示する冗
長ワード線強制選択信号ＳＲＡが入力され、冗長マッチ
信号ＳＭＡＤ、冗長ワード線選択信号ＳＲＥＤを出力す
る。冗長ワード線強制選択制御回路ＣＡＲは冗長ワード
線ドライバＣＲＤＲＶ１に対して冗長ワード線選択信号
ＳＲＥＤにより、冗長メモリセルアレイＭＲＤに配線さ
れるワード線ＷＬＲＥＤを駆動させる。
【００２２】通常ワード線プリデコーダＣＰＤ１は、入
力アドレス信号ＳＡＤ、不良ワード線選択用制御信号Ｓ
２Ｒおよび冗長マッチ信号ＳＭＡＤとに基づいて、通常
ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤ
ＲＶに出力する。このように、通常ワード線プリデコー
ダＣＰＤ１は通常ワード線選択信号ＳＲＥＧを通常ワー
ド線ドライバＣＤＲＶに出力することにより、通常ワー
ド線ドライバＣＤＲＶに対して通常メモリセルアレイＭ
ＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。
力アドレス信号ＳＡＤ、不良ワード線選択用制御信号Ｓ
２Ｒおよび冗長マッチ信号ＳＭＡＤとに基づいて、通常
ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤ
ＲＶに出力する。このように、通常ワード線プリデコー
ダＣＰＤ１は通常ワード線選択信号ＳＲＥＧを通常ワー
ド線ドライバＣＤＲＶに出力することにより、通常ワー
ド線ドライバＣＤＲＶに対して通常メモリセルアレイＭ
ＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。
【００２３】上記構成により、以下に、上記通常および
冗長ワード線制御回路ＣＸＤＥＣ１の動作について説明
する。
冗長ワード線制御回路ＣＸＤＥＣ１の動作について説明
する。
【００２４】例えばメモリセルのデータを読み出す場
合、まず、デバイスに入力されたアドレス信号ＳＡＤ
と、それぞれのアドレスが不良ワード線のそれぞれのア
ドレスと比較された結果を示す判定信号の各アドレス冗
長マッチ信号ＳＡＭとが冗長総合判定回路ＣＪＤに入力
される。
合、まず、デバイスに入力されたアドレス信号ＳＡＤ
と、それぞれのアドレスが不良ワード線のそれぞれのア
ドレスと比較された結果を示す判定信号の各アドレス冗
長マッチ信号ＳＡＭとが冗長総合判定回路ＣＪＤに入力
される。
【００２５】この冗長総合判定回路ＣＪＤで、選択しよ
うとするワード線が不良ワード線かどうかが判断され
る。また、外部入力のアドレス信号ＳＡＤは同時に通常
ワード線プリデコーダＣＰＤ１にも入力される。さら
に、このアドレス信号ＳＡＤの一部はテストなどで使用
する冗長ワード線強制選択制御回路ＣＡＲにも入力され
る。
うとするワード線が不良ワード線かどうかが判断され
る。また、外部入力のアドレス信号ＳＡＤは同時に通常
ワード線プリデコーダＣＰＤ１にも入力される。さら
に、このアドレス信号ＳＡＤの一部はテストなどで使用
する冗長ワード線強制選択制御回路ＣＡＲにも入力され
る。
【００２６】冗長総合判定回路ＣＪＤにて入力アドレス
ＳＡＤが不良ワード線を示すと判断された場合に、冗長
ワード線選択を示す出力信号ＳＰ１が電源電圧レベル
（以下ハイレベルと呼ぶ）となり、消去時処理回路ＣＥ
Ｒに入力される。
ＳＡＤが不良ワード線を示すと判断された場合に、冗長
ワード線選択を示す出力信号ＳＰ１が電源電圧レベル
（以下ハイレベルと呼ぶ）となり、消去時処理回路ＣＥ
Ｒに入力される。
【００２７】デバイスに要求するメモリ動作が読み出し
ならば、消去時処理回路ＣＥＲでは何も処理されず（不
良ワード線選択用制御信号Ｓ２Ｒは発行されない）、出
力信号ＳＰ１の情報はそのまま次段の出力信号ＳＰ２へ
と伝達される。
ならば、消去時処理回路ＣＥＲでは何も処理されず（不
良ワード線選択用制御信号Ｓ２Ｒは発行されない）、出
力信号ＳＰ１の情報はそのまま次段の出力信号ＳＰ２へ
と伝達される。
【００２８】この出力信号ＳＰ２が入力された冗長ワー
ド線強制選択制御回路ＣＡＲは、先に簡単に説明した通
り、テストや消去動作中のプリプログラムでしか機能し
ないので、ここでも処理されずに出力信号ＳＰ２の情報
はそのまま冗長ワード線選択信号ＳＲＥＤとして冗長ワ
ード線ドライバＣＲＤＲＶ１に出力される。
ド線強制選択制御回路ＣＡＲは、先に簡単に説明した通
り、テストや消去動作中のプリプログラムでしか機能し
ないので、ここでも処理されずに出力信号ＳＰ２の情報
はそのまま冗長ワード線選択信号ＳＲＥＤとして冗長ワ
ード線ドライバＣＲＤＲＶ１に出力される。
【００２９】このとき、冗長ワード線ドライバＣＲＤＲ
Ｖ１によって冗長ワード線ＷＬＲＥＤが選択されること
から、通常ワード線選択信号ＳＲＥＧは接地レベル（以
下ローレベルと呼ぶ）にする必要がある。このため、冗
長マッチ信号ＳＭＡＤがハイレベルとなって通常ワード
線プリデコーダＣＰＤ１に出力され、通常ワード線プリ
デコーダＣＰＤ１を選択不能状態（選択停止状態）にす
る。
Ｖ１によって冗長ワード線ＷＬＲＥＤが選択されること
から、通常ワード線選択信号ＳＲＥＧは接地レベル（以
下ローレベルと呼ぶ）にする必要がある。このため、冗
長マッチ信号ＳＭＡＤがハイレベルとなって通常ワード
線プリデコーダＣＰＤ１に出力され、通常ワード線プリ
デコーダＣＰＤ１を選択不能状態（選択停止状態）にす
る。
【００３０】これに対して、選択しようとするワード線
が不良ワード線と判断されない場合、冗長総合判定回路
ＣＪＤは冗長ワード線選択を示す出力信号ＳＰ１を発行
しない。つまり、冗長総合判定回路ＣＪＤからの出力信
号ＳＰ１はローレベルである。前述したようにメモリセ
ルの読み出しを行う場合には、消去時処理回路ＣＥＲで
は何も処理されないので、消去時処理回路ＣＥＲからの
出力信号ＳＰ２は出力信号ＳＰ１と同じローレベルであ
る。その出力信号ＳＰ２は引き続き冗長ワード線強制選
択制御回路ＣＡＲに入力されるが、読み出し動作では冗
長ワード線強制選択信号ＳＲＡが発行されない。したが
って、冗長ワード線選択信号ＳＲＥＤ、冗長マッチ信号
ＳＭＡＤは共にローレベルであり、冗長ワード線ＷＬＲ
ＥＤは一切駆動されない。
が不良ワード線と判断されない場合、冗長総合判定回路
ＣＪＤは冗長ワード線選択を示す出力信号ＳＰ１を発行
しない。つまり、冗長総合判定回路ＣＪＤからの出力信
号ＳＰ１はローレベルである。前述したようにメモリセ
ルの読み出しを行う場合には、消去時処理回路ＣＥＲで
は何も処理されないので、消去時処理回路ＣＥＲからの
出力信号ＳＰ２は出力信号ＳＰ１と同じローレベルであ
る。その出力信号ＳＰ２は引き続き冗長ワード線強制選
択制御回路ＣＡＲに入力されるが、読み出し動作では冗
長ワード線強制選択信号ＳＲＡが発行されない。したが
って、冗長ワード線選択信号ＳＲＥＤ、冗長マッチ信号
ＳＭＡＤは共にローレベルであり、冗長ワード線ＷＬＲ
ＥＤは一切駆動されない。
【００３１】一方、アドレス信号ＳＡＤは通常ワード線
プリデコーダＣＰＤ１にも入力されている。冗長マッチ
信号ＳＭＡＤはローレベルであるから通常ワード線プリ
デコーダＣＰＤ１は平行してアドレス信号ＳＡＤをデコ
ード処理して通常ワード線選択信号ＳＲＥＧを発行し、
これを入力した通常ワード線ドライバＣＤＲＶは所望の
通常ワード線ＷＬＲＥＧを駆動する。
プリデコーダＣＰＤ１にも入力されている。冗長マッチ
信号ＳＭＡＤはローレベルであるから通常ワード線プリ
デコーダＣＰＤ１は平行してアドレス信号ＳＡＤをデコ
ード処理して通常ワード線選択信号ＳＲＥＧを発行し、
これを入力した通常ワード線ドライバＣＤＲＶは所望の
通常ワード線ＷＬＲＥＧを駆動する。
【００３２】これらのメモリ動作はメモリセルの読み出
しに限らず、書き込み動作においても全く同じである。
しに限らず、書き込み動作においても全く同じである。
【００３３】また、データ消去動作においては、データ
消去処理前の過剰消去を防ぐプリプログラムの処理に着
目してその動作を説明する。このプリプログラムでは、
選択メモリブロック内のワード線を順番に立ち上げて書
き込みが行われる。このとき、消去時処理回路ＣＥＲに
入力される消去時処理信号ＳＥＲはハイレベルである。
仮に、アクセスしたワード線が不良ワード線として冗長
総合判定回路ＣＪＤが判断し、その出力信号ＳＰ１がハ
イレベルとして発行されると、消去時処理回路ＣＥＲは
アクセスした不良ワード線とショートしている隣の不良
ワード線とを両方アクセス（二重選択）するように通常
ワード線プリデコーダＣＰＤ１に不良ワード線選択用制
御信号Ｓ２Ｒを送る。これを受けた通常ワード線プリデ
コーダＣＰＤ１は、対応した通常ワード線選択信号ＳＲ
ＥＧを通常ワード線ドライバＣＤＲＶに信号出力し、隣
り合う不良ワード線のペアを立ち上げる仕組みになって
いる。
消去処理前の過剰消去を防ぐプリプログラムの処理に着
目してその動作を説明する。このプリプログラムでは、
選択メモリブロック内のワード線を順番に立ち上げて書
き込みが行われる。このとき、消去時処理回路ＣＥＲに
入力される消去時処理信号ＳＥＲはハイレベルである。
仮に、アクセスしたワード線が不良ワード線として冗長
総合判定回路ＣＪＤが判断し、その出力信号ＳＰ１がハ
イレベルとして発行されると、消去時処理回路ＣＥＲは
アクセスした不良ワード線とショートしている隣の不良
ワード線とを両方アクセス（二重選択）するように通常
ワード線プリデコーダＣＰＤ１に不良ワード線選択用制
御信号Ｓ２Ｒを送る。これを受けた通常ワード線プリデ
コーダＣＰＤ１は、対応した通常ワード線選択信号ＳＲ
ＥＧを通常ワード線ドライバＣＤＲＶに信号出力し、隣
り合う不良ワード線のペアを立ち上げる仕組みになって
いる。
【００３４】この不良ワード線選択信号Ｓ２Ｒは、不良
ワード線が選択されている間のみハイレベルで、正常な
通常ワード線を選択している間はローレベルである。
ワード線が選択されている間のみハイレベルで、正常な
通常ワード線を選択している間はローレベルである。
【００３５】通常ワード線へのプリプログラムが終了す
ると、次に、冗長ワード線を選択し同様にプリプログラ
ムを行う。この場合、冗長ワード線が何れかの不良ワー
ド線の置き換えをしている、していないにかかわらず強
制的に選択される。
ると、次に、冗長ワード線を選択し同様にプリプログラ
ムを行う。この場合、冗長ワード線が何れかの不良ワー
ド線の置き換えをしている、していないにかかわらず強
制的に選択される。
【００３６】つまり、冗長ワード線強制選択信号ＳＲＡ
がハイレベルになること、およびアドレス信号ＳＡＤに
よって冗長ワード線強制選択制御回路ＣＡＲが冗長ワー
ド線ドライバＣＲＤＲＶ１に冗長ワード線選択信号ＳＲ
ＥＤを送ることで、冗長ワード線ＷＬＲＥＤを立ち上げ
て処理を行う。
がハイレベルになること、およびアドレス信号ＳＡＤに
よって冗長ワード線強制選択制御回路ＣＡＲが冗長ワー
ド線ドライバＣＲＤＲＶ１に冗長ワード線選択信号ＳＲ
ＥＤを送ることで、冗長ワード線ＷＬＲＥＤを立ち上げ
て処理を行う。
【００３７】このとき、冗長マッチ信号ＳＭＡＤはハイ
レベルである。故に、通常ワード線プリデコーダＣＰＤ
１は選択不能状態で、通常ワード線選択信号ＳＲＥＧお
よび通常ワード線ＷＬＲＥＧ共にローレベルである。
レベルである。故に、通常ワード線プリデコーダＣＰＤ
１は選択不能状態で、通常ワード線選択信号ＳＲＥＧお
よび通常ワード線ＷＬＲＥＧ共にローレベルである。
【００３８】図６は、特開平６−５０９３公報に記載の
半導体記憶装置の通常ワード線および冗長ワード線を選
択する回路の要部構成を示すブロック図である。
半導体記憶装置の通常ワード線および冗長ワード線を選
択する回路の要部構成を示すブロック図である。
【００３９】図６の通常および冗長ワード線選択回路に
おいて、通常ワード線５６を選択するワード線選択経路
に複数の遅延回路５８を並列に挿入しており、その遅延
時間は冗長プログラム回路５１の遅延時間と等しい値、
即ち冗長系における不良アドレス検出時間と同一の遅延
時間に設定されている。
おいて、通常ワード線５６を選択するワード線選択経路
に複数の遅延回路５８を並列に挿入しており、その遅延
時間は冗長プログラム回路５１の遅延時間と等しい値、
即ち冗長系における不良アドレス検出時間と同一の遅延
時間に設定されている。
【００４０】上記構成により、以下、その動作を説明す
る。
る。
【００４１】まず、通常ワード線５６を選択する場合、
アドレスデータ５０が遅延回路５８を通りデコーダバッ
ファ５３ａに入力され、通常ローカルデコーダ５３ｂが
所望のワード線を立ち上げる。
アドレスデータ５０が遅延回路５８を通りデコーダバッ
ファ５３ａに入力され、通常ローカルデコーダ５３ｂが
所望のワード線を立ち上げる。
【００４２】また、冗長ワード線５７を選択する場合に
は、アドレスデータ５０が冗長プログラム回路５１を通
りデコーダバッファ５３ａに入力される。
は、アドレスデータ５０が冗長プログラム回路５１を通
りデコーダバッファ５３ａに入力される。
【００４３】ここで、上記遅延回路５８と冗長プログラ
ム回路５１の遅延時間が等しいため、通常ワード線５６
を選択する場合と、通常ワード線５６を選択せずに冗長
ワード線５７を選択する場合とのタイミングが等しくな
り、メモリセル７の選択タイミングは何れのワード線選
択経路を経ても同一となる。
ム回路５１の遅延時間が等しいため、通常ワード線５６
を選択する場合と、通常ワード線５６を選択せずに冗長
ワード線５７を選択する場合とのタイミングが等しくな
り、メモリセル７の選択タイミングは何れのワード線選
択経路を経ても同一となる。
【００４４】次に、冗長ワード線５７を選択する場合、
入力されるアドレスデータが冗長プログラム回路５１で
ヒットすると、この冗長プログラム回路５１から不良検
出信号ＮＥＤＲ５２が出力される。この不良検出信号Ｎ
ＥＤＲ５２は冗長ローカルデコーダ５４に入力され、冗
長ローカルデコーダ５４が冗長メモリセル５５の冗長ワ
ード線５７を立ち上げると共に、上記不良検出信号ＮＥ
ＤＲ５２はデコーダバッファ５３ａを介して通常ローカ
ルデコーダ５３ｂにも入力され、不良ビットのある通常
ワード線５６をディスエーブル（選択不可能状態）とす
る。このため、通常ローカルデコーダ５３ｂ以降はディ
スエーブル状態のままとなり、通常ワード線５６は選択
されず、ビット線には冗長メモリセル５５からの正しい
データのみが出力される。
入力されるアドレスデータが冗長プログラム回路５１で
ヒットすると、この冗長プログラム回路５１から不良検
出信号ＮＥＤＲ５２が出力される。この不良検出信号Ｎ
ＥＤＲ５２は冗長ローカルデコーダ５４に入力され、冗
長ローカルデコーダ５４が冗長メモリセル５５の冗長ワ
ード線５７を立ち上げると共に、上記不良検出信号ＮＥ
ＤＲ５２はデコーダバッファ５３ａを介して通常ローカ
ルデコーダ５３ｂにも入力され、不良ビットのある通常
ワード線５６をディスエーブル（選択不可能状態）とす
る。このため、通常ローカルデコーダ５３ｂ以降はディ
スエーブル状態のままとなり、通常ワード線５６は選択
されず、ビット線には冗長メモリセル５５からの正しい
データのみが出力される。
【００４５】この特開平６−５０９３号公報の発明で
は、冗長プログラム回路５１の遅延時間と遅延回路５８
の遅延時間とを等しくしたため、冗長ワード線選択系を
使用したときと使用しないときとの通常ワード線５６を
選択するタイミングを等しくすることができる。
は、冗長プログラム回路５１の遅延時間と遅延回路５８
の遅延時間とを等しくしたため、冗長ワード線選択系を
使用したときと使用しないときとの通常ワード線５６を
選択するタイミングを等しくすることができる。
【００４６】
【発明が解決しようとする課題】しかしながら、図５に
示すように、冗長マッチ信号および冗長ワード線選択信
号の出力経路に、メモリセルの読み出しでは動作しない
消去時処理回路や冗長ワード線強制選択回路が存在して
いると、それだけ余分な論理回路を通るので、冗長マッ
チ信号および冗長ワード線選択信号の出力が遅れてしま
う。これは通常ワード線が選択される場合に比べ、冗長
ワード線の選択が遅れることになり、メモリセル読出の
高速化を妨げる要因になっている。
示すように、冗長マッチ信号および冗長ワード線選択信
号の出力経路に、メモリセルの読み出しでは動作しない
消去時処理回路や冗長ワード線強制選択回路が存在して
いると、それだけ余分な論理回路を通るので、冗長マッ
チ信号および冗長ワード線選択信号の出力が遅れてしま
う。これは通常ワード線が選択される場合に比べ、冗長
ワード線の選択が遅れることになり、メモリセル読出の
高速化を妨げる要因になっている。
【００４７】また、上記特開平６−５０９３では、図６
に示すように、通常ワード線を選択する経路に冗長判定
回路での遅延時間と等しい遅延回路５８を挿入して、冗
長ワード線が選択された場合と立ち上がりタイミングを
合わせ、センスアンプ動作タイミングを調整する。これ
でセンスマージンの確保ができたとしても、通常ワード
線の選択を遅延させただけで同様にメモリセルの読み出
しを高速化させているわけではない。
に示すように、通常ワード線を選択する経路に冗長判定
回路での遅延時間と等しい遅延回路５８を挿入して、冗
長ワード線が選択された場合と立ち上がりタイミングを
合わせ、センスアンプ動作タイミングを調整する。これ
でセンスマージンの確保ができたとしても、通常ワード
線の選択を遅延させただけで同様にメモリセルの読み出
しを高速化させているわけではない。
【００４８】本発明は、上記事情に鑑みて為されたもの
で、メモリ動作に応じて不良ワード線の判定経路を最適
化してアクセス時間を短縮化することにより冗長回路を
使用してもメモリセルの選択タイミングの遅延を防止す
ることができる半導体記憶装置およびこれを用いた電子
情報機器を提供することを目的とする。
で、メモリ動作に応じて不良ワード線の判定経路を最適
化してアクセス時間を短縮化することにより冗長回路を
使用してもメモリセルの選択タイミングの遅延を防止す
ることができる半導体記憶装置およびこれを用いた電子
情報機器を提供することを目的とする。
【００４９】
【課題を解決するための手段】本発明の半導体記憶装置
は、入力アドレス信号に基づいて冗長でない通常メモリ
セルをアクセスする通常ワード線選択回路と、入力アド
レス信号および不良アドレス信号に基づいて冗長メモリ
セルをアクセスする冗長ワード線選択回路とを有する半
導体記憶装置において、冗長ワード線選択回路はメモリ
動作に応じて冗長ワード線選択信号を出力して冗長メモ
リセルをアクセスするものであり、そのことにより上記
目的が達成される。
は、入力アドレス信号に基づいて冗長でない通常メモリ
セルをアクセスする通常ワード線選択回路と、入力アド
レス信号および不良アドレス信号に基づいて冗長メモリ
セルをアクセスする冗長ワード線選択回路とを有する半
導体記憶装置において、冗長ワード線選択回路はメモリ
動作に応じて冗長ワード線選択信号を出力して冗長メモ
リセルをアクセスするものであり、そのことにより上記
目的が達成される。
【００５０】また、好ましくは、本発明の半導体記憶装
置における冗長ワード線選択回路は、メモリ動作がデー
タ読出時のみ第１冗長ワード線選択信号を出力し、メモ
リ動作がデータ読出時以外のときに第２冗長ワード線選
択信号を出力する。
置における冗長ワード線選択回路は、メモリ動作がデー
タ読出時のみ第１冗長ワード線選択信号を出力し、メモ
リ動作がデータ読出時以外のときに第２冗長ワード線選
択信号を出力する。
【００５１】さらに、好ましくは、本発明の半導体記憶
装置における冗長ワード線選択回路は、データ読出時に
第１冗長ワード線選択信号を出力するリード制御回路
と、データ読出時以外のときに第２冗長ワード線選択信
号を出力するリード以外制御回路とを有する。
装置における冗長ワード線選択回路は、データ読出時に
第１冗長ワード線選択信号を出力するリード制御回路
と、データ読出時以外のときに第２冗長ワード線選択信
号を出力するリード以外制御回路とを有する。
【００５２】さらに、好ましくは、本発明の半導体記憶
装置におけるリード制御回路は、メモリ動作状態のうち
データ読出状態を表す入力制御信号により駆動し、リー
ド以外制御回路はこの入力制御信号により駆動停止す
る。
装置におけるリード制御回路は、メモリ動作状態のうち
データ読出状態を表す入力制御信号により駆動し、リー
ド以外制御回路はこの入力制御信号により駆動停止す
る。
【００５３】さらに、好ましくは、本発明の半導体記憶
装置における冗長ワード線選択回路は、入力アドレスが
不良アドレスに一致した場合に冗長判定信号を通常ワー
ド線選択回路に出力して通常ワード線選択回路の動作を
停止可能とする。
装置における冗長ワード線選択回路は、入力アドレスが
不良アドレスに一致した場合に冗長判定信号を通常ワー
ド線選択回路に出力して通常ワード線選択回路の動作を
停止可能とする。
【００５４】さらに、好ましくは、本発明の半導体記憶
装置における冗長ワード線選択回路は、メモリ動作がデ
ータ読出時のみ冗長判定信号を第１冗長判定信号として
通常ワード線選択回路に出力し、メモリ動作がデータ読
出時以外のときに冗長判定信号を第２冗長判定信号とし
て通常ワード線選択回路に出力する。
装置における冗長ワード線選択回路は、メモリ動作がデ
ータ読出時のみ冗長判定信号を第１冗長判定信号として
通常ワード線選択回路に出力し、メモリ動作がデータ読
出時以外のときに冗長判定信号を第２冗長判定信号とし
て通常ワード線選択回路に出力する。
【００５５】さらに、好ましくは、本発明の半導体記憶
装置における冗長ワード線選択回路は、入力アドレスが
不良アドレスに一致した場合に該不良アドレスの不良ワ
ード線を冗長ワード線に置き換えるかどうかを判定する
判定信号を出力する冗長総合判定回路と、前記リード制
御回路と、前記リード以外制御回路と、該リード制御回
路またはリード以外制御回路からの冗長ワード線選択信
号に基づいて所定の冗長ワード線を選択駆動する冗長ワ
ード線用ドライバ回路とを備え、該リード以外制御回路
は、消去時に消去処理する消去時処理回路と、この消去
時処理回路からの出力を受け、リード時以外のメモリ動
作時に第２冗長ワード線選択信号を出力する冗長ワード
線強制選択制御回路とを有する。
装置における冗長ワード線選択回路は、入力アドレスが
不良アドレスに一致した場合に該不良アドレスの不良ワ
ード線を冗長ワード線に置き換えるかどうかを判定する
判定信号を出力する冗長総合判定回路と、前記リード制
御回路と、前記リード以外制御回路と、該リード制御回
路またはリード以外制御回路からの冗長ワード線選択信
号に基づいて所定の冗長ワード線を選択駆動する冗長ワ
ード線用ドライバ回路とを備え、該リード以外制御回路
は、消去時に消去処理する消去時処理回路と、この消去
時処理回路からの出力を受け、リード時以外のメモリ動
作時に第２冗長ワード線選択信号を出力する冗長ワード
線強制選択制御回路とを有する。
【００５６】さらに、好ましくは、本発明の半導体記憶
装置における冗長ワード線用ドライバ回路は、データ読
出時のみ入力される第１冗長ワード線選択信号および、
データ読出時以外のときにのみ入力される第２冗長ワー
ド線選択信号の何れかに基づいて所定の冗長ワード線を
選択駆動する。
装置における冗長ワード線用ドライバ回路は、データ読
出時のみ入力される第１冗長ワード線選択信号および、
データ読出時以外のときにのみ入力される第２冗長ワー
ド線選択信号の何れかに基づいて所定の冗長ワード線を
選択駆動する。
【００５７】本発明の電子情報機器は、請求項１〜８の
何れかに記載の半導体記憶装置を用いて、メモリ動作に
応じて不良ワード線の判定および冗長ワード線の選択経
路を最適化してアクセス時間を短縮化するようにしたも
のであり、そのことにより上記目的が達成される。
何れかに記載の半導体記憶装置を用いて、メモリ動作に
応じて不良ワード線の判定および冗長ワード線の選択経
路を最適化してアクセス時間を短縮化するようにしたも
のであり、そのことにより上記目的が達成される。
【００５８】以上の構成を図２を用いて更に具体的に説
明すると、本発明の半導体記憶装置は、その冗長ワード
線を選択する回路系において、アドレス信号ＳＡＤ、お
よび各アドレス信号の冗長マッチ信号ＳＡＭを入力とす
る冗長総合判定回路ＣＪＤの出力信号ＳＰ１は、消去時
処理回路ＣＥＲに接続され、その出力信号ＳＰ２は冗長
ワード線強制選択制御回路ＣＡＲに接続される。冗長ワ
ード線強制選択制御回路ＣＡＲは、データ読出動作を意
味するリードアクセス信号ＳＲＤＡＣによって動作しな
いように制御される。この冗長ワード線強制選択制御回
路ＣＡＲの出力である第２冗長ワード線選択信号ＳＲＥ
Ｄ２は冗長ワード線ドライバＣＲＤＲＶ２に出力され、
もう一つの出力である冗長マッチ信号ＳＭＡＤ２（第２
冗長判定信号）は通常ワード線プリデコーダＣＰＤ２に
出力される。一方、冗長総合判定回路ＣＪＤの出力信号
ＳＰ１は、リードアクセス信号ＳＲＤＡＣによって読出
し時のみ動作するリード制御回路ＣＲＤＣにも入力され
ており、リード制御回路ＣＲＤＣの出力である第１冗長
ワード線選択信号ＳＲＥＤ１は冗長ワード線ドライバＣ
ＲＤＲＶ２に出力され、もう一つの出力である冗長マッ
チ信号ＳＭＡＤ１（第１冗長判定信号）は通常ワード線
プリデコーダＣＰＤ２に出力される。
明すると、本発明の半導体記憶装置は、その冗長ワード
線を選択する回路系において、アドレス信号ＳＡＤ、お
よび各アドレス信号の冗長マッチ信号ＳＡＭを入力とす
る冗長総合判定回路ＣＪＤの出力信号ＳＰ１は、消去時
処理回路ＣＥＲに接続され、その出力信号ＳＰ２は冗長
ワード線強制選択制御回路ＣＡＲに接続される。冗長ワ
ード線強制選択制御回路ＣＡＲは、データ読出動作を意
味するリードアクセス信号ＳＲＤＡＣによって動作しな
いように制御される。この冗長ワード線強制選択制御回
路ＣＡＲの出力である第２冗長ワード線選択信号ＳＲＥ
Ｄ２は冗長ワード線ドライバＣＲＤＲＶ２に出力され、
もう一つの出力である冗長マッチ信号ＳＭＡＤ２（第２
冗長判定信号）は通常ワード線プリデコーダＣＰＤ２に
出力される。一方、冗長総合判定回路ＣＪＤの出力信号
ＳＰ１は、リードアクセス信号ＳＲＤＡＣによって読出
し時のみ動作するリード制御回路ＣＲＤＣにも入力され
ており、リード制御回路ＣＲＤＣの出力である第１冗長
ワード線選択信号ＳＲＥＤ１は冗長ワード線ドライバＣ
ＲＤＲＶ２に出力され、もう一つの出力である冗長マッ
チ信号ＳＭＡＤ１（第１冗長判定信号）は通常ワード線
プリデコーダＣＰＤ２に出力される。
【００５９】また、本発明の冗長ワード線制御回路の出
力を受けて冗長ワード線ＷＬＲＥＤをドライブする冗長
ワード線ドライバＣＲＤＲＶ２は、冗長ワード線ドライ
バＣＲＤＲＶ２１として図３（ａ）に示すように、Ｐ型
トランジスタＰ０，Ｎ型トランジスタＮ０，Ｎ１，Ｎ２
およびワード線ドライブインバータＤＲＶで構成されて
いる。ワード線ドライブインバータＤＲＶの電源とＰ型
トランジスタＰ０のソースはワード線用電源ＨＷＬに接
続されている。このＰ型トランジスタＰ０のゲートは接
地電位となっている。ワード線ドライブインバータＤＲ
Ｖの制御ゲートＳＸ０には、Ｐ型トランジスタＰ０のド
レインおよびＮ型トランジスタＮ０，Ｎ２のドレインが
接続され、Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ
型トランジスタＮ１のドレインが接続され、Ｎ型トラン
ジスタＮ１のソースは接地電位となっている。Ｎ型トラ
ンジスタＮ０，Ｎ１，Ｎ２のゲートにはそれぞれ、リー
ド制御回路の出力である第１冗長ワード線選択信号ＳＲ
ＥＤ１、メモリブロック選択信号ＳＢＬＫ、冗長ワード
線強制選択制御回路ＣＡＲの出力である第２冗長ワード
線選択信号ＳＲＥＤ２が入力される。
力を受けて冗長ワード線ＷＬＲＥＤをドライブする冗長
ワード線ドライバＣＲＤＲＶ２は、冗長ワード線ドライ
バＣＲＤＲＶ２１として図３（ａ）に示すように、Ｐ型
トランジスタＰ０，Ｎ型トランジスタＮ０，Ｎ１，Ｎ２
およびワード線ドライブインバータＤＲＶで構成されて
いる。ワード線ドライブインバータＤＲＶの電源とＰ型
トランジスタＰ０のソースはワード線用電源ＨＷＬに接
続されている。このＰ型トランジスタＰ０のゲートは接
地電位となっている。ワード線ドライブインバータＤＲ
Ｖの制御ゲートＳＸ０には、Ｐ型トランジスタＰ０のド
レインおよびＮ型トランジスタＮ０，Ｎ２のドレインが
接続され、Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ
型トランジスタＮ１のドレインが接続され、Ｎ型トラン
ジスタＮ１のソースは接地電位となっている。Ｎ型トラ
ンジスタＮ０，Ｎ１，Ｎ２のゲートにはそれぞれ、リー
ド制御回路の出力である第１冗長ワード線選択信号ＳＲ
ＥＤ１、メモリブロック選択信号ＳＢＬＫ、冗長ワード
線強制選択制御回路ＣＡＲの出力である第２冗長ワード
線選択信号ＳＲＥＤ２が入力される。
【００６０】この冗長ワード線ドライバＣＲＤＲＶ２
は、Ｐ型トランジスタＰ０を高抵抗に設定したタイプで
あるが、さらに違うタイプとしてラッチタイプがあり、
これは、冗長ワード線ドライバＣＲＤＲＶ２２として図
３（ｂ）に示すように、Ｐ型トランジスタＰ０，Ｐ１、
Ｎ型トランジスタＮ０，Ｎ１，Ｎ２，Ｎ３、論理回路Ｃ
０、ドライブインバータＤＲＶで構成される。ワード線
ドライブインバータＤＲＶの電源とＰ型トランジスタＰ
０，Ｐ１のソースは、ワード線用電源ＨＷＬに接続され
ている。Ｐ型トランジスタＰ０のドレイン、Ｐ型トラン
ジスタＰ１のゲート、さらにＮ型トランジスタＮ３のド
レインはノードＳＸ１に接続される。ドライブインバー
タＤＲＶの制御ゲートＳＸ０には、Ｐ型トランジスタＰ
１のドレイン、Ｐ型トランジスタＰ０のゲート、および
Ｎ型トランジスタＮ０，Ｎ２のドレインが接続される。
Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジ
スタＮ１のドレインが接続され、Ｎ型トランジスタＮ１
のソースは接地電位となっている。また、Ｎ型トランジ
スタＮ３のゲートには論理回路Ｃ０の出力端が接続され
る。また、Ｎ型トランジスタＮ０，Ｎ１，Ｎ２のゲート
にはそれぞれ、リード制御回路の出力である第１冗長ワ
ード線選択信号ＳＲＥＤ１、メモリブロック選択信号Ｓ
ＢＬＫ、冗長ワード線強制選択制御回路ＣＡＲの出力で
ある第２冗長ワード線選択信号ＳＲＥＤ２が入力され
る。論理回路Ｃ０の入力には、同様にリード制御回路の
出力である第１冗長ワード線選択信号ＳＲＥＤ１、冗長
ワード線強制選択制御回路ＣＡＲの出力である第２冗長
ワード線選択信号ＳＲＥＤ２、メモリブロック選択信号
ＳＢＬＫが入力される。
は、Ｐ型トランジスタＰ０を高抵抗に設定したタイプで
あるが、さらに違うタイプとしてラッチタイプがあり、
これは、冗長ワード線ドライバＣＲＤＲＶ２２として図
３（ｂ）に示すように、Ｐ型トランジスタＰ０，Ｐ１、
Ｎ型トランジスタＮ０，Ｎ１，Ｎ２，Ｎ３、論理回路Ｃ
０、ドライブインバータＤＲＶで構成される。ワード線
ドライブインバータＤＲＶの電源とＰ型トランジスタＰ
０，Ｐ１のソースは、ワード線用電源ＨＷＬに接続され
ている。Ｐ型トランジスタＰ０のドレイン、Ｐ型トラン
ジスタＰ１のゲート、さらにＮ型トランジスタＮ３のド
レインはノードＳＸ１に接続される。ドライブインバー
タＤＲＶの制御ゲートＳＸ０には、Ｐ型トランジスタＰ
１のドレイン、Ｐ型トランジスタＰ０のゲート、および
Ｎ型トランジスタＮ０，Ｎ２のドレインが接続される。
Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジ
スタＮ１のドレインが接続され、Ｎ型トランジスタＮ１
のソースは接地電位となっている。また、Ｎ型トランジ
スタＮ３のゲートには論理回路Ｃ０の出力端が接続され
る。また、Ｎ型トランジスタＮ０，Ｎ１，Ｎ２のゲート
にはそれぞれ、リード制御回路の出力である第１冗長ワ
ード線選択信号ＳＲＥＤ１、メモリブロック選択信号Ｓ
ＢＬＫ、冗長ワード線強制選択制御回路ＣＡＲの出力で
ある第２冗長ワード線選択信号ＳＲＥＤ２が入力され
る。論理回路Ｃ０の入力には、同様にリード制御回路の
出力である第１冗長ワード線選択信号ＳＲＥＤ１、冗長
ワード線強制選択制御回路ＣＡＲの出力である第２冗長
ワード線選択信号ＳＲＥＤ２、メモリブロック選択信号
ＳＢＬＫが入力される。
【００６１】上記構成により、以下、本発明の作用につ
いて説明する。
いて説明する。
【００６２】従来、データ読出、データ書込および消去
などのメモリ動作に対して冗長ワード線選択回路が一括
して冗長ワード線選択信号を出力するようにしていた
が、本発明においては、データ読出と、それ以外のデー
タ書込および消去とに分けて回路構成し、データ読出と
その以外のメモリ動作とに応じて不良ワード線の判定お
よび冗長ワード線の選択経路を最適化して冗長ワード線
選択信号を出力するようにしたので、メモリセル読出時
には、それ以外のデータ書込および消去時に処理する回
路を通過させる必要がなくなる。これによって、冗長ワ
ード線が択された場合でも冗長ワード線を立ち上げる制
御信号が通常ワード線を立ち上げる制御信号に比べて不
当に遅延することがなくなり、冗長メモリセルの選択タ
イミングの遅延が防止される。したがって、冗長ワード
線の選択タイミングと通常ワード線の選択タイミングと
は同じタイミングでアクセス可能となる。
などのメモリ動作に対して冗長ワード線選択回路が一括
して冗長ワード線選択信号を出力するようにしていた
が、本発明においては、データ読出と、それ以外のデー
タ書込および消去とに分けて回路構成し、データ読出と
その以外のメモリ動作とに応じて不良ワード線の判定お
よび冗長ワード線の選択経路を最適化して冗長ワード線
選択信号を出力するようにしたので、メモリセル読出時
には、それ以外のデータ書込および消去時に処理する回
路を通過させる必要がなくなる。これによって、冗長ワ
ード線が択された場合でも冗長ワード線を立ち上げる制
御信号が通常ワード線を立ち上げる制御信号に比べて不
当に遅延することがなくなり、冗長メモリセルの選択タ
イミングの遅延が防止される。したがって、冗長ワード
線の選択タイミングと通常ワード線の選択タイミングと
は同じタイミングでアクセス可能となる。
【００６３】
【発明の実施の形態】以下、本発明の半導体記憶装置の
実施形態について、図１〜図３を参照しながら詳細に説
明する。
実施形態について、図１〜図３を参照しながら詳細に説
明する。
【００６４】図１は、本発明の半導体記憶装置の一実施
形態における要部構成を示すブロック図である。なお、
図４の構成部材と同様の作用効果を奏する部材には同様
の符号を付す。
形態における要部構成を示すブロック図である。なお、
図４の構成部材と同様の作用効果を奏する部材には同様
の符号を付す。
【００６５】図１において、半導体記憶装置１０は、各
アドレス冗長判定回路ＣＡＪＤと、通常および冗長ワー
ド線制御回路ＣＸＤＥＣ２と、複数の通常メモリセルア
レイＭＲＧおよび冗長メモリセルアレイＭＲＤと、複数
の通常ワード線ドライバＣＤＲＶおよび冗長ワード線ド
ライバＣＲＤＲＶ２とを有している。
アドレス冗長判定回路ＣＡＪＤと、通常および冗長ワー
ド線制御回路ＣＸＤＥＣ２と、複数の通常メモリセルア
レイＭＲＧおよび冗長メモリセルアレイＭＲＤと、複数
の通常ワード線ドライバＣＤＲＶおよび冗長ワード線ド
ライバＣＲＤＲＶ２とを有している。
【００６６】アドレス冗長判定回路ＣＡＪＤは、入力ア
ドレス信号ＳＡＤと不良アドレス信号ＳＢＡＤとの一致
判定が為され、入力アドレス信号ＳＡＤと不良アドレス
信号とが一致したときに各アドレス信号に対する出力判
定信号の各アドレス冗長マッチ信号ＳＡＭがハイレベル
になり、入力アドレス信号ＳＡＤと不良アドレス信号と
が不一致のときは各アドレス信号に対して各アドレス冗
長マッチ信号ＳＡＭがローレベルになる。
ドレス信号ＳＡＤと不良アドレス信号ＳＢＡＤとの一致
判定が為され、入力アドレス信号ＳＡＤと不良アドレス
信号とが一致したときに各アドレス信号に対する出力判
定信号の各アドレス冗長マッチ信号ＳＡＭがハイレベル
になり、入力アドレス信号ＳＡＤと不良アドレス信号と
が不一致のときは各アドレス信号に対して各アドレス冗
長マッチ信号ＳＡＭがローレベルになる。
【００６７】通常および冗長ワード線制御回路ＣＸＤＥ
Ｃ２は、入力アドレス信号ＳＡＤと各アドレス冗長マッ
チ信号ＳＡＭとに基づいて、通常ワード線選択信号ＳＲ
ＥＧ、第１冗長ワード線選択信号ＳＲＥＤ１および第２
冗長ワード線選択信号ＳＲＥＤ２の何れかを出力する。
即ち、通常および冗長ワード線制御回路ＣＸＤＥＣ２
は、各アドレス冗長マッチ信号ＳＡＭがハイレベルのと
きに冗長ワード線選択信号ＳＲＥＤ１または２を出力
し、各アドレス冗長マッチ信号ＳＡＭがローレベルのと
きに通常ワード線選択信号ＳＲＥＧを出力する。
Ｃ２は、入力アドレス信号ＳＡＤと各アドレス冗長マッ
チ信号ＳＡＭとに基づいて、通常ワード線選択信号ＳＲ
ＥＧ、第１冗長ワード線選択信号ＳＲＥＤ１および第２
冗長ワード線選択信号ＳＲＥＤ２の何れかを出力する。
即ち、通常および冗長ワード線制御回路ＣＸＤＥＣ２
は、各アドレス冗長マッチ信号ＳＡＭがハイレベルのと
きに冗長ワード線選択信号ＳＲＥＤ１または２を出力
し、各アドレス冗長マッチ信号ＳＡＭがローレベルのと
きに通常ワード線選択信号ＳＲＥＧを出力する。
【００６８】通常メモリセルアレイＭＲＧおよび冗長メ
モリセルアレイＭＲＤは、メモリブロックと呼ばれる各
メモリセルアレイ領域毎に複数設けられており、入力ア
ドレス信号ＳＡＤに対応した複数のメモリセルに対して
データの書込みおよび読出しなどのメモリ動作が可能に
構成されている。
モリセルアレイＭＲＤは、メモリブロックと呼ばれる各
メモリセルアレイ領域毎に複数設けられており、入力ア
ドレス信号ＳＡＤに対応した複数のメモリセルに対して
データの書込みおよび読出しなどのメモリ動作が可能に
構成されている。
【００６９】通常ワード線ドライバＣＤＲＶおよび冗長
ワード線ドライバＣＲＤＲＶ２は、各メモリセルアレイ
領域毎に複数設けられており、入力アドレス信号ＳＡＤ
に対応した所定のメモリセルに対してデータ書込み、デ
ータ読出しおよび消去などのメモリ動作を行うために、
入力アドレス信号ＳＡＤに対応した通常ワード線または
冗長ワード線の選択処理を行う。
ワード線ドライバＣＲＤＲＶ２は、各メモリセルアレイ
領域毎に複数設けられており、入力アドレス信号ＳＡＤ
に対応した所定のメモリセルに対してデータ書込み、デ
ータ読出しおよび消去などのメモリ動作を行うために、
入力アドレス信号ＳＡＤに対応した通常ワード線または
冗長ワード線の選択処理を行う。
【００７０】上記構成により、まず、複数で構成される
アドレス信号ＳＡＤは、通常および冗長ワード線制御回
路ＣＸＤＥＣ２に入力されると共に、各アドレス冗長判
定回路ＣＡＪＤにも入力される。各アドレス冗長判定回
路ＣＡＪＤには不良アドレス信号ＳＢＡＤも入力されて
おり、外部から入力されたアドレス信号ＳＡＤは、この
不良アドレスＳＢＡＤとそれぞれ一致しているかどうか
が判定される。入力アドレスが不良アドレスと一致して
いれば、各アドレス信号についての判定信号である各ア
ドレス冗長マッチ信号ＳＡＭがハイレベルとなり、ま
た、入力アドレスが不良アドレスと一致していなけれ
ば、各アドレス信号についての判定信号である各アドレ
ス冗長マッチ信号ＳＡＭはローレベルになる。これら各
アドレスが不良アドレスと一致しているか否かを示す各
アドレス冗長マッチ信号ＳＡＭは通常および冗長ワード
線制御回路ＣＸＤＥＣ２に送られる。
アドレス信号ＳＡＤは、通常および冗長ワード線制御回
路ＣＸＤＥＣ２に入力されると共に、各アドレス冗長判
定回路ＣＡＪＤにも入力される。各アドレス冗長判定回
路ＣＡＪＤには不良アドレス信号ＳＢＡＤも入力されて
おり、外部から入力されたアドレス信号ＳＡＤは、この
不良アドレスＳＢＡＤとそれぞれ一致しているかどうか
が判定される。入力アドレスが不良アドレスと一致して
いれば、各アドレス信号についての判定信号である各ア
ドレス冗長マッチ信号ＳＡＭがハイレベルとなり、ま
た、入力アドレスが不良アドレスと一致していなけれ
ば、各アドレス信号についての判定信号である各アドレ
ス冗長マッチ信号ＳＡＭはローレベルになる。これら各
アドレスが不良アドレスと一致しているか否かを示す各
アドレス冗長マッチ信号ＳＡＭは通常および冗長ワード
線制御回路ＣＸＤＥＣ２に送られる。
【００７１】次に、通常および冗長ワード線制御回路Ｃ
ＸＤＥＣ２では、入力されたアドレス信号ＳＡＤや各ア
ドレス冗長マッチ信号ＳＡＭに基づいて、通常ワード線
選択信号ＳＲＥＧおよび冗長ワード線選択信号ＳＲＥＤ
１または２の何れかか一方を出力する。このワード線選
択信号は、メモリブロックと呼ばれるメモリセルアレイ
領域毎に設けられた通常ワード線ドライバＣＤＲＶ、ま
たは冗長ワード線ドライバＣＲＤＲＶ２に出力される。
ＸＤＥＣ２では、入力されたアドレス信号ＳＡＤや各ア
ドレス冗長マッチ信号ＳＡＭに基づいて、通常ワード線
選択信号ＳＲＥＧおよび冗長ワード線選択信号ＳＲＥＤ
１または２の何れかか一方を出力する。このワード線選
択信号は、メモリブロックと呼ばれるメモリセルアレイ
領域毎に設けられた通常ワード線ドライバＣＤＲＶ、ま
たは冗長ワード線ドライバＣＲＤＲＶ２に出力される。
【００７２】選択されたメモリブロック（メモリブロッ
ク信号ＳＢＬＫはハイレベル）において、通常ワード線
ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤＲ
Ｖ２を活性化して、入力アドレス信号ＳＡＤに対応した
所定のメモリセルに対してデータ書込み、データ読出し
および消去などのメモリ処理を行うために、所望の通常
メモリセルアレイＭＲＧ内の通常ワード線ＷＬＲＥＧま
たは、冗長メモリセルアレイＭＲＤ内の冗長ワード線Ｗ
ＬＲＥＤを立ち上げる。
ク信号ＳＢＬＫはハイレベル）において、通常ワード線
ドライバＣＤＲＶまたは冗長ワード線ドライバＣＲＤＲ
Ｖ２を活性化して、入力アドレス信号ＳＡＤに対応した
所定のメモリセルに対してデータ書込み、データ読出し
および消去などのメモリ処理を行うために、所望の通常
メモリセルアレイＭＲＧ内の通常ワード線ＷＬＲＥＧま
たは、冗長メモリセルアレイＭＲＤ内の冗長ワード線Ｗ
ＬＲＥＤを立ち上げる。
【００７３】図２は、本発明の通常および冗長ワード線
選択回路の要部構成を示すブロック図である。
選択回路の要部構成を示すブロック図である。
【００７４】図２において、通常および冗長ワード線制
御回路ＣＸＤＥＣ２は、冗長総合判定回路ＣＪＤと、リ
ード制御回路ＣＲＤＣと、リード以外制御回路としての
消去時処理回路ＣＥＲおよび冗長ワード線強制選択制御
回路ＣＡＲと、冗長ワード線ドライバＣＲＤＲＶ２と、
通常ワード線プリデコーダＣＰＤ２と、通常ワード線ド
ライバＣＤＲＶとを有している。これらの冗長総合判定
回路ＣＪＤ、リード制御回路ＣＲＤＣ、消去時処理回路
ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲおよび冗
長ワード線ドライバＣＲＤＲＶ２により冗長ワード線選
択回路ＣＸＲＥＤ２が構成され、また、通常ワード線プ
リデコーダＣＰＤ２および通常ワード線ドライバＣＤＲ
Ｖにより通常ワード線選択回路ＣＸＲＥＧ２が構成され
ている。
御回路ＣＸＤＥＣ２は、冗長総合判定回路ＣＪＤと、リ
ード制御回路ＣＲＤＣと、リード以外制御回路としての
消去時処理回路ＣＥＲおよび冗長ワード線強制選択制御
回路ＣＡＲと、冗長ワード線ドライバＣＲＤＲＶ２と、
通常ワード線プリデコーダＣＰＤ２と、通常ワード線ド
ライバＣＤＲＶとを有している。これらの冗長総合判定
回路ＣＪＤ、リード制御回路ＣＲＤＣ、消去時処理回路
ＣＥＲ、冗長ワード線強制選択制御回路ＣＡＲおよび冗
長ワード線ドライバＣＲＤＲＶ２により冗長ワード線選
択回路ＣＸＲＥＤ２が構成され、また、通常ワード線プ
リデコーダＣＰＤ２および通常ワード線ドライバＣＤＲ
Ｖにより通常ワード線選択回路ＣＸＲＥＧ２が構成され
ている。
【００７５】冗長総合判定回路ＣＪＤは、各アドレスが
冗長アドレスと一致しているかどうかを示す不良判定信
号である各アドレス冗長マッチ信号ＳＡＭと、外部から
入力されたアドレス信号ＳＡＤとに基づいて、その入力
アドレスが冗長アドレスかどうかを総合判定して出力信
号ＳＰ１を出力する。
冗長アドレスと一致しているかどうかを示す不良判定信
号である各アドレス冗長マッチ信号ＳＡＭと、外部から
入力されたアドレス信号ＳＡＤとに基づいて、その入力
アドレスが冗長アドレスかどうかを総合判定して出力信
号ＳＰ１を出力する。
【００７６】リード制御回路ＣＲＤＣは、冗長総合判定
回路ＣＪＤからの出力信号ＳＰ１を入力するだけでな
く、デバイスがメモリセルの読み出し可能状態であるこ
とを示すリードアクセス信号ＳＲＤＡＣを入力とし、メ
モリセルの読出し動作中においてのみ機能する。このリ
ード制御回路ＣＲＤＣは、冗長ワード線ＷＬＲＥＤを駆
動するべく、第１冗長ワード線選択信号ＳＲＥＤ１を冗
長ワード線ドライバＣＲＤＲＶ２に出力する。さらに、
リード制御回路ＣＲＤＣは、第１冗長判定信号として冗
長マッチ信号ＳＭＡＤ１を通常ワード線プリデコーダＣ
ＰＤ２に対して出力する。
回路ＣＪＤからの出力信号ＳＰ１を入力するだけでな
く、デバイスがメモリセルの読み出し可能状態であるこ
とを示すリードアクセス信号ＳＲＤＡＣを入力とし、メ
モリセルの読出し動作中においてのみ機能する。このリ
ード制御回路ＣＲＤＣは、冗長ワード線ＷＬＲＥＤを駆
動するべく、第１冗長ワード線選択信号ＳＲＥＤ１を冗
長ワード線ドライバＣＲＤＲＶ２に出力する。さらに、
リード制御回路ＣＲＤＣは、第１冗長判定信号として冗
長マッチ信号ＳＭＡＤ１を通常ワード線プリデコーダＣ
ＰＤ２に対して出力する。
【００７７】消去時処理回路ＣＥＲは、冗長総合判定回
路ＣＪＤからの出力信号ＳＰ１と、メモリアレイの消去
時に特殊な処理を指示する消去時処理信号ＳＥＲとに基
づいて、消去時にその特殊な処理を実行して、通常ワー
ド線プリデコーダＣＰＤ２に不良ワード線選択用制御信
号Ｓ２Ｒを出力すると共に、冗長ワード線強制選択制御
回路ＣＡＲに出力信号ＳＰ２を出力する。
路ＣＪＤからの出力信号ＳＰ１と、メモリアレイの消去
時に特殊な処理を指示する消去時処理信号ＳＥＲとに基
づいて、消去時にその特殊な処理を実行して、通常ワー
ド線プリデコーダＣＰＤ２に不良ワード線選択用制御信
号Ｓ２Ｒを出力すると共に、冗長ワード線強制選択制御
回路ＣＡＲに出力信号ＳＰ２を出力する。
【００７８】冗長ワード線強制選択制御回路ＣＡＲは、
強制的に冗長ワード線ＷＬＲＥＤにアクセスできる機能
を備えており、テスト時や前述した消去時に行われるプ
リプログラム中に使われる回路で、冗長ワード線強制選
択信号ＳＲＡとアドレス信号ＳＡＤによって第２冗長ワ
ード線選択信号ＳＲＥＤ２を出力する。この冗長ワード
線強制選択制御回路ＣＡＲには、テストなどで冗長ワー
ド線ＷＬＲＥＤに強制的にアクセスを指示する冗長ワー
ド線強制選択信号ＳＲＡが入力され、第２冗長判定信号
として冗長マッチ信号ＳＭＡＤ２、第２冗長ワード線選
択信号ＳＲＥＤ２を出力する。また、冗長ワード線強制
選択制御回路ＣＡＲは冗長ワード線ドライバＣＲＤＲＶ
２に対して第２冗長ワード線選択信号ＳＲＥＤ２を出力
して、冗長メモリセルアレイＭＲＤに配線される冗長ワ
ード線ＷＬＲＥＤを駆動させる。さらに、冗長ワード線
強制選択制御回路ＣＡＲには、デバイスがメモリセルの
読出しが可能である状態を示すリードアクセス信号ＳＲ
ＤＡＣが入力されており、冗長ワード線強制選択制御回
路ＣＡＲは、デバイスが読み出し状態のときに動作せ
ず、メモリセルへの書き込みや消去動作動作時およびテ
スト時などにおいてのみ動作する。
強制的に冗長ワード線ＷＬＲＥＤにアクセスできる機能
を備えており、テスト時や前述した消去時に行われるプ
リプログラム中に使われる回路で、冗長ワード線強制選
択信号ＳＲＡとアドレス信号ＳＡＤによって第２冗長ワ
ード線選択信号ＳＲＥＤ２を出力する。この冗長ワード
線強制選択制御回路ＣＡＲには、テストなどで冗長ワー
ド線ＷＬＲＥＤに強制的にアクセスを指示する冗長ワー
ド線強制選択信号ＳＲＡが入力され、第２冗長判定信号
として冗長マッチ信号ＳＭＡＤ２、第２冗長ワード線選
択信号ＳＲＥＤ２を出力する。また、冗長ワード線強制
選択制御回路ＣＡＲは冗長ワード線ドライバＣＲＤＲＶ
２に対して第２冗長ワード線選択信号ＳＲＥＤ２を出力
して、冗長メモリセルアレイＭＲＤに配線される冗長ワ
ード線ＷＬＲＥＤを駆動させる。さらに、冗長ワード線
強制選択制御回路ＣＡＲには、デバイスがメモリセルの
読出しが可能である状態を示すリードアクセス信号ＳＲ
ＤＡＣが入力されており、冗長ワード線強制選択制御回
路ＣＡＲは、デバイスが読み出し状態のときに動作せ
ず、メモリセルへの書き込みや消去動作動作時およびテ
スト時などにおいてのみ動作する。
【００７９】通常ワード線プリデコーダＣＰＤ２は、入
力アドレス信号ＳＡＤ、不良ワード線選択用制御信号Ｓ
２Ｒおよび冗長マッチ信号ＳＭＡＤとに基づいて、通常
ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤ
ＲＶに出力する。このように、通常ワード線プリデコー
ダＣＰＤ２は通常ワード線選択信号ＳＲＥＧを通常ワー
ド線ドライバＣＤＲＶに出力することにより、通常ワー
ド線ドライバＣＤＲＶに対して通常メモリセルアレイＭ
ＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。通
常ワード線プリデコーダＣＰＤ２は、通常ワード線選択
信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力
し、この通常ワード線ドライバＣＤＲＶに対して通常メ
モリセルアレイＭＲＧに配線されるワード線ＷＬＲＥＧ
を駆動させる。
力アドレス信号ＳＡＤ、不良ワード線選択用制御信号Ｓ
２Ｒおよび冗長マッチ信号ＳＭＡＤとに基づいて、通常
ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣＤ
ＲＶに出力する。このように、通常ワード線プリデコー
ダＣＰＤ２は通常ワード線選択信号ＳＲＥＧを通常ワー
ド線ドライバＣＤＲＶに出力することにより、通常ワー
ド線ドライバＣＤＲＶに対して通常メモリセルアレイＭ
ＲＧに配線されるワード線ＷＬＲＥＧを駆動させる。通
常ワード線プリデコーダＣＰＤ２は、通常ワード線選択
信号ＳＲＥＧを通常ワード線ドライバＣＤＲＶに出力
し、この通常ワード線ドライバＣＤＲＶに対して通常メ
モリセルアレイＭＲＧに配線されるワード線ＷＬＲＥＧ
を駆動させる。
【００８０】上記構成により、以下に、上記通常および
冗長ワード線制御回路ＣＸＤＥＣ２の動作について説明
する。
冗長ワード線制御回路ＣＸＤＥＣ２の動作について説明
する。
【００８１】まず、メモリセルの読み出しをする場合、
即ち、デバイスがメモリセルの読出し可能である状態を
示すリードアクセス信号ＳＲＤＡＣが電源電圧レベル
（ハイレベル）である場合について、冗長ワード線ＷＬ
ＲＥＤが選択される場合と選択されない場合について説
明する。
即ち、デバイスがメモリセルの読出し可能である状態を
示すリードアクセス信号ＳＲＤＡＣが電源電圧レベル
（ハイレベル）である場合について、冗長ワード線ＷＬ
ＲＥＤが選択される場合と選択されない場合について説
明する。
【００８２】デバイスに入力されたアドレス信号ＳＡＤ
と、各アドレスがそれぞれ不良ワード線の各アドレスと
の各比較結果を示す判定信号の各アドレス冗長マッチ信
号ＳＡＭが冗長総合判定回路ＣＪＤに入力され、ここで
選択しようとするワード線が不良ワード線かどうかが判
断される。外部入力のアドレス信号ＳＡＤは同時に通常
ワード線プリデコーダＣＰＤ２にも入力されている。ま
た、このアドレス信号ＳＡＤは、テストなどで使用する
冗長ワード線強制選択制御回路ＣＡＲにも入力される。
と、各アドレスがそれぞれ不良ワード線の各アドレスと
の各比較結果を示す判定信号の各アドレス冗長マッチ信
号ＳＡＭが冗長総合判定回路ＣＪＤに入力され、ここで
選択しようとするワード線が不良ワード線かどうかが判
断される。外部入力のアドレス信号ＳＡＤは同時に通常
ワード線プリデコーダＣＰＤ２にも入力されている。ま
た、このアドレス信号ＳＡＤは、テストなどで使用する
冗長ワード線強制選択制御回路ＣＡＲにも入力される。
【００８３】冗長総合判定回路ＣＪＤで、入力アドレス
ＳＡＤが不良ワード線を示すと判断された場合に、冗長
ワード線選択を示す出力信号ＳＰ１がハイレベルとなっ
て、リード制御回路ＣＲＤＣと消去時処理回路ＣＥＲと
に入力される。デバイスに要求する動作がデータ読み出
しであれば、ここでは何も処理せず（不良ワード線選択
用制御信号Ｓ２Ｒは発行されない）、その出力信号ＳＰ
１の情報はそのまま次段の出力信号ＳＰ２へと伝達され
る。
ＳＡＤが不良ワード線を示すと判断された場合に、冗長
ワード線選択を示す出力信号ＳＰ１がハイレベルとなっ
て、リード制御回路ＣＲＤＣと消去時処理回路ＣＥＲと
に入力される。デバイスに要求する動作がデータ読み出
しであれば、ここでは何も処理せず（不良ワード線選択
用制御信号Ｓ２Ｒは発行されない）、その出力信号ＳＰ
１の情報はそのまま次段の出力信号ＳＰ２へと伝達され
る。
【００８４】ところが、デバイスがメモリセルの読出し
可能である状態を示すリードアクセス信号ＳＲＤＡＣが
ハイレベルであるため、出力信号ＳＰ２が入力された冗
長ワード線強制選択制御回路ＣＡＲは動作しない。つま
り、出力信号ＳＰ２が如何なる状態であっても第２冗長
ワード線選択信号としての冗長ワード線選択信号ＳＲＥ
Ｄ２および冗長マッチ信号ＳＭＡＤ２は接地レベルとな
る。
可能である状態を示すリードアクセス信号ＳＲＤＡＣが
ハイレベルであるため、出力信号ＳＰ２が入力された冗
長ワード線強制選択制御回路ＣＡＲは動作しない。つま
り、出力信号ＳＰ２が如何なる状態であっても第２冗長
ワード線選択信号としての冗長ワード線選択信号ＳＲＥ
Ｄ２および冗長マッチ信号ＳＭＡＤ２は接地レベルとな
る。
【００８５】これに対して、リード制御回路ＣＲＤＣは
リードアクセス信号ＳＲＤＡＣがハイレベルであること
から、動作状態にある。冗長総合判定回路ＣＪＤで入力
アドレスＳＡＤが不良ワード線を示すと判断された場
合、第１冗長ワード線選択信号としての冗長ワード線選
択信号ＳＲＥＤ１がハイレベルとなり、リード制御回路
ＣＲＤＣから冗長ワード線ドライバＣＲＤＲＶ２を通じ
て冗長ワード線ＷＬＲＥＤを立ち上げる。また、通常ワ
ード線選択信号ＳＲＥＧをローレベルにする必要がある
ので、リード制御回路ＣＲＤＣは冗長マッチ信号ＳＭＡ
Ｄ１をハイレベルにして、リード制御回路ＣＲＤＣから
冗長マッチ信号ＳＭＡＤ１を通常ワード線プリデコーダ
ＣＰＤ２に出力して通常ワード線プリデコーダＣＰＤ２
を選択不能状態（動作停止状態）にする。
リードアクセス信号ＳＲＤＡＣがハイレベルであること
から、動作状態にある。冗長総合判定回路ＣＪＤで入力
アドレスＳＡＤが不良ワード線を示すと判断された場
合、第１冗長ワード線選択信号としての冗長ワード線選
択信号ＳＲＥＤ１がハイレベルとなり、リード制御回路
ＣＲＤＣから冗長ワード線ドライバＣＲＤＲＶ２を通じ
て冗長ワード線ＷＬＲＥＤを立ち上げる。また、通常ワ
ード線選択信号ＳＲＥＧをローレベルにする必要がある
ので、リード制御回路ＣＲＤＣは冗長マッチ信号ＳＭＡ
Ｄ１をハイレベルにして、リード制御回路ＣＲＤＣから
冗長マッチ信号ＳＭＡＤ１を通常ワード線プリデコーダ
ＣＰＤ２に出力して通常ワード線プリデコーダＣＰＤ２
を選択不能状態（動作停止状態）にする。
【００８６】これに対して、選択しようとするワード線
が不良ワード線と判断されない場合、冗長総合判定回路
ＣＪＤは冗長ワード線選択を示す出力信号ＳＰ１を発行
しない。つまり出力信号ＳＰ１はローレベルである。前
述したようにメモリセルの読み出しを行う場合には、消
去時処理回路ＣＥＲでは何も処理されないので、消去時
処理回路ＣＥＲの出力信号ＳＰ２は前段の出力信号ＳＰ
１と同じローレベルである。
が不良ワード線と判断されない場合、冗長総合判定回路
ＣＪＤは冗長ワード線選択を示す出力信号ＳＰ１を発行
しない。つまり出力信号ＳＰ１はローレベルである。前
述したようにメモリセルの読み出しを行う場合には、消
去時処理回路ＣＥＲでは何も処理されないので、消去時
処理回路ＣＥＲの出力信号ＳＰ２は前段の出力信号ＳＰ
１と同じローレベルである。
【００８７】消去時処理回路ＣＥＲからの信号ＳＰ２は
引き続き冗長ワード線強制選択制御回路ＣＡＲに入力さ
れるが、読み出し動作ではリードアクセス信号ＳＲＤＡ
Ｃはローレベルであるから、冗長ワード線強制選択制御
回路ＣＡＲは動作せず、その出力である冗長ワード線選
択信号ＳＲＥＤ２および冗長マッチ信号ＳＭＡＤ２は共
にローレベルになる。
引き続き冗長ワード線強制選択制御回路ＣＡＲに入力さ
れるが、読み出し動作ではリードアクセス信号ＳＲＤＡ
Ｃはローレベルであるから、冗長ワード線強制選択制御
回路ＣＡＲは動作せず、その出力である冗長ワード線選
択信号ＳＲＥＤ２および冗長マッチ信号ＳＭＡＤ２は共
にローレベルになる。
【００８８】一方、リード制御回路ＣＲＤＣはリードア
クセス信号ＳＲＤＡＣがハイレベルであるから機能して
いるが、選択しようとするワード線が不良ワード線と判
断されない場合には冗長ワード線選択を示す出力信号Ｓ
Ｐ１はローレベルである。したがって、その出力である
冗長マッチ信号ＳＭＡＤ１および冗長ワード線選択信号
ＳＲＥＤ１は共にローレベルになり、冗長ワード線ＷＬ
ＲＥＤは一切選択されない。
クセス信号ＳＲＤＡＣがハイレベルであるから機能して
いるが、選択しようとするワード線が不良ワード線と判
断されない場合には冗長ワード線選択を示す出力信号Ｓ
Ｐ１はローレベルである。したがって、その出力である
冗長マッチ信号ＳＭＡＤ１および冗長ワード線選択信号
ＳＲＥＤ１は共にローレベルになり、冗長ワード線ＷＬ
ＲＥＤは一切選択されない。
【００８９】また、アドレス信号ＳＡＤは通常ワード線
プリデコーダＣＰＤ２にも入力されている。この場合、
冗長マッチ信号ＳＭＡＤ１，ＳＭＡＤ２はローレベルで
あるから、通常ワード線プリデコーダＣＰＤ２は平行し
てアドレス信号ＳＡＤを処理して通常ワード線選択信号
ＳＲＥＧを発行し、これを入力した通常ワード線ドライ
バＣＤＲＶに対して所望の通常ワード線ＷＬＲＥＧを駆
動する。
プリデコーダＣＰＤ２にも入力されている。この場合、
冗長マッチ信号ＳＭＡＤ１，ＳＭＡＤ２はローレベルで
あるから、通常ワード線プリデコーダＣＰＤ２は平行し
てアドレス信号ＳＡＤを処理して通常ワード線選択信号
ＳＲＥＧを発行し、これを入力した通常ワード線ドライ
バＣＤＲＶに対して所望の通常ワード線ＷＬＲＥＧを駆
動する。
【００９０】このようにして、メモリセルの読出し時に
おいて冗長ワード線が選択される場合には、冗長総合判
定回路ＣＪＤからの判定出力信号ＳＰ１によって、従来
の構成（図５参照）のように消去時処理回路ＣＥＲ、冗
長ワード線強制選択制御回路ＣＡＲを介して冗長ワード
線選択信号ＳＲＥＤ２として出力されて冗長ワード線が
駆動されるのではなく、メモリセル読出し時のみ動作す
るリード制御回路ＣＲＤＣだけを介し、即ち、メモリセ
ル読出し時に必要な機能だけで構成された判定選択経路
（冗長総合判定回路ＣＪＤからリード制御回路ＣＲＤ
Ｃ）を介し、第１冗長ワード線選択信号としての冗長ワ
ード線選択信号ＳＲＥＤ１が出力される。これによっ
て、冗長ワード線が駆動される方が消去時処理回路ＣＥ
Ｒさらに冗長ワード線強制選択制御回路ＣＡＲを介して
冗長ワード線を駆動するよりも遅時間を最小にすること
ができて、メモリセル読出し時間の大幅な短縮が実現で
きる。
おいて冗長ワード線が選択される場合には、冗長総合判
定回路ＣＪＤからの判定出力信号ＳＰ１によって、従来
の構成（図５参照）のように消去時処理回路ＣＥＲ、冗
長ワード線強制選択制御回路ＣＡＲを介して冗長ワード
線選択信号ＳＲＥＤ２として出力されて冗長ワード線が
駆動されるのではなく、メモリセル読出し時のみ動作す
るリード制御回路ＣＲＤＣだけを介し、即ち、メモリセ
ル読出し時に必要な機能だけで構成された判定選択経路
（冗長総合判定回路ＣＪＤからリード制御回路ＣＲＤ
Ｃ）を介し、第１冗長ワード線選択信号としての冗長ワ
ード線選択信号ＳＲＥＤ１が出力される。これによっ
て、冗長ワード線が駆動される方が消去時処理回路ＣＥ
Ｒさらに冗長ワード線強制選択制御回路ＣＡＲを介して
冗長ワード線を駆動するよりも遅時間を最小にすること
ができて、メモリセル読出し時間の大幅な短縮が実現で
きる。
【００９１】次に、デバイスがメモリセル読み出し状態
ではない場合、即ち、データの書き込みや消去の場合に
おける回路動作において、冗長ワード線ＷＬＲＥＤが選
択される場合と選択されない場合について説明する。ま
ず、任意の入力アドレスに対する書き込み動作を説明す
る。
ではない場合、即ち、データの書き込みや消去の場合に
おける回路動作において、冗長ワード線ＷＬＲＥＤが選
択される場合と選択されない場合について説明する。ま
ず、任意の入力アドレスに対する書き込み動作を説明す
る。
【００９２】冗長総合判定回路ＣＪＤで、入力されたア
ドレス信号ＳＡＤが不良ワード線を示すと判断された場
合、冗長ワード線選択を示す判定出力信号ＳＰ１がハイ
レベルになり、この判定出力信号ＳＰ１がリード制御回
路ＣＲＤＣおよび消去時処理回路ＣＥＲに出力される。
デバイスに要求する動作が書き込みであるから、消去時
処理回路ＣＥＲでは何も処理されず（不良ワード線選択
用制御信号Ｓ２Ｒは発行されない）、判定出力信号ＳＰ
１の情報はそのまま次段の判定出力信号ＳＰ２へと伝達
される。
ドレス信号ＳＡＤが不良ワード線を示すと判断された場
合、冗長ワード線選択を示す判定出力信号ＳＰ１がハイ
レベルになり、この判定出力信号ＳＰ１がリード制御回
路ＣＲＤＣおよび消去時処理回路ＣＥＲに出力される。
デバイスに要求する動作が書き込みであるから、消去時
処理回路ＣＥＲでは何も処理されず（不良ワード線選択
用制御信号Ｓ２Ｒは発行されない）、判定出力信号ＳＰ
１の情報はそのまま次段の判定出力信号ＳＰ２へと伝達
される。
【００９３】また、ここで、デバイスがメモリセルの読
出し可能である状態を示すリードアクセス信号ＳＲＤＡ
Ｃがローレベルであるため、リード制御回路ＣＲＤＣは
動作しない。つまり、冗長総合判定回路ＣＪＤからの出
力信号ＳＰ１が如何なる状態であっても、リード制御回
路ＣＲＤＣからの冗長ワード線選択信号ＳＲＥＤ１およ
び冗長マッチ信号ＳＭＡＤ１は接地レベルである。
出し可能である状態を示すリードアクセス信号ＳＲＤＡ
Ｃがローレベルであるため、リード制御回路ＣＲＤＣは
動作しない。つまり、冗長総合判定回路ＣＪＤからの出
力信号ＳＰ１が如何なる状態であっても、リード制御回
路ＣＲＤＣからの冗長ワード線選択信号ＳＲＥＤ１およ
び冗長マッチ信号ＳＭＡＤ１は接地レベルである。
【００９４】さらに、消去時処理回路ＣＥＲからの判定
出力信号ＳＰ２が入力された冗長ワード線強制選択制御
回路ＣＡＲでは、前述した通り、テストや消去動作中の
プリプログラムでしか機能しないので、ここでも処理さ
れず出力信号ＳＰ２の情報はそのまま冗長ワード線選択
信号ＳＲＥＤ２となる。このとき、冗長ワード線ＷＬＲ
ＥＤが選択されることから、通常ワード線選択信号ＳＲ
ＥＧをディスエーブル（選択不能状態）する必要がある
ので、冗長ワード線強制選択制御回路ＣＡＲからは冗長
マッチ信号ＳＭＡＤ２がハイレベルとなってワード線プ
リデコーダＣＰＤ２に出力される。このとき、ワード線
プリデコーダＣＰＤ２は選択不能状態になっている。
出力信号ＳＰ２が入力された冗長ワード線強制選択制御
回路ＣＡＲでは、前述した通り、テストや消去動作中の
プリプログラムでしか機能しないので、ここでも処理さ
れず出力信号ＳＰ２の情報はそのまま冗長ワード線選択
信号ＳＲＥＤ２となる。このとき、冗長ワード線ＷＬＲ
ＥＤが選択されることから、通常ワード線選択信号ＳＲ
ＥＧをディスエーブル（選択不能状態）する必要がある
ので、冗長ワード線強制選択制御回路ＣＡＲからは冗長
マッチ信号ＳＭＡＤ２がハイレベルとなってワード線プ
リデコーダＣＰＤ２に出力される。このとき、ワード線
プリデコーダＣＰＤ２は選択不能状態になっている。
【００９５】これに対して、選択しようとするワード線
が不良ワード線と判断されない場合、冗長総合判定回路
ＣＪＤは冗長ワード線選択を示す判定出力信号ＳＰ１を
発行しない。つまり、判定出力信号ＳＰ１はローレベル
である。メモリセルへの書き込み動作では、消去時処理
回路ＣＥＲでは何も処理されないので、消去時処理回路
ＣＥＲの出力信号ＳＰ２は前段の判定出力信号ＳＰ１と
同じローレベルである。出力信号ＳＰ２は引き続き冗長
ワード線強制選択制御回路ＣＡＲに入力されるが、書き
込み動作では冗長ワード線強制選択信号ＳＲＡが発行さ
れない。したがって、冗長ワード線選択信号ＳＲＥＤ２
および冗長マッチ信号ＳＭＡＤ２は共にローレベルであ
り、冗長ワード線ＷＬＲＥＤは一切駆動されない。
が不良ワード線と判断されない場合、冗長総合判定回路
ＣＪＤは冗長ワード線選択を示す判定出力信号ＳＰ１を
発行しない。つまり、判定出力信号ＳＰ１はローレベル
である。メモリセルへの書き込み動作では、消去時処理
回路ＣＥＲでは何も処理されないので、消去時処理回路
ＣＥＲの出力信号ＳＰ２は前段の判定出力信号ＳＰ１と
同じローレベルである。出力信号ＳＰ２は引き続き冗長
ワード線強制選択制御回路ＣＡＲに入力されるが、書き
込み動作では冗長ワード線強制選択信号ＳＲＡが発行さ
れない。したがって、冗長ワード線選択信号ＳＲＥＤ２
および冗長マッチ信号ＳＭＡＤ２は共にローレベルであ
り、冗長ワード線ＷＬＲＥＤは一切駆動されない。
【００９６】一方、入力アドレス信号ＳＡＤは通常ワー
ド線プリデコーダＣＰＤ２にも入力されている。冗長マ
ッチ信号ＳＭＡＤ１はローレベルであるから通常ワード
線プリデコーダＣＰＤ２は平行してアドレス信号ＳＡＤ
を処理して通常ワード線選択信号ＳＲＥＧを発行し、こ
れを入力した通常ワード線ドライバＣＤＲＶは所望の通
常ワード線ＷＬＲＥＧを駆動する。
ド線プリデコーダＣＰＤ２にも入力されている。冗長マ
ッチ信号ＳＭＡＤ１はローレベルであるから通常ワード
線プリデコーダＣＰＤ２は平行してアドレス信号ＳＡＤ
を処理して通常ワード線選択信号ＳＲＥＧを発行し、こ
れを入力した通常ワード線ドライバＣＤＲＶは所望の通
常ワード線ＷＬＲＥＧを駆動する。
【００９７】次に、消去動作の回路動作について説明す
る。
る。
【００９８】ここでは、消去処理前の過剰消去を防ぐプ
リプログラムの処理に着目して説明する。プリプログラ
ムでは、選択メモリブロック内のワード線を順番に立ち
上げて書き込みが行われる。このとき、消去時処理信号
ＳＥＲはハイレベルである。仮に、アクセスしたワード
線が不良ワード線として冗長総合判定回路ＣＪＤが判断
し、出力信号ＳＰ１をハイレベルとして発行すると、消
去時処理回路ＣＥＲは、アクセスした不良ワード線とシ
ョートしている隣の不良ワード線とを両方アクセス（二
重選択）するように通常ワード線プリデコーダＣＰＤ２
に不良ワード線選択用制御信号Ｓ２Ｒを送る。これを受
けた通常ワード線プリデコーダＣＰＤ２は、対応した通
常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣ
ＲＤＲＶ２に信号出力し、隣り合う不良ワード線のペア
を立ち上げる仕組みになっている。
リプログラムの処理に着目して説明する。プリプログラ
ムでは、選択メモリブロック内のワード線を順番に立ち
上げて書き込みが行われる。このとき、消去時処理信号
ＳＥＲはハイレベルである。仮に、アクセスしたワード
線が不良ワード線として冗長総合判定回路ＣＪＤが判断
し、出力信号ＳＰ１をハイレベルとして発行すると、消
去時処理回路ＣＥＲは、アクセスした不良ワード線とシ
ョートしている隣の不良ワード線とを両方アクセス（二
重選択）するように通常ワード線プリデコーダＣＰＤ２
に不良ワード線選択用制御信号Ｓ２Ｒを送る。これを受
けた通常ワード線プリデコーダＣＰＤ２は、対応した通
常ワード線選択信号ＳＲＥＧを通常ワード線ドライバＣ
ＲＤＲＶ２に信号出力し、隣り合う不良ワード線のペア
を立ち上げる仕組みになっている。
【００９９】不良ワード線選択用制御信号Ｓ２Ｒは、不
良ワード線が選択されている間のみハイレベルで、正常
な通常ワード線を選択している間はローレベルである。
通常ワード線へのプリプログラムが終了すると、次に、
冗長ワード線を選択し同様にプリプログラムを行う。こ
の場合、冗長ワード線は何れかの不良ワード線の置き換
えをしている、していないにかかわらず強制的に選択さ
れる。つまり、冗長ワード線強制選択信号ＳＲＡがハイ
レベルになること、およびアドレス信号ＳＡＤによって
冗長ワード線強制選択制御回路ＣＡＲが冗長ワード線ド
ライバＣＲＤＲＶ２に冗長ワード線選択信号ＳＲＥＤ２
を送ることで冗長ワード線ＷＬＲＥＤを立ち上げ、メモ
リ処理を行う。このとき、冗長マッチ信号ＳＭＡＤ２は
ハイレベルである。したがって、通常ワード線プリデコ
ーダＣＰＤ２は選択不能状態で通常ワード線選択信号Ｓ
ＲＥＧおよび通常ワード線ＷＬＲＥＧ共にローレベルで
ある。
良ワード線が選択されている間のみハイレベルで、正常
な通常ワード線を選択している間はローレベルである。
通常ワード線へのプリプログラムが終了すると、次に、
冗長ワード線を選択し同様にプリプログラムを行う。こ
の場合、冗長ワード線は何れかの不良ワード線の置き換
えをしている、していないにかかわらず強制的に選択さ
れる。つまり、冗長ワード線強制選択信号ＳＲＡがハイ
レベルになること、およびアドレス信号ＳＡＤによって
冗長ワード線強制選択制御回路ＣＡＲが冗長ワード線ド
ライバＣＲＤＲＶ２に冗長ワード線選択信号ＳＲＥＤ２
を送ることで冗長ワード線ＷＬＲＥＤを立ち上げ、メモ
リ処理を行う。このとき、冗長マッチ信号ＳＭＡＤ２は
ハイレベルである。したがって、通常ワード線プリデコ
ーダＣＰＤ２は選択不能状態で通常ワード線選択信号Ｓ
ＲＥＧおよび通常ワード線ＷＬＲＥＧ共にローレベルで
ある。
【０１００】ここまでは、本発明の読み出し時の選択経
路と書き込みおよび消去時の選択経路を分けた冗長ワー
ド線選択回路ＣＸＲＥＤ２の構成、その動作について説
明してきたが、以下に、本発明の冗長ワード線選択信号
ＳＲＥＤ１または２の出力を受けて動作する冗長ワード
線ドライバＣＲＤＲＶ２の構成および、その動作につい
て説明する。
路と書き込みおよび消去時の選択経路を分けた冗長ワー
ド線選択回路ＣＸＲＥＤ２の構成、その動作について説
明してきたが、以下に、本発明の冗長ワード線選択信号
ＳＲＥＤ１または２の出力を受けて動作する冗長ワード
線ドライバＣＲＤＲＶ２の構成および、その動作につい
て説明する。
【０１０１】図３（ａ）はインバータ型冗長ワード線ド
ライバの一例を示す回路図である。
ライバの一例を示す回路図である。
【０１０２】図３（ａ）において、インバータ型の冗長
ワード線ドライバＣＲＤＲＶ２１は、ワード線ドライブ
インバータＤＲＶ、Ｐ型トランジスタＰ０，Ｎ型トラン
ジスタＮ０〜Ｎ１で構成されている。
ワード線ドライバＣＲＤＲＶ２１は、ワード線ドライブ
インバータＤＲＶ、Ｐ型トランジスタＰ０，Ｎ型トラン
ジスタＮ０〜Ｎ１で構成されている。
【０１０３】Ｐ型トランジスタＰ０のゲートは接地電位
となっていて、ワード線ドライブインバータＤＲＶの制
御ゲートＳＸ０には、Ｐ型トランジスタＰ０のドレイン
およびＮ型トランジスタＮ０，Ｎ２が並列に接続され、
Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジ
スタＮ１のドレインが接続され、Ｎ型トランジスタＮ１
のソースは接地されている。Ｎ型トランジスタＮ０のゲ
ートにはリード制御回路ＣＲＤＣからの出力である冗長
ワード線選択信号ＳＲＥＤ１が印加され、Ｎ型トランジ
スタＮ２のゲートには冗長ワード線強制選択制御回路Ｃ
ＡＲからの出力である冗長ワード線選択信号ＳＲＥＤ２
が印加され、Ｎ型トランジスタＮ１のゲートにはメモリ
ブロック選択信号ＳＢＬＫが印加されている。このよう
に、冗長ワード線ドライバＣＲＤＲＶ２１は、Ｐ型トラ
ンジスタＰ０を高抵抗に設定して、ワード線用電源ＨＷ
Ｌ、冗長ワード線選択信号ＳＲＥＤ１，ＳＲＥＤ２およ
びメモリブロック選択信号ＳＢＬＫを入力とし、ワード
線用電源ＨＷＬおよびメモリブロック選択信号ＳＢＬＫ
がハイレベルのときに、冗長ワード線選択信号ＳＲＥＤ
１およびＳＲＥＤ２の何れかがハイレベルになれば、ワ
ード線ドライブインバータＤＲＶから冗長ワード線ＷＬ
ＲＥＤへの選択信号がハイレベルになる。
となっていて、ワード線ドライブインバータＤＲＶの制
御ゲートＳＸ０には、Ｐ型トランジスタＰ０のドレイン
およびＮ型トランジスタＮ０，Ｎ２が並列に接続され、
Ｎ型トランジスタＮ０，Ｎ２のソースにはＮ型トランジ
スタＮ１のドレインが接続され、Ｎ型トランジスタＮ１
のソースは接地されている。Ｎ型トランジスタＮ０のゲ
ートにはリード制御回路ＣＲＤＣからの出力である冗長
ワード線選択信号ＳＲＥＤ１が印加され、Ｎ型トランジ
スタＮ２のゲートには冗長ワード線強制選択制御回路Ｃ
ＡＲからの出力である冗長ワード線選択信号ＳＲＥＤ２
が印加され、Ｎ型トランジスタＮ１のゲートにはメモリ
ブロック選択信号ＳＢＬＫが印加されている。このよう
に、冗長ワード線ドライバＣＲＤＲＶ２１は、Ｐ型トラ
ンジスタＰ０を高抵抗に設定して、ワード線用電源ＨＷ
Ｌ、冗長ワード線選択信号ＳＲＥＤ１，ＳＲＥＤ２およ
びメモリブロック選択信号ＳＢＬＫを入力とし、ワード
線用電源ＨＷＬおよびメモリブロック選択信号ＳＢＬＫ
がハイレベルのときに、冗長ワード線選択信号ＳＲＥＤ
１およびＳＲＥＤ２の何れかがハイレベルになれば、ワ
ード線ドライブインバータＤＲＶから冗長ワード線ＷＬ
ＲＥＤへの選択信号がハイレベルになる。
【０１０４】上記構成により、以下、その動作を、デバ
イスが読み出し状態である場合において説明する。
イスが読み出し状態である場合において説明する。
【０１０５】まず、メモリブロックが選択されると、ブ
ロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トラ
ンジスタＮ１はオンする。入力アドレスが不良ワード線
を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系
においてリード制御回路ＣＲＤＣから冗長ワード線選択
信号ＳＲＥＤ１がハイレベルになって出力される。これ
によって、Ｎ型トランジスタＮ０がオンし、ノードＳＸ
０は接地レベルにひかれる。これに従って、冗長ワード
線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤ
をワード線電圧レベルＨＷＬに駆動する。
ロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トラ
ンジスタＮ１はオンする。入力アドレスが不良ワード線
を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系
においてリード制御回路ＣＲＤＣから冗長ワード線選択
信号ＳＲＥＤ１がハイレベルになって出力される。これ
によって、Ｎ型トランジスタＮ０がオンし、ノードＳＸ
０は接地レベルにひかれる。これに従って、冗長ワード
線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤ
をワード線電圧レベルＨＷＬに駆動する。
【０１０６】次に、デバイスが書き込みや消去状態のと
き、メモリブロックが選択されると、同様にブロック選
択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジスタ
Ｎ１はオンする。入力アドレスが不良ワード線を選択し
た場合、冗長ワード線選択回路ＣＸＲＥＤ２系におい
て、今度は、冗長ワード線強制選択制御回路ＣＡＲから
冗長ワード線選択信号ＳＲＥＤ２がハイレベルになって
出力されることにより、Ｎ型トランジスタＮ２がオン
し、この場合にもノードＳＸ０は接地レベルにひかれ
る。これに従って、読み出しの場合と同様に冗長ワード
線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤ
をワード線電圧レベルＨＷＬに駆動する。
き、メモリブロックが選択されると、同様にブロック選
択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジスタ
Ｎ１はオンする。入力アドレスが不良ワード線を選択し
た場合、冗長ワード線選択回路ＣＸＲＥＤ２系におい
て、今度は、冗長ワード線強制選択制御回路ＣＡＲから
冗長ワード線選択信号ＳＲＥＤ２がハイレベルになって
出力されることにより、Ｎ型トランジスタＮ２がオン
し、この場合にもノードＳＸ０は接地レベルにひかれ
る。これに従って、読み出しの場合と同様に冗長ワード
線ドライブインバータＤＲＶは冗長ワード線ＷＬＲＥＤ
をワード線電圧レベルＨＷＬに駆動する。
【０１０７】図３（ｂ）はラッチ型冗長ワード線ドライ
バの一例を示す回路図である。
バの一例を示す回路図である。
【０１０８】図３（ｂ）において、ラッチ型の冗長ワー
ド線ドライバＣＲＤＲＶ２２は、Ｐ型トランジスタＰ
０，Ｐ１、Ｎ型トランジスタＮ０〜Ｎ３、論理回路Ｃ
０、ドライブインバータＤＲＶで構成されている。
ド線ドライバＣＲＤＲＶ２２は、Ｐ型トランジスタＰ
０，Ｐ１、Ｎ型トランジスタＮ０〜Ｎ３、論理回路Ｃ
０、ドライブインバータＤＲＶで構成されている。
【０１０９】ワード線ドライブインバータＤＲＶの電源
とＰ型トランジスタＰ０，Ｐ１のソースは、ワード線用
電源ＨＷＬに接続されている。Ｐ型トランジスタＰ０の
ドレイン、Ｐ型トランジスタＰ１のゲート、さらにＮ型
トランジスタＮ３のドレインがノードＳＸ１に接続さ
れ、Ｎ型トランジスタＮ３のソースは接地されている。
また、冗長ワード線ドライブインバータＤＲＶの制御ゲ
ートＳＸ０には、Ｐ型トランジスタＰ１のドレイン、Ｐ
型トランジスタＰ０のゲートおよびＮ型トランジスタＮ
０，Ｎ２のドレインが接続されている。さらに、Ｎ型ト
ランジスタＮ０，Ｎ２のソースにはＮ型トランジスタＮ
１のドレインが接続され、Ｎ型トランジスタＮ１のソー
スは接地されている。また、Ｎ型トランジスタＮ０のゲ
ートにはリード制御回路ＣＲＤＣの出力である冗長ワー
ド線選択信号ＳＲＥＤ１が印加され、Ｎ型トランジスタ
Ｎ２のゲートには冗長ワード線強制選択制御回路ＣＡＲ
の出力である冗長ワード線選択信号ＳＲＥＤ２が印加さ
れ、Ｎ型トランジスタＮ１のゲートにはメモリブロック
選択信号ＳＢＬＫが印加されている。また、Ｎ型トラン
ジスタＮ３のゲートには、オアゲートとナンドゲートか
らなる論理回路Ｃ０からの出力が印加されている。論理
回路Ｃ０の入力には、オアゲートの入力として、リード
制御回路ＣＲＤＣの出力である冗長ワード線選択信号Ｓ
ＲＥＤ１と、冗長ワード線強制選択制御回路ＣＡＲの出
力である冗長ワード線選択信号ＳＲＥＤ２とが入力し、
ナンドゲートの入力として、オアゲートの出力とメモリ
ブロック選択信号ＳＢＬＫとが入力している。
とＰ型トランジスタＰ０，Ｐ１のソースは、ワード線用
電源ＨＷＬに接続されている。Ｐ型トランジスタＰ０の
ドレイン、Ｐ型トランジスタＰ１のゲート、さらにＮ型
トランジスタＮ３のドレインがノードＳＸ１に接続さ
れ、Ｎ型トランジスタＮ３のソースは接地されている。
また、冗長ワード線ドライブインバータＤＲＶの制御ゲ
ートＳＸ０には、Ｐ型トランジスタＰ１のドレイン、Ｐ
型トランジスタＰ０のゲートおよびＮ型トランジスタＮ
０，Ｎ２のドレインが接続されている。さらに、Ｎ型ト
ランジスタＮ０，Ｎ２のソースにはＮ型トランジスタＮ
１のドレインが接続され、Ｎ型トランジスタＮ１のソー
スは接地されている。また、Ｎ型トランジスタＮ０のゲ
ートにはリード制御回路ＣＲＤＣの出力である冗長ワー
ド線選択信号ＳＲＥＤ１が印加され、Ｎ型トランジスタ
Ｎ２のゲートには冗長ワード線強制選択制御回路ＣＡＲ
の出力である冗長ワード線選択信号ＳＲＥＤ２が印加さ
れ、Ｎ型トランジスタＮ１のゲートにはメモリブロック
選択信号ＳＢＬＫが印加されている。また、Ｎ型トラン
ジスタＮ３のゲートには、オアゲートとナンドゲートか
らなる論理回路Ｃ０からの出力が印加されている。論理
回路Ｃ０の入力には、オアゲートの入力として、リード
制御回路ＣＲＤＣの出力である冗長ワード線選択信号Ｓ
ＲＥＤ１と、冗長ワード線強制選択制御回路ＣＡＲの出
力である冗長ワード線選択信号ＳＲＥＤ２とが入力し、
ナンドゲートの入力として、オアゲートの出力とメモリ
ブロック選択信号ＳＢＬＫとが入力している。
【０１１０】上記構成により、以下、その動作を、デバ
イスが読み出し状態である場合において説明する。
イスが読み出し状態である場合において説明する。
【０１１１】まず、メモリブロックが選択されると、ブ
ロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トラ
ンジスタＮ１はオンする。入力アドレスが不良ワード線
を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系
においてリード制御回路ＣＲＤＣからの冗長ワード線選
択信号ＳＲＥＤ１がハイレベルとなることで、Ｎ型トラ
ンジスタＮ０がオンし、ノードＳＸ０は接地レベルにひ
かれる。このとき、Ｐ型トランジスタＰ０がオンし、ノ
ードＳＸ１はワード線電圧レベルＨＷＬに引き上げられ
る。すると、Ｐ型トランジスタＰ１はオフする。これと
同時に、論理回路Ｃ０の働きでＮ型トランジスタＮ３は
オフしている。これに従って、冗長ワード線ドライブイ
ンバータＤＲＶは冗長ワード線ＷＬＲＥＤをワード線電
圧レベルＨＷＬに駆動する。
ロック選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トラ
ンジスタＮ１はオンする。入力アドレスが不良ワード線
を選択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系
においてリード制御回路ＣＲＤＣからの冗長ワード線選
択信号ＳＲＥＤ１がハイレベルとなることで、Ｎ型トラ
ンジスタＮ０がオンし、ノードＳＸ０は接地レベルにひ
かれる。このとき、Ｐ型トランジスタＰ０がオンし、ノ
ードＳＸ１はワード線電圧レベルＨＷＬに引き上げられ
る。すると、Ｐ型トランジスタＰ１はオフする。これと
同時に、論理回路Ｃ０の働きでＮ型トランジスタＮ３は
オフしている。これに従って、冗長ワード線ドライブイ
ンバータＤＲＶは冗長ワード線ＷＬＲＥＤをワード線電
圧レベルＨＷＬに駆動する。
【０１１２】次に、デバイスが書き込みや消去状態のと
きに、メモリブロックが選択されると、同様に、ブロッ
ク選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジ
スタＮ１はオンする。入力アドレスが不良ワード線を選
択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系にお
いて、今度は、冗長ワード線強制選択制御回路ＣＡＲか
らの冗長ワード線選択信号ＳＲＥＤ２がハイレベルにな
る。これによって、Ｎ型トランジスタＮ２がオンし、ノ
ードＳＸ０は接地レベルにひかれる。このとき、Ｐ型ト
ランジスタＰ０がオンし、ノードＳＸ１はワード線電圧
レベルＨＷＬに引き上げられる。すると、前述した動作
と同様に、Ｐ型トランジスタＰ１はオフする。同時に、
論理回路Ｃ０の働きでＮ型トランジスタＮ３はオフして
いる。これに従って、読み出しの場合と同様に、冗長ワ
ード線ドライブインバータＤＲＶは冗長ワード線ＷＬＲ
ＥＤをワード線電圧レベルＨＷＬに駆動する。
きに、メモリブロックが選択されると、同様に、ブロッ
ク選択信号ＳＢＬＫがハイレベルとなり、Ｎ型トランジ
スタＮ１はオンする。入力アドレスが不良ワード線を選
択した場合、冗長ワード線選択回路ＣＸＲＥＤ２系にお
いて、今度は、冗長ワード線強制選択制御回路ＣＡＲか
らの冗長ワード線選択信号ＳＲＥＤ２がハイレベルにな
る。これによって、Ｎ型トランジスタＮ２がオンし、ノ
ードＳＸ０は接地レベルにひかれる。このとき、Ｐ型ト
ランジスタＰ０がオンし、ノードＳＸ１はワード線電圧
レベルＨＷＬに引き上げられる。すると、前述した動作
と同様に、Ｐ型トランジスタＰ１はオフする。同時に、
論理回路Ｃ０の働きでＮ型トランジスタＮ３はオフして
いる。これに従って、読み出しの場合と同様に、冗長ワ
ード線ドライブインバータＤＲＶは冗長ワード線ＷＬＲ
ＥＤをワード線電圧レベルＨＷＬに駆動する。
【０１１３】このように、本実施形態では、複数本の冗
長ワード線選択信号ＳＲＥＤ１または２が一つの冗長ワ
ード線ドライバＣＲＤＲＶ２に入力されるが、冗長ワー
ド線ドライバＣＲＤＲＶ２として、図３（ａ）に示した
インバータ型冗長ワード線ドライバＣＲＤＲＶ２１や、
図３（ｂ）に示したラッチ型冗長ワード線ドライバＣＲ
ＤＲＶ２２を簡単に本発明の通常および冗長ワード線制
御回路ＣＸＤＥＣ２に対して接続して適用することがで
きる。通常および冗長ワード線制御回路ＣＸＤＥＣ２に
対してこれら以外の方式のワード線ドライバに適用して
も勿論かまわない。
長ワード線選択信号ＳＲＥＤ１または２が一つの冗長ワ
ード線ドライバＣＲＤＲＶ２に入力されるが、冗長ワー
ド線ドライバＣＲＤＲＶ２として、図３（ａ）に示した
インバータ型冗長ワード線ドライバＣＲＤＲＶ２１や、
図３（ｂ）に示したラッチ型冗長ワード線ドライバＣＲ
ＤＲＶ２２を簡単に本発明の通常および冗長ワード線制
御回路ＣＸＤＥＣ２に対して接続して適用することがで
きる。通常および冗長ワード線制御回路ＣＸＤＥＣ２に
対してこれら以外の方式のワード線ドライバに適用して
も勿論かまわない。
【０１１４】以上により、本実施形態の半導体記憶装置
１０は、入力アドレス信号ＳＡＤに基づいて冗長でない
通常メモリセルをアクセスする通常ワード線選択回路Ｃ
ＸＲＥＧ２と、入力アドレス信号ＳＡＤおよび不良アド
レス信号ＳＢＡＤに基づいて冗長メモリセルをアクセス
する冗長ワード線選択回路ＣＸＲＥＤ２とを備え、冗長
ワード線選択回路ＣＸＲＥＤ２は、データ読出動作時に
専用の冗長ワード線選択信号ＳＲＥＤ１を出力するリー
ド制御回路ＣＲＤＣと、データ読出動作以外のときに専
用の冗長ワード線選択信号ＳＲＥＤ２を出力するリード
以外制御回路と、冗長ワード線選択信号ＳＲＥＤ１また
は２に基づいて所定の冗長メモリセルをアクセスする冗
長ワード線ドライバＣＲＤＲＶ２とを有している。
１０は、入力アドレス信号ＳＡＤに基づいて冗長でない
通常メモリセルをアクセスする通常ワード線選択回路Ｃ
ＸＲＥＧ２と、入力アドレス信号ＳＡＤおよび不良アド
レス信号ＳＢＡＤに基づいて冗長メモリセルをアクセス
する冗長ワード線選択回路ＣＸＲＥＤ２とを備え、冗長
ワード線選択回路ＣＸＲＥＤ２は、データ読出動作時に
専用の冗長ワード線選択信号ＳＲＥＤ１を出力するリー
ド制御回路ＣＲＤＣと、データ読出動作以外のときに専
用の冗長ワード線選択信号ＳＲＥＤ２を出力するリード
以外制御回路と、冗長ワード線選択信号ＳＲＥＤ１また
は２に基づいて所定の冗長メモリセルをアクセスする冗
長ワード線ドライバＣＲＤＲＶ２とを有している。
【０１１５】このような本実施形態によれば、冗長ワー
ド線が選択された場合、メモリセル読出時には機能しな
いリード以外制御回路を介して冗長ワード線が立ち上が
るのを防ぐため、最適化された読出時専用のリード制御
回路ＣＲＤＣを設けることでリード以外制御回路による
回路遅延を減らし、通常ワード線が選択された場合と同
等の遅延時間でワード線選択処理を行うことができる。
これによって、本発明では、読み出しアクセスタイムの
高速化を図ることができる。これに対して、従来の特開
平６−５０９３号公報では、通常ワード線を選択する経
路に冗長判定回路での遅延時間と等しい遅延回路を挿入
して、冗長ワード線が選択された場合と立ち上がりタイ
ミングを合わせているものであって、何等、読出時間を
短縮しているものではない。
ド線が選択された場合、メモリセル読出時には機能しな
いリード以外制御回路を介して冗長ワード線が立ち上が
るのを防ぐため、最適化された読出時専用のリード制御
回路ＣＲＤＣを設けることでリード以外制御回路による
回路遅延を減らし、通常ワード線が選択された場合と同
等の遅延時間でワード線選択処理を行うことができる。
これによって、本発明では、読み出しアクセスタイムの
高速化を図ることができる。これに対して、従来の特開
平６−５０９３号公報では、通常ワード線を選択する経
路に冗長判定回路での遅延時間と等しい遅延回路を挿入
して、冗長ワード線が選択された場合と立ち上がりタイ
ミングを合わせているものであって、何等、読出時間を
短縮しているものではない。
【０１１６】なお、上記実施形態では、半導体記憶装置
について説明したが、本発明の半導体記憶装置を携帯電
話装置やコンピュータなどのような電子情報機器に容易
に組み込むことができて、本発明の効果を奏することが
できる。例えば、図７に示すように、電子情報機器１１
が、フラッシュメモリとしてのフラッシュＥＥＰＲＯＭ
などの情報記憶手段と、操作入力手段と、初期画面や情
報処理結果などを表示する液晶表示装置などの表示手段
と、操作入力手段からの各種操作指令（例えば携帯電話
器の各種機能に対する入力操作）を受けて、所定の情報
処理プログラムやそのデータに基づいて、情報記憶手段
に対して各種情報処理するＣＰＵ（中央処理演算装置）
とを有する場合に、情報の読出処理と、これ以外の書込
処理および消去処理などメモリ動作に応じて不良ワード
線の判定および冗長ワード線の選択経路を最適化してア
クセス時間を短縮化する本発明の半導体記憶装置を情報
記憶手段として容易に用いることができる。
について説明したが、本発明の半導体記憶装置を携帯電
話装置やコンピュータなどのような電子情報機器に容易
に組み込むことができて、本発明の効果を奏することが
できる。例えば、図７に示すように、電子情報機器１１
が、フラッシュメモリとしてのフラッシュＥＥＰＲＯＭ
などの情報記憶手段と、操作入力手段と、初期画面や情
報処理結果などを表示する液晶表示装置などの表示手段
と、操作入力手段からの各種操作指令（例えば携帯電話
器の各種機能に対する入力操作）を受けて、所定の情報
処理プログラムやそのデータに基づいて、情報記憶手段
に対して各種情報処理するＣＰＵ（中央処理演算装置）
とを有する場合に、情報の読出処理と、これ以外の書込
処理および消去処理などメモリ動作に応じて不良ワード
線の判定および冗長ワード線の選択経路を最適化してア
クセス時間を短縮化する本発明の半導体記憶装置を情報
記憶手段として容易に用いることができる。
【０１１７】また、図３（ａ）のインバータ型冗長ワー
ド線ドライバＣＲＤＲＶ２１や、図３（ｂ）のラッチ型
冗長ワード線ドライバＣＲＤＲＶ２２において、冗長ワ
ード線を選択する信号の一つにブロック選択信号を加え
てあるが、メモリアレイの構成によっては、このブロッ
ク選択信号は無くても構わないし、他の選択信号であっ
てもなんら差し支えはなく自由な構成でよい。
ド線ドライバＣＲＤＲＶ２１や、図３（ｂ）のラッチ型
冗長ワード線ドライバＣＲＤＲＶ２２において、冗長ワ
ード線を選択する信号の一つにブロック選択信号を加え
てあるが、メモリアレイの構成によっては、このブロッ
ク選択信号は無くても構わないし、他の選択信号であっ
てもなんら差し支えはなく自由な構成でよい。
【０１１８】
【発明の効果】以上のように、本発明によれば、メモリ
動作に応じて不良ワード線の判定および冗長ワード線の
選択経路を最適化して冗長ワード線選択信号を出力する
ため、メモリセル読出時には、それ以外のデータ書込お
よび消去時に処理する回路を通過させる必要がなく、冗
長ワード線を立ち上げる制御信号の不当な遅延を防止す
ることができ、読み出し時間の短縮化を容易に図ること
ができる。
動作に応じて不良ワード線の判定および冗長ワード線の
選択経路を最適化して冗長ワード線選択信号を出力する
ため、メモリセル読出時には、それ以外のデータ書込お
よび消去時に処理する回路を通過させる必要がなく、冗
長ワード線を立ち上げる制御信号の不当な遅延を防止す
ることができ、読み出し時間の短縮化を容易に図ること
ができる。
【図１】本発明の通常ワード線および冗長ワード線の選
択制御系における要部構成を示すブロック図である。
択制御系における要部構成を示すブロック図である。
【図２】本発明の通常および冗長ワード線選択回路にお
ける要部構成例を示すブロック図である。
ける要部構成例を示すブロック図である。
【図３】（ａ）は本発明のインバータ型冗長ワード線ド
ライバの一例を示す回路図、（ｂ）は本発明のラッチ型
冗長ワード線ドライバの一例を示す回路図である。
ライバの一例を示す回路図、（ｂ）は本発明のラッチ型
冗長ワード線ドライバの一例を示す回路図である。
【図４】従来の通常ワード線および冗長ワード線の選択
制御系における要部構成を示すブロック図である。
制御系における要部構成を示すブロック図である。
【図５】従来の通常および冗長ワード線選択回路におけ
る要部構成例を示すブロック図である。
る要部構成例を示すブロック図である。
【図６】従来の通常および冗長ワード線選択制御回路に
おける他の要部構成例を示すブロック図である。
おける他の要部構成例を示すブロック図である。
【図７】本発明の半導体記憶装置を電子情報機器に適用
させた場合の電子情報機器の基本構成を示すブロック図
である。
させた場合の電子情報機器の基本構成を示すブロック図
である。
１０ 半導体記憶装置
１１ 電子情報機器
ＣＸＲＥＤ２ 冗長ワード線選択回路
ＣＸＲＥＧ２ 通常ワード線選択回路
ＣＸＤＥＣ２ 通常及び冗長ワード線制御回路
ＣＪＤ 冗長総合判定回路
ＣＲＤＣ リード制御回路
ＳＰ１，ＳＰ２ 内部ノード
ＣＥＲ 消去時処理回路
ＣＡＲ 冗長ワード線強制選択制御回路
ＣＰＤ２ 通常ワード線プリデコーダ
ＣＲＤＲＶ２，２１，２２ 冗長ワード線ドライバ
ＣＲＤＶ 通常ワード線ドライバ
ＷＬＲＥＤ 冗長ワード線
ＷＬＲＥＧ 通常ワード線
ＭＲＤ 冗長メモリセルアレイ
ＭＲＧ 通常メモリセルアレイ
ＨＷＬ ワード線用電源ノード
Ｐ０，Ｐ１ Ｐ型トランジスタ
Ｎ０，Ｎ１，Ｎ２，Ｎ３ Ｎ型トランジスタ
Ｃ０ 論理回路
ＳＸ０，ＳＸ１ 冗長ワード線ドライバ内部ノード
ＤＲＶ ワード線ドライブインバータ
ＳＡＤ アドレス信号
ＳＡＭ 各アドレス冗長マッチ信号
ＳＲＤＡＣ リードアクセス信号
ＳＭＡＤ１，ＳＭＡＤ２ 冗長マッチ信号
ＳＥＲ 消去時処理信号
Ｓ２Ｒ 不良ワード線選択用制御信号
ＳＲＡ 冗長ワード線強制選択信号
ＳＲＥＤ１，ＳＲＥＤ２ 冗長ワード線選択信号
ＳＲＥＧ 通常ワード線選択信号
ＳＢＬＫ メモリブロック選択信号
Claims (9)
- 【請求項１】 入力アドレス信号に基づいて冗長でない
通常メモリセルをアクセスする通常ワード線選択回路
と、該入力アドレス信号および不良アドレス信号に基づ
いて冗長メモリセルをアクセスする冗長ワード線選択回
路とを有する半導体記憶装置において、該冗長ワード線
選択回路はメモリ動作に応じて冗長ワード線選択信号を
出力して該冗長メモリセルをアクセスする半導体記憶装
置。 - 【請求項２】 前記冗長ワード線選択回路は、前記メモ
リ動作がデータ読出時のみ第１冗長ワード線選択信号を
出力し、該メモリ動作がデータ読出時以外のときに第２
冗長ワード線選択信号を出力する請求項１記載の半導体
記憶装置。 - 【請求項３】 前記冗長ワード線選択回路は、前記デー
タ読出時に前記第１冗長ワード線選択信号を出力するリ
ード制御回路と、前記データ読出時以外のときに前記第
２冗長ワード線選択信号を出力するリード以外制御回路
とを有する請求項２記載の半導体記憶装置。 - 【請求項４】 前記リード制御回路は、メモリ動作状態
のうちデータ読出状態を表す入力制御信号により駆動
し、前記リード以外制御回路は該入力制御信号により駆
動停止する請求項３記載の半導体記憶装置。 - 【請求項５】 前記冗長ワード線選択回路は、前記入力
アドレスが不良アドレスに一致した場合に前記冗長判定
信号を前記通常ワード線選択回路に出力して通常ワード
線選択回路の動作を停止可能とする請求項１記載の半導
体記憶装置。 - 【請求項６】 前記冗長ワード線選択回路は、前記メモ
リ動作がデータ読出時のみ前記冗長判定信号を第１冗長
判定信号として前記通常ワード線選択回路に出力し、該
メモリ動作がデータ読出時以外のときに該冗長判定信号
を第２冗長判定信号として前記通常ワード線選択回路に
出力する請求項５記載の半導体記憶装置。 - 【請求項７】 前記冗長ワード線選択回路は、前記入力
アドレスが不良アドレスに一致した場合に該不良アドレ
スの不良ワード線を冗長ワード線に置き換えるかどうか
を判定する判定信号を出力する冗長総合判定回路と、前
記リード制御回路と、前記リード以外制御回路と、該リ
ード制御回路またはリード以外制御回路からの冗長ワー
ド線選択信号に基づいて所定の冗長ワード線を選択駆動
する冗長ワード線用ドライバ回路とを備え、該リード以
外制御回路は、消去時に消去処理する消去時処理回路
と、該消去時処理回路からの出力を受け、リード時以外
のメモリ動作時に前記第２冗長ワード線選択信号を出力
する冗長ワード線強制選択制御回路とを有する請求項３
記載の半導体記憶装置。 - 【請求項８】 前記冗長ワード線用ドライバ回路は、デ
ータ読出時のみ入力される第１冗長ワード線選択信号お
よび、データ読出時以外のときにのみ入力される第２冗
長ワード線選択信号の何れかに基づいて所定の冗長ワー
ド線を選択駆動する請求項７記載の半導体記憶装置。 - 【請求項９】 請求項１〜８の何れかに記載の半導体記
憶装置を用いて、メモリ動作に応じて不良ワード線の判
定および冗長ワード線の選択経路を最適化してアクセス
時間を短縮化するようにした電子情報機器。
Priority Applications (7)
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|---|---|---|---|
| JP2002024667A JP4111486B2 (ja) | 2002-01-31 | 2002-01-31 | 半導体記憶装置および電子情報機器 |
| KR1020030005903A KR100661346B1 (ko) | 2002-01-31 | 2003-01-29 | 반도체 메모리장치와 그것을 액세스하는 방법, 및 그것을 이용하는 전자정보장치 |
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| EP03250564A EP1333447B1 (en) | 2002-01-31 | 2003-01-30 | Semiconductor memory device and electronic information device using the same |
| DE60316054T DE60316054T2 (de) | 2002-01-31 | 2003-01-30 | Halbleiterspeicheranordnung und elektronisches Informationsgerät mit dessen Verwendung |
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| US10/355,344 US6831869B2 (en) | 2002-01-31 | 2003-01-31 | Semiconductor memory device and electronic information device using the same |
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| JP2002024667A JP4111486B2 (ja) | 2002-01-31 | 2002-01-31 | 半導体記憶装置および電子情報機器 |
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|---|---|
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ID=19192286
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|---|---|---|---|
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|---|---|
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| EP (1) | EP1333447B1 (ja) |
| JP (1) | JP4111486B2 (ja) |
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| CN (1) | CN100561596C (ja) |
| DE (1) | DE60316054T2 (ja) |
| SG (1) | SG102705A1 (ja) |
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| US7814195B2 (en) * | 2004-09-10 | 2010-10-12 | Sony Corporation | Method for data synchronization with mobile wireless devices |
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| EP0766175B1 (de) * | 1995-08-09 | 2002-07-17 | Infineon Technologies AG | Integrierter Halbleiterspeicher mit Redundanzspeicherzellen |
| EP0798642B1 (en) * | 1996-03-29 | 2001-11-07 | STMicroelectronics S.r.l. | Redundancy management method and architecture, particularly for non-volatile memories |
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2003
- 2003-01-29 KR KR1020030005903A patent/KR100661346B1/ko not_active IP Right Cessation
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- 2003-01-30 CN CNB031200982A patent/CN100561596C/zh not_active Expired - Fee Related
- 2003-01-31 US US10/355,344 patent/US6831869B2/en not_active Expired - Fee Related
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