CN1435846A - 半导体存储器件及采用半导体存储器件的电子信息设备 - Google Patents

Abstract

一种半导体存储器件，其中，基于输入地址信号，通过冗余字线选择信号可对冗余的存储单元进行存取，所述冗余字线选择信号是按照要执行的是数据读出还是不同于数据读出的存储操作而被输出的。

Description

半导体存储器件及采用半导体存储器件的电子信息设备

技术领域

本发明涉及一种用于比如移动电话的电子信息设备的半导体存储器件，更具体地，本发明涉及一种非易失的半导体存储器件，比如闪速EEPROM。本发明还涉及一种采用此种半导体存储器件的电子信息设备。

背景技术

在传统的半导体存储器件中，非冗余的常规存储单元是基于输入地址信号而被存取的，并且，当用于存取该常规存储单元的常规字线有缺陷时，采用一个冗余字线来代替该常规字线，从而存取冗余的存储单元。

参考图4至6，将描述这种传统的半导体存储器件。

图4是一个方框图，图示了一个传统的半导体存储器件100的部分结构。更具体地，图4显示了用于选择常规字线和冗余字线的控制系统的部分结构。

如图4所示，半导体存储器件100包括一个地址冗余度确定电路CAID、一个常规和冗余字线控制电路CXDEC1、多个常规存储单元阵列MRG、多个冗余的存储单元阵列MRD、多个常规字线驱动器CDRV、以及多个冗余字线驱动器CRDRV1。

该地址冗余度确定电路CAJD确定输入的地址信号SAD(外部输入)和有缺陷的地址信号SBAD是否相配，并且输出一个地址冗余度匹配信号SAM作为输出确定信号(例如，有缺陷的字线确定信号)，它代表每个地址的确定结果。当输入地址信号SAD与有缺陷的地址信号SBAD相配时，地址冗余度匹配信号SAM的电平为高电平。当输入地址信号SAD与有缺陷的地址信号SBAD不相配时，地址冗余度匹配信号SAM的电平为低电平。

当地址冗余度匹配信号SAM为高电平时，常规和冗余字线控制电路CXDEC1输出冗余的字线选择信号SRED；而当地址冗余度匹配信号SAM为低电平时，常规和冗余字线控制电路CXDEC1输出常规字线选择信号SREG。

半导体存储器件100包括多个称为存储块的存储单元阵列区域。每个存储单元阵列区域包括多个常规存储单元阵列MRG和多个冗余存储单元阵列MRD。每个常规存储单元阵列MRG包括多个存储单元，而每个多个冗余存储单元阵列MRD包括多个存储单元。可以执行的存储操作包括向多个对应于输入地址信号SAD的指定存储单元的数据写入、从这些多个存储单元的数据读出和数据删除。

每个存储单元阵列区域包括一个常规字线驱动器CDRV和一个冗余字线驱动器CRDRV1。为了执行上述的存储操作，每个常规字线驱动器CDRV选择一个对应于输入地址信号SAD的常规字线，或者每个冗余字线驱动器CRDRV1选择一个对应于输入地址信号SAD的冗余字线。

利用上述的结构，具有多个比特的输入地址信号SAD被输入到常规和冗余字线控制电路CXDEC1，而且还被输入到地址冗余度确定电路CAJD。

该地址冗余度确定电路CAJD接收有缺陷的地址信号SBAD和输入地址信号SAD，并且确定该输入地址信号SAD是否与该有缺陷的地址信号SBAD匹配。

如上所述，当该输入地址信号SAD和该有缺陷的地址信号SBAD匹配时，地址冗余度匹配信号SAM(作为每个输入地址信号SAD的确定信号)的电平为高电平。当输入地址信号SAD与有缺陷的地址信号SBAD不相配时，地址冗余度匹配信号SAM的电平为低电平。该地址冗余度匹配信号SAM是从地址冗余度确定电路CAJD输出到常规和冗余字线控制电路CXDEC1的。

当该地址冗余度匹配信号SAM为高电平时，常规和冗余字线控制电路CXDEC1输出冗余字线选择信号SRED到一个冗余字线驱动器CRDRV1。当该地址冗余度匹配信号SAM为低电平时，常规和冗余字线控制电路CXDEC1输出一个常规字线选择信号SREG到一个常规字线驱动器CDRV。

基于该字线选择信号，对应于选定的存储块(存储块选择信号SBLR为高电平)的常规字线驱动器CDRV或冗余字线驱动器CRDRV1被激活，而且所需的常规存储单元阵列MRG或所需的多个冗余存储单元阵列MRD被选定。该选择由对应于所需的常规存储单元阵列MRG的常规字线的电压上升或者对应于所需的多个冗余存储单元阵列MRD的冗余字线WLRED的电压上升来执行。按此方式，来执行下列存储操作，即：向多个对应于输入地址信号SAD的存储单元的数据写入、从这些存储单元的数据读出和数据删除。

图5是一个方框图，图示了包括常规和冗余字线控制电路CXDEC1的传统的常规和冗余字线选择电路的部分结构。

如图5所示，该常规冗余字线控制电路CXDEC1包括一个综合(comprehensive)冗余度确定电路CJD、一个删除处理电路CER、一个强制的冗余字线选择控制电路CAR、以及一个常规字线预解码器CPD1。一个冗余字线选择电路CXRED1包括综合冗余度确定电路CJD、删除处理电路CER、强制的冗余字线选择控制电路CAR、以及冗余字线驱动器CRDRV1。常规字线选择电路CXREG1包括常规字线预解码器CPD1和常规字线驱动器CDRV。

基于地址冗余度匹配信号SAM和输入地址信号SAD，该综合冗余度确定电路CJD全面确定每个地址是否冗余。然后，该综合冗余度确定电路CJD提供一个输出信号SP1。

该删除处理电路CER可以接收输出信号SP1和删除处理信号SER，当从存储单元删除数据时，该删除处理信号SER指示执行特殊的处理。基于这些信号，该删除处理电路CER在数据删除操作时间执行特殊处理。然后，该删除处理电路CER输出一个有缺陷的字线选择控制信号SP2到常规字线预解码器CPD1，并且提供输出信号SP2到强制的冗余字线选择控制电路CAR。

下面将使用非易失的半导体存储器件更具体地为闪速EEPROM作为例子，来简要地描述由删除处理电路CER在数据删除之时执行的特殊处理。

在称为NOR的闪速EEPROM中，多个存储单元连接到一个位线上。存储在存储单元中的数据通常以存储块为单元而删除，一个存储块包括多个存储单元。数据删除具体地执行如下。

在删除数据之前，向该存储块中的所有存储单元执行数据写入，该存储块是要进行数据删除的目标单元。(此种数据写入操作以下将被称为″预编程″)执行预编程是为了避免过度的数据删除，因此获得了可靠性。如果利用一个有缺陷的字线来代替冗余字线进行预编程然后接着进行数据删除，那么存在这样的高风险，即在连接到该冗余字线的存储单元中的数据被过分地删除。在该位线上的这些存储单元中的数据不能被精确地读出，因为该存储单元产生一个电流，尽管没有电压施加到该有缺陷的字线。为了避免此种问题，在进行预编程时，该有缺陷的字线还是被强制地访问。具体地，事先用一个外部物体将两个有缺陷的字线短路，就可利用这两个选定的有缺陷的字线进行预编程。通常，一个字线解码器只驱动一个字线，但是在预编程期间，产生了删除处理信号SER，从而选定了两个邻近的有缺陷的字线。

因此，该删除处理电路CER输出一个有缺陷的字线选择控制信号S2R到常规字线预解码器CPD1，并且提供输出信号SP2到强制的冗余字线选择控制电路CAR。

该强制的冗余字线选择控制电路CAR在测试之时或数据删除之前的预编程执行期间被采用。该强制的冗余字线选择控制电路CAR具有强制存取冗余字线WLRED的功能。该强制的冗余字线选择控制电路CAR接收强制的冗余字线选择信号SRA，该冗余字线选择信号SRA指示在测试等时候对冗余字线WLRED的强制访问，并且基于强制的冗余字线选择信号SRA和输入地址信号SAD而输出第二冗余字线选择信号SRED到冗余字线驱动器CRDRV1。该强制的冗余字线选择控制电路CAR还输出一个冗余的匹配信号SMAD到常规字线预解码器CPD1。基于该冗余字线选择信号SRED，冗余字线驱动器CRDRV1驱动连接到冗余存储单元阵列MRD中的冗余的存储单元的冗余字线WLRED。

基于输入地址信号SAD、有缺陷的字线选择控制信号S2R和冗余的匹配信号SMAD，该常规字线预解码器CPD1输出一个常规字线选择信号SREG到常规字线驱动器CDRV。基于该常规字线选择信号SREG，该常规字线驱动器CDRV驱动连接到常规存储单元阵列MRG之中的常规存储单元的冗余字线WLRED。

下面将描述具有上述结构的常规和冗余字线控制电路CXDEL1的操作。

数据以下面的方式从存储单元中读出。首先，输入地址信号SAD输入到半导体存储器件10(图1)，并且地址冗余度匹配信号SAM(作为有关每个输入地址信号SAD的确定信号)被输入到综合冗余度确定电路CJD。

该综合冗余度确定电路CJD确定要被选择的字线是否为有缺陷的。该输入地址信号SAD还被输入到常规字线预解码器CPD1。该输入地址信号SAD被输入到强制的冗余字线选择控制电路CAR，该强制的冗余字线选择控制电路在测试等时候被采用。

当该综合冗余度确定电路CJD确定该输入地址信号SAD代表有缺陷的字线时，该综合冗余度确定电路CJD提供电源电平(以下称为″高电平″)的输出信号SP1给删除处理电路CER。高电平的输出信号SP1表示选择了冗余字线。

因为在这种情况下的存储操作是数据读出，删除处理电路CER不对该有缺陷的字线选择控制信号S2R进行处理，由输出信号SP1表示信息被传输到后续阶段即输出信号SP2，而没有改变。

如上简述的，接收输出信号SP2的强制的冗余字线选择控制电路CAR只是在测试之时或数据删除之前进行的预编程期间起作用。因此，由输出信号SP2表示的信息作为冗余字线选择信号SRED无变化地被输出到冗余字线驱动器CRDRV1。

此时，冗余字线驱动器CRDRV1选择一个冗余字线WLRED。因此，该常规字线选择信号GREG需要成为地电平(以下，称为″低电平″)。该冗余的匹配信号SMAD变成高电平，并被输出到常规字线预解码器CPD1，因此使常规字线预解码器CPD1进入非选择状态(选择停止状态)。

相反，当综合冗余度确定电路CJD确定输入地址信号SAD不代表有缺陷的字线(即，要选定的字线没有缺陷)时，该综合冗余度确定电路CJD不提供高电平的输出信号SP1。即，由综合冗余度确定电路CJD输出的输出信号SP1为低电平，由于在存储操作为数据读出时删除处理电路CER没有执行处理，来自删除处理电路CER的输出信号BP2为低电平，与输出信号SP1一样。输出信号SP2被输入到强制的冗余字线选择控制电路CAR，但是该强制的冗余字线选择信号SRA在数据读出期间不被输出。因此，冗余字线选择信号SRED和冗余的匹配信号SMAD两者均为低电平，因此没有冗余字线WLRED被驱动。

如上所述，该输入地址信号SAD还被输入到常规字线预解码器CPD1。由于冗余的匹配信号SMAD为低电平，常规字线预解码器CPD1以及冗余字线控制电路对输入地址信号SAD进行解码并且输出常规字线选择信号SREG到常规字线驱动器CDRV。因此，常规字线预解码器CPD1使得常规字线驱动器CDRV驱动所需的常规字线WLREG。

常规和冗余字线控制电路CXDEC1的上述操作与数据写入时的操作相同。

数据以下面的方式从存储单元中删除。在下面的描述中，主要解释数据删除之前所执行的预编程，以避免过度的数据删除。在预编程中，在选定的存储块中的字线的电压顺序地升高，从而进行数据写入。此时，被输入到删除处理电路CER的删除处理信号SER为高电平。如果综合冗余度确定电路CJD确定访问的字线是有缺陷的并且输出高电平的输出信号SP1，删除处理电路CER输出有缺陷的字线选择控制信号S2R给常规字线预解码器CPD1，因此该有缺陷的字线和其邻近的与之短路的有缺陷的字线两者均被访问(从而选定该两条字线)。一旦接收到信号S2R，常规字线预解码器CPD1输出常规字线选择信号SREG到常规字线驱动器CDRV，并且因此增加该两个有缺陷的字线的电压。

只是当该有缺陷的字线被选定时，该有缺陷的字线选择控制信号S2R才为高高电平，并且当标准、常规字线被选定时，它为低高电平。

在完成常规字线的预编程之后，按顺序地选定冗余字线，并且以相同的方式执行预编程。冗余字线被强制地选定，而不管该冗余字线是否代替有缺陷的字线。

更具体地，强制的冗余字线选择信号SRA变成高电平，并且强制的冗余字线选择控制电路CAR接收输入地址信号SAD，并且因此输出冗余字线选择信号SRED给冗余字线驱动器CRDRV1。因此，冗余字线WLRED的电压被提升。

此时，冗余的匹配信号SMAD处于高电平。因此，常规字线预解码器CPD1处于非选择状态，并且常规字线选择信号SREG和常规字线WLREG两者都为低电平。

图6是一个方框图，图示了在日本公开号6-5093中描述的半导体存储器件的常规和冗余字线选择电路的部分结构。

如图6所示，该常规和冗余字线选择电路包括多个延迟电路58，它们在用于选择一个常规字线56的字线选择路径中被平行设置。由延迟电路58引起的延迟时间被设置为等于由冗余的程序电路51引起的延迟时间，即等于在冗余的电路系统中的有缺陷的地址检测时间。

下面将描述图6中所示的常规和冗余字线选择电路的操作。

为了选择一个常规字线56，一个地址数据信号50经由延迟电路58被输入到解码器缓冲器53a，并且一个常规的本地解码器53b提升所需的字线56的电压。

为了选择一个冗余字线57，地址数据信号50经由冗余的程序电路51被输入到该解码器缓冲器53a。

延时电路58的延迟时间与冗余的程序电路51的延迟时间彼此相等。因此，常规字线56在与冗余字线57被驱动的定时相同的定时处被驱动，而不是常规字线56。因此，该存储单元在相同的定时处经由常规字线选择路径并且经由冗余字线选择路径而被驱动。

在选择冗余字线57情况下，当用于选择该冗余字线57的输入地址数据信号50提供到冗余的程序电路51时，该冗余的程序电路51输出一个有缺陷的检测信号NEDR 52。有缺陷的检测信号NEDR 52被输入到冗余的本地解码器54，并且该冗余的本地解码器54提升冗余的存储单元55中的冗余字线57的电压。有缺陷的检测信号NEDR 52还经由解码器缓冲器53a被输入到常规的本地解码器53b，并且使具有缺损位的常规字线56无效(进入非选择状态)。在常规的本地解码器53b之后该常规字线56保持无效并且未被选择。结果，只有从冗余的存储单元55来的正确数据被输出到该位线。

按照日本公开号6-5093中描述的技术，由延时电路58引起的延迟时间和由冗余的程序电路51引起的延迟时间彼此相等。因此，驱动常规字线56的定时是相同的，而不管是否采用了冗余字线选择系统。

然而，在该情况中，如图5所示，在存储器读出期间不工作的删除处理电路CER和强制的冗余字线选择控制电路CAR存在于冗余的匹配信号SMAD和冗余字线选择信号SRED的输出路径中，信号SMAD和SRED的传输被延迟，因为这些信号被强迫经过这些额外的逻辑电路。在这种情况下，相对于常规字线WLRBG的驱动，冗余字线WLRED的驱动被延迟，这妨碍了数据读出速率的改善。

按照日本公开号6-5093中描述的技术，如图6所示，延迟电路58提供一个延迟时间，它等于由冗余的程序电路51引起的延迟时间，该延迟电路58位于用于选择常规字线56的字线选择路径中。利用这种结构，驱动常规字线56的定时与驱动冗余字线57的定时匹配，从而调整了检测放大器的操作定时。尽管提供了足够的检测余时，该结构仅仅延迟常规字线56的驱动。图6所示的结构没有改善数据读出的速率。

发明内容

按照本发明的一个方面，在一种半导体存储器件中，基于输入地址信号，通过冗余字线选择信号可对冗余的存储单元进行存取，所述冗余字线选择信号是按照要执行的是数据读出还是不同于数据读出的存储操作而输出的。

按照本发明的另一方面，半导体存储器件包括：一个常规字线选择电路，它基于输入地址信号来存取常规存储单元；以及，一个冗余字线选择电路，它基于输入地址信号和有缺陷的地址信号来存取冗余的存储单元；该冗余字线选择电路按照存储操作的类别来输出一个冗余字线选择信号，以存取该冗余的存储单元。

在本发明的一个实施例中，当存储操作为数据读出时，冗余字线选择电路输出第一冗余字线选择信号，而当存储操作为不同于数据读出的操作时，冗余字线选择电路输出第二冗余字线选择信号。

在本发明的一个实施例中，冗余字线选择电路包括：一个读取控制电路，用于在存储操作为数据读出之时输出第一冗余字线选择信号；以及一个非读取控制电路，用于在存储操作为不同于数据读出的操作之时输出第二冗余字线选择信号。

在本发明一个实施例中，读取控制电路由表示该半导体存储器件处于数据可读状态的输入控制信号驱动，而该非读取控制电路由该输入控制信号停止。

在本发明的一个实施例中，当由该输入地址信号表示的输入地址与由该有缺陷的地址信号表示的有缺陷的地址相匹配时，该冗余字线选择电路输出一个冗余度确定信号给常规字线选择电路。

在本发明的一个实施例中，当存储操作为数据读出时，该冗余字线选择电路将该冗余度确定信号作为第一冗余度确定信号输出到常规字线选择电路；当存储操作为不同于数据读出的操作时，该冗余字线选择电路将该冗余度确定信号作为第二冗余度确定信号输出到常规字线选择电路。

在本发明的一个实施例中，该冗余字线选择电路包括：一个综合冗余度确定电路，用于当由该输入地址信号表示的输入地址与由该有缺陷的地址信号表示的有缺陷的地址相匹配时，输出一个代表对应于该有缺陷的地址的有缺陷的字线是否被替换为冗余字线的确定信号；读取控制电路；以及冗余字线驱动器电路，用于基于来自读取控制电路或非读取控制电路的冗余字线选择信号而选择性地驱动指定的冗余字线。该非读取控制电路包括：一个删除处理电路，用于在数据删除之时执行数据删除；以及一个强制的冗余字线选择控制电路，用于在不同于数据读出的操作之时一旦收到来自删除处理电路的输出就输出第二冗余字线选择信号。

在本发明的一个实施例中，冗余字线驱动器电路，基于在数据读出期间输入到那里的第一冗余字线选择信号或基于在不同于数据读出的操作期间输入到那里的第二冗余字线选择信号，而选择性地驱动一个指定的冗余字线。

在本发明的一个实施例中，在数据读出期间，该读取控制电路将该第一冗余字线选择信号直接输出到该冗余字线驱动器。

按照本发明的另一方面，一种电子信息设备，它采用上述的半导体存储器件，以确定选定的字线是否有缺陷，并且按照存储操作的类别对路径进行优化，以选择一个冗余字线线，因此缩短对存储单元的存取时间。

下面将参考图2具体地描述本发明的上述结构。按照本发明的半导体存储器件包括一个用于选定一个冗余字线的电路系统。在该电路系统中，一个综合冗余度确定电路CJD接收一个输入地址信号SAD和一个地址冗余度匹配信号SAM，并且提供一个输出信号SP1。一个删除处理电路CER接收该输出信号SP1并且提供一个输出信号SP2，它被发送到强制的冗余字线选择控制电路CAR。该强制的冗余字线选择控制电路CAR由读出存取信号SRDAC控制，以致于不进行操作。该读出存取信号SRDAC，在处于高电平时，表示该半导体存储器件处于数据可读状态。该强制的冗余字线选择控制电路CAR输出第二冗余字线选择信号SRED2到冗余字线驱动器CRDRV2，并且输出冗余的匹配信号SMAD2(第二冗余度确定信号)到常规字线预解码器CPD2。来自综合冗余度确定电路CJD的输出信号SP1还被输出到读取控制电路CRDC，它只是在数据读出期间由读出存取信号SRDAC操作。读取控制电路CRDC输出第一冗余字线选择信号SRED1到冗余字线驱动器CRDRV2，并且输出冗余的匹配信号SMAD1(第一冗余度确定信号)到常规字线预解码器CPD2。

一旦用于驱动冗余字线WLRED的冗余字线驱动器CRDRV2收到来自冗余字线控制电路CXDEC2的输出信号，图3A所示的反相器型冗余字线驱动器CRDRV21是可用的。该反相器型冗余字线驱动器CRDRV21包括：P型晶体管P0，N型晶体管N0、N1和N2，以及字线驱动反相器DRV。字线驱动反相器DRV的电源和P型晶体管P0的源极被连接到字线电源HWL。P型晶体管P0的栅极接地。字线驱动反相器DRV的节点(控制栅极)SXO连接到P型晶体管P0的漏极、还连接到P型晶体管N0和N2的漏极。N型晶体管N0和N2的源极连接到N型晶体管N1的漏极。N型晶体管N1的源极接地。N型晶体管N0、N1和N2的栅极分别被提供有从读取控制电路CRDC输出的第一冗余字线选择信号SRED1、存储块选择信号SBLK、以及从强制的冗余字线选择控制电路CAR输出的第二冗余字线选择信号SRED2。

该反相器型冗余字线驱动器CRDRV21使该P型晶体管P0具有高阻抗。可用作为冗余字线驱动器CRDRV2的另一类型的冗余字线驱动器是图3B中所示的锁存器型冗余字线驱动器CRDRV22。

该锁存器型冗余字线驱动器CBDRV22包括P型晶体管P0和P1，N型晶体管N0、N1、N2和N3，逻辑电路CO和字线驱动反相器DRV。该字线驱动反相器DRV的电源，以及P型晶体管P0和P1的源极连接到字线电源HWL。P型晶体管P0的漏极、P型晶体管P1的栅极、以及N型晶体管N3的漏极连接到节点SX1。字线驱动反相器DRV的节点(控制栅极)SX0连接到P型晶体管P1的漏极、P型晶体管P0的栅极、以及N型晶体管N0和N2的漏极。N型晶体管N0和N2的源极连接到N型晶体管N1的漏极，而N型晶体管N1的源极接地。N型晶体管N3的栅极连接到逻辑电路CO的输出端。N型晶体管N0、N1和N2的栅极分别被提供有从读取控制电路CRDC输出的第一冗余字线选择信号SRED1、存储块选择信号SBLK、以及从强制的冗余字线选择控制电路CAR输出的第二冗余字线选择信号SRED之。逻辑电路CO的输入端还被提供有从读取控制电路CRDC输出的第一冗余字线选择信号SRED1、从强制的冗余字线选择控制电路CAR输出的第二冗余字线选择信号SRER2、以及存储块选择信号SBLK。

下面将描述具有上述结构的本发明的功能。

照惯例，冗余字线选择电路输出一个冗余字线选择信号，而不管存储操作是数据读出、数据写入还是数据删除。按照本发明，该电路系统被如此构成，以致它具有一部分用于数据读出，一部分用于不同于数据读出(即数据写入和数据删除的操作。因此，确定了选定的字线是否有有缺陷，并且按照要执行的存储操作是数据读出还是数据写入或数据删除，而使用优化的路径来选择冗余字线。在该状态下，输出一个冗余字线选择信号。因此，从读取控制电路直接提供一个冗余字线选择信号到冗余字线驱动器。用于数据读出的信号不需要经过用于数据写入和删除的电路。因此，即使当选定了一个冗余字线时，用于提升选定的冗余字线的电压的控制信号没有被不必要地延时。因此，用于选定一个冗余的存储单元的定时不会被延迟。因此，该存储单元在相同的定时处被存取，而不管选定的是冗余字线还是常规字线。

因此，这里描述的本发明可方便地提供一个半导体存储器件，用于确定选定的字线是否有缺陷，并且按照存储操作的类别对路径进行优化，以选择一个冗余字线，以致缩短对存储单元的存取时间，并且因此防止该存储单元的选择定时被延迟，即使当一个冗余的电路被采用时，以及采用这种半导体存储器件的电子信息设备。

通过下面参考附图的详细描述，本发明的那些和其它优点将变得更清楚。

附图说明

图1是一个方框图，图示了按照本发明的半导体存储器件的部分结构，具体地为该半导体存储器件的常规和冗余字线选择控制系统；

图2是一个方框图，图示了图1所示的半导体存储器件中的常规和冗余字线控制电路的部分结构；

图3A是一个电路图，图示了适用于本发明的反相器型冗余字线驱动器的示例性结构；

图3B是一个电路图，图示了适用于本发明的锁存器型冗余字线驱动器的示例性结构；

图4是一个方框图，图示了按照本发明的半导体存储器件的部分结构，具体地为该传统的半导体存储器件的常规和冗余字线选择控制系统；

图5是一个方框图，图示了图4所示的半导体存储器件中的常规和冗余字线控制电路的部分结构；

图6是一个方框图，图示了另一传统的半导体存储器件的常规和冗余字线选择电路的部分结构；以及，

图7是一个方框图，图示了一个包括电子信息设备，它包括一个按照本发明的半导体存储器件。

具体实施方式

下面，将结合附图对本发明的实施例进行描述。

参考图1至3，来描述按照本发明的一个例子的半导体存储器件10。与图4至6中所显示的相同的单元用相同的标号表示，并且其详细的描述将被省略。

图1是一个方框图，图示了该半导体存储器件10的一部分结构。

如图1所示，该半导体存储器件10包括一个地址冗余度确定电路CAJD、一个常规和冗余字线控制电路CXDEC2、多个常规存储单元阵列MRG、多个冗余存储单元阵列MRD、多个常规字线驱动器CDRV、以及多个冗余字线驱动器CRDRV2。

该地址冗余度确定电路CAJD确定输入的地址信号SAD和有缺陷的地址信号SBAD是否相配，并且输出一个地址冗余度匹配信号SAM作为输出确定信号(例如，有缺陷的字线确定信号)，它代表每个地址的确定结果。当输入地址信号SAD与有缺陷的地址信号SBAD相配时，地址冗余度匹配信号SAM的电平为高电平。当输入地址信号SAD与有缺陷的地址信号SBAD不相配时，地址冗余度匹配信号SAM的电平为低电平。

基于输入地址信号SAD和地址冗余度匹配信号SAM，常规和冗余字线控制电路CXDEC2输出常规字线选择信号SREG或者第一和第二冗余字线选择信号SRED1和SRED2。更具体地当地址冗余度匹配信号SAM为高电平时，常规和冗余字线控制电路CXDEC2输出第一冗余字线选择信号SRED1和第二冗余字线选择信号SRED2。当地址冗余度匹配信号SAM为低电平时，常规和冗余字线控制电路CXDEC2输出常规字线选择信号SREG。

该半导体存储器件10(图1)包括多个存储单元阵列区域，称为存储块。每个存储单元阵列区域包括多个常规存储单元阵列MRG和多个冗余存储单元阵列MRD。每个常规存储单元阵列MRG包括多个存储单元，而每个多个冗余存储单元阵列MRD包括多个存储单元。可以执行的存储操作包括向多个对应于输入地址信号SAD的指定存储单元的数据写入、从这些多个存储单元的数据读出和数据删除。

每个存储单元阵列区域包括一个常规字线驱动器CDRV和一个冗余字线驱动器CRDRV1。为了执行上述的存储操作，每个常规字线驱动器CDRV选择一个对应于输入地址信号SAD的常规字线，或者每个冗余字线驱动器CRDRV2选择对应于输入地址信号SAD的冗余字线。

利用上述的结构，具有多个比特的输入地址信号SAD被输入到常规和冗余字线控制电路CXDEC1，而且还被输入到地址冗余度确定电路CAJD。

该地址冗余度确定电路CAJD接收有缺陷的地址信号SBAD和输入地址信号SAD，并且确定该输入地址信号SAD是否与该有缺陷的地址信号SBAD匹配。

如上所述，当该输入地址信号SAD和该有缺陷的地址信号SBAD匹配时，地址冗余度匹配信号SAM(作为每个输入地址信号SAD的确定信号)的电平为高电平。当输入地址信号SAD与有缺陷的地址信号SBAD不相配时，地址冗余度匹配信号SAM的电平为低电平。该地址冗余的匹配信号SAM是从地址冗余度确定电路CAJD输出到常规和冗余字线控制电路CXDEC2的。

基于输入地址信号SAD和地址冗余度匹配信号SAM，常规和冗余字线控制电路CXDEC2输出常规字线选择信号SREG或者第一和第二冗余字线选择信号SRED1和SRED2。该输出字线选择信号被输出到常规字线驱动器CDRV或冗余字线驱动器CRDRV2。

在选择的存储块(存储块选择信号SBLK为高电平)状态，常规字线驱动器CDRV或冗余字线驱动器CRDRV2被激活，并且所需的常规存储单元阵列MRG或所需的冗余存储单元阵列MRD被选择。该选择由对应于所需的常规存储单元阵列MRG的常规字线WLRED的电压上升或者对应于所需的冗余存储单元阵列MRD的冗余字线WLRED的电压上升来执行。按此方式，来执行下列存储操作，即：向对应于输入地址信号SAD的存储单元的数据写入、从这些存储单元的数据读出和数据删除。

图2是一个方块示意图，图示了包括常规和冗余字线控制电路CXDEC2的常规和冗余字线选择电路的部分结构。

如图2所示，该常规和冗余字线控制电路CXDEC2包括：综合冗余度确定电路CJD；一个读取控制电路CRDC；一个删除处理电路CER，该删除处理电路CRR作为控制与数据读出不同的存储操作(例如数据删除)的电路(还称为″非读取控制电路″)；一个强制的冗余字线选择控制电路CAR；一个冗余字线驱动器CRDRV2；一个常规字线预解码器CPD2；以及一个常规字线驱动器CDRV。冗余字线选择电路CXRED2包括综合冗余度确定电路CJD、读取控制电路CRDC、删除处理电路CER、强制的冗余字线选择控制电路CAR、以及冗余字线驱动器CRDRV2。常规字线选择电路CXREG2包括常规字线预解码器CPD2和常规字线驱动器CDRV。

基于地址冗余度匹配信号SAM和输入地址信号SAD，该综合冗余度确定电路CJD全面确定每个地址是否冗余。然后，该综合冗余度确定电路CJD提供一个输出信号SP1。

该读取控制电路CRDC接收来自该综合冗余度确定电路CJP的输出信号SP1，并且还接收代表半导体存储器件10(图1)处于数据可读状态的读出存取信号SRDAC。该读取控制电路CRDC只是在数据读取期间起作用。该读取控制电路CRDC将第一冗余字线选择信号SRED1输出到冗余字线驱动器CRDRV2，因此冗余字线WLRED被驱动。该读取控制电路CRDC还输出冗余的匹配信号SMAD1作为第一冗余度确定信号到常规字线预解码器CPD2。

该删除处理电路CER接收输出信号SP1和删除处理信号SER，当从存储单元删除数据时，该删除处理信号SER指示执行特殊的处理。基于这些信号，该删除处理电路CER在删除操作时间执行特殊处理。然后，该删除处理电路CER输出一个有缺陷的字线选择控制信号SP2到常规字线预解码器CPD2，并且提供输出信号SP2到强制的冗余字线选择控制电路CAR。

该强制的冗余字线选择控制电路CAR在测试之时或数据删除之前的预编程执行期间被采用。该强制的冗余字线选择控制电路CAR具有强制存取冗余字线WLRED的功能。该强制的冗余字线选择控制电路CAR收强制的冗余字线选择信号SRA，该冗余字线选择信号SRA指示在测试等时候对冗余字线WLRED的强制访问，并且基于强制的冗余字线选择信号SRA和输入地址信号SAD而输出第二冗余字线选择信号SRED2到冗余字线驱动器CRDRV2。该强制的冗余字线选择控制电路CAR还将一个冗余的匹配信号SMAD2作为第二冗余度确定信号输出到常规字线预解码器CPD2。基于该冗余字线选择信号SRED2，该冗余字线驱动器CRDRV2驱动连接到冗余存储单元阵列MRD之中的冗余存储单元的冗余字线WLRED。

该强制的冗余字线选择控制电路CAR还接收读出存取信号SRDAC，该读出存取信号SRDAC代表半导体存储器件10(图1)处于数据可读状态。当半导体存储器件10处于数据可读状态时，该强制的冗余字线选择控制电路CAR不起作用，并且只是在数据写入、数据读出期间和测试之时工作。

基于输入地址信号SAD、有缺陷的字线选择控制信号S2R、以及冗余的匹配信号SMAD1和SMAD2，该常规字线预解码器CPD2输出一个常规字线选择信号SREC到常规字线驱动器CDRV。  基于该常规字线选择信号SBEG，该常规字线驱动器CDRV驱动连接到常规存储单元阵列MRG之中的常规存储单元的常规字线WLREG。

下面将描述常规和冗余字线控制电路CXDEC2的操作。

首先，描述在下列两种情况下执行数据读出(即，当读出存取信号SRDAC为电源电平或高电平之时)的操作，一种情形中选择了冗余字线WLRED，另一种情况中未选择冗余字线WLRED。

输入地址信号SAD输入到半导体存储器件10(图1)，并且地址冗余度匹配信号SAM(作为有关每个输入地址信号SAD的确定信号)被输入到综合冗余度确定电路CJD。

该综合冗余度确定电路CJD确定要被选择的字线是否为有缺陷的。该输入地址信号SAD还被输入到常规字线预解码器CPD2。该输入地址信号SAD被输入到强制的冗余字线选择控制电路CAR，该强制的冗余字线选择控制电路CAR在测试等时候被采用。

当该综合冗余度确定电路CJD确定该输入地址信号SAD代表有缺陷的字线时，该综合冗余度确定电路CJD提供高电平的输出信号SP1给读取控制电路CRDC和删除处理电路CER。高电平的输出信号SP1表示选择了冗余字线，即对应于有缺陷的地址的有缺陷的字线将被冗余字线替换。

因为在这种情况下的存储操作是数据读出，删除处理电路CER不进行处理(即，不发出有缺陷的字线选择控制信号S2R)，由输出信号SP1表示的信息被传输到后续阶段输出信号SP2，而没有改变。

然而，由于读出存取信号SRDAC为高电平，并且它表示半导体存储器件10(图1)为数据可读状态，接收输出信号SP2的该强制的冗余字线选择控制电路CAR不进行操作。换言之，在任何状态中，输出信号SP2可以是第二冗余字线选择信号SRED2(作为第二冗余字线选择信号)，并且冗余的匹配信号SMAD2处于地电平或低电平。

由于读出存取信号SRDAC处于高电平，读取控制电路CRDC处于可操作的状态。当综合冗余度确定电路CJD确定输入地址信号SAD表示有缺陷的字线时，读取控制电路CRDC输出高电平的第一冗余字线选择信号SRED1给冗余字线驱动器CRDRV2。因此，读取控制电路CRDC使得冗余字线驱动器CRDRV2驱动所需的冗余字线WLRED。常规字线选择信号SREG需要处于低电平。为此，读取控制电路CRDC输出高电平的冗余的匹配信号SWAD1给常规字线预解码器CPD2，从而使常规字线预解码器CPD2进入不可选择的状态(选择停止状态)。

相反，当综合冗余度确定电路CJD确定要选择的字线没有缺陷时，综合冗余度确定电路CJD不提供高电平的输出信号SP1。即，由综合冗余度确定电路CJD输出的信号SP1为低电平，由于在存储操作为数据读出时删除处理电路CER没有执行处理，来自删除处理电路CER的输出信号SP2为低电平，与输出信号SP1一样。

输出信号SP2被输入到强制的冗余字线选择控制电路CAR，但是在数据读出期间读出存取信号SRDAC为低电平。因此，强制的冗余字线选择控制电路CAR不执行操作，并且从强制的冗余字线选择控制电路CAR输出的冗余字线选择信号SRED2和冗余的匹配信号SMAD2均为低电平。

由于读出存取信号SRDAC为高电平，读取控制电路CRDC起作用。然而，当要被选择的字线没有被确定为有缺陷时，输出信号SP1为低电平并且因此不表示选择了冗余字线WLRED。因此，从读取控制电路CRDC输出的冗余的匹配信号SMAD1和冗余字线选择信号SRED1两者均为低电平，没有选择冗余字线WLRED。

如上所述，输入地址信号SAD还被输入到常规字线预解码器CPD2。由于冗余的匹配信号SMAD1和SMAD2为低电平，常规字线预解码器CPD2以及冗余字线控制电路对输入地址信号SAD进行解码并且输出常规字线选择信号SREG到常规字线驱动器CDRV。因此，常规字线预解码器CPD2使得常规字线驱动器CDRV驱动所需的常规字线WLREG。

按此方式，当为数据读出而选择冗余字线WLRED时，从读取控制电路CRDC获得第一冗余字线选择信号SREDI，该读取控制电路CRDC只是在数据读出期间起作用。即，在确定选择路径之后获得了第一冗余字线选择信号SRED1，该路径只是在需要数据读出(综合冗余度确定电路CJD和读取控制电路CRPC)时才起作用。与传统的结构(图5)不同，冗余字线WLRED没有被冗余字线选择信号SRED驱动，该冗余字线选择信号SRED是由综合冗余度确定电路CD输出的输出信号SP1经由删除处理电路CER和强制的冗余字线选择控制电路CAR而获得的。与图5中所示的结构相比，由于图2中所示的结构，延迟时间可以缩短，并且因此数据读出时间可以显著地减少。

接下来，将描述在下列两种情况下为了不同于数据读出的存储操作(例如，执行数据写入和数据删除的操作)而进行的常规和冗余字线控制电路CXDEC2的操作，一种情形中选择了冗余字线WLRED，另一种情况中未选择冗余字线WLRED。

首先，将描述为了执行向任意地址进行数据写入的操作。

当该综合冗余度确定电路CJD确定该输入地址信号SAD代表有缺陷的字线时，该综合冗余度确定电路CJD提供高电平的输出信号SP1给读取控制电路CRDC和删除处理电路CER。高电平的输出信号SP1表示选择了冗余字线。

因为在这种情况下的存储操作是数据写入，删除处理电路CER不进行处理(发出有缺陷的字线选择控制信号S2R)，由输出信号SP1表示的信息被传输到后续阶段输出信号SP2，而没有改变。

由于读出存取信号SRDAC为低电平，并且因此代表该半导体存储器件10(图1)不在数据可读状态，该读取控制电路CRDC不进行操作。换言之，在任何状态下，输出信号SP1可以是第一冗余字线选择信号SRED1，并且来自读取控制电路CRDC的冗余的匹配信号SMAD1为地电平或低电平。

如上所述，接收来自删除处理电路CER的输出信号SP2的强制的冗余字线选择控制电路CAR只是在测试之时和数据删除之前进行的预编程期间起作用。因此，由输出信号SP2表示的信息作为冗余字线选择信号SRED2无变化地被输出到冗余字线驱动器CRDRV2。此时，冗余字线驱动器CRDRV2选择一个冗余字线WLRED。因此，常规字线选择信号SREG需要被禁用(进入非选择状态)。来自强制的冗余字线选择控制电路CAR的冗余的匹配信号SMAD2变成高电平并且被输出到常规字线预解码器CPD2，因此使常规字线预解码器CPD2进入非选择状态。

相反，当综合冗余度确定电路CJD确定要选择的字线没有缺陷时，综合冗余度确定电路CJD不提供高电平的输出信号SP1。即，综合冗余度确定电路CJD输出的输出信号SP1为低电平。由于在存储操作是数据写入时删除处理电路CER没有执行处理，来自删除处理电路CER的输出信号SP2处于低电平，与输出信号SP1一样。

输出信号SP2被输入到强制的冗余字线选择控制电路CAR，但是该强制的冗余字线选择信号SRA在数据写入期间不被输出。因此，从强制的冗余字线选择控制电路CAR输出的冗余字线选择信号SRED2和冗余的匹配信号SMAD2两者均为低电平。因此没有冗余字线WLRED被驱动。

如上所述，输入地址信号SAD还被输入到常规字线预解码器CPD2。由于冗余的匹配信号SMAD1为低电平，常规字线预解码器CPD2以及冗余字线控制电路对输入地址信号SAD进行解码并且输出常规字线选择信号SREG到常规字线驱动器CDRV。因此，常规字线预解码器CPD2使得常规字线驱动器CDRV驱动所需的常规字线WLREG。

接下来，将描述为了执行数据删除而进行的冗余字线选择电路CXRED2的操作。在下面的描述中，主要解释数据删除之前所执行的预编程，以避免过度的数据删除。在预编程中，在选定的存储块中的字线的电压顺序地升高，从而进行数据写入。此时，被输入到删除处理电路CER的删除处理信号SER为高电平。如果综合冗余度确定电路CJD确定访问的字线是有缺陷的并且输出高电平的输出信号SP1，删除处理电路CER输出有缺陷的字线选择控制信号SPR2给常规字线预解码器CPD2，因此所访问的有缺陷的字线和其邻近的与之短路的有缺陷的字线两者均被访问(从而选定该两条字线)。一旦接收到信号S2R，常规字线预解码器CPD2输出常规字线选择信号SREG到常规字线驱动器CDRV，并且因此增加该两个有缺陷的字线的电压。

只是当该有缺陷的字线被选定时，该有缺陷的字线选择控制信号S2R才为高电平，并且当标准、常规字线被选定时，它为低电平。在完成常规字线的预编程之后，按顺序地选定冗余字线，并且以相同的方式执行预编程。冗余字线被强制地选定，而不管该冗余字线是否代替有缺陷的字线。

更具体地，强制的冗余字线选择信号SRA变成高电平，并且强制的冗余字线选择控制电路CAR接收输入地址信号SAD，并且因此输出冗余字线选择信号SRED2给冗余字线驱动器CRDRV2。因此，冗余字线WLRED的电压被提升。此时，冗余的匹配信号SMAD2处于高电平。因此，常规字线预解码器CPD2处于非选择状态，并且常规字线选择信号SREG和常规字线WLREG两者都为低电平。

迄今为止，通过对数据读出、数据写入和数据删除采用不同的选择路径，已经描述了冗余字线选择电路CXRED2的结构和操作。以下，将描述冗余字线驱动器CRDRV2的结构和操作，该冗余字线驱动器CRDRV2一旦收到第一或第二冗余字线选择信号SRED1或SRED2的输出就进行操作。

图3A是一个电路图，图示了反相器类型的冗余字线驱动器CRDRV21的示例性结构。

如图3A所示，该反相器类型的冗余字线驱动器CRDRV21包括一个字线驱动反相器DRV、一个P-型晶体管P0和N型晶体管NO至N2。

字线驱动反相器DRV的电源和P型晶体管P0的源极被连接到字线电源HWL。P型晶体管P0的栅极接地。字线驱动反相器DRV的节点(控制栅极)SX0连接到P型晶体管P0的漏极并且还平行地连接到N型晶体管N0和N2。N型晶体管N0和N2的源极连接到N型晶体管N1的漏极。N型晶体管N1的源极接地。N型晶体管N0的栅极被提供有从读取控制电路CRDC(图2)输出的第一冗余字线选择信号SRED1。N型晶体管N2的栅极被提供有从强制的冗余字线选择控制电路CAR(图2)输出的第二冗余字线选择信号SRED2。N型晶体管N1的栅极被提供有存储块选择信号SBLK。

该反相器型冗余字线驱动器CRDRV21使得P型晶体管P0具有高阻抗，并且接收字线电源HWL、第一和第二冗余字线选择信号SRED1和SRED2、以及存储块选择信号SBLK。当字线电源HWL和存储块选择信号SBLK为高电平时，在第一或第二冗余字线选择信号SRED1或SRED2变成高电平情形下，字线驱动反相器DRV输出一个高电平的选择信号，以选择一个冗余字线WLRED。

下面将描述具有上述结构的反相器型冗余字线驱动器CRDRV21在半导体存储器件10(图1)处于数据可读状态时的操作。

当选定一个存储块时，该存储块选择信号SBLK变成高电平，因此使N型晶体管N1导通。在输入地址信号选择一个有缺陷的字线的情形下，冗余字线选择电路CXRED2(图2)中的读取控制电路CRDC输出高电平的冗余字线选择信号SRED1。这使得N型晶体管N0导通并且使节点SX0接地。然后，字线驱动反相器DRV驱动冗余字线WLRED，从而具有字线电源EIWL的电压。

下面将描述反相器型冗余字线驱动器CRDRV21在半导体存储器件10(图1)处于数据可写或可删除状态时的操作。

当选定一个存储块时，该存储块选择信号SBLK变成高电平，因此使该N型晶体管N1导通，在输入地址信号选择一个有缺陷的字线的情况下，冗余字线选择电路CXRED2(图2)中的强制的冗余字线选择控制电路CAR输出高电平的冗余字线选择信号SRER2。这使得N型晶体管N2导通并且使节点SX0接地。然后，象数据读出情况下那样，字线驱动反相器DRV驱动冗余字线WLRED，从而具有字线电源HWL的电压。

图3B是一个电路图，图示了锁存器类型冗余字线驱动器CRDRV22的一个示例性的结构。

如图3B所示，锁存器型的冗余字线驱动器CRDRV22包括一个字线驱动反相器DRV、P型晶体管P0和P1、以及N型晶体管N0至N3。

该字线驱动反相器DRV的电源，以及P型晶体管P0和P1的源极连接到字线电源HWL。P型晶体管P0的漏极、P型晶体管P1的栅极、以及N型晶体管N3的漏极连接到节点SX1。N型晶体管N3的源极接地。字线驱动反相器DRV的节点(控制栅极)SX0连接到P型晶体管P1的漏极、P型晶体管P0的栅极、以及N型晶体管N0和N2的漏极。N型晶体管N0和N2的源极连接到N型晶体管N1的漏极，而N型晶体管N1的源极接地。N型晶体管N0的栅极被提供有从读取控制电路CRDC(图2)输出的第一冗余字线选择信号SRED1。N型晶体管N2的栅极被提供有从强制的冗余字线选择控制电路CAR(图2)输出的第二冗余字线选择信号SRED2。N型晶体管N1的栅极被提供有存储块选择信号SBLK。N型晶体管N3的栅极被提供有来自逻辑电路CO的输出，该逻辑电路CO包括一个“或门”和一个“与非门”。该“或门”接收从读取控制电路CRDC输出的第一冗余字线选择信号SRED1和从强制的冗余字线选择控制电路CAR输出的第二冗余字线选择信号SRED2。该“与非门”接收该“或门”的输出和存储块选择信号SBLK。

下面将描述具有上述结构的反相器型冗余字线驱动器CRDRV22在半导体存储器件10(图1)处于数据可读状态时的操作。

当选定一个存储块时，该存储块选择信号SBLK变成高电平，因此使N型晶体管N1导通。在输入地址信号选择一个有缺陷的字线的情形下，冗余字线选择电路CXRED2(图2)中的读取控制电路CRDC输出高电平的冗余字线选择信号SRED1。这使得N型晶体管N0导通并且使节点SX0接地。此时，该P型晶体管P0被导通，因此节点SX1的电压被提升到字线电源HWL的电压。然后，该P型晶体管P1被截止。同时，由于逻辑电路CO的动作而使N型晶体管N3截止。然后，字线驱动反相器DRV驱动冗余字线WLRED，从而具有字线电源HWL的电压。

下面将描述反相器型冗余字线驱动器CRDRV22在半导体存储器件10(图1)处于数据可写或可删除状态时的操作。

当选定一个存储块时，该存储块选择信号SBLK变成高电平，因此使N型晶体管N1导通。在输入地址信号选择一个有缺陷的字线的情况下，冗余字线选择电路CXRED2(图2)中的强制的冗余字线选择控制电路CAR输出高电平的冗余字线选择信号SRED2。这使得N型晶体管N2导通并且使节点SX0接地。此时，该P型晶体管P0被导通，因此节点SX1的电压被提升到字线电源HWL的电压。然后，象数据读出情况下那样，P型晶体管P1被截止。同时，由于逻辑电路CO的动作而使N型晶体管N3截止。然后，象数据读出情况下那样，字线驱动反相器DRV驱动冗余字线WLRED，从而具有字线电源HWL的电压。

如上所述，在此例中，多个冗余字线选择信号SRED1和SRED2都被输入到冗余字线驱动器CRDRV2(图2)。图3A所示的反相器型冗余字线驱动器CRDRV21或图3B所示的锁存器型冗余字线驱动器CRDRV22可以简单地连接到常规和冗余字线控制电路CXDEC2并且用作为冗余字线驱动器CRDRV2。其它类型的字线驱动器也可以被用作为冗余字线驱动器CRDRV2。

如上所述，按照本发明的半导体存储器件10包括：一个常规字线选择电路CXREG2(图2)，它基于输入地址信号SAD来存取常规的存储单元；以及一个冗余字线选择电路CXRED2，它基于输入地址信号SAD和有缺陷的地址信号SBAD来访问冗余字线。该冗余字线选择电路CXRED2包括：一个读取控制电路CRDC，用于输出专用于数据读出的冗余字线选择信号SRED1；一个非读取控制电路，用于输出专用于不同于数据读出的操作的冗余字线选择信号SRED2；以及一个冗余字线驱动器CRDRV2，它基于冗余字线选择信号SRED1或SRED2来访问指定的冗余的存储单元。

专用于数据读出的读取控制电路CRDC被优化到最佳状态，当选定冗余字线时，该冗余字线选择信号从读取控制电路CRDC被直接提供到冗余字线驱动器CRDRV2，而没有经过非读取控制电路，以提高选定的冗余字线的电压。由于此种结构，由非读取控制电路导致的延迟时间被缩短，并且因此选定的冗余字线的电压可以被提升，所用的延迟时间基本上与提升选定的常规字线所需要的延迟时间相同。这还改善数据读出的存取时间。相比，按照日本公开号6-5093中描述的技术，在常规字线选择路径中放置了用于提供与冗余度确定电路的延迟时间相同的延迟时间的延时电路。因此，选定的冗余字线的电压的定时与选定的常规字线的电压的定时相匹配。然而，数据的存取时间没有缩短。

按照本发明的半导体存储器件可以容易地结合到电子信息设备，比如：移动电话或计算机，具有本发明提供的效果。图7中显示了此种电子信息设备11的一个例子。该电子信息设备11包括：一个信息存储设备，比如快闪存储器(例如闪速EEPROM)；一个操作输入设备；一个显示装置，例如用于显示一个初始屏幕或信息处理结果；以及一个CPU(中央处理单元)，用于接收来自操作输入设备的各种操作指令(例如：移动电话各种功能的输入操作)，并且基于指定的信息处理程序或由此获得的数据来执行各种类型的处理。

按照本发明的半导体存储器件可以便利地用作为信息存储设备。按照本发明的半导体存储器件确定选定的字线是否有缺陷，并且按照要执行的存储操作是数据读出还是比如数据写入或数据删的其它操作除，而优化路径来选择冗余字线。

在图3A显示的反相器型冗余字线驱动器CRDRV21和图3B显示的锁存器型冗余字线驱动器CRDRV22中，一个块选择信号被用作为包含在冗余字线的选择中的一个信号。按照存储阵列的结构，块选择信号是没有必要的，或者可以采用另一种选择信号。

如上所述，按照本发明，在按照要执行的存储操作的类型进行路径优化状态下，输出了冗余字线选择信号，所述路径用于确定选定的字线是否有缺陷并且选择一个冗余字线。因此，在数据读出期间，冗余字线选择信号不经过不同于数据读出的存储操作(例如：数据写入和数据删除)专用的电路，以提升选定的冗余字线的电压。因此，避免了用于选择冗余字线的控制信号的传输产生不必要的延时。这就轻易地缩短了数据读出的存取时间。

在不脱离本发明的范围和精神情况下，本专业中的技术人员可以轻易地做出各种显而易见的修改。因此，本发明的范围应由后附权利要求书确定。

Claims (12)

1.一种半导体存储器件，其中，基于输入地址信号，通过冗余字线选择信号可对冗余的存储单元进行存取，所述冗余字线选择信号是按照要执行的是数据读出还是不同于数据读出的存储操作而被输出的。

2.一种半导体存储器件，包括：

一个常规字线选择电路，它基于输入地址信号来存取常规的存储单元；以及

一个冗余字线选择电路，它基于输入地址信号和有缺陷的地址信号来存取冗余的存储单元；

其中，冗余字线选择电路按照存储操作的类别来输出一个冗余字线选择信号，以存取该冗余的存储单元。

3.按照权利要求2的半导体存储器件，其中，当存储操作为数据读出时，冗余字线选择电路输出第一冗余字线选择信号，而当存储操作为不同于数据读出的操作时，冗余字线选择电路输出第二冗余字线选择信号。

4.按照权利要求3的半导体存储器件，其中，冗余字线选择电路包括：一个读取控制电路，用于在存储操作为数据读出之时输出第一冗余字线选择信号；以及一个非读取控制电路，用于在存储操作为不同于数据读出的操作之时输出第二冗余字线选择信号。

5.按照权利要求4的半导体存储器件，其中，读取控制电路由表示该半导体存储器件处于数据可读状态的输入控制信号驱动，而该非读取控制电路由该输入控制信号停止。

6.按照权利要求2的半导体存储器件，其中，当由该输入地址信号表示的输入地址与由该有缺陷的地址信号表示的有缺陷的地址相匹配时，该冗余字线选择电路输出一个冗余度确定信号给常规字线选择电路。

7.按照权利要求6的半导体存储器件，其中，当存储操作为数据读出时，该冗余字线选择电路将该冗余度确定信号作为第一冗余度确定信号输出到常规字线选择电路；当存储操作为不同于数据读出的操作时，该冗余字线选择电路将该冗余度确定信号作为第二冗余度确定信号输出到常规字线选择电路。

8.按照权利要求4的半导体存储器件，其中，所述冗余字线选择电路包括：

一个综合冗余度确定电路，当由该输入地址信号表示的输入地址与由该有缺陷的地址信号表示的有缺陷的地址相匹配时，它输出一个表示对应于该有缺陷的地址的有缺陷的字线是否要被替换为冗余字线的确定信号；

读取控制电路；以及

冗余字线驱动器电路，用于基于来自读取控制电路或非读取控制电路的冗余字线选择信号而选择性地驱动指定的冗余字线；

其中，该非读取控制电路包括：一个删除处理电路，用于在数据删除之时执行数据删除；以及一个强制的冗余字线选择控制电路，用于在不同于数据读出的操作之时一旦收到来自删除处理电路的输出就输出第二冗余字线选择信号。

9.按照权利要求8的半导体存储器件，其中，冗余字线驱动器电路，基于在数据读出期间输入到那里的第一冗余字线选择信号或基于在不同于数据读出的操作期间输入到那里的第二冗余字线选择信号，而选择性地驱动一个指定的冗余字线。

10.按照权利要求8的半导体存储器件，其中，在数据读出期间，该读取控制电路将该第一冗余字线选择信号直接输出到该冗余字线驱动器电路。

11.一种电子信息设备，它采用按照权利要求1的半导体存储器件，以确定选定的字线是否有缺陷，并且按照存储操作的类型对路径进行优化，以选择一个冗余的字线，因此缩短对存储单元的存取时间。

12.一种电子信息设备，它采用按照权利要求2的半导体存储器件，以确定选定的字线是否有缺陷，并且按照存储操作的类型对路径进行优化，以选择一个冗余字线线，因此缩短对存储单元的存取时间。

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