JPH10154400A - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法 - Google Patents
不揮発性半導体記憶装置及び不揮発性半導体記憶装置におけるブロック消去のテスト方法Info
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- JPH10154400A JPH10154400A JP31078596A JP31078596A JPH10154400A JP H10154400 A JPH10154400 A JP H10154400A JP 31078596 A JP31078596 A JP 31078596A JP 31078596 A JP31078596 A JP 31078596A JP H10154400 A JPH10154400 A JP H10154400A
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 消去テストに要する時間を短縮することの出
来る不揮発性半導体記憶装置を提供すること。 【解決手段】 本発明の不揮発性半導体記憶装置は、各
ブロックに対して消去動作時に所定の電圧を供給するた
めの消去回路３０に、ブロックアドレス信号に応じて消
去用トランジスタ３１がスイッチングを行うかどうかを
検出するための消去アドレス検出回路３３を備えてい
る。
来る不揮発性半導体記憶装置を提供すること。 【解決手段】 本発明の不揮発性半導体記憶装置は、各
ブロックに対して消去動作時に所定の電圧を供給するた
めの消去回路３０に、ブロックアドレス信号に応じて消
去用トランジスタ３１がスイッチングを行うかどうかを
検出するための消去アドレス検出回路３３を備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイコン等に内蔵
される半導体記憶装置に関し、特に、不揮発性を有し、
一括あるいはブロック単位でデータを消去することので
きる不揮発性半導体記憶装置に関する。
される半導体記憶装置に関し、特に、不揮発性を有し、
一括あるいはブロック単位でデータを消去することので
きる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、この種の不揮発性半導体記憶装置
としては、一括あるいはブロック単位でデータを消去す
ることのできるフラッシュメモリ及びＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）がある。
としては、一括あるいはブロック単位でデータを消去す
ることのできるフラッシュメモリ及びＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory ）がある。
【０００３】ここで、この種の不揮発性半導体記憶装置
においては、製品として出荷する前に、各ブロックの消
去機能をテストする必要があり、従来、以下のような方
法により、テストが行われていた。
においては、製品として出荷する前に、各ブロックの消
去機能をテストする必要があり、従来、以下のような方
法により、テストが行われていた。
【０００４】即ち、従来のテスト方法では、一旦、全メ
モリ領域に「１」を書き込んでから、消去するブロック
を１ブロックずつ順次選択して、ブロック単位の消去動
作と、消去するブロックと他のブロックとの干渉がない
ことを確認していた。
モリ領域に「１」を書き込んでから、消去するブロック
を１ブロックずつ順次選択して、ブロック単位の消去動
作と、消去するブロックと他のブロックとの干渉がない
ことを確認していた。
【０００５】しかしながら、この種の不揮発性半導体記
憶装置においては、１ブロックを消去するためにかかる
時間が長いことから、このようなテスト方法では、記憶
容量が大容量になるにつれて、該テストに膨大な時間が
かかるといった問題が生じることとなった。例えば、１
ブロック消去するために２秒程度かかるものとし、ブロ
ック数が３２ブロックであるとすると、当該不揮発性半
導体記憶装置全体の消去テストが終了するまでに、約１
分程度の時間を要することになっていた。
憶装置においては、１ブロックを消去するためにかかる
時間が長いことから、このようなテスト方法では、記憶
容量が大容量になるにつれて、該テストに膨大な時間が
かかるといった問題が生じることとなった。例えば、１
ブロック消去するために２秒程度かかるものとし、ブロ
ック数が３２ブロックであるとすると、当該不揮発性半
導体記憶装置全体の消去テストが終了するまでに、約１
分程度の時間を要することになっていた。
【０００６】そこで、このような問題を解決すべく提案
されたのが特開平４−２６００００号（以下、引用例）
に開示されている技術である。
されたのが特開平４−２６００００号（以下、引用例）
に開示されている技術である。
【０００７】引用例の不揮発性半導体記憶装置は、複数
のブロックからなるメモリセルアレイと、複数のブロッ
クの夫々に対応して設けられた複数の消去ラインドライ
バからなる消去ラインドライバアレイと、アドレスを指
定するためのアドレスバッファと、複数の消去ラインド
ライバを駆動するための信号を出力する消去ブロックデ
コーダを有するロウデコーダとを備えているものであ
る。
のブロックからなるメモリセルアレイと、複数のブロッ
クの夫々に対応して設けられた複数の消去ラインドライ
バからなる消去ラインドライバアレイと、アドレスを指
定するためのアドレスバッファと、複数の消去ラインド
ライバを駆動するための信号を出力する消去ブロックデ
コーダを有するロウデコーダとを備えているものであ
る。
【０００８】ここで、引用例の不揮発性半導体記憶装置
における特徴は、外部からのテスト信号がオンであった
場合、ロウデコーダの備える消去ブロックデコーダが、
アドレスバッファから指定に従って、複数のブロックの
内の偶数番目のブロックからなる偶数ブロック群と、奇
数番目のブロックからなる奇数ブロック群とのいずれか
一方に関して、対応する消去ラインドライバを同時に駆
動するための信号を出力することである。
における特徴は、外部からのテスト信号がオンであった
場合、ロウデコーダの備える消去ブロックデコーダが、
アドレスバッファから指定に従って、複数のブロックの
内の偶数番目のブロックからなる偶数ブロック群と、奇
数番目のブロックからなる奇数ブロック群とのいずれか
一方に関して、対応する消去ラインドライバを同時に駆
動するための信号を出力することである。
【０００９】従って、このような構成を備える引用例の
不揮発性半導体記憶装置においては、偶数ブロック群の
消去テストと、奇数ブロック群の消去テストとの２回の
消去テストを行うことにより、消去動作において、隣接
するブロック同士の相互干渉がないことを確認できると
共に、消去テストに要する時間を大幅に短縮できるもの
としている。
不揮発性半導体記憶装置においては、偶数ブロック群の
消去テストと、奇数ブロック群の消去テストとの２回の
消去テストを行うことにより、消去動作において、隣接
するブロック同士の相互干渉がないことを確認できると
共に、消去テストに要する時間を大幅に短縮できるもの
としている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た引用例の不揮発性半導体記憶装置は、以下に示すよう
な問題点を有していた。
た引用例の不揮発性半導体記憶装置は、以下に示すよう
な問題点を有していた。
【００１１】引用例の不揮発性半導体記憶装置における
消去ブロックデコーダは、前記公報に記載されているよ
うに、アドレスを指定するアドレス信号と、テスト信号
とを入力とするものであり、テスト信号がオンであった
場合、アドレス信号の示すビット列を構成する複数のビ
ットの内、最下位のビットのみが出力に関係するように
して構成された論理回路である。
消去ブロックデコーダは、前記公報に記載されているよ
うに、アドレスを指定するアドレス信号と、テスト信号
とを入力とするものであり、テスト信号がオンであった
場合、アドレス信号の示すビット列を構成する複数のビ
ットの内、最下位のビットのみが出力に関係するように
して構成された論理回路である。
【００１２】換言すると、引用例の消去ブロックデコー
ダにおいては、テスト信号がオンになると、アドレス信
号における最下位ビットを除く上位のビットに関わる部
分に不備を有している場合であっても、上述したような
偶数ブロック群／奇数ブロック群に対して一括に消去テ
ストを行う際に同様の結果を生じることとなる。
ダにおいては、テスト信号がオンになると、アドレス信
号における最下位ビットを除く上位のビットに関わる部
分に不備を有している場合であっても、上述したような
偶数ブロック群／奇数ブロック群に対して一括に消去テ
ストを行う際に同様の結果を生じることとなる。
【００１３】一方、テスト信号をオフにして、実際に各
ブロックを個別に指定して消去動作を行う際には、当然
のことながら、消去ブロックデコーダにおけるアドレス
信号の全てのビットに関わる部分が正常に論理動作を行
っていなければならない。
ブロックを個別に指定して消去動作を行う際には、当然
のことながら、消去ブロックデコーダにおけるアドレス
信号の全てのビットに関わる部分が正常に論理動作を行
っていなければならない。
【００１４】従って、引用例の不揮発性半導体記憶装置
においては、隣接するブロック間で消去動作時に干渉が
生じるかどうかについては判断できるものの、各ブロッ
クが個別に消去可能であるかどうかを判断しようとする
場合、従来通り各ブロックを順次指定して消去テストを
行わなければならなかった。
においては、隣接するブロック間で消去動作時に干渉が
生じるかどうかについては判断できるものの、各ブロッ
クが個別に消去可能であるかどうかを判断しようとする
場合、従来通り各ブロックを順次指定して消去テストを
行わなければならなかった。
【００１５】これらのことから理解されるように、引用
例の不揮発性半導体記憶装置において、消去テストを完
全なものとしようとする場合、依然として、該テストに
膨大な時間を要するといった問題が生じていた。
例の不揮発性半導体記憶装置において、消去テストを完
全なものとしようとする場合、依然として、該テストに
膨大な時間を要するといった問題が生じていた。
【００１６】そこで、本発明の目的は、上述した引用例
の有する不具合を解消し、消去テストに要する時間を短
縮することができる不揮発性半導体記憶装置を提供する
ことにある。
の有する不具合を解消し、消去テストに要する時間を短
縮することができる不揮発性半導体記憶装置を提供する
ことにある。
【００１７】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、以下に示す原理に基づいて、所望と
する不揮発性半導体記憶装置を構成することとした。
を解決するために、以下に示す原理に基づいて、所望と
する不揮発性半導体記憶装置を構成することとした。
【００１８】一般に、各ブロックに対応して設けられて
いる消去回路には、消去時に各ブロックに所定の電圧を
供給するために、アドレス信号に応じてスイッチング動
作を行う消去用トランジスタが備えられている。ここ
で、各ブロックが消去動作を行う場合にセカンドタイム
スケールの時間を要するのに対して、この消去用トラン
ジスタがアドレス信号に応じてスイッチング動作を行う
ためには、ナノセカンドのタイムスケールの時間しか必
要としない。
いる消去回路には、消去時に各ブロックに所定の電圧を
供給するために、アドレス信号に応じてスイッチング動
作を行う消去用トランジスタが備えられている。ここ
で、各ブロックが消去動作を行う場合にセカンドタイム
スケールの時間を要するのに対して、この消去用トラン
ジスタがアドレス信号に応じてスイッチング動作を行う
ためには、ナノセカンドのタイムスケールの時間しか必
要としない。
【００１９】また、偶数ブロック群／奇数ブロック群と
いうブロック群に限らず、複数のブロックを指定して一
括して消去テストを行い、各ブロックが干渉なく消去可
能であると判断された場合とは、換言すれば、対応する
消去用トランジスタさえオンになれば、各ブロックが消
去可能であることを示している。
いうブロック群に限らず、複数のブロックを指定して一
括して消去テストを行い、各ブロックが干渉なく消去可
能であると判断された場合とは、換言すれば、対応する
消去用トランジスタさえオンになれば、各ブロックが消
去可能であることを示している。
【００２０】そこで、本発明においては、対応する消去
用トランジスタがオンにさえなれば、各ブロックが消去
可能であると判断された後に、個々のブロックを指定す
るアドレス信号に応じて、対応する消去用トランジスタ
がスイッチング動作を行うかどうかを判断することによ
り、消去テストに要する時間を短縮するものとした。
用トランジスタがオンにさえなれば、各ブロックが消去
可能であると判断された後に、個々のブロックを指定す
るアドレス信号に応じて、対応する消去用トランジスタ
がスイッチング動作を行うかどうかを判断することによ
り、消去テストに要する時間を短縮するものとした。
【００２１】以下に、このような本発明の概念に基づい
て、消去テストを行うための具体的手段を列挙する。
て、消去テストを行うための具体的手段を列挙する。
【００２２】即ち、本発明によれば、第１の不揮発性半
導体記憶装置として、複数のメモリセルから構成される
ブロックを複数個有するメモリセルアレイと、データ消
去すべきブロックを指定するためのブロックアドレス信
号を生成するためのブロックアドレス信号生成手段と、
前記ブロックアドレス信号を受けて前記ブロック毎にデ
ータを消去するために前記複数のブロックの夫々に対応
して設けられた複数の消去回路とを備えた不揮発性半導
体記憶装置において、前記複数の消去回路の夫々は、ブ
ロックアドレス信号に応じて、対応する前記ブロックに
対して、データ消去に必要な所定の電圧を供給するスイ
ッチング素子として動作する消去用トランジスタと、該
消去用トランジスタが、前記ブロックアドレス信号に応
じて、対応する前記ブロックに対して前記所定の電圧を
供給するかどうかを表す消去アドレス検出信号を出力す
るための消去アドレス検出回路とを備えていることを特
徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、複数のメモリセルから構成される
ブロックを複数個有するメモリセルアレイと、データ消
去すべきブロックを指定するためのブロックアドレス信
号を生成するためのブロックアドレス信号生成手段と、
前記ブロックアドレス信号を受けて前記ブロック毎にデ
ータを消去するために前記複数のブロックの夫々に対応
して設けられた複数の消去回路とを備えた不揮発性半導
体記憶装置において、前記複数の消去回路の夫々は、ブ
ロックアドレス信号に応じて、対応する前記ブロックに
対して、データ消去に必要な所定の電圧を供給するスイ
ッチング素子として動作する消去用トランジスタと、該
消去用トランジスタが、前記ブロックアドレス信号に応
じて、対応する前記ブロックに対して前記所定の電圧を
供給するかどうかを表す消去アドレス検出信号を出力す
るための消去アドレス検出回路とを備えていることを特
徴とする不揮発性半導体記憶装置が得られる。
【００２３】また、本発明によれば、第２の不揮発性半
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記複数の消去回路の夫々は、消去テスト
の形態を指定する外部からの消去テスト信号と、前記ブ
ロックアドレス信号とを受けて、前記消去用トランジス
タを駆動するかどうかを判定し、駆動する場合には、ト
ランジスタ駆動信号を前記消去用トランジスタに対して
出力するための駆動信号生成手段を更に備えていること
を特徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記複数の消去回路の夫々は、消去テスト
の形態を指定する外部からの消去テスト信号と、前記ブ
ロックアドレス信号とを受けて、前記消去用トランジス
タを駆動するかどうかを判定し、駆動する場合には、ト
ランジスタ駆動信号を前記消去用トランジスタに対して
出力するための駆動信号生成手段を更に備えていること
を特徴とする不揮発性半導体記憶装置が得られる。
【００２４】更に、本発明によれば、第３の不揮発性半
導体記憶装置として、前記第２の不揮発性半導体記憶装
置において、前記ブロックアドレス信号は、複数のビッ
トを有するビット列であり、夫々の前記駆動信号生成手
段は、前記消去テスト信号がオンである場合には、前記
ブロックアドレス信号を構成する前記ビット列の最下位
ビットに従って、対応するブロックが前記メモリセルア
レイにおいて、偶数番目であるか奇数番目であるかによ
って、対応する前記消去用トランジスタを駆動するかど
うかを判定し、駆動する場合には、前記消去用トランジ
スタに対して前記トランジスタ駆動信号を出力し、前記
消去テスト信号がオフの場合には、前記ブロックアドレ
ス信号のみに従って、前記判定を行い、前記消去用トラ
ンジスタを駆動する場合には、対応する前記消去用トラ
ンジスタに、前記トランジスタ駆動信号を出力すること
を特徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第２の不揮発性半導体記憶装
置において、前記ブロックアドレス信号は、複数のビッ
トを有するビット列であり、夫々の前記駆動信号生成手
段は、前記消去テスト信号がオンである場合には、前記
ブロックアドレス信号を構成する前記ビット列の最下位
ビットに従って、対応するブロックが前記メモリセルア
レイにおいて、偶数番目であるか奇数番目であるかによ
って、対応する前記消去用トランジスタを駆動するかど
うかを判定し、駆動する場合には、前記消去用トランジ
スタに対して前記トランジスタ駆動信号を出力し、前記
消去テスト信号がオフの場合には、前記ブロックアドレ
ス信号のみに従って、前記判定を行い、前記消去用トラ
ンジスタを駆動する場合には、対応する前記消去用トラ
ンジスタに、前記トランジスタ駆動信号を出力すること
を特徴とする不揮発性半導体記憶装置が得られる。
【００２５】また、本発明によれば、第４の不揮発性半
導体記憶装置として、前記第１乃至第３のいずれかの不
揮発性半導体記憶装置において、前記ブロック毎に、当
該ブロックを構成する複数のメモリセルの夫々が有する
ソースは、ソースラインに接続されており、該ソースラ
インは、対応する前記消去用トランジスタに接続され
て、前記所定の電圧を供給されることを特徴とする不揮
発性半導体記憶装置が得られる。
導体記憶装置として、前記第１乃至第３のいずれかの不
揮発性半導体記憶装置において、前記ブロック毎に、当
該ブロックを構成する複数のメモリセルの夫々が有する
ソースは、ソースラインに接続されており、該ソースラ
インは、対応する前記消去用トランジスタに接続され
て、前記所定の電圧を供給されることを特徴とする不揮
発性半導体記憶装置が得られる。
【００２６】更に、本発明によれば、第５の不揮発性半
導体記憶装置として、前記第１乃至第３のいずれかの不
揮発性半導体記憶装置において、前記ブロック毎に、当
該ブロックを構成する複数のメモリセルの夫々が有する
ゲートは、消去ラインに接続されており、該消去ライン
は、対応する前記消去用トランジスタに接続されて、前
記所定の電圧を供給されることを特徴とする不揮発性半
導体記憶装置が得られる。
導体記憶装置として、前記第１乃至第３のいずれかの不
揮発性半導体記憶装置において、前記ブロック毎に、当
該ブロックを構成する複数のメモリセルの夫々が有する
ゲートは、消去ラインに接続されており、該消去ライン
は、対応する前記消去用トランジスタに接続されて、前
記所定の電圧を供給されることを特徴とする不揮発性半
導体記憶装置が得られる。
【００２７】また、本発明によれば、第３、並びにこれ
を受ける第４及び第５の不揮発性半導体記憶装置におけ
るブロック消去のテスト方法として、前記複数のブロッ
クの内、前記メモリセルアレイにおける偶数番目に位置
するブロックの群である偶数ブロック群と、前記メモリ
セルアレイにおける奇数番目に位置するブロックの群で
ある奇数ブロック群とに関して、該偶数ブロック群と奇
数ブロック群とのいずれか一方のブロック群のデータ消
去を行う第１のステップと、該一方のブロック群のデー
タ消去が完全になされたことと、該一方のブロック群と
残りの前記ブロック群とが干渉していないことを確認す
る第２のステップと、前記偶数ブロック群と前記奇数ブ
ロック群との内、前記残りのブロック群のデータ消去を
行う第３のステップと、該残りのブロック群のデータ消
去が完全になされたことを確認する第４のステップと、
前記複数のブロックの夫々を指定するアドレス信号に応
じて、対応する前記消去用トランジスタがオンするかど
うかを検出する第５のステップとを備えることを特徴と
する不揮発性半導体記憶装置におけるブロック消去のテ
スト方法が得られる。
を受ける第４及び第５の不揮発性半導体記憶装置におけ
るブロック消去のテスト方法として、前記複数のブロッ
クの内、前記メモリセルアレイにおける偶数番目に位置
するブロックの群である偶数ブロック群と、前記メモリ
セルアレイにおける奇数番目に位置するブロックの群で
ある奇数ブロック群とに関して、該偶数ブロック群と奇
数ブロック群とのいずれか一方のブロック群のデータ消
去を行う第１のステップと、該一方のブロック群のデー
タ消去が完全になされたことと、該一方のブロック群と
残りの前記ブロック群とが干渉していないことを確認す
る第２のステップと、前記偶数ブロック群と前記奇数ブ
ロック群との内、前記残りのブロック群のデータ消去を
行う第３のステップと、該残りのブロック群のデータ消
去が完全になされたことを確認する第４のステップと、
前記複数のブロックの夫々を指定するアドレス信号に応
じて、対応する前記消去用トランジスタがオンするかど
うかを検出する第５のステップとを備えることを特徴と
する不揮発性半導体記憶装置におけるブロック消去のテ
スト方法が得られる。
【００２８】尚、第４のステップとして、該残りのブロ
ック群のデータ消去が完全になされたことと、該残りの
ブロック群と前記一方のブロック群とが干渉していない
ことを確認する第４のステップとしても良い。
ック群のデータ消去が完全になされたことと、該残りの
ブロック群と前記一方のブロック群とが干渉していない
ことを確認する第４のステップとしても良い。
【００２９】
【発明の実施の形態】以下に、本発明の実施の形態の不
揮発性半導体記憶装置について、図面を参照して説明す
る。
揮発性半導体記憶装置について、図面を参照して説明す
る。
【００３０】（第１の実施の形態）本発明の第１の実施
の形態の不揮発性半導体記憶装置は、図１に示される様
に、複数のブロックＢ０〜Ｂ３１を有するメモリセルア
レイ１０と、ブロックアドレス信号生成手段２０と、複
数のブロックＢ０〜Ｂ３１に対応した複数の消去回路Ｅ
０〜Ｅ３１とを備えている。
の形態の不揮発性半導体記憶装置は、図１に示される様
に、複数のブロックＢ０〜Ｂ３１を有するメモリセルア
レイ１０と、ブロックアドレス信号生成手段２０と、複
数のブロックＢ０〜Ｂ３１に対応した複数の消去回路Ｅ
０〜Ｅ３１とを備えている。
【００３１】各ブロック（Ｂ０〜Ｂ３１）１１は、図２
に示される様に、メモリセル１２がワードライン１３、
ビットライン１４、及びソースライン１５で接続されて
なるメモリセルアレイ１０において、一つのワードライ
ン１３が接続されているメモリセル１２で構成されてい
る。即ち、本実施の形態において、各ブロック１１は、
メモリセルアレイ１０における一行に相当する。また、
各ブロック１１のソースライン１５には、後述する様
に、消去用トランジスタにより所定の電圧が供給され
る。尚、メモリセルアレイ１０において、偶数番目に位
置するブロックＢ０，Ｂ２，Ｂ４・・・，Ｂ３０を総称
して偶数ブロック群と呼び、奇数番目に位置するブロッ
クＢ１，Ｂ３，Ｂ５，・・・，Ｂ３１を総称して奇数ブ
ロック群と呼ぶこととする。
に示される様に、メモリセル１２がワードライン１３、
ビットライン１４、及びソースライン１５で接続されて
なるメモリセルアレイ１０において、一つのワードライ
ン１３が接続されているメモリセル１２で構成されてい
る。即ち、本実施の形態において、各ブロック１１は、
メモリセルアレイ１０における一行に相当する。また、
各ブロック１１のソースライン１５には、後述する様
に、消去用トランジスタにより所定の電圧が供給され
る。尚、メモリセルアレイ１０において、偶数番目に位
置するブロックＢ０，Ｂ２，Ｂ４・・・，Ｂ３０を総称
して偶数ブロック群と呼び、奇数番目に位置するブロッ
クＢ１，Ｂ３，Ｂ５，・・・，Ｂ３１を総称して奇数ブ
ロック群と呼ぶこととする。
【００３２】ブロックアドレス信号生成手段２０は、デ
ータ消去すべきブロック１１を指定するためのブロック
アドレス信号を生成して、後述する様に、消去回路の有
する駆動信号生成手段に対して、該ブロックアドレス信
号を出力するためのものである。尚、本実施の形態にお
いて、ブロックアドレス信号は、複数のビットからなる
ビット列であるものとする。
ータ消去すべきブロック１１を指定するためのブロック
アドレス信号を生成して、後述する様に、消去回路の有
する駆動信号生成手段に対して、該ブロックアドレス信
号を出力するためのものである。尚、本実施の形態にお
いて、ブロックアドレス信号は、複数のビットからなる
ビット列であるものとする。
【００３３】各消去回路（Ｅ０〜Ｅ３１）３０は、図３
に示される様に、夫々、消去用トランジスタ３１と、駆
動信号生成手段３２と、消去アドレス検出回路３３とを
備えている。
に示される様に、夫々、消去用トランジスタ３１と、駆
動信号生成手段３２と、消去アドレス検出回路３３とを
備えている。
【００３４】更に詳しくは、消去用トランジスタ３１
は、対応する各ブロックＢ０〜Ｂ３１の夫々が有するソ
ースライン１５に対して、消去動作を行う際に、後述す
るトランジスタ駆動信号により駆動されて、所定の電圧
を供給するためのスイッチング素子として動作するもの
である。
は、対応する各ブロックＢ０〜Ｂ３１の夫々が有するソ
ースライン１５に対して、消去動作を行う際に、後述す
るトランジスタ駆動信号により駆動されて、所定の電圧
を供給するためのスイッチング素子として動作するもの
である。
【００３５】また、駆動信号生成手段３２は、ブロック
アドレス信号生成手段２０の出力するブロックアドレス
信号と、外部から与えられる消去テスト信号とを受け
て、消去用トランジスタ３１を駆動するかどうかを判定
し、駆動する場合には、トランジスタ駆動信号を消去用
トランジスタ３１に対して出力するためのものである。
ここで、本実施の形態において、消去テスト信号は、偶
数ブロック又は奇数ブロックのいずれか一方を一括して
消去する様な消去テストを行う場合にオンであり、各ブ
ロックを一義的に指定して消去する場合にオフであるも
のとする。これに伴い、駆動信号生成手段３２は、消去
テスト信号がオンである場合、ブロックアドレス信号を
構成するビット列の最下位ビットの示す“０”又は
“１”に従って、奇数ブロック群／偶数ブロック群をい
ずれか一方が一括して指定されているものと判定して、
対応するブロックが該指定に該当している場合には、前
述のトランジスタ駆動信号を消去用トランジスタ３１に
対して出力する。一方、消去テスト信号がオフである場
合、駆動信号生成手段３２は、ブロックアドレス信号を
構成するビット列の全てに従って、消去用トランジスタ
３１を駆動するかどうかを判定する。このことから理解
される様に、テスト信号がオンである場合、ブロックア
ドレス信号を構成するビット列の内、最下位ビットを除
くビットは、以下なる値をとっても良く、消去用トラン
ジスタ３１を駆動するかどうかの判定に影響を及ぼさな
いものである。
アドレス信号生成手段２０の出力するブロックアドレス
信号と、外部から与えられる消去テスト信号とを受け
て、消去用トランジスタ３１を駆動するかどうかを判定
し、駆動する場合には、トランジスタ駆動信号を消去用
トランジスタ３１に対して出力するためのものである。
ここで、本実施の形態において、消去テスト信号は、偶
数ブロック又は奇数ブロックのいずれか一方を一括して
消去する様な消去テストを行う場合にオンであり、各ブ
ロックを一義的に指定して消去する場合にオフであるも
のとする。これに伴い、駆動信号生成手段３２は、消去
テスト信号がオンである場合、ブロックアドレス信号を
構成するビット列の最下位ビットの示す“０”又は
“１”に従って、奇数ブロック群／偶数ブロック群をい
ずれか一方が一括して指定されているものと判定して、
対応するブロックが該指定に該当している場合には、前
述のトランジスタ駆動信号を消去用トランジスタ３１に
対して出力する。一方、消去テスト信号がオフである場
合、駆動信号生成手段３２は、ブロックアドレス信号を
構成するビット列の全てに従って、消去用トランジスタ
３１を駆動するかどうかを判定する。このことから理解
される様に、テスト信号がオンである場合、ブロックア
ドレス信号を構成するビット列の内、最下位ビットを除
くビットは、以下なる値をとっても良く、消去用トラン
ジスタ３１を駆動するかどうかの判定に影響を及ぼさな
いものである。
【００３６】また、消去アドレス検出回路３３は、消去
用トランジスタ３１が駆動信号生成手段３２からのトラ
ンジスタ駆動信号に従って、オンしているかどうか、即
ち、対応するブロック１１に対して所定の電圧を供給し
ているかどうかを検出して、検出結果を消去アドレス検
出信号として、判定手段（図示せず）に出力するための
ものである。
用トランジスタ３１が駆動信号生成手段３２からのトラ
ンジスタ駆動信号に従って、オンしているかどうか、即
ち、対応するブロック１１に対して所定の電圧を供給し
ているかどうかを検出して、検出結果を消去アドレス検
出信号として、判定手段（図示せず）に出力するための
ものである。
【００３７】更に詳しくは、消去アドレス検出回路３３
は、図４に示される様に、トランジスタ３３２と、抵抗
３３３とを備えている。トランジスタ３３２のゲート
は、消去用トランジスタ３１のゲートと接続されてい
る。また、このような構成を備える消去アドレス検出回
路３３は、消去用トランジスタ３１がオンする際に、ト
ランジスタ３３２のドレインと抵抗３３３との接続点か
ら、判定手段（図示せず）に対して電源電圧Ｖppを出力
する。
は、図４に示される様に、トランジスタ３３２と、抵抗
３３３とを備えている。トランジスタ３３２のゲート
は、消去用トランジスタ３１のゲートと接続されてい
る。また、このような構成を備える消去アドレス検出回
路３３は、消去用トランジスタ３１がオンする際に、ト
ランジスタ３３２のドレインと抵抗３３３との接続点か
ら、判定手段（図示せず）に対して電源電圧Ｖppを出力
する。
【００３８】以上説明してきた様な構成を備える本実施
の形態の不揮発性半導体記憶装置においては、以下に示
す様な第１乃至第５のステップを有するブロック消去の
テスト方法を行うことが可能である。
の形態の不揮発性半導体記憶装置においては、以下に示
す様な第１乃至第５のステップを有するブロック消去の
テスト方法を行うことが可能である。
【００３９】即ち、第１のステップは、テスト信号をオ
ンとし、偶数ブロック群（奇数ブロック群）を指定し
て、偶数ブロック群（奇数ブロック群）を一括して消去
テストする。
ンとし、偶数ブロック群（奇数ブロック群）を指定し
て、偶数ブロック群（奇数ブロック群）を一括して消去
テストする。
【００４０】第２のステップは、第１のステップにて、
偶数ブロック群（奇数ブロック群）の消去が正常に行わ
れたことと、偶数ブロック群（奇数ブロック群）と奇数
ブロック群（偶数ブロック群）とが干渉していないこと
をベリファイし、確認後、全てのブロックに対して
“１”（“０”）を書き込む。
偶数ブロック群（奇数ブロック群）の消去が正常に行わ
れたことと、偶数ブロック群（奇数ブロック群）と奇数
ブロック群（偶数ブロック群）とが干渉していないこと
をベリファイし、確認後、全てのブロックに対して
“１”（“０”）を書き込む。
【００４１】第３のステップは、テスト信号をオンと
し、奇数ブロック群（偶数ブロック群）を指定して、奇
数ブロック群（偶数ブロック群）を一括して消去テスト
する。
し、奇数ブロック群（偶数ブロック群）を指定して、奇
数ブロック群（偶数ブロック群）を一括して消去テスト
する。
【００４２】第４のステップは、第３のステップにて、
奇数ブロック群（偶数ブロック群）の消去が正常に行わ
れたかどうかをベリファイし、確認後、全てのブロック
に対して“１”（“０”）を書き込む。
奇数ブロック群（偶数ブロック群）の消去が正常に行わ
れたかどうかをベリファイし、確認後、全てのブロック
に対して“１”（“０”）を書き込む。
【００４３】尚、上述の例においては、第２のステップ
で、偶数ブロック群と奇数ブロック群とが干渉していな
いことを確認しているため、第４のステップでは、奇数
ブロック群と偶数ブロック群とが干渉していないことを
確認しないこととしている。しかし、隣り合うブロック
間がダイオードの様なもので、接続している、又は干渉
されている等と考えられる場合、第４のステップとし
て、奇数ブロック群（偶数ブロック群）の消去が正常に
行われたことと、奇数ブロック群（偶数ブロック群）と
偶数ブロック群（奇数ブロック群）とが干渉していない
ことをベリファイすることとしても良い。
で、偶数ブロック群と奇数ブロック群とが干渉していな
いことを確認しているため、第４のステップでは、奇数
ブロック群と偶数ブロック群とが干渉していないことを
確認しないこととしている。しかし、隣り合うブロック
間がダイオードの様なもので、接続している、又は干渉
されている等と考えられる場合、第４のステップとし
て、奇数ブロック群（偶数ブロック群）の消去が正常に
行われたことと、奇数ブロック群（偶数ブロック群）と
偶数ブロック群（奇数ブロック群）とが干渉していない
ことをベリファイすることとしても良い。
【００４４】ここまでの第１乃至第４のステップにおい
て、消去用トランジスタがオンになりさえすれば、消去
が正常に行われることを確認した後、以下に示す第５の
ステップを行う。尚、第２及び第４のステップにおけ
る、ベリファイ／書込動作は、従来一般に不揮発性半導
体記憶装置が備えている構成（図示せず）を用いて行わ
れる。
て、消去用トランジスタがオンになりさえすれば、消去
が正常に行われることを確認した後、以下に示す第５の
ステップを行う。尚、第２及び第４のステップにおけ
る、ベリファイ／書込動作は、従来一般に不揮発性半導
体記憶装置が備えている構成（図示せず）を用いて行わ
れる。
【００４５】第５のステップは、テスト信号をオフと
し、複数のブロックＢ０〜Ｂ３１の夫々を指定するブロ
ックアドレス信号に従い、対応する消去用トランジスタ
３１がオンするかどうかを判定する。ここで、ブロック
アドレス信号が、複数のブロックＢ０〜Ｂ３１のいずれ
のブロックから指定するのかといった順番等は、任意に
定め得るものである。
し、複数のブロックＢ０〜Ｂ３１の夫々を指定するブロ
ックアドレス信号に従い、対応する消去用トランジスタ
３１がオンするかどうかを判定する。ここで、ブロック
アドレス信号が、複数のブロックＢ０〜Ｂ３１のいずれ
のブロックから指定するのかといった順番等は、任意に
定め得るものである。
【００４６】このようなテスト方法によれば、第１乃至
第４のステップにおいて、消去用トランジスタ３１がオ
ンしさえすれば、ブロック消去可能であることが分かっ
ているため、第５のステップにおいては、各ブロックが
消去完了するまで時間を費やすことなく、消去用トラン
ジスタ３１がオンするかどうかのみを検出すれば良い。
従って、例えば、一度にブロックのデータを消去するた
め要する時間を約２秒とした場合、偶数ブロック群及び
奇数ブロック群の消去に要する時間は約４秒である。一
方、消去用トランジスタ３１のスイッチングは、ナノセ
カンドのタイムスケールで行われることから、消去時間
に比較して無視することが出来る。結果として、本発明
のブロック消去のテスト方法によれば、約４秒で完全な
消去テストが完了することになる。それに対して、従来
の様に、各ブロックを個別にブロック消去テストを行う
とすると約６４秒の時間を要することになる。このこと
から理解される様に、本発明によれば、１メモリセルア
レイ当たり約１分という時間を短縮することができる。
第４のステップにおいて、消去用トランジスタ３１がオ
ンしさえすれば、ブロック消去可能であることが分かっ
ているため、第５のステップにおいては、各ブロックが
消去完了するまで時間を費やすことなく、消去用トラン
ジスタ３１がオンするかどうかのみを検出すれば良い。
従って、例えば、一度にブロックのデータを消去するた
め要する時間を約２秒とした場合、偶数ブロック群及び
奇数ブロック群の消去に要する時間は約４秒である。一
方、消去用トランジスタ３１のスイッチングは、ナノセ
カンドのタイムスケールで行われることから、消去時間
に比較して無視することが出来る。結果として、本発明
のブロック消去のテスト方法によれば、約４秒で完全な
消去テストが完了することになる。それに対して、従来
の様に、各ブロックを個別にブロック消去テストを行う
とすると約６４秒の時間を要することになる。このこと
から理解される様に、本発明によれば、１メモリセルア
レイ当たり約１分という時間を短縮することができる。
【００４７】（第２の実施の形態）本発明の第２の実施
の形態の不揮発性半導体記憶装置は、第１の実施の形態
の変形であり、消去アドレス検出回路を除き、構成要素
が同じであるため、該同構成要素については説明を省略
するものとする。
の形態の不揮発性半導体記憶装置は、第１の実施の形態
の変形であり、消去アドレス検出回路を除き、構成要素
が同じであるため、該同構成要素については説明を省略
するものとする。
【００４８】本実施の形態の特徴は、図５に示される様
な消去アドレス検出回路３３ａを備えていることにあ
る。詳しくは、消去アドレス検出回路３３ａは、インバ
ータで構成されており、消去用トランジスタ３１のドレ
インの電位を入力とするものである。
な消去アドレス検出回路３３ａを備えていることにあ
る。詳しくは、消去アドレス検出回路３３ａは、インバ
ータで構成されており、消去用トランジスタ３１のドレ
インの電位を入力とするものである。
【００４９】従って、このような構成の消去アドレス検
出回路３３ａを備えた不揮発性半導体記憶装置において
は、消去用トランジスタ３１がオンすると、判定手段へ
は、“０”が出力されることになる。結果として、ソー
スラインに所定の電圧が供給されているかどうかを判定
することができる。
出回路３３ａを備えた不揮発性半導体記憶装置において
は、消去用トランジスタ３１がオンすると、判定手段へ
は、“０”が出力されることになる。結果として、ソー
スラインに所定の電圧が供給されているかどうかを判定
することができる。
【００５０】その他の構成要素の動作及びテスト方法等
については、前述の第１の実施の形態と同様であること
から、説明を省略するものとする。
については、前述の第１の実施の形態と同様であること
から、説明を省略するものとする。
【００５１】（第３の実施の形態）本発明の第３の実施
の形態の不揮発性半導体記憶装置は、第２の実施の形態
と同様、第１の実施の形態の変形であり、消去アドレス
検出回路を除き、構成要素が同じであるため、該同構成
要素については説明を省略するものとする。
の形態の不揮発性半導体記憶装置は、第２の実施の形態
と同様、第１の実施の形態の変形であり、消去アドレス
検出回路を除き、構成要素が同じであるため、該同構成
要素については説明を省略するものとする。
【００５２】本実施の形態の特徴は、図６に示される様
な消去アドレス検出回路３３ｂを備えていることにあ
る。詳しくは、消去アドレス検出回路３３ｂは、消去用
トランジスタ３１のゲートに接続された単なるラインで
あり、消去用トランジスタ３１を駆動するためのトラン
ジスタ駆動信号を直接的にみてアドレス指定が正確に行
われているかどうかを判定するためのものである。
な消去アドレス検出回路３３ｂを備えていることにあ
る。詳しくは、消去アドレス検出回路３３ｂは、消去用
トランジスタ３１のゲートに接続された単なるラインで
あり、消去用トランジスタ３１を駆動するためのトラン
ジスタ駆動信号を直接的にみてアドレス指定が正確に行
われているかどうかを判定するためのものである。
【００５３】その他の構成要素の動作及びテスト方法等
については、前述の第１の実施の形態と同様であること
から、説明を省略するものとする。
については、前述の第１の実施の形態と同様であること
から、説明を省略するものとする。
【００５４】（第４の実施の形態）本発明の第４の実施
の形態の不揮発性半導体記憶装置は、第１の実施の形態
において、ブロックの単位が異なる例である。
の形態の不揮発性半導体記憶装置は、第１の実施の形態
において、ブロックの単位が異なる例である。
【００５５】即ち、第１の実施の形態において、ブロッ
クは、図２を用いて説明した様に、メモリセルアレイ１
０における一行に相当するものであったが、本実施の形
態においては、図７に示される様に、メモリセルアレイ
における二行に相当するものである。
クは、図２を用いて説明した様に、メモリセルアレイ１
０における一行に相当するものであったが、本実施の形
態においては、図７に示される様に、メモリセルアレイ
における二行に相当するものである。
【００５６】また、本実施の形態におけるブロック１６
において、ワードライン１３は行毎に独立に設けられて
いるが、２つのソースライン１５１及び１５２に関して
は、一つのラインにまとめられて、即ち、ワイヤードオ
アを形成されており、ブロック消去の際には、このまと
められた一つのラインに対して、消去用トランジスタを
介して所定の電圧が供給されることになる。
において、ワードライン１３は行毎に独立に設けられて
いるが、２つのソースライン１５１及び１５２に関して
は、一つのラインにまとめられて、即ち、ワイヤードオ
アを形成されており、ブロック消去の際には、このまと
められた一つのラインに対して、消去用トランジスタを
介して所定の電圧が供給されることになる。
【００５７】尚、この点を除き他の動作及びテスト方法
等については、前述の第１の実施の形態と同様であるこ
とから、説明を省略するものとする。
等については、前述の第１の実施の形態と同様であるこ
とから、説明を省略するものとする。
【００５８】また、本実施の形態においては、第１の実
施の形態の変形として説明してきたが、第２及び第３の
実施の形態に適用可能なのは言うまでもないことであ
る。
施の形態の変形として説明してきたが、第２及び第３の
実施の形態に適用可能なのは言うまでもないことであ
る。
【００５９】更に、本実施の形態の原理に基づいて、ブ
ロックの単位を３行以上としても良い。
ロックの単位を３行以上としても良い。
【００６０】尚、第１乃至第４の実施の形態において、
メモリセルとしては、フラッシュメモリを例にとり（文
言上は限定していないが、図示してある）説明してきた
が、これに限定されるものではないことは、言うまでも
ない。
メモリセルとしては、フラッシュメモリを例にとり（文
言上は限定していないが、図示してある）説明してきた
が、これに限定されるものではないことは、言うまでも
ない。
【００６１】（第５の実施の形態）本発明の第５の実施
の形態の不揮発性半導体記憶装置は、図８に示される様
なメモリセル１２ａを備えたものである。
の形態の不揮発性半導体記憶装置は、図８に示される様
なメモリセル１２ａを備えたものである。
【００６２】詳しくは、本実施の形態の不揮発性半導体
記憶装置は、図９に示される様に、メモリセル１２ａ隣
り合うメモリセル１２ａとソース同士／ドレイン同士を
接続される様にして構成されたメモリセルアレイ１０ａ
を備えている。
記憶装置は、図９に示される様に、メモリセル１２ａ隣
り合うメモリセル１２ａとソース同士／ドレイン同士を
接続される様にして構成されたメモリセルアレイ１０ａ
を備えている。
【００６３】ここで、本実施の形態におけるブロック１
１の単位は、メモリセルアレイ１０ａにおける一行であ
る。夫々の行において、ブロック消去時には、ワードラ
イン１３は、消去回路から所定の電圧を供給される消去
ラインとして動作する。
１の単位は、メモリセルアレイ１０ａにおける一行であ
る。夫々の行において、ブロック消去時には、ワードラ
イン１３は、消去回路から所定の電圧を供給される消去
ラインとして動作する。
【００６４】尚、適用可能な消去回路及びブロック消去
のテスト方法、その他は、第１乃至第３の実施の形態に
て説明したものと同様であるため、説明を省略する。
のテスト方法、その他は、第１乃至第３の実施の形態に
て説明したものと同様であるため、説明を省略する。
【００６５】（第６の実施の形態）本発明の第６の実施
の形態の不揮発性半導体記憶装置は、第５の実施の形態
の変形である。
の形態の不揮発性半導体記憶装置は、第５の実施の形態
の変形である。
【００６６】図１０を参照すれば理解される様に、本実
施の形態は、第５の実施の形態と比較して、ブロックの
単位が異なる。即ち、本実施の形態において、ブロック
１６の単位は、メモリセルアレイ１０ａにおける二行で
ある。
施の形態は、第５の実施の形態と比較して、ブロックの
単位が異なる。即ち、本実施の形態において、ブロック
１６の単位は、メモリセルアレイ１０ａにおける二行で
ある。
【００６７】ここで、注意すべき点としては、第４の実
施の形態においては、消去ラインがソースラインであっ
たため、単に接続しても問題を生じなかったが、本実施
の形態においては、消去ラインがワードライン１３１及
び１３２であることから、２つのワードライン１３１及
び１３２間をショートさせてしまうと、読出及び書込動
作等のビットアドレス指定に問題を生じてしまうことが
挙げられる。
施の形態においては、消去ラインがソースラインであっ
たため、単に接続しても問題を生じなかったが、本実施
の形態においては、消去ラインがワードライン１３１及
び１３２であることから、２つのワードライン１３１及
び１３２間をショートさせてしまうと、読出及び書込動
作等のビットアドレス指定に問題を生じてしまうことが
挙げられる。
【００６８】従って、本実施の形態における消去回路３
０ａは、消去動作時において、各ワードラインに別個に
所定の電圧を供給するために、２つの消去用トランジス
タ３１１及び３１２を備えている。また、消去アドレス
検出回路３３ａは、２つの消去用トランジスタ３１１及
び３１２に関する状態を入力とし、１つの消去アドレス
検出信号を出力するものである。
０ａは、消去動作時において、各ワードラインに別個に
所定の電圧を供給するために、２つの消去用トランジス
タ３１１及び３１２を備えている。また、消去アドレス
検出回路３３ａは、２つの消去用トランジスタ３１１及
び３１２に関する状態を入力とし、１つの消去アドレス
検出信号を出力するものである。
【００６９】具体的には、図１２又は図１３に示される
ような構成を備えた消去アドレス検出回路３３ａ及び３
３ｂが例として挙げられる。
ような構成を備えた消去アドレス検出回路３３ａ及び３
３ｂが例として挙げられる。
【００７０】図１２に示される消去アドレス検出回路３
３ａは、２つのｎＭＯＳトランジスタで構成された２入
力ＮＡＮＤ回路であり、２つの消去用トランジスタ３１
１及び３１２の夫々のドレインの電位を入力とするもの
である。
３ａは、２つのｎＭＯＳトランジスタで構成された２入
力ＮＡＮＤ回路であり、２つの消去用トランジスタ３１
１及び３１２の夫々のドレインの電位を入力とするもの
である。
【００７１】図１３に示される消去アドレス検出回路３
３ｂは、２つのインバータと２入力ＮＯＲ回路とを備え
るものであり、２つの消去用トランジスタ３１１及び３
１２の夫々のドレインの電位を入力とするものである。
３ｂは、２つのインバータと２入力ＮＯＲ回路とを備え
るものであり、２つの消去用トランジスタ３１１及び３
１２の夫々のドレインの電位を入力とするものである。
【００７２】２つの消去アドレス検出回路３３ａ及び３
３ｂのいずれも、２つの消去用トランジスタ３１１及び
３１２の双方がオンした場合、消去アドレス検出信号と
して“０”を出力する。
３ｂのいずれも、２つの消去用トランジスタ３１１及び
３１２の双方がオンした場合、消去アドレス検出信号と
して“０”を出力する。
【００７３】このような構成を備えた本実施の形態の不
揮発性半導体装置において、その他の構成要素の動作及
びテスト方法等については、前述の第１の実施の形態と
同様であることから、説明を省略するものとする。
揮発性半導体装置において、その他の構成要素の動作及
びテスト方法等については、前述の第１の実施の形態と
同様であることから、説明を省略するものとする。
【００７４】尚、本実施の形態においては、ブロックの
単位がメモリセルアレイにおける二行に相当するものと
して説明してきたが、同様の原理に基づいて、ブロック
の単位が三行以上に相当する場合についても適用可能で
あることは言うまでもない。
単位がメモリセルアレイにおける二行に相当するものと
して説明してきたが、同様の原理に基づいて、ブロック
の単位が三行以上に相当する場合についても適用可能で
あることは言うまでもない。
【００７５】
【発明の効果】以上説明してきた様に、本発明によれ
ば、消去テストに要する時間を大幅に時間を短縮するこ
とができる不揮発性半導体記憶装置を提供することが出
来る。
ば、消去テストに要する時間を大幅に時間を短縮するこ
とができる不揮発性半導体記憶装置を提供することが出
来る。
【００７６】例えば、メモリセルアレイが３２ブロック
から構成されており、一度ブロック消去を行うために必
要とする時間を約２秒とすると、従来例と比較して１分
近くもの時間を短縮することができる。
から構成されており、一度ブロック消去を行うために必
要とする時間を約２秒とすると、従来例と比較して１分
近くもの時間を短縮することができる。
【図１】第１の実施の形態の不揮発性半導体記憶装置に
おける本発明にかかる構成を示すブロック図である。
おける本発明にかかる構成を示すブロック図である。
【図２】第１の実施の形態におけるメモリセルアレイを
示す図である。
示す図である。
【図３】第１の実施の形態における消去回路の構成を示
す図である。
す図である。
【図４】第１の実施の形態における消去アドレス検出回
路の構成を示す具体例である。
路の構成を示す具体例である。
【図５】第２の実施の形態における消去アドレス検出回
路の構成を示す具体例である。
路の構成を示す具体例である。
【図６】第３の実施の形態における消去アドレス検出回
路の構成を示す具体例である。
路の構成を示す具体例である。
【図７】第４の実施の形態におけるメモリセルアレイ及
びブロックの単位を示す図である。
びブロックの単位を示す図である。
【図８】第５の実施の形態におけるメモリセルの構造を
示す図である。
示す図である。
【図９】第５の実施の形態におけるメモリセルアレイを
示す図である。
示す図である。
【図１０】第６の実施の形態におけるメモリセルアレイ
及びブロックの単位を示す図である。
及びブロックの単位を示す図である。
【図１１】第６の実施の形態における消去回路の構成を
示すブロック図である。
示すブロック図である。
【図１２】第６の実施の形態における消去アドレス検出
回路の構成を示す具体例である。
回路の構成を示す具体例である。
【図１３】第６の実施の形態における消去アドレス検出
回路の構成を示す他の具体例である。
回路の構成を示す他の具体例である。
１０ メモリセルアレイ １１ ブロック １２ メモリセルアレイ １３ ワードライン １４ ビットライン １５ ソースライン １６ ブロック ２０ ブロックアドレス信号生成手段 ３０ 消去回路 ３１ 消去用トランジスタ ３２ 駆動信号生成手段 ３３ 消去アドレス検出回路
Claims (7)
- 【請求項１】 複数のメモリセルから構成されるブロッ
クを複数個有するメモリセルアレイと、データ消去すべ
きブロックを指定するためのブロックアドレス信号を生
成するためのブロックアドレス信号生成手段と、前記ブ
ロックアドレス信号を受けて前記ブロック毎にデータを
消去するために前記複数のブロックの夫々に対応して設
けられた複数の消去回路とを備えた不揮発性半導体記憶
装置において、 前記複数の消去回路の夫々は、 ブロックアドレス信号に応じて、対応する前記ブロック
に対して、データ消去に必要な所定の電圧を供給するス
イッチング素子として動作する消去用トランジスタと、 該消去用トランジスタが、前記ブロックアドレス信号に
応じて、対応する前記ブロックに対して前記所定の電圧
を供給するかどうかを表す消去アドレス検出信号を出力
するための消去アドレス検出回路とを備えていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 前記複数の消去回路の夫々は、消去テストの形態を指定
する外部からの消去テスト信号と、前記ブロックアドレ
ス信号とを受けて、前記消去用トランジスタを駆動する
かどうかを判定し、駆動する場合には、トランジスタ駆
動信号を前記消去用トランジスタに対して出力するため
の駆動信号生成手段を更に備えていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項３】 請求項２に記載の不揮発性半導体記憶装
置において、 前記ブロックアドレス信号は、複数のビットを有するビ
ット列であり、 夫々の前記駆動信号生成手段は、 前記消去テスト信号がオンである場合には、前記ブロッ
クアドレス信号を構成する前記ビット列の最下位ビット
に従って、対応するブロックが前記メモリセルアレイに
おいて、偶数番目であるか奇数番目であるかによって、
対応する前記消去用トランジスタを駆動するかどうかを
判定し、駆動する場合には、前記消去用トランジスタに
対して前記トランジスタ駆動信号を出力し、 前記消去テスト信号がオフの場合には、前記ブロックア
ドレス信号のみに従って、前記判定を行い、前記消去用
トランジスタを駆動する場合には、対応する前記消去用
トランジスタに、前記トランジスタ駆動信号を出力する
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の不揮発性半導体記憶装置において、 前記ブロック毎に、当該ブロックを構成する複数のメモ
リセルの夫々が有するソースは、ソースラインに接続さ
れており、 該ソースラインは、対応する前記消去用トランジスタに
接続されて、前記所定の電圧を供給されることを特徴と
する不揮発性半導体記憶装置。 - 【請求項５】 請求項１乃至請求項３のいずれかに記載
の不揮発性半導体記憶装置において、 前記ブロック毎に、当該ブロックを構成する複数のメモ
リセルの夫々が有するゲートは、消去ラインに接続され
ており、 該消去ラインは、対応する前記消去用トランジスタに接
続されて、前記所定の電圧を供給されることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項６】 複数のメモリセルから構成されるブロッ
クを複数個備えたメモリセルアレイと、前記ブロック毎
にデータを消去するために前記複数のブロックの夫々に
対応して設けられた複数の消去回路とを備え、該複数の
消去回路の夫々は、対応する前記ブロックに対して、デ
ータ消去に必要な所定の電圧を供給するスイッチング素
子として動作する消去用トランジスタを含んでいる不揮
発性半導体記憶装置におけるブロック消去のテスト方法
であって、 前記複数のブロックの内、前記メモリセルアレイにおけ
る偶数番目に位置するブロックの群である偶数ブロック
群と、前記メモリセルアレイにおける奇数番目に位置す
るブロックの群である奇数ブロック群とに関して、該偶
数ブロック群と奇数ブロック群とのいずれか一方のブロ
ック群のデータ消去を行う第１のステップと、 該一方のブロック群のデータ消去が完全になされたこと
と、該一方のブロック群と残りの前記ブロック群とが干
渉していないことを確認する第２のステップと、 前記偶数ブロック群と前記奇数ブロック群との内、前記
残りのブロック群のデータ消去を行う第３のステップ
と、 該残りのブロック群のデータ消去が完全になされたこと
を確認する第４のステップと、 前記複数のブロックの夫々を指定するアドレス信号に応
じて、対応する前記消去用トランジスタがオンするかど
うかを検出する第５のステップとを備えることを特徴と
する不揮発性半導体記憶装置におけるブロック消去のテ
スト方法。 - 【請求項７】 請求項６に記載の不揮発性半導体記憶装
置におけるブロック消去のテスト方法において、 前記第４のステップとして、該残りのブロック群のデー
タ消去が完全になされたことと、該残りのブロック群と
前記一方のブロック群とが干渉していないことを確認す
るステップを備えたことを特徴とする不揮発性半導体記
憶装置におけるブロック消去のテスト方法。
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