CN110060724A

CN110060724A - 一种掩膜存储器的读出结构

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Publication number: CN110060724A
Application number: CN201910279276.0A
Authority: CN
Inventors: 居水荣
Original assignee: Jiangsu Donghai Semiconductor Technology Co Ltd
Current assignee: Jiangsu Donghai Semiconductor Co.,Ltd.
Priority date: 2019-04-09
Filing date: 2019-04-09
Publication date: 2019-07-26
Anticipated expiration: 2039-04-09
Also published as: CN110060724B

Abstract

本发明涉及一种掩膜存储器的读出结构，通过采用合理的电路结构，使得在2.2～5V这一ROM工作电源电压范围内，到达存储阵列中相邻BN+的电压都不超过1V，并且该电压与ROM加工工艺、ROM的版图布局等因素都没有关系，确保存储阵列中的N管不会被穿通。本发明的掩膜存储器的读出结构读取数据时，读取安全、准确、速度快且功耗低。

Description

一种掩膜存储器的读出结构

技术领域

本发明涉及一种存储器的读出结构，尤其涉及一种掩膜存储器的读出结构。

背景技术

集成电路中通常包含只读存储器(ROM，Read Only Memory)，用以存储固定的数据和程序代码。只读存储器是一种在工作中只能读出所保存的信息，而不能写入信息的存储器类型，所读出的信息都是预先保存在其中的。ROM通常分为固定ROM和可编程ROM/电可擦除ROM两大类，本发明主要针对固定ROM这种类型。这种存储器的存储内容在出厂时已经完全固定下来，在芯片制作时用定制的掩膜来进行编程，因此也称为掩膜存储器(Mask ROM)，如果要改变ROM中的内容，那就要重做掩膜版，比较适合做量大、程序单一不变的存储器类型。

掩膜存储器通常采用预充控制串并联结构，如图1所示，它由三部分组成，最上方为预充管，中间一部分是ROM管子阵列，它由ROM的容量大小决定，最后一部分是控制部分。以上结构最大的缺点是ROM读取频率不能太高，另外由于ROM阵列采用了集成电路制造工艺中的场氧隔离，因此单位存储单元的面积不能做得太小，从而使得整个ROM区域占很大的芯片面积，尤其是当ROM容量较大时。

为改进以上传统掩膜ROM的缺点，近年来一种采用硼注入的掩膜存储器被广泛应用，其结构如图2所示。图2中的ROM结构是这样形成的：在P型衬底或者P阱内做一个大有源区，在该有源区中注入N型材料，通常是硼，形成BN+长条；然后在整个有源区中形成薄氧化层，在该氧化层上与BN+条垂直方向形成多晶条；在以上结构中，BN+条之间且在POLY条之下部分就是N型沟道，即形成了N型MOS存储管；其沟宽为POLY条宽度，沟长为BN+条之间的间距。在沟道处注入高浓度P型材料，使得此处沟道开启电压远大于工作电压，存储管就处于关断状态，称为耗尽管，即OFF；而没有注入的为正常管，即ON；通过这种方法可形成存储单元的“1”、“0”两种状态，这样就可以通过掩膜版改变所保存的内容。

图2所示的采用BN+结构的掩膜存储器最大的优点是整个存储单元矩阵中没有采用场氧隔离，而是采用PN结隔离，所以有源区间距可以做到满足光刻的最小设计规则，从而使得存储单元版图面积小而能够大大减小芯片的面积，可以实现大容量和高集成度；另外改变了传统ROM中由于串并联管子数量多即充放电所造成的速度问题，因此可以形成高速度ROM，且功耗低；最后由于ROM存储区没有场氧，管子沟道宽度不会因为场氧厚度产生的鸟嘴而减小，因此工艺宽容度高等优点。因此这种存储器在游戏卡等领域被广泛采用。

从图2可以看出，由于BN+是注入的高浓度N型材料，OFF管的沟道以及其它用于隔断的结构注入的是高浓度P型材料，他们形成的PN结击穿电压很低。假设BN+条上的电位为VBN+，当该电压大于结击穿电压时就会发生击穿现象；另外一个不良后果是：由于有源区间距较小，若加在N管两端的电压太高会由于势垒的展宽使得相邻N管穿通，所以为了防止出现这些问题，必须严格控制BN+条上的电压，该电压通常是在这种ROM的读出结构中来实现的。

图3是一种最简单的ROM读出结构，在这种结构中采用了N2反馈反相器，有了反馈反相器，VBN+的电位保持在反馈反相器的翻转点电位，通过调节该翻转点电位可以使得VBN+低于节击穿电压；由于ROM阵列中BN+条电阻较大，该结构中I3反相器前的低电位会比较高，因此I3反相器的翻转点选择在1/2VDD以上。在这种结构中，N2和I3的翻转点调节受工作电压的影响，因为通常这一类ROM的工作电压在2.2～5.5V这一范围，在这一范围内，N2和I3的翻转点电压肯定是不同的，因此达到BN+的电压也会不同，造成的结果是在低压范围内工作时，BN+不会发生结击穿，但一旦工作电压上升，加载BN+上的电压也会上升，就有可能造成击穿和穿通。

图4采用了一种钳位推挽比较器读出放大电路，即将读出线上的电平与比较单元的参考电平相比较，然后推挽输出送到输出缓冲电路。在该结构中，同样由于翻转点调节受工作电压等因素影响很大，存在BN+击穿风险；另外这种结构通过信号强弱来进行判断，存在很大的不确定因素，因为信号强弱与工作电压等因素有很大的相关性；

图5是目前常用的读出结构，原理是采用由差分对管组成的比较放大电路，用实际位线读出数据电压与一基准电压相比较：若高于基准电压，则表示地址选中的NMOS管有P注入，输出为“1”；低于基准电压，则表示有地址选中的NMOS管为常规管，输出为“0”。在该结构中，基准电压的产生与工作电压有较大的相关性，即不同的电源电压将导致不同的基准电压；另外为了保证对称性，针对基准电压部分专门做了与真正意义上的ROM阵列一样的冗余结构，浪费了一定的芯片面积。

上述三种目前常见的ROM读出结构中还有两个缺点：首先工艺条件会对这三种结构有明显的影响；因为不同的工艺会影响电路中每个MOS管的开启电压等参数，从而影响以上结构中的相关点参数，因此会对工艺容限造成一定的影响；与工艺条件相关的是实际芯片中以上结构的版图布局、连线等也会有影响，实际的版图设计中总是存在一定的寄生参数，这些寄生参数对电路中的电压、电流等参数有直接的影响，因此这三种结构都存在一定的风险；其次这三种结构中的ROM数据都是直接读出的，即没有设置相关的控制信号，这样就会使这部分电路一直处于工作状态，会造成较大的功耗。

通过以上分析可以看出，在基于BN+注入方式的存储器的设计中必须要对其读出结构作细致的考虑，其中主要包括以下几个方面：

(1)以上基于BN+注入方式的存储器通常要求在2.2～5.5V电源电压下工作，加在BN+上的电压在整个电源电压范围内通常不能超过2V，因此如何在这种ROM的输出结构中达到以上要求是最重要的一点；

(2)以上对BN+电压的要求还必须与工艺加工、ROM的版图布局等因素没有关系，以确保这种结构存储器的数据能够被稳定读出；

(3)在整个电源电压工作范围内，从ROM读出的信号电平必须满足高低电平的规范，从而确保在ROM中所保存的程序和数据能够被正确读出来；

(4)另外由于红外发射接收系统大都应用在手持设备等低功耗场合，因此接收处理电路模块设计时除了自身不能消耗太大电流外，还要尽可能降低整个存储器的功耗。

根据以上关于ROM读出电路模块的相关要求，并针对现有技术所存在的不足之处，本发明提出了一种全新的ROM读出电路模块

发明内容

为解决上述技术问题，本发明的目的是提供一种读取安全、准确、速度快且功耗低的掩膜存储器的读出结构。

本发明的掩膜存储器的读出结构，包括栅极与PRE信号端连接的MOS管P1、栅极接Vctrl的MOS管N1，所述MOS管N1的源极通过节点RO与MaskROM存储阵列连接，MOS管N1的漏极与MOS管P1的漏极连接并形成节点Net1，MOS管P1的源极与电源连接，掩膜存储器的读出结构还包括MOS管P2、MOS管P4、MOS管N2、MOS管N3、反相器INV1、反相器INV2及MOS管N4，所述MOS管P2的栅极接地，MOS管P2的漏极与MOS管P4的源极相连，MOS管P4的漏极与MOS管N2、MOS管N3串联后接地，MOS管P4和MOS管N2漏极连接的接点与节点Net1连接，节点Net1经过反相器INV1后与节点Net2连接，节点Net2与MOS管P4的栅极、MOS管N2的栅极连接，同时节点Net2通过MOS管N4连接地，MOS管N3的栅极信号接信号PRE，信号PRE通过反相器INV2连接到MOS管N4的栅极；

掩膜存储器的读出结构还包括辅助预充结构，辅助预充结构包括MOS管N5，MOS管N5的栅极接信号Vap，MOS管N5的漏极接节点RO，MOS管的源极通过电阻接电源。

进一步的，本发明的掩膜存储器的读出结构，还包括ROM输出锁存模块，ROM输出锁存模块包括依次连接的或非门、反相器INV3、传输门TRAN1、反相器INV4，所述或非门的一个输入端为接信号IN，另一个输入端为接信号ROctrl，反相器INV4的输入输出端之间连接有传输门TRAN2和反相器INV5，所述信号ROctrl通过反向器INV4输出信号ROctrlb，并且信号ROctrl和信号ROctrlb分别与传输门TRAN1控制信号端连接，信号ROctrl和信号ROctrlb还分别与传输门TRAN2的控制信号端连接，所述反相器INV5的输入端与反相器INV4的输出端连接，反相器INV5的输出端与传输门TRAN2的一端连接，其另一端与反相器INV4的输入端连接，所述信号IN与节点Net2连接，反相器INV4的输出端为ROMOUT信号端。

进一步的，本发明的掩膜存储器的读出结构，所述MOS管P2的两端与MOS管P3并联，MOS管P3的栅极与节点HLCC连接，所述节点HLCC与高电平补偿电路连接。

进一步的，本发明的掩膜存储器的读出结构，还包括电压控制信号产生电路，电压控制信号产生电路包括依次串联的MOS管P5、MOS管P6、MOS管N7、MOS管N8、MOS管N9，MOS管P5的栅极接地、漏极接电源，MOS管P6的栅极接CLK&EN信号，MSO管N7、MOS管N8均为删漏短接，MOS管N9的栅极接EN信号、源极接地，所述MOS管P6和MOS管N7的连接节点输出信号Vctrl，电压控制信号产生电路还包括串联的MOS管P7和MOS管P8，MO管P7的漏极与MOS管P5的漏极连接，MOS管P8的源极与MOS管P6的源极连接，MOS管P7和MOS管P8的栅极均接地，电压控制信号产生电路还包括MSO管P9和MOS管N10，MOS管P9的栅极和MOS管N10的栅极均接信号Vcrtl，MOS管P9的源极和漏极均接电源，MOS管N10的源极接电源，其六级输出信号即为信号Vap。

借由上述方案，本发明至少具有以下优点：

(1)通过采用合理的电路结构，使得在2.2～5V这一ROM工作电源电压范围内，到达存储阵列中相邻BN+的电压都不超过1V，并且该电压与ROM加工工艺、ROM的版图布局等因素都没有关系，确保存储阵列中的N管不会被穿通；

(2)通过采用高电平补偿结构，使得在整个电源电压工作范围内，ROM读出电平都满足高电平规范，确保ROM中存储数据能够被正确地读出；

(3)通过采用ROM输出锁存模块和ROM输出控制信号(信号ROctr)，使得整个ROM的工作模式能够被有效控制，即只有当ROM输出控制信号有效时ROM数据才读出，这样可以大大降低ROM存储器的功耗；

(4)通过采用合理的结构，针对ROM输出节点信号，在预充阶段能够快速预充到高电平、在ROM读出阶段，能够被快速下拉为电平，这样有助于提高ROM的工作速度，使得本发明中的读出结构适用于较高速度下的ROM存储器。

综上所述，本发明的掩膜存储器的读出结构在读取存储器时，读取安全、准确、速度快且功耗低。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1是传统的预充控制串并联掩膜存储器结构；

图2是采用硼注入的掩膜ROM结构；

图3是本发明的整体方案；

图4是一种钳位推挽比较器读出结构；

图5是采用与参考电压进行比较的ROM读出结构；

图6是本发明的掩膜存储器的读出结构的整体结构；

图7是本发明的掩膜存储器的读出结构的MaskROM存储阵列结构；

图8是本发明的掩膜存储器的读出结构的ROM输出锁存电路；

图9是本发明的掩膜存储器的读出结构的电压控制信号产生电路；

图10是本发明的掩膜存储器的读出结构的高电平补充控制信号产生电路。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

参见图6至图10，本发明一较佳实施例的一种掩膜存储器的读出结构，包括栅极与PRE信号端连接的MOS管P1、栅极接Vctrl的MOS管N1，MOS管N1的源极通过节点RO与MaskROM存储阵列连接，MOS管N1的漏极与MOS管P1的漏极连接并形成节点Net1，MOS管P1的源极与电源连接，掩膜存储器的读出结构还包括MOS管P2、MOS管P4、MOS管N2、MOS管N3、反相器INV1、反相器INV2及MOS管N4，MOS管P2的栅极接地，MOS管P2的漏极与MOS管P4的源极相连，MOS管P4的漏极与MOS管N2、MOS管N3串联后接地，MOS管P4和MOS管N2漏极连接的接点与节点Net1连接，节点Net1经过反相器INV1后与节点Net2连接，节点Net2与MOS管P4的栅极、MOS管N2的栅极连接，同时节点Net2通过MOS管N4连接地，MOS管N3的栅极信号接信号PRE，信号PRE通过反相器INV2连接到MOS管N4的栅极；

信号PRE为存储器输出高电平的预充信号，当信号PRE为低电平时，将节点Net1预充为高电平；这时MOS管N4导通，从而MOS管P4也导通，进而加速节点Net1预充到高电平。预充结束后进入ROM数据读出阶段，如果当前地址选通的是耗尽管，则不存在对地的通路，节点Net1电压继续维持在一个较高的水平，经过反相器INV1后，节点Net2电压为低；反之，如果当前地址选通的是正常管，则存在对地的通路，这样节点Net1电压被拉低，而由MOS管N2、MOS管N3组成的低电平下拉通路被打开，加速节点Net1电平变低；经过反相器INV1后，节点Net2电压为高；

图6中，节点Net1经过一个门控制管即MOS管N1到达MaskROM存储阵列，MOS管N1的栅极接Vctrl控制信号；图7中，与以上MOS管N1相连的是被称之为辅助预充结构中的RO节点，这种辅助预充结构通过MOS管N5和电阻串联到电源，N5管的栅极接信号Vap；RO经过选择管N6后才到达存储阵列；在本发明中，通过控制以上Vctrl和Vap两个信号的值，在2.2～5VROM整个工作电压范围内，使得到达存储阵列中相邻BN+的电压不高于1V，这样就解决了上面所提到的BN+穿通的问题。产生Vctrl和Vap两个信号的电路结构如图9所示。

其中，MaskROM存储阵列的电路结构如图7所示，虚线矩形中位线W1，W2，W3……Wn连接到由NMOS管组成的管子阵列的栅极；其中栅极分别接sel1，sel2等信号的多个MOS管N11和N2为选择管；栅极接sel3的N6管为阵列的最外层的选择管，其漏极信号名为RO，RO连接到图6中的MOS管N1的源极。在图7中，RO还连接到MOS管N5的漏极，N5管的源极通过一个电阻R1连接到电源，N5管的栅极接Vap，N5和R1组成一个辅助预充模块。

作为优选，本发明的掩膜存储器的读出结构，还包括ROM输出锁存模块，ROM输出锁存模块包括依次连接的或非门、反相器INV3、传输门TRAN1、反相器INV4，或非门的一个输入端为接信号IN，另一个输入端为接信号ROctrl，反相器INV4的输入输出端之间连接有传输门TRAN2和反相器INV5，信号ROctrl通过反向器INV4输出信号ROctrlb，并且信号ROctrl和信号ROctrlb分别与传输门TRAN1控制信号端连接，信号ROctrl和信号ROctrlb还分别与传输门TRAN2的控制信号端连接，反相器INV5的输入端与反相器INV4的输出端连接，反相器INV5的输出端与传输门TRAN2的一端连接，其另一端与反相器INV4的输入端连接，信号IN与节点Net2连接，反相器INV4的输出端为ROMOUT信号端。

以上节点Net2电压经过ROM输出锁存电路后才真正成为ROM存储器的输出。在图8所示的输出锁存电路中，ROctrl信号为ROM输出控制信号，当其为低电平时，ROM输出有效，节点Net2电平经过锁存后在ROMOUT信号端输出。在选通正常管情况下，节点Net2电平为高，经过输出锁存电路后，ROM输出为低；当选通耗尽管时，节点Net2电平为低，经过输出锁存电路后，ROM输出为高。与对比文件中ROM数据直接输出相比，本发明中采用这种输出锁存电路有助于降低整个存储器的功耗，因为只有当信号ROctrl为低电平时ROM才工作，其它情况下ROM没有输出。

作为优选，本发明的掩膜存储器的读出结构，MOS管P2的两端与MOS管P3并联，MOS管P3的栅极与节点HLCC连接，节点HLCC与高电平补偿电路连接。

MOS管起到P3高电平补偿的作用。前面提到在ROM数据读出阶段如果当前地址选通的是耗尽管时节点Net1电压维持在一个较高的水平；但是随着电源电压的升高，在图6中MOS管P2上的压降也逐步变大，导致节点Net1电压可能不是足够高；这时打开高电平补偿电路，即接节点HLCC的MOS管P3开始导通，P3与P2并联后，总的电阻将减小，从而在P2管上的压降变小，确保节点Net1电压还是足够高，这样经过反相器INV1后，节点Net2电压为低，再经过ROM输出锁存模块后ROM输出高电平。反之，如果当前地址选通的是正常管，节点Net1电平被拉低，经过反相器INV1和MOS管P4组成的反馈电路将高电平补偿电路关闭。节点HLCC被称之为高电平补偿控制信号，产生高电平补偿控制信号的电路结构如图10所示，该电路实际上是一个电压检测电路，当工作电压高于一定电压时，辅助补偿控制信号节点HLCC的电压由高变低，从而增强ROM读出口的高电平补偿，其具体工作原理如下：

图10中，P4、P5和P6管、N3、N4、N5、N6组成一个电压比较器，其中P5和P6为比较器的输入管，该比较器针对电源信号和VREF信号进行比较；当电源电压大于VREF时，HLCC为低电平，高电平补偿控制信号有效；对于本发明中的ROM存储器来说，其工作电压范围为2.2～5.5V，因此通常当VDD高于4V时，HLCC出现低电平，即上述高电平补偿控制信号有效。

另外图中P1，P2，P3和N1、N2这几个管子组成一个偏置电路，给P4等管子提供一个偏置电压；

P7和N8组成一个推挽输出放大电路；

栅极输入信号为ENH的P8管子用于控制高电平补偿控制信号HLCC的产生，当ENH为高电平时，根据电源电压和VREF比较结果正常产生HLCC信号；当ENH为低电平时，HLCC恒定为1，与电源电压值无关。

作为优选，本发明的掩膜存储器的读出结构，还包括电压控制信号产生电路，电压控制信号产生电路包括依次串联的MOS管P5、MOS管P6、MOS管N7、MOS管N8、MOS管N9，MOS管P5的栅极接地、漏极接电源，MOS管P6的栅极接CLK&EN信号，MSO管N7、MOS管N8均为删漏短接，MOS管N9的栅极接EN信号、源极接地，MOS管P6和MOS管N7的连接节点输出信号Vctrl，电压控制信号产生电路还包括串联的MOS管P7和MOS管P8，MO管P7的漏极与MOS管P5的漏极连接，MOS管P8的源极与MOS管P6的源极连接，MOS管P7和MOS管P8的栅极均接地，电压控制信号产生电路还包括MSO管P9和MOS管N10，MOS管P9的栅极和MOS管N10的栅极均接信号Vcrtl，MOS管P9的源极和漏极均接电源，MOS管N10的源极接电源，其六级输出信号即为信号Vap。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，本领域技术人员能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的保护范围由所附权利要求而不是上述说明限定。

此外，以上仅是本发明的优选实施方式，并不用于限制本发明，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。同时，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims

1.一种掩膜存储器的读出结构，其特征在于：包括栅极与PRE信号端连接的MOS管P1、栅极接Vctrl的MOS管N1，所述MOS管N1的源极通过节点RO与MaskROM存储阵列连接，MOS管N1的漏极与MOS管P1的漏极连接并形成节点Net1，MOS管P1的源极与电源连接，掩膜存储器的读出结构还包括MOS管P2、MOS管P4、MOS管N2、MOS管N3、反相器INV1、反相器INV2及MOS管N4，所述MOS管P2的栅极接地，MOS管P2的漏极与MOS管P4的源极相连，MOS管P4的漏极与MOS管N2、MOS管N3串联后接地，MOS管P4和MOS管N2漏极连接的接点与节点Net1连接，节点Net1经过反相器INV1后与节点Net2连接，节点Net2与MOS管P4的栅极、MOS管N2的栅极连接，同时节点Net2通过MOS管N4连接地，MOS管N3的栅极信号接信号PRE，信号PRE通过反相器INV2连接到MOS管N4的栅极；

2.根据权利要求1所述的掩膜存储器的读出结构，其特征在于：还包括ROM输出锁存模块，ROM输出锁存模块包括依次连接的或非门、反相器INV3、传输门TRAN1、反相器INV4，所述或非门的一个输入端为接信号IN，另一个输入端为接信号ROctrl，反相器INV4的输入输出端之间连接有传输门TRAN2和反相器INV5，所述信号ROctrl通过反向器INV4输出信号ROctrlb，并且信号ROctrl和信号ROctrlb分别与传输门TRAN1控制信号端连接，信号ROctrl和信号ROctrlb还分别与传输门TRAN2的控制信号端连接，所述反相器INV5的输入端与反相器INV4的输出端连接，反相器INV5的输出端与传输门TRAN2的一端连接，其另一端与反相器INV4的输入端连接，所述信号IN与节点Net2连接，反相器INV4的输出端为ROMOUT信号端。

3.根据权利要求1所述的掩膜存储器的读出结构，其特征在于：所述MOS管P2的两端与MOS管P3并联，MOS管P3的栅极与节点HLCC连接，所述节点HLCC与高电平补偿电路连接。

4.根据权利要求1所述的掩膜存储器的读出结构，其特征在于：还包括电压控制信号产生电路，电压控制信号产生电路包括依次串联的MOS管P5、MOS管P6、MOS管N7、MOS管N8、MOS管N9，MOS管P5的栅极接地、漏极接电源，MOS管P6的栅极接CLK&EN信号，MSO管N7、MOS管N8均为删漏短接，MOS管N9的栅极接EN信号、源极接地，所述MOS管P6和MOS管N7的连接节点输出信号Vctrl，电压控制信号产生电路还包括串联的MOS管P7和MOS管P8，MO管P7的漏极与MOS管P5的漏极连接，MOS管P8的源极与MOS管P6的源极连接，MOS管P7和MOS管P8的栅极均接地，电压控制信号产生电路还包括MSO管P9和MOS管N10，MOS管P9的栅极和MOS管N10的栅极均接信号Vcrtl，MOS管P9的源极和漏极均接电源，MOS管N10的源极接电源，其六级输出信号即为信号Vap。