CN1467827A - 改良型掩膜式只读存储器工艺与元件 - Google Patents

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Abstract

本发明提供掩膜式只读存储器集成电路元件的一种制造方法，可降低源极区和通道区之间，会造成程序误读的击穿效应。本方法包括实施一植入工艺在半导体基底上形成井区，并透过第一个图案化光罩形成多个掩埋式植入区。该第一个图案化光罩是在该半导体基底上方形成。每个掩埋式植入区均包括个别记忆胞区域的一个源极区和一个漏极区。记忆胞区域属于多个记忆胞区域之一。本方法并在每个记忆胞区域的通道区内的掩埋式植入区附近形成口袋区。第一口袋区定义为介于通道区与源极区之间，而第二口袋区则定义为介于通道区与漏极区之间。本方法包括利用植入法为部分选定的通道区编写程序，以完成部分选定的记忆胞区域的程序化。

Description

改良型掩膜式只读存储器工艺与元件
技术领域
本发明有关于集成电路及其在半导体元件制造的工艺。更具体而言，本发明提供一种制造掩膜式只读存储器的方法，可缩小其临界尺寸，并有效免除击穿效应。但本发明的应用范围实较此更为广泛。举例而言，本发明可应用在嵌入式只读存储器的设计及其他方面。
背景技术
集成电路已从原本在硅晶片上所制造的少量连接元件，演进至今日的数百万个元件。传统集成电路所提供的性能与复杂性远超过当初的想象。为了改进复杂性与电路密度(意即每个晶片上所能容纳的元件数目)，有元件“几何学”之称的最小元件尺寸已经随着集成电路世代演进而愈趋迷你。
增加电路密度不仅改善了集成电路的复杂性与性能，同时也为消费者提供了低成本零件。一部生产集成电路或晶片的机器动辄耗资数亿，甚至数十亿美元。每部机器可以生产一定数量的晶圆，而每片晶圆上可容纳一定数量的集成电路。因此，若能让每个集成电路的个别元件缩小的话，每片晶圆上就可制造更多的元件，从而增加这部机器的产出。要将元件缩小是个很大的挑战，因为每个集成电路工艺都有其限制。换言之，某特定工艺通常只适用于一定的尺寸，否则就必须更改整个工艺或是元件的配置。
集成电路元件有许多种类，包括存储器、特殊功能集成电路元件、微处理器元件等。存储器中则包括如ROMs的只读存储器。只读存储器又分为掩膜式只读存储器和场氧化只读存储器。随着元件尺寸日益缩小，掩膜式只读存储器也面临各种限制。举例而言，掩膜式只读存储器有击穿的问题，即一个记忆胞会在判读机上提供错误的记忆胞状态资讯。换言之，该记忆胞会输出1而非0的状态，因此而造成不当输出。元件尺寸越小，这样的问题就越严重。记忆胞的起始电压下降，并造成该记忆胞的不当读出。传统的只读存储器集成电路元件往往存在这类以及其他限制。
有鉴于此，改进半导体元件的处理技术实有其必要。
发明内容
本发明将提供包括制造半导体元件方法在内的技术。具体而言，本发明提供一种制造掩膜式只读存储器的方法，可缩小其临界尺寸，并有效免除击穿效应。但本发明的应用范围实较此更为广泛。举例而言，本发明可应用在嵌入式只读存储器的设计及其他方面。在具体实施例中，本发明提供一种制造掩膜式只读存储器集成电路元件的方法，可降低源极区和漏极区之间的击穿影响，因为后者会造成错误的程式读出。该方法包括利用植入工艺在半导体基底上形成多个井区，以及透过第一个图案化光罩形成多个掩埋式植入区。第一个图案化光罩是在半导体基底上方形成。每个掩埋式植入区包括个别记忆胞区域上的一个源极区和一个漏极区。这些记忆胞区域计有多个。本方法还包括在每个记忆胞区域的通道区里的掩埋式植入区附近形成口袋区。第一口袋区定义为介于通道区和源极区之间。第二口袋区则介于通道区和每个记忆胞区域上的漏极区之间。本方法包括利用植入法为一个或更多的择定通道区编写程式，以完成一个或更多个择定的记忆胞区域的程序化。
在另一个实施例中，本发明提供一种制造集成电路元件的方法，其中包括一设计方法可将临界尺寸从大约0.35微米缩小为不到0.35微米，藉以降低会造成掩膜式只读存储器做不当程序读取的击穿效应。该设计方法包括利用植入法在半导体基座上形成数个井区，并透过第一个图案化光罩区形成多个掩埋式植入区，以定义每个记忆胞区域的通道区间的源极区与漏极区。本方法也在每个记忆胞区域的通道区内的掩埋式植入区的附近形成口袋区。该口袋区具备掩埋式植入区的相对杂值特性。本方法为一个或更多的择定通道区编写程序，以完成一个或更多个择定的记忆胞区域的程序化。该口袋区的目的是为了降低一个或以上的记忆胞区域的通道区内的一个或以上的源极区与漏极区之间的击穿效应。
在另一个实施例中，本发明提供一个掩膜式只读存储器集成电路元件。该元件包括一个半导体基座、一个在半导体基座上形成的井区、和一个与漏极区相连的源极区；该源极区和漏极区皆具备第一种杂值的特性。通道区定义为介于源极区和漏极区之间。第一口袋区定义为介于通道区和源极区之间。第二口袋区定义为介于通道区和漏极区之间。字元线定义为通道区上方。本元件在字元线上方有一内层介电层，在该介电层上方则有一金属内连线层。第一和第二口袋区皆属第二种杂值特性，即相对于第一种杂值的特性。第一口袋区和第二口袋区使源极区在使用电压小于起始电压时不致和漏极区相互干涉。
本发明与传统技术相较有诸多优点。举例而言，本发明提供一种以传统技术为基础、容易使用的工艺。在某些实施例中，本方法让每片晶圆上分割出更多晶粒，因而达成较高的元件良率(device yields in dies per wafer)。因此，本方法提供之工艺可与传统工艺技术相容，而无需大幅修改传统设备及工艺。本发明并提供不受传统元件限制的改良型掩膜式只读存储器。不同的实施例可达成不同优点。本发明的上述及其他优点将于本发明说明和以下做更详尽的描述。
以下的详尽说明和随附图将有助于对本发明的其他目的、特征与优点有更充分的了解。
附图说明
图1显示了本发明的实施例中一个掩膜式只读存储器记忆胞设计的俯视图；
图2显示了本发明的实施例中一个掩膜式只读存储器的截面图；
图3显示了本发明的实施例中掩膜式只读存储器的记忆胞电路图；
图4-7显示了本发明的实施例中，制造掩膜式只读存储器的方法。
具体实施方式
本发明提供包括制造半导体元件方法在内的技术。更具体而言，本发明提供一种制造掩膜式只读存储器的方法，可缩小其临界尺寸，并有效免除击穿效应。但本发明的应用范围实较此更为广泛。举例而言，本发明可应用在嵌入式只读存储器的设计及其他方面。
图1显示了本发明的实施例中一个掩膜式只读存储器记忆胞设计的俯视图100。本图仅系举例，不应用以限定本专利申请范围。任何熟悉本技术领域者皆了解本发明可做许多其它变化、更动与应用。如图所示，本俯视图包括多个多晶硅导体107，每个导体皆为一个记忆胞阵列101定义一字元线。图中显示源/漏极区或主动区105。该主动区包括一杂质浓度较高的掩埋区。在本实施例中，该掩埋区包括如硼族及其它在内的N+型杂质。如图显示一通道植入109。这些通道植入可针对特定记忆胞编写程序。经程序化的记忆胞可输出如”1”的逻辑状态。反之，未经程序化的记忆胞则会输出“0“。有关本发明的更多细节将在本发明说明及以下加以介绍。
图2显示了本发明的实施例中一个掩膜式只读存储器200的截面图。本图仅为举例，不应用以限定本专利申请范围。任何熟悉本技术领域者皆了解本发明可做许多其它变化、更动与应用。此外，与其它附图相同，图中部分参考数字仅供交叉参考之用。200截面图是针对阵列中的单一记忆胞而言。该记忆胞包括含有井区在内的基底205。该基底通常属于P型杂质，但也可能属其他种杂质。该井区同样属于P型杂质。多晶硅层107是在该基底表面上方形成。如图并显示源/漏极区103。掩埋区与通道区之间则形成一口袋区203，其中包括本实施例中的通道植入。另一个口袋区201则于掩埋区和通道区间形成。这两个口袋区在通道区及各自的掩埋区之间相互作用，防止源极区和漏极区之间产生击穿效应。
本实施例提供多种参数。口袋区主要是利用相反离子植入形成的P型杂质。相反离子植入是以硼或氟化硼之类为之。其植入浓度通常介于5×1011至5×1013atoms/cm2，但别的剂量也可以。所用能量通常介于25keV到100keV，但其他电压值也可以。通常相反离子植入会使用角度植入工艺。但视实际应用情况而定，其他适合的技术也可以。
图3显示了本发明的实施例中掩膜式只读存储器的记忆胞电路图300。本图仅为举例，不应用以限定本专利申请范围。任何熟悉本技术领域者皆了解本发明可做许多其它变化、更动与应用。本图包括多个记忆胞。每个记忆胞皆含有一晶体管元件，藉由植入法储存“1”或“0”讯号。每个记忆胞皆与一字元线和一位元线相连，而位元线又与读出放大器相连。掩埋式植入区定义位元线的结构。有关本发明的更多细节将以下列方式加以说明。
本发明的实施例可概述如下：
1.提供基底；
2.形成井区；
3.形成掩埋式N+植入；
4.在口袋区形成反向掺杂植入，以定义源极区；
5.选择部分记忆阵列的通道区形成编码植入；
6.在基底上方形成字元线多晶硅层；
7.将字元线多晶硅层进行图案化；
8.形成内层介电层；
9.形成接触区；
10.形成金属线；
11.在金属层上方形成保护层；以及
12.实施其他必要步骤。
以上各步骤实施顺序提供本发明实施例的一种方法。本方法利用在口袋区进行反向掺杂植入来避免通道区内源极区与漏极区之间产生的击穿效应。这些击穿效应会造成不当程序读出，以及其他限制。这些限制及其他步骤都在本发明说明和以下有详尽描述。
图4至图7显示了本发明的实施例中，制造掩膜式只读存储器的方法。这些附图仅是举例，不应用以限定本专利申请范围。任何熟悉本技术领域者皆了解本发明可做许多其它变化、更动与应用。本方法首先提供一基底401，其上方表面为403。该基底可以是像硅晶圆之类的半导体基底。硅底材通常属P型，浓度则为1014-1016atom/cm3，但也有其他可能。
如图5所示，掩膜层501在基底表面403上方形成。然后利用传统的微影工艺完成该掩膜层的图案化。本方法包括在掩埋区503进行植入，形成位元线结构。植入法则采用硼或氟化硼或其他元素进行布植。当通道区为0.01-0.10微米时，通常掩埋层的深度为0.1-0.50微米。口袋区505是由夹角植入工艺506形成。夹角植入则是利用介于10度至30度之间的夹角601完成，但角度并无一定限制。口袋区505在基底上形成一P型杂质轮廓。这些杂质轮廓可防止掩埋式植入区之间产生击穿效应。为提高效率缘故，口袋区在掩膜步骤时即形成作为掩埋区。
本方法选择部分记忆胞区域进行程序编写的步骤，以完成一系列存储器元件的程序化。在此，光罩会覆盖部分记忆胞区域。其余区域则保持无光罩覆盖的状态。这些无罩光罩覆盖区则利用杂质701进行布植，将该记忆胞编码为703，如图7所示。植入区703使源极区和漏极区相互连接，让讯号得以在两区之间传输。本方法在基底的部分区域上方形成一字元线多晶硅层。该多晶硅层系以传统的光罩与蚀刻技术来加以图案化。在该多晶硅层上方则形成一个或多个内层介电层。根据本方法，在该介电层内将形成接触区。接着，本方法利用在接触层上方的金属(例如铝)形成内连线。在这些内连线上方则形成通常由氧化物组成的保护层，以及一氮化物层。根据不同的实施例，本方法可涵括其他必要步骤。
本文所述的范例与实施例仅是举例，故任何熟悉本技术领域者当可做些许的润饰或更动，且这些润饰或更动应被纳入本发明的精神与范围内，并属后附的申请专利范围之内。

Claims (20)

1、一种制造掩膜式只读存储器集成电路元件的方法，可降低源极区与通道区之间会造成程序误读的击穿效应，包含下列步骤：
实施一植入工艺在半导体基底上形成井区；
藉由第一个图案化光罩形成多个掩埋式植入区；第一个图案化光罩形成于半导体基底上方，而包含一个源极区和一个漏极区在内的掩埋式植入区则形成于个别记忆胞区域的通道区间；共有多个记忆胞区域；
在每个记忆胞区域的通道区内的掩埋式植入区附近形成口袋区，其中包括第一口袋区定义为介于通道区和源极区之间，以及第二口袋区定义为介于每个记忆胞区域的通道区和漏极区之间；及
实施植入法为部分通道区编写程序，以完成部分记忆胞区域的程序化。
2、如权利要求1所述的方法，其特征在于，部分通道区是由一单一光罩工艺来择定。
3、如权利要求1所述的方法，其特征在于，口袋区是在同一光罩工艺时，根据相对于掩埋式植入区的相反掺质被定义为掩埋式植入区。
4、如权利要求l所述的方法，其特征在于，实施硼或氟化硼离子布植，形成口袋区。该植入工艺的植进入射角度是相对于基底表面约20至30度，植入浓度介于5E11至5E13atoms/cm2，使用能量则在15至100keV。
5、如权利要求1所述的方法，其特征在于，每个通道区约为0.3微米，甚至更小。
6、如权利要求1所述的方法，其特征在于，口袋区可减少记忆胞区域的源/漏极区之间的通道区内的击穿效应。
7、如权利要求1所述的方法，其特征在于，井区属于P型材料。
8、如权利要求1所述的方法，其特征在于，基底属于P型特征的材料。
9、如权利要求1所述的方法，其特征在于，掩埋式植入区所用的植入浓度介于1E15至2E15atoms/cm2，所用能量则为20至60keV。
10、如权利要求9所述的方法，其特征在于，掩埋式植入区包括磷或砷原子。
11、一种制造集成电路元件的方法，其中包括一种设计方法可将临界尺寸从0.35微米缩小至0.35微米以下，以降低会造成掩膜式只读存储器元件误读程序的击穿效应，该方法包含下列步骤：
实施一植入工艺以于半导体基底上形成数个井区；
透过第一个图案化光罩形成多个掩埋式植入区，以定义每个记忆胞区域的通道区之间的一个源极区和一个漏极区；
在每个记忆胞区域的通道区内的掩埋式植入区附近形成数个口袋区，该口袋区属于掩埋式植入区相对的杂质特性；及
为个别记忆胞区域的部分通道区编写程序，以完成一个或以上的记忆胞区域的程序化；
该些口袋区可降低个别记忆胞区域的通道区的源极区和漏极区之间产生的击穿效应。
12、如权利要求11所述的方法，其特征在于，部分通道区是经由一光罩工艺择定。
13、如权利要求11所述的方法，其特征在于，口袋区是由与掩埋式植入区相对的掺质所界定。
14、如权利要求11所述的方法，其特征在于，口袋区是利用硼或氟化硼进行的植入工艺而形成，该植入工艺的植进入射角相对于基底表面20至30度，该植入工艺所使用剂量为5E11至5E13atoms/cm2，所用能量则介于15至100keV。
15、如权利要求11所述的方法，其特征在于，每个通道区约为0.30微米，甚至更小。
16、如权利要求11所述的方法，其特征在于，井区为P型材料。
17、如权利要求11所述的方法，其特征在于，基底为P型特征材料。
18、如权利要求11所述的方法，其中，掩埋式植入区是利用植入剂量1E15至2E15 atoms/cm2，以及使用能量20至60keV而形成。
19、如权利要求19所述的方法，其特征在于，掩埋式植入区包含磷或砷原子。
20、一掩膜式只读存储器集成电路元件，该元件包含：
一半导体基底；
一在半导体基底上形成的井区；
一个包括第一掩埋区在内的源极区和一个包括第二掩埋区在内的漏极区，该源极区和漏极区相连，且同属第一种杂质特性；
一被定义为介于该源极区与该漏极区之间的通道区；
一被定义为介于通道区与源极区之间的第一口袋区；
一被定义为介于通道区与漏极区之间的第二口袋区；
一被定义为在通道区上方的字元线；
一位于该字元线上方的内层介电层；及
一位于该内层介电层上方的金属内连线层；
第一与第二口袋区是属第二种杂质，而第二种杂质是和第一种杂质相对的类型，第一与第二口袋区让源极区在掩埋区所用电压低于起始电压时，不致与漏极区相互干涉。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309053C (zh) * 2004-03-26 2007-04-04 力晶半导体股份有限公司 闪速存储器的制造方法
WO2016119477A1 (zh) * 2015-01-29 2016-08-04 无锡华润上华半导体有限公司 平板型rom器件的制备方法
CN110060724A (zh) * 2019-04-09 2019-07-26 江苏东海半导体科技有限公司 一种掩膜存储器的读出结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781867B2 (en) * 2002-07-11 2004-08-24 Micron Technology, Inc. Embedded ROM device using substrate leakage
KR100890613B1 (ko) * 2007-01-26 2009-03-27 삼성전자주식회사 마스크롬 소자 및 그 제조 방법
CN102446718A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种减小半导体器件热载流子注入损伤的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649629A (en) * 1985-07-29 1987-03-17 Thomson Components - Mostek Corp. Method of late programming a read only memory
JP3355083B2 (ja) * 1996-03-13 2002-12-09 シャープ株式会社 半導体装置の製造方法
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1309053C (zh) * 2004-03-26 2007-04-04 力晶半导体股份有限公司 闪速存储器的制造方法
WO2016119477A1 (zh) * 2015-01-29 2016-08-04 无锡华润上华半导体有限公司 平板型rom器件的制备方法
CN105990242A (zh) * 2015-01-29 2016-10-05 无锡华润上华半导体有限公司 平板型rom器件的制备方法
CN110060724A (zh) * 2019-04-09 2019-07-26 江苏东海半导体科技有限公司 一种掩膜存储器的读出结构

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