CN1763961A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。从P型半导体衬底(100)的表面朝着其内部形成有多个N阱区域(101)和多个P阱区域(102)，该多个N阱区域(101)和多个P阱区域(102)沿衬底主面方向交替排列着。在P型半导体衬底(100)中的N阱区域(101)及P阱区域(102)的下侧形成有深N阱区域(103)。N阱区域(101)通过深N阱区域(103)互相电连接。P阱区域(102)的至少一部分与P型半导体衬底(100)中未形成深N阱区域(103)的区域连接。因此，在具有三阱结构的半导体装置中，控制P阱电阻的增大、减少N阱的电阻，从而使封闭耐压提高。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有三阱结构的MIS型晶体管的半导体装置及其制造方法，特别是目的在于提高封闭耐压的半导体装置及其制造方法。
背景技术
近年，由于半导体制造技术的进步，半导体装置向微细化发展，晶体管的配置间距也迅速缩短下来。伴随于此，阱电阻的增大明显，结果是，封闭耐压的恶化成了问题。具体说，因为在用于形成阱的离子杂质注入的时候，利用约7°的注入角度(倾角)，所以在注入掩模(抗蚀剂)附近的阱中，该掩模成为障壁，杂质的注入量减少，由此导致杂质浓度的下降。在此，该浓度下降的影响，阱宽度宽的时候小，但若通过微细化，阱宽度变窄，则掩模成为障壁，杂质浓度下降的区域的比率就相对变大，结果是，从整个阱来看，杂质浓度也明显下降，阱电阻增大，因此封闭耐压恶化。
于是，DRAM(dynamic random access memory)等存储元件之类中采取了以下对策。即，通过采用在具有P阱区域及N阱区域的P型半导体衬底中设有杂质浓度峰值位于与该P阱区域及N阱区域相比更深的位置的N型区域的结构，所谓的三阱结构，减少N阱区域的电阻，使封闭耐压提高(参考例如日本公开专利公报特开平9-55483号公报)。
图17是现有存储单元部的平面布置之一例的俯视图，图18是沿图17中的G-G’线的剖视图，图19是沿图17中的Z-Z’线的剖视图。
如图17～图19所示，从P型半导体衬底10的表面朝着其内部，形成有多个N阱区域11和多个P阱区域12，该多个N阱区域11和多个P阱区域12交替排列着。图17中未示，在P型半导体衬底10的表面部的各N阱区域11和各P阱区域12之间设有具有STI(shallow trenchisolation)结构的元件隔离14。在P型半导体衬底10中的N阱区域11及P阱区域12(也就是双阱结构)下侧形成有深N阱区域13。在此，深N阱区域13形成在对双阱结构的表面浓度不造成影响的深度，双阱结构的整个下侧区域。因此，通过深N阱区域13，各N阱区域11互相电连接。
如图17～图19所示，各P阱区域12上形成有N型MIS(metal-insulator semiconductor)晶体管(例如NMOS(n-channelmetal oxide semiconductor)晶体管)15；各N阱区域11上形成有P型MIS晶体管(例如PMOS(p-channel metal oxide semiconductor)晶体管)16。具体说，N型MIS晶体管15由形成在P阱区域12上的栅极氧化膜17、形成在栅极氧化膜17上的栅电极18、形成在栅电极18侧面的绝缘性侧壁19、以及形成在P阱区域12表面部的N型源·漏极区域20构成；P型MIS晶体管16由形成在N阱区域11上的栅极氧化膜21、形成在栅极氧化膜21上的栅电极22、形成在栅电极22侧面的绝缘性侧壁23、以及形成在N阱区域11表面部的P型源·漏极区域24构成。
另一方面，作为SRAM(static random access memory)的封闭对策，在日本公开专利公报特开平10-56082号公报上公开的发明中，按照不是用三阱结构，而是在SRAM存储单元中用N阱-源极结构，并且使衬底表面硅化物化的方法，使P区域和N区域电连接，这样来削减接触区域，谋求平面布置尺寸的缩小。
然而，在如由MIS型晶体管构成的SRAM那样的半导体装置中的存储单元中设有现有三阱结构的情况下，虽然能解决N阱电阻增大的问题，但是因为在整个P阱下侧区域形成有深N阱，所以P阱从P型衬底中分离孤立。因此，发生P阱电阻增大的问题。另外，要使P阱取衬底电位，就需要在P阱表面设置用于取衬底电位的接触区域，因而发生不能使存储单元的面积缩小的问题。
发明内容
本发明正是为解决这些问题而研究开发出来的。其目的在于：在具有三阱结构的半导体装置中，控制P阱电阻的增大、减少N阱的电阻，从而使封闭耐压提高。
为达成所述目的，本案发明人想出了以残留下P型衬底和P阱直接接触的区域的方式形成三阱结构的技术思想。
具体说，本发明所涉及的半导体装置，包括：第一导电型半导体衬底，从半导体衬底表面朝着其内部形成的第一导电型第一阱区域，一对隔着第一阱区域从半导体衬底表面朝着其内部形成的第二导电型第二阱区域，以及形成在半导体衬底中第一阱区域及一对第二阱区域下侧的第二导电型第三阱区域，第三阱区域与一对第二阱区域电连接，第一阱区域中至少一部分与半导体衬底中未形成第三阱区域的区域连接。
根据本发明的半导体装置，因为第二导电型第二阱区域(例如N阱区域)通过形成在更深的位置的第二导电型第三阱区域(例如深N阱区域)互相电连接，所以能使N阱电阻减少。于是，即使浪涌电流流入到例如特定N阱区域，也能够防止浪涌电流集中在该N阱区域或形成在那里的元件中，因此能使封闭耐压提高。
根据本发明的半导体装置，在三阱结构中，不通过接点，第一导电型第一阱区域(例如P阱区域)的至少一部分与第一导电型半导体衬底(例如P型衬底，更具体说是该P型衬底中未形成深N阱区域的区域)电连接。因此，能够控制P阱电阻的增加。另外，因为不需要在P阱表面设置用于取衬底电位的接触区域，所以能削减该接触区域，从而能够谋求减少那么大的芯片面积。
补充说明一下，在本案中，“半导体衬底”可以是由硅等半导体构成的衬底，也可以是设有硅区域等半导体区域的衬底(包括绝缘性衬底)。
-发明的效果-
根据本发明，因为设置使N阱互相电连接的深N阱来将P阱和P型衬底电连接的区域残留下，所以能够控制P阱电阻的增大、减少N阱的电阻，从而使封闭耐压提高。
另外，根据本发明，因为P阱和P型衬底连接着，所以能够削减P阱表面上的用于取衬底电位的接触区域，缩小芯片面积。
附图说明
图1是本发明第一实施形态所涉及的半导体装置的俯视图。
图2是沿图1中的A-A’线的剖视图。
图3是沿图1中的B-B’线的剖视图。
图4是沿图1中的X-X’线的剖视图。
图5是显示流入到本发明第一实施形态所涉及的半导体装置中的浪涌电流的途径之一例的图。
图6(a)～图6(f)是本发明第一实施形态所涉及的半导体装置的制造方法的各工序的剖面图。
图7是显示为形成本发明第一实施形态所涉及的半导体装置的制造方法中的深N阱区域刚注入磷之后的浓度分布曲线之一例的图。
图8是显示为形成本发明第一实施形态所涉及的半导体装置的制造方法中的N阱区域刚注入磷之后的浓度分布曲线之一例的图。
图9是显示本发明第一实施形态所涉及的半导体装置的平面结构的另一种情况的图。
图10是显示本发明第一实施形态所涉及的半导体装置的剖面结构的另一种情况的图。
图11是显示本发明第一实施形态所涉及的半导体装置的剖面结构的另一种情况的图。
图12是本发明第二实施形态所涉及的半导体装置的俯视图。
图13是沿图12中的E-E’线的剖视图。
图14是沿图12中的F-F’线的剖视图。
图15是沿图12中的Y-Y’线的剖视图。
图16(a)～图16(f)是本发明第二实施形态所涉及的半导体装置的制造方法的各工序的剖面图。
图17是现有存储单元部的平面布置之一例的俯视图。
图18是沿图17中的G-G’线的剖视图。
图19是沿图17中的Z-Z’线的剖视图。
符号说明
100-P型半导体衬底；101-N阱区域；102-P阱区域；103-深N阱区域；104-元件隔离；105-N型MIS晶体管；106-P型MIS晶体管；107-栅极氧化膜；108-栅电极；109-绝缘性侧壁；110-N型源·漏极区域；111-栅极氧化膜；112-栅电极；113-绝缘性侧壁；114-P型源·漏极区域；121、122、123-抗蚀膜；200-P型半导体衬底；201-N阱区域；202-P阱区域；203-深N阱区域；204-元件隔离；205-N型MIS晶体管；206-P型MIS晶体管；207-栅极氧化膜；208-栅电极；209-绝缘性侧壁；210-N型源·漏极区域；211-栅极氧化膜；212-栅电极；213-绝缘性侧壁；214-P型源·漏极区域；221、222、223-抗蚀膜。
具体实施方式
(第一实施形态)
以下参照附图，以由MIS型晶体管构成的SRAM的存储单元部为例，说明本发明第一实施形态所涉及的半导体装置及其制造方法。
图1是表示本实施形态所涉及的SRAM的存储单元部的平面布置之一例的俯视图，图2是沿图1中的A-A’线的剖面图；图3是沿图1中的B-B’线的剖面图；图4是沿图1中的X-X’线的剖面图。需提一下，在图1中，形成在各阱区域上的晶体管结构未示。
如图1～图4所示，从P型半导体衬底100的表面朝着其内部形成有多个N阱区域101和多个P阱区域102，该多个N阱区域101和多个P阱区域102沿衬底主面方向交替排列着。图1中未示，在P型半导体衬底100的表面部的各N阱区域101和各P阱区域102之间设有具有STI结构的元件隔离104。在P型半导体衬底100中的N阱区域101及P阱区域102(也就是双阱结构)下侧形成有多个深N阱区域103。在此，各深N阱区域103形成在对双阱结构的表面浓度不造成影响的深度处，与各N阱区域101及各P阱区域102直交。因此，通过各深N阱区域103，各N阱区域101互相电连接。
补充说明一下，通过将各深N阱区域103及各N阱区域101的各杂质浓度的峰值设定得大致相等，达成各深N阱区域103和各N阱区域101的电连接。具体说，实施用于形成深N阱区域103的离子注入，使深N阱区域103的杂质浓度的峰值形成在与N阱区域101的注入浓度分布曲线的峰值深度相比深一点的位置，使N阱区域101和深N阱区域103电连接。
如图1～图4所示，在各P阱区域102上形成有N型MIS晶体管(例如NMOS晶体管)105；在各N阱区域101上形成有P型MIS晶体管(例如PMOS晶体管)106。具体说，N型MIS晶体管105由形成在P阱区域102上的栅极氧化膜107、形成在栅极氧化膜107上栅电极108、形成在栅电极108侧面的绝缘性侧壁109、以及形成在P阱区域102表面部的N型源·漏极区域110构成；P型MIS晶体管106由形成在N阱区域101上的栅极氧化膜111、形成在栅极氧化膜111上的栅电极112、形成在栅电极112侧面的绝缘性侧壁113、以及形成在N阱区域101表面部的P型源·漏极区域114构成。
在此，本实施形态的特点在于：与现有三阱结构不同，就是说，不是在由N阱区域101和P阱区域102构成的双阱结构的整个下侧区域设有深N阱区域103，而是沿着垂直于该双阱结构中的N阱区域101及P阱区域102延伸的方向的方向设有多个条状深N阱区域103。这样一来，就形成了具有已形成有深N阱区域103的三阱结构的区域(图2所示的区域)、以及具有无深N阱区域103的双阱结构的区域(图3所示的区域)。在具有到目前为止用过的双阱结构的、图3所示的区域中，各P阱区域102与P型半导体衬底100(正确地说是P型半导体衬底100中未形成深N阱区域103的区域)部分地电连接。就是说，因为在各P阱区域102下侧留下来设深N阱区域103的区域，所以各P阱区域102和P型半导体衬底100保持连接。因此，在各P阱区域102中不设用于取衬底电位的接触区域，也能使各P阱区域102和P型半导体衬底100电连接。
如上说明，本实施形态的重要特点在于在各P阱区域102下侧留下来设深N阱区域103的区域，通过该特点，能够控制P阱电阻的增大，得到三阱结构原有的效果，即通过减少N阱的电阻，使封闭耐压提高的效果。另外，因为各P阱区域102能共有衬底电位，所以能够削减P阱区域102表面的用于取衬底电位的接触区域。因此还能得到控制存储单元的配置面积的效果。
图5表示流入到本实施形态所涉及的SRAM的存储单元部的浪涌电流的途径之一例。补充说明一下，在图5中，与图1所示的结构因素相同的结构因素带有同一符号，说明就省略不提了。如图5所示，从SRAM的输出入部(未示)流入的浪涌电流大部分从某一N阱区域101流入到与该N阱区域101电连接、其电阻小的深N阱区域103，之后，从深N阱区域103分散到与多个P阱区域102交替配置的多个N阱区域101中。通过如此设置浪涌电流的通路，防止浪涌电流集中在浪涌电流流入的地方，即N阱区域101以及形成在那里的元件中，而能够使封闭耐压提高。
下面说明图1～图4所示的本实施形态中的具有三阱结构的半导体装置的制造方法。
图6(a)～图6(f)是本实施形态中的具有三阱结构的半导体装置的制造方法的各工序的剖面图，图6(a)、图6(c)、图6(e)显示图1中的A-A’线上的一部分剖面结构逐渐形成的情况；图6(b)、图6(d)、图6(f)显示图1中的X-X’线上的一部分剖面结构逐渐形成的情况。
首先，如图6(a)及图6(b)所示，在设有具有STI结构的元件隔离104的P型半导体衬底100上形成选出深N阱区域103的形成区域作为注入窗口并开了口的抗蚀膜121。在此，抗蚀膜121的注入窗口与在此后的工序中形成的各N阱区域101交叉。之后，通过以该抗蚀膜121作掩模以0°的注入角度(相对衬底主面的法线的倾斜角)向P型半导体衬底100注入N型杂质，形成深N阱区域103。这时，为了使在下一道工序中形成的N阱区域101和深N阱区域103电连接，需要将深N阱区域103的杂质浓度的峰值设定得与N阱区域101大致相等。具体说，在本实施形态中，向P型半导体衬底100注入作为N型杂质的磷，使其浓度峰值形成在离P型半导体衬底100表面约有1μm的深度处。这时，剂量1×1013ions/cm2、注入能量1MeV。这样一来，在P型半导体衬底100的内部形成与在此后的工序中形成的各N阱区域101电连接的深N阱区域103。补充说明一下，实施用于形成深N阱区域103的离子注入，使P型半导体衬底100表面的杂质浓度或在下一道工序中形成的N阱区域101表面的杂质浓度不改变。
图7表示为形成深N阱区域103刚注入N型杂质(磷)之后的浓度分布曲线(沿图6(a)中的C-C’线的剖面上的杂质浓度分布曲线)之一例。
下面，如图6(c)及图6(d)所示，在形成有深N阱区域103的P型半导体衬底100上形成选出与深N阱区域103交叉的条状N阱区域101的形成区域作为注入窗口并开了口的抗蚀膜122。之后，通过以该抗蚀膜122作掩模以7°的注入角度向P型半导体衬底100注入N型杂质，形成多个N阱区域101。这时，为了使各N阱区域101通过深N阱区域103互相电连接，离子注入N型杂质，使各N阱区域101的杂质浓度的峰值成为与深N阱区域103的杂质浓度的峰值相等。具体说，在本实施形态中，向P型半导体衬底100注入作为N型杂质的磷，使其浓度峰值形成在离P型半导体衬底100表面约有0.66μm的深度处。这时，剂量1×1013ions/cm2、注入能量600keV。
图8表示为形成N阱区域101刚注入N型杂质(磷)之后的浓度分布曲线(沿图6(c)中的C-C’线的剖面上的杂质浓度分布曲线)的之一例。补充说明一下，在图8中，便于参考，即示出了图7中的杂质浓度分布曲线，还示出了由N阱注入后实施的沟道停止注入带来的浓度分布曲线。关于沟道停止注入，比如说，向P型半导体衬底100注入作为P型杂质的硼，使其浓度峰值形成在离P型半导体衬底100表面约有0.32μm的深度处，这时，注入角度7°、剂量5×1012ions/cm2、注入能量100keV。
下面，如图6(e)及图6(f)所示，在形成有深N阱区域103及N阱区域101的P型半导体衬底100上形成选出N阱注入时抗蚀膜122所覆盖的区域作为注入窗口并开了口的抗蚀膜123。就是说，抗蚀膜123的注入窗口呈夹在各N阱区域101之间的条状。之后，以该抗蚀膜123作掩模向P型半导体衬底100注入作为P型杂质的硼，使其浓度峰值形成在离P型半导体衬底100表面约有0.62μm的深度处。这时，注入角度7°、剂量5×1012ions/cm2、注入能量250keV。这样，就形成有多个P阱区域102。
之后，省略图示，通过在各N阱区域101及各P阱区域102上分别实施与一般的MIS型晶体管制造工序一样的工序，形成图2及图3所示的N型MIS晶体管105及P型MIS晶体管106。这样，本实施形态所涉及的SRAM的存储单元部就做好了。
补充说明一下，在第一实施形态中，图6(a)和图6(b)所示的工序、图6(c)和图6(d)所示的工序、以及图6(e)和图6(f)所示的工序的实施顺序不受限制。
在第一实施形态中，只要各N阱区域101由深N阱区域103互相电连接，并且各P阱区域102的至少一部分与P型半导体衬底100(正确地说是P型半导体衬底100中未形成深N阱区域103的区域)连接，该深N阱区域103的形状(平面形状)就不受限制。通过改变注入掩模的图案，可以随便设定深N阱区域103的平面形状。具体说，可以是这样的，例如图9(图1的平面结构的变形)所示，设有多个深N阱区域103，该多个深N阱区域103沿不垂直于各N阱区域101及各P阱区域102的排列方向的方向延伸。也可以是这样的，设有多个深N阱区域103，该多个深N阱区域103互相交叉，省略图示。
在第一实施形态中，各P阱区域102和深N阱区域103的接合深度的形成位置也不受限制。具体说，可以是这样的，例如图10(图2的剖面结构的变形)及图11(图3的剖面结构的变形)所示，该接合深度形成在各N阱区域101和深N阱区域103的交界的下方；反过来也可以，省略图示。
在第一实施形态中，提到的是在设在P型半导体衬底100上的N阱区域101及P阱区域102下侧设有深N阱区域103的三阱结构。也可以代替这一做法，是在设在N型半导体衬底上的N阱区域及P阱区域下侧设有深P阱区域的三阱结构。
(第二实施形态)
以下参照附图，以由MIS型晶体管构成的SRAM的存储单元部为例，说明本发明第二实施形态所涉及的半导体装置及其制造方法。
图12是本实施形态所涉及的SRAM的存储单元部的平面布置之一例的俯视图，图13是沿图12中的E-E’线的剖面图；图14是沿图12中的F-F’线的剖面图；图15是沿图12中的Y-Y’线的剖面图。需提一下，在图12中，形成在各阱区域上的晶体管结构未示。
如图12～图15所示，从P型半导体衬底200的表面朝着其内部，形成有多个N阱区域201和多个P阱区域202，该多个N阱区域201和多个P阱区域202沿衬底主面方向交替排列着。图12中未示，在P型半导体衬底200的表面部的各N阱区域201和各P阱区域202之间设有具有STI结构的元件隔离204。在P型半导体衬底200中的N阱区域201及P阱区域202(也就是双阱结构)下侧形成有呈方格平面形状的深N阱区域203。在此，深N阱区域203形成在对双阱结构的表面浓度不造成影响的深度处，具有垂直于各N阱区域201和各P阱区域202的多个第一区域、以及与各N阱区域201重叠的多个第二区域。就是说，深N阱区域203的多个第二区域互相平行地形成在各N阱区域201的正下方。这样一来，使各N阱区域201通过深N阱区域203互相电连接。
补充说明一下，通过将深N阱区域203及各N阱区域201的各杂质浓度的峰值设定得大致相等，达成深N阱区域203和各N阱区域201的电连接。具体说，实施用于形成深N阱区域203的离子注入，使深N阱区域203的杂质浓度的峰值形成在与N阱区域201的注入浓度分布曲线的峰值深度相比深一点的位置，这样来使N阱区域201和深N阱区域203电连接。
如图12～图15所示，在各P阱区域202上形成有N型MIS晶体管(例如NMOS晶体管)205；在各N阱区域201上形成有P型MIS晶体管(例如PMOS晶体管)206。具体说，N型MIS晶体管205由形成在P阱区域202上的栅极氧化膜207、形成在栅极氧化膜207上栅电极208、形成在栅电极208侧面的绝缘性侧壁209、以及形成在P阱区域202表面部的N型源·漏极区域210构成；P型MIS晶体管206由形成在N阱区域201上的栅极氧化膜211、形成在栅极氧化膜211上的栅电极212、形成在栅电极212侧面的绝缘性侧壁213、以及形成在N阱区域201表面部的P型源·漏极区域214构成。
在此，与第一实施形态一样，本实施形态的特点在于：与现有的三阱结构不同。就是说，不是在由N阱区域201和P阱区域202构成的双阱结构的整个下侧区域设有深N阱区域203，而是沿着垂直于该双阱结构中的N阱区域201及P阱区域202延伸的方向的方向设有深N阱区域203的第一区域，设有深N阱区域203的第二区域，该第二区域与各N阱区域201重叠。在图14所示的区域中，各P阱区域202与P型半导体衬底200(正确地说是P型半导体衬底200中未形成深N阱区域203的区域)部分地电连接。就是说，因为在各P阱区域202下侧留下来设深N阱区域203的区域，所以各P阱区域202和P型半导体衬底200保持连接，因此，在各P阱区域202中不设用于取衬底电位的接触区域，也能使各P阱区域202和P型半导体衬底200电连接。
如上说明，本实施形态的重要特点在于在各P阱区域202下侧留下未设深N阱区域203的区域，通过该特点，能够控制P阱电阻的增大，得到三阱结构原有的效果，即通过减少N阱电阻，使封闭耐压提高的效果。另外，因为各P阱区域202能共有衬底电位，所以能够削减P阱区域202表面的用于取衬底电位的接触区域，因此还能得到控制存储单元的配置面积的效果。
再说，在本实施形态中，因为在各N阱区域201的正下方也形成有深N阱区域203(正确地说是其第二区域)，所以N阱电阻与第一实施形态相比进一步减少。结果是，从SRAM的输出入部(未示)流入的浪涌电流不仅容易沿第一实施形态中的浪涌电流的途径(参考图5)分散，还容易沿各N阱区域201延伸的方向分散。就是说，因为能更加高效地分散浪涌电流，从而能够防止浪涌电流集中在浪涌电流流入的地方，即N阱区域201以及形成在那里的元件中。因此能更有效地谋求提高封闭耐压。
下面说明图12～图15所示的本实施形态中的具有三阱结构的半导体装置的制造方法。
图16(a)～图16(f)是表示本实施形态中具有三阱结构的半导体装置的制造方法的各工序的剖面图，图16(a)、图16(c)、图16(e)显示图12中的E-E’线上的一部分剖面结构逐渐形成的情况；图16(b)、图16(d)、图16(f)显示图12中的Y-Y’线上的一部分剖面结构逐渐形成的情况。
首先，如图16(a)及图16(b)所示，在设有具有STI结构的元件隔离204的P型半导体衬底200上形成选出呈方格平面形状的深N阱区域203的形成区域作为注入窗口并开了口的抗蚀膜221。就是说，在第一实施形态中，形成的是将注入窗口选择性地开成多个与各N阱区域101交叉的条状的口的抗蚀膜121。但是，在本实施形态中形成的是选择性地开了注入窗口的抗蚀膜221，其注入窗口除了多个与各N阱区域201交叉的条状第一区域以外，还具有多个与各N阱区域201重叠的条状第二区域。之后，通过以该抗蚀膜221作掩模以0°的注入角度向P型半导体衬底200注入N型杂质，形成深N阱区域203。这时，为了使在下一道工序中形成的N阱区域201和深N阱区域203电连接，需要将深N阱区域203的杂质浓度的峰值设定得与N阱区域201大致相等。具体说，与第一实施形态一样，在本实施形态中，向P型半导体衬底200注入作为N型杂质的磷，使其浓度峰值形成在离P型半导体衬底200表面约有1μm的深度处。这时，剂量1×1013ions/cm2、注入能量1MeV。这样一来，在P型半导体衬底200的内部形成与在此后的工序中形成的各N阱区域201电连接的深N阱区域203。补充说明一下，实施用于形成深N阱区域203的离子注入，使P型半导体衬底200表面的杂质浓度或在下一道工序中形成的N阱区域201表面的杂质浓度不改变。
下面，如图16(c)及图16(d)所示，在形成有深N阱区域203的P型半导体衬底200上形成开了注入窗口的抗蚀膜222，该注入窗口包括：与方格平面形状的深N阱区域203的第一区域交叉的第一条子形状、与该深N阱区域203的第二区域重叠的第二条子形状。之后，通过以该抗蚀膜222作掩模以7°的注入角度向P型半导体衬底200注入N型杂质，形成多个N阱区域201。这时，为了使各N阱区域201通过深N阱区域203互相电连接，离子注入N型杂质，使各N阱区域201的杂质浓度的峰值成为与深N阱区域203的杂质浓度的峰值相等。具体说，在本实施形态中，向P型半导体衬底200注入作为N型杂质的磷，使其浓度峰值形成在离P型半导体衬底200表面约有0.66μm的深度处。这时，剂量1×1013ions/cm2、注入能量600keV。
补充说明一下，本实施形态中也可以在N阱注入后实施沟道停止注入。关于该沟道停止注入，比如说，向P型半导体衬底200注入作为P型杂质的硼，使其浓度峰值形成在离P型半导体衬底200表面约有0.32μm的深度处。这时，注入角度7°、剂量5×1012ions/cm2、注入能量100keV。
下面，如图16(e)及图16(f)所示，在形成有深N阱区域203及N阱区域201的P型半导体衬底200上形成选出N阱注入时抗蚀膜222所覆盖的区域作为注入窗口并开了口的抗蚀膜223。就是说，抗蚀膜223的注入窗口呈夹在各N阱区域201之间的条状。之后，以该抗蚀膜223作掩模向P型半导体衬底200注入作为P型杂质的硼，使其浓度峰值形成在离P型半导体衬底200表面约有0.62μm的深度处。这时，注入角度7°、剂量5×1012ions/cm2、注入能量250keV。这样，就形成有多个P阱区域202。
之后，省略图示，通过在各N阱区域201及各P阱区域202上分别实施与一般的MIS型晶体管制造工序一样的工序，形成图13及图14所示的N型MIS晶体管205及P型MIS晶体管206。这样，本实施形态所涉及的SRAM的存储单元部就做好了。
补充说明一下，在第二实施形态中，图16(a)和图16(b)所示的工序、图16(c)和图16(d)所示的工序、以及图16(e)和图16(f)所示的工序的实施顺序不受限制。
在第二实施形态中，只要各N阱区域201由深N阱区域203互相电连接，该深N阱区域203与至少一个N阱区域201重叠，并且各P阱区域202的至少一部分与P型半导体衬底200(正确地说是P型半导体衬底200中未形成深N阱区域203的区域)连接，该深N阱区域203的形状(平面形状)就不受限制。通过改变注入掩模的图案，可以随便设定深N阱区域203的平面形状。具体说，可以是这样的，例如设有深N阱区域203的各第一区域，该各第一区域沿不垂直于各N阱区域201及各P阱区域202的排列方向的方向延伸。也可以设有深N阱区域203的各第一区域，该各第一区域互相交叉。也可以设有N阱区域201，有的不与深N阱区域203的第二区域重叠。
在第二实施形态中，各P阱区域202和深N阱区域203的接合深度的形成位置也不受限制。具体说，可以是这样的，该接合深度形成在各N阱区域201和深N阱区域203的交界的下方；反过来也可以。
在第二实施形态中，提到的是在设在P型半导体衬底200上的N阱区域201及P阱区域202下侧设有深N阱区域203的三阱结构。也可以代替这一做法，是在设在N型半导体衬底上的N阱区域及P阱区域下侧设有深P阱区域的三阱结构。
-实用性-
如上说明，本发明涉及具有三阱结构的MIS型晶体管的半导体装置及其制造方法，特别是在用于SRAM等微小存储单元的情况下，能得到控制P阱电阻的增大、减少N阱的电阻，从而使封闭耐压提高的效果，非常有用。

Claims (6)

1.一种半导体装置，包括：
第一导电型半导体衬底，
从所述半导体衬底表面朝着其内部形成的第一导电型第一阱区域，
一对从所述半导体衬底的表面朝着其内部形成的第二导电型第二阱区域，该一对第二阱区域夹着所述第一阱区域，
以及形成在所述半导体衬底中的所述第一阱区域及所述一对第二阱区域下侧的第二导电型第三阱区域，其特征在于：
所述第三阱区域与所述一对第二阱区域电连接，
所述第一阱区域的至少一部分，与所述半导体衬底中未形成所述第三阱区域的区域连接。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第三阱区域与所述第一阱区域及所述一对第二阱区域交叉。
3.根据权利要求1所述的半导体装置，其特征在于：
所述第三阱区域与所述第一阱区域及所述一对第二阱区域交叉，所述第三阱区域形成在所述一对第二阱区域中至少一个的下侧区域。
4.根据权利要求1所述的半导体装置，其特征在于：
由所述第一阱区域、所述一对第二阱区域以及所述第三阱区域构成SRAM的存储单元部。
5.一种半导体装置的制造方法，该半导体装置是根据权利要求2所述的，其特征在于：包括：
通过在所述半导体衬底上形成开了与所述一对第二阱区域交叉的注入窗口的抗蚀膜之后，以该抗蚀膜作为掩模向所述半导体衬底离子注入第二导电型杂质，不改变所述半导体衬底的表面浓度或所述第一阱区域的表面浓度，形成所述第三阱区域的工序，
通过在所述半导体衬底上形成开了与所述第三阱区域交叉的条状注入窗口的抗蚀膜之后，以该抗蚀膜作为掩模向所述半导体衬底离子注入第二导电型杂质，形成所述一对第二阱区域，以便所述一对第二阱区域通过所述第三阱区域互相电连接并且所述一对第二阱区域的杂质浓度的峰值与所述第三阱区域的杂质浓度的峰值相等的工序，
以及通过在所述半导体衬底上形成开成了夹在所述一对第二阱区域间的条状注入窗口的抗蚀膜之后，通过以该抗蚀膜作为掩模向所述半导体衬底离子注入第一导电型杂质，形成所述第一阱区域的工序。
6.一种半导体装置的制造方法，该半导体装置是根据权利要求3所述的，其特征在于：包括：
通过在所述半导体衬底上形成开了具有与所述一对第二阱区域交叉的第一区域、以及与所述一对第二阱区域的至少一个区域重叠的第二区域的注入窗口的抗蚀膜之后，以该抗蚀膜作为掩模向所述半导体衬底离子注入第二导电型杂质，不改变所述半导体衬底的表面浓度或所述第一阱区域的表面浓度，形成所述第三阱区域的工序，
通过在所述半导体衬底上形成开了具有所述第三阱区域中与所述第一区域交叉的第一条状、以及所述第三阱区域中与所述第二区域重叠的第二条状的注入窗口的抗蚀膜之后，以该抗蚀膜作为掩模向所述半导体衬底离子注入第二导电型杂质形成所述一对第二阱区域，以便所述一对第二阱区域通过所述第三阱区域互相电连接并且所述一对第二阱区域的杂质浓度的峰值与所述第三阱区域的杂质浓度的峰值相等的工序，
以及通过在所述半导体衬底上形成开了夹在所述一对第二阱区域间的条状注入窗口的抗蚀膜之后，以该抗蚀膜作为掩模向所述半导体衬底离子注入第一导电型杂质，形成所述第一阱区域的工序。
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