CN104051343A - 具有通过栅植入的深n阱的晶体管 - Google Patents

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Abstract

本申请涉及具有通过栅植入的深N阱的晶体管。一种制造CMOS集成电路(IC)的方法(300)，该方法包括：在上面具有第一栅堆的衬底的露出衬底表面的p区域的第一掩模级植入第一n型杂质以形成NLDD区域，用于IC上的多个n沟道MOS(NMOS)晶体管的至少一部分形成n源/漏扩展区域(304(a))。在上面具有第二栅堆的衬底表面中露出n区域的第二掩模级植入p型杂质，以形成针对IC上的多个p沟道MOS(PMOS)晶体管的至少一部分的PLDD区域。逆向植入第二n型杂质(306)，包括通过第一栅堆以形成用于NMOS晶体管的一部分的深的n阱(DN阱)。与NLDD区域下方的相比，DN阱在第一栅堆下方的深度较浅。

Description

具有通过栅植入的深N阱的晶体管
技术领域
公开的实施方式涉及半导体制造，更具体地，涉及包括深N阱（DN阱）的互补金属氧化物半导体（CMOS）集成电路的制造，以及由此生产的IC器件。
背景技术
随着在高k栅电介质处理流上的金属栅的发展，正偏置温度不可靠性（PBTI）对于n沟道MOS（NMOS）变得重要。PBTI的大小是20nm栅长度IC制造处理技术中的负偏置温度不稳定性（NBTI）的阈值电压偏移（ΔVt）的大约70%.
传统上使用N阱逆体偏置（RBB）筛选静态随机存取存储器（SRAM）以有效地减少p沟道MOS（PMOS）线端（EOL）Vt退化。也期望SRAM提供针对PBTI EOL的NMOS驱动器/通-栅（PG）晶体管筛选的能力。已经针对SRAM建议了深N阱（DN阱）/Iso P阱植入，以提供用于允许筛选NMOS驱动晶体管和PG晶体管的后偏置能力的添加的二极管。DN阱要求单独的掩模构图，其在形成栅电介质和栅电极之前进行。针对DN阱要求的单独的掩模程度增加成本和周期。
发明内容
公开的实施方式包括制造互补金属氧化物半导体（CMOS）集成电路（IC）的方法，其包括：针对NMOS器件并且可选地还针对PMOS器件，植入深N阱（DN阱）包括穿过栅堆，而不需要任何额外的掩模。所公开的实施方式应用于包括静态RAM（SRAM）的IC，以能够形成DN阱来提供用于后偏置能力的隔离二极管，以允许针对正偏置温度不稳定性（PBTI）线端（EOL）的NMOS驱动器/传输门（PG）筛选，而不需要额外的（专用的）DN阱掩模级。
关于所公开的方法，n型物质的逆向植入（retrograde）包括针对NMOS器件的穿过栅堆植入以形成针对IC上的NMOS晶体管的至少一部分的DN阱。对于完成的IC产品，穿过栅植入ND阱导致与在n型轻掺杂漏（NLDD）和NMOS的n型源/漏（NSD）区域下方的DN阱深度相比，在NMOS栅堆下方DN阱的深度较浅，DN阱深度的差异由在用于形成DN阱的植入期间的栅极的厚度（阻挡能力）确定（例如，针对多晶硅栅的30nm到100nm）。包括通过针对DN阱的植入来植入的栅极可以由用于替代金属栅处理流程的金属栅代替。
附图说明
下面将参照附图，其不必按照比例绘制，其中：
图1A是根据示例性实施方式的在不需要任何添加掩模的情况下使用包括通过NMOS的栅堆形成DN阱的制造方法完成掺杂和退火之后，包括以NMOS晶体管和PMOS晶体管示出的MOS晶体管的CMOS IC的一部分的截面图。
图1B是根据示例性实施方式的在不需要任何添加掩模的情况下使用包括通过针对NMOS和PMOS晶体管两者的栅堆形成DN阱的制造方法完成掺杂和退火之后，包括以NMOS晶体管和PMOS晶体管示出的MOS晶体管的CMOS IC的一部分的截面图。
图2是根据示例性实施方式的在不需要任何添加掩模的情况下使用包括通过针对NMOS和PMOS晶体管两者的栅堆形成DN阱的制造方法完成掺杂和退火之后，包括以NMOS晶体管和PMOS晶体管示出的MOS晶体管的CMOS IC的一部分的截面图。
图3示出根据示例性实施方式的在不需要任何添加掩模的情况下用于形成MOS晶体管的示例性方法中的步骤的流程图，其包括形成穿过NMOS晶体管的栅堆的DN阱。
图4是描绘根据示例性实施方式的包括多个功能块的示例性IC的框图，其包括数字逻辑块、SRAM块和I/O块，其中IC上的NMOS晶体管的至少一部分包括DN阱，与NLDD区域下的DN阱的深度相比，其在栅堆下方较浅。
具体实施方式
参照附图描绘示例性实施方式，其中使用类似的附图标记指代类似或者等同元件。所例示的动作或者事件的顺序不应被理解为限制，因为一些动作或者事件可以与其它动作或者事件按照不同顺序和/或并行发生。此外，所例示的动作或者事件中的一些可以不要求来实现根据本公开的方法。
图1A是根据示例性实施方式的在不需要任何添加掩模的情况下使用包括通过NMOS110的栅堆形成DN阱135的制造方法完成掺杂和退火之后，包括以NMOS晶体管和PMOS晶体管120（PMOS120）示出的MOS晶体管的CMOS IC100的一部分的截面图。在所示的实施方式中，在n个轻掺杂漏极（NLDD）/p袋或袋状（p-pocket）掩模级别进行针对DN阱135的植入。接触或者线的后端（BEOL）形成的层在图1A或者其它图中示出，在此为了简化，包括接触、多层金属化和钝化。
IC100包括衬底101和衬底表面102，衬底表面102示出为其中形成有具有p阱111的p型表面和其中形成了n阱121的n表面。衬底101可以是单晶（例如，硅，或者SiGe）。衬底表面102可以包括位于单晶衬底101上的外延层。在IC包括SRAM的情况下，如果衬底101是n衬底，添加深p阱以将SRAM载荷中的n阱与n衬底隔离。在n衬底的情况下，在PMOS源和漏扩展（PLDD）和/或NMOS源和漏扩展（NLDD）处植入深p阱植入件。
NMOS110被示出为形成在植入和/或扩散到衬底表面102中的p阱111中，并且PMOS120被示出为形成在植入和/或扩散到衬底表面102中的n阱121中。包括其上具有栅极104a的栅电介质103的栅堆在NMOS110的p阱111的上表面上，并且其上的栅极104在PMOS120的n阱121的上表面上。NMOS110包括N+源105，并且N+漏106（NSD105、106），并且PMOS120包括p+源115和p+漏116。
栅电介质103可以包括例如1到3纳米厚的硅氧化物、掺杂了氮的二氧化硅、氮氧化硅、钛酸锶钡（BST）、锆钛酸铅（PZT）、氧化铪、氧氮化铪、氧氮化铪硅或者任何其它高k材料，或者其组合或者堆。栅极104a可以包括多晶硅，其可以是用于NMOS的不掺杂或者掺杂的n型，并且栅极104b可以包括多晶硅，其可以是用于PMOS120的不掺杂或者掺杂p型，在顶部形成可选的硅化物，或者完全硅化的，或者一种或者更多种金属的组合，诸如钛、钨、铝、锆、TiN、钽或者TaN，用于替换以下描述的金属栅实施方式。另外，NMOS110和PMOS120具有位于其栅堆的侧壁上的间隔体107。NMOS110包括源NLDD108和漏NLDD109，而PMOS120包括源PLDD118和漏PLDD119。
IC100被示出为包括形成在衬底表面102内的浅沟槽隔离结构（“STI”）125，以将NMOS110和PMOS120与IC100上的包括其它有源器件的其它器件130电隔离。然而，一般可以使用任何传统隔离结构，诸如场氧化区域（也称为（硅的局部氧化（LCOS）区域）或者植入的隔离区域。
NMOS110包括示出为扩展到栅电介质103下的p阱111的表面的p型袋（或者圆环）区域131，并且PMOS120包括示出为延伸到栅电介质103下的n阱121的表面的n型袋（或者圆环）区域132。
NMOS110包括位于NSD105、106下方，在NLDD108、109下方和在其栅堆104a/103下方的逆向DN阱135。DN阱135也示出在p阱111下方。在SRAM的情况下，在p阱111结下方的DN阱135将p阱111（或者如果没有p阱的话，则是p衬底）隔离以允许在SRAM测试期间施加偏置以仿真PBTI。DN阱135也被示出在p+接触111a下方到p阱111。与NSD105、106和NLDD108、109下方的DN阱135的深度相比，可以看到DN阱135的深度在栅堆104a/103下较浅，具有诸如30nm到100nm的深度差。电介质层136可以称为“预金属电介质”（PMD）层，被示出为在p阱111的表面上并且在n阱121的表面上，包括NMOS110和PMOS120在之间。N阱121包括n阱接触121a。
图1B是根据示例性实施方式的在不需要任何添加掩模的情况下使用包括通过NMOS110和PMOS120’的栅堆形成DN阱135’的制造方法完成掺杂和退火之后，包括以NMOS晶体管和PMOS晶体管120（PMOS120）示出的MOS晶体管的CMOS IC150的一部分的截面图。在所示的实施方式中，用于NMOS110的DN阱135’的植入可以在NLDD/p袋掩模级别进行，而用于PMOS阱120’的DN阱135’可以在PLDD/n袋掩模级别进行。可选的用于PMOS的DN阱通过减小其寄生n基极的基电阻提高封锁电阻。另选地，对于一些IC装置，用于DN阱135’的植入可以是空白（未掩模）植入，使得NMOS和PMOS晶体管被一起植入。
图2是基于图1B所示的CMOS IC150的COMS IC200的一部分的截面图，其修改为具有反映替代金属栅处理流的栅堆。根据示例性实施方式，在使用制造方法完成掺杂和退火之后，MOS晶体管现示出为NMOS晶体管110''和PMOS晶体管120''，该方法包括通过用于NMOS110''和PMOS120''两者的栅堆形成DN阱，而不需要任何添加的掩模，以及替换栅处理。在通常的替代栅流中，图1A和图1B所示的栅极104a和104b（例如，多晶硅）被去除以形成沟槽。横向到沟槽的原始栅电介质103也可以被部分或者完全去除。可以接着在集成电路的表面上并且在去除了多晶硅栅（或者其它栅极材料）的沟槽中形成高k电介质103''。
高k电介质103''可以包括生长或者淀积在衬底表面102上的二氧化硅（SiO2）的界面层和/或电介质的淀积层，诸如氧化铪、氧氮化铪、氧化镧、氧化锆或者氧化铝。高k电介质103''的介电常数在此定义为至少为5，并且可以在从5到1000的范围内，其大于SiO2的k值（3.9）。在示例性实施方式中，高k电介质103''包括大约0.5nm的SiO2加上大约4nm的HfO2。
可以接着淀积并随后构图PMOS和NMOS屏障金属层，按照任何顺序，利用在图2中示出为217的PMOS屏障金属层和示出为218的NMOS屏障金属层。例如，在构图步骤之后，可以淀积包含来自氮化钛、氮化钽、铝和铂的组中的一种或者更多种金属的薄的（例如，1-4nm）PMOS屏障金属层217，以去除NMOS区域上的屏障。接着，可以淀积包含来自钛、铝和钨的组的薄的（例如，1-3nm）NMOS屏障金属层218。在其它实施方式中，可以在PMOS区域中首先淀积NMOS屏障金属层并且使用构图步骤去除，之后是PMOS屏障金属层淀积。
下一步骤涉及用在图2中分别示出为104a''和104b''的诸如铝、钴-铝或者钨这样的低电阻金属填充NMOS和PMOS屏障金属线的栅沟槽，以指示不同金属材料的可能性。随后，进行CMP步骤以平面化，去除上覆的金属，并且隔离NMOS栅极104a''和PMOS栅极104b''。在替代栅流的不同点可以进行可选的热退火步骤以回流并且合金各种金属以实现期望的NMOS和PMOS栅功函数。
图3示出根据示例性实施方式无需要任何附加掩模的用于形成MOS晶体管的示例性方法中的步骤的流程图，包括所公开的穿过用于NMOS而植入的栅堆的DN阱。步骤301包括在衬底表面102（或者在衬底表面中形成的可选的阱）上形成栅电介质。如以上提到的，栅电介质层103可以包括氧化硅、掺杂氮的二氧化硅、氮氧化硅、BST、PZT、氧化铪或者任何其它高k金属，或者其任何组合或者堆，其为诸如1到3纳米厚度。步骤302包括形成诸如包括多晶硅的栅极104，之后掺杂的针对PMOS的p型和针对NMOS的n型，上面形成可选的硅化物。步骤303包括在栅侧壁上形成间隔体107，诸如包括氧化物、氮化物、氮氧化物或者其组合或者堆，因而创建与栅堆相邻的偏置空间。
步骤304（a）包括使用第一掩模图案形成针对NMOS的NLDD，步骤304（b）使用第二掩模图案形成针对PMOS的PLDD。步骤304的顺序仅仅是示例，因为可以在方法300之前或者之后创建LDD。当也用于如此处公开的植入DN阱时，针对第一掩模图案和/或第二掩模图案，通常使用较厚的光刻胶（诸如大约0.7μm厚）以阻挡在DN阱植入期间在由电阻覆盖的区域中的DN阱植入物（例如，PMOS），因为与袋状植入（pocket implant）（以下描述的步骤305（a）和305（b））的能量/投影范围相比，DN阱植入物的能量/投影范围显著较大。
对于NMOS，植入诸如砷这样的杂质到衬底表面102或者阱（例如，图1A、图1B和图2中的p阱111）形成NLDD108、109。间隔体107的存在创建NLDD108、109和栅堆104a、103之间的分离。
现在形成了袋杂质的区域。步骤305（a）包括使用第一掩模图案（针对NLDD植入的图案）用于NMOS的p-袋状植入，其在完成方法300的所涉及的退火步骤之后提供p-袋区域131。这个植入物自身对准到栅堆的边缘（栅边缘）。作为示例，对于用于NMOS的硼或者用于PMOS的磷，用于形成p-袋区域131的第一袋状植入剂量可以是在1.0×1013原子/cm2到6×1013原子/cm2，其对于硼来说是1到30KeV能级，或者使用获得与在1到30KeV植入的硼相同投影范围的针对其它物质的能量。步骤305（b）包括使用第二掩模图案（针对PLDD植入的图案）用于PMOS的n-袋状植入，其在完成方法300的所涉及的退火步骤之后提供袋区域132。袋状植入体的角相对于衬底表面102的法线一般为10到30度。
如上所述，总体上使用较厚的光刻胶以阻挡在由电阻（例如，PMOS）覆盖的区域中的DN阱植入物，因为与袋状植入（步骤305（a）和305（b））的能量/投影范围相比，DN阱的能量/投影范围显著较大。然而，较厚的光刻胶将通常造成角度（例如，10到30度）的袋状植入的遮蔽。可以使用植入物旋转、设计准则和布局修改来估计在袋状植入期间可能的光刻胶遮蔽。
例如考虑SRAM：由于SRAM可以被布局为使得驱动晶体管和传输门（passgate,PG）晶体管彼此相邻并且共享相同LDD植入物，SRAMNLDD掩模可以具有开口水平条带，其露出驱动晶体管和PG晶体管两者。如果使用2个旋转袋状植入使得没有垂直于SRAM NLDD电阻边缘的植入物，在驱动器和PG晶体管中将没有由SRAM NLDD光刻胶边缘引起的袋状植入遮蔽。
步骤306包括穿过NMOS的栅堆植入n型物质以形成针对NMOS晶体管的至少一部分的逆向DN阱，包括在栅堆下方形成和在NLDD下方形成。可以使用相同的第一掩模图案（用于NLDD和袋状植入的图案）用于植入逆向DN阱。在SRAM的情况下，如上所述，用于NLDD/p袋的掩模和用于NMOS的DN阱可以也露出p阱接触（或者p衬底接触）到SRAM NLDD植入物和DN阱，以将结从衬底隔离。如上所述，穿过栅堆的植入的完成IC的结果是与在NSD和NLDD区域下方的DN阱的深度相比（如图1A、图1B和图2），在NMOS的栅堆下方的DN阱的深度较小。如上所述，DN阱还可以可选地植入有用于PMOS晶体管的PLDD植入（步骤304（b））的掩模。
用于形成DN阱的植入物可以包括砷、磷和/或锑。对于具有约300到350nm的沟槽隔离深度的65nm技术，在一个具体示例中，DN阱植入物可以包括具有4个旋转的、2度的角度的在450keV的能量的5×1013cm-2的磷。对于更先进的技术，诸如具有约200nm的沟槽深度的28nm，在一个具体实施方式中DN阱植入物可以包括具有4个旋转的、2度的角度的在350keV的能量的5×1013cm-2剂量的磷植入物。
用于形成DN阱的植入物还可以使用低温来从DN阱植入物以减少范围损失。例如在-50℃到-150℃的温度（使用液氮冷却，诸如在约-100℃（173K））在离子植入器中可以进行这个植入。
该方法可以还包括使用与LDD/袋状植入相同的相同掩模图案植入氟、氮和碳“共植入”中的至少一种，以形成DN阱来减少杂质的扩散并且修改LDD/袋和DN阱掺杂曲线。硅或者锗也可以用作共植入物物质。共植入（例如，氟）剂量可以在5×1013原子/cm2到1×1015原子/cm2的范围。总体上选择共植入物能量以植入共植入物物质近似地到与袋杂质和/或DN阱杂质相同的深度。共植如可以在步骤305（a）、305（b）和306之前。应注意的是步骤305（a）、305（b）和306是示例，因为可以在处理之前或者之后创建袋状植入。
在LDD/袋和DN阱之后，可以进行附加激光或者闪光灯退火，其也称为超高温（UHT）退火，以减少DN阱植入感应的晶格损坏。如此处所用的，UHT退火包括提供1000℃到1400℃之间的峰值退火温度的退火条件，和在峰值温度的退火时间总体上≤1秒，并且通常在0.1毫秒到10毫秒。在一个实施方式中，激光器或者闪光灯退火可以随后是非熔化尖峰退火或者迅速热退火（RTA）。通常尖峰退火和RTA温度在900-1100℃的范围，在峰值温度的退火时间在从100毫秒（对于尖峰退火）到几秒（对于RTA）。可以按照任意顺序进行尖峰/RTA退火和闪光灯/激光退火UHT退火。
步骤307是源/漏间隔体的形成。源/漏间隔体可以包括氧化物/氮化物堆，但也可以是另选地，氧化物、氮化物、氮氧化物或者任何适当材料。源/漏间隔体的的存在创建源/漏扩展区域与源或者漏之间的适当的分离。
步骤308（a）是用于NMOS的源和漏的形成，并且步骤308（b）形成用于PMOS的源和漏。在步骤308（a）中的NMOS，诸如砷和/或磷这样的杂质可以植入到在源区域105和漏区域106的p阱111中。在步骤308（b）中对于PMOS，诸如硼这样的杂质可以直接地或者以BF2的形式植入到在p+源区域115和p+漏区域116的n阱121中。对于NMOS和/或对于PMOS，在步骤308（a）可以进行诸如氮、碳、氟和铟这样的物质的共植入。这些植入通常用于控制杂质扩散并且减少/消除随后硅化物处理中的缺陷形成。源-漏形成步骤308还可以包括通常的处理修改以在PMOS中创建嵌入的SiGe应力器区域，以及在NMOS中创建重掺杂的硅外延/嵌入的碳化硅应力器区域。在源区域和漏区域的这些嵌入的应力器对晶体管沟道带来应力，增强NMOS和PMOS性能。
步骤309包括退火步骤，其可以称为源/漏退火。退火提供足以造成使杂质扩散到它们期望位置的高温热处理条件。步骤309通常在应力记忆层（SMT）通常氮化物/氧化物淀积之后。在退火步骤期间，SMT传递应力到晶片中的NMOS晶体管，增加它们的性能。在步骤309之后，去除SMT层。
如上所述，该方法可以包括替代栅处理的可选步骤。在源/漏退火309之后，可以去除针对PMOS晶体管和NMOS晶体管中的至少一方的原始栅极，诸如多晶硅栅极，以使用适当的蚀刻处理形成栅沟槽。如上所述，在用于NMOS和PMOS的通常替代栅流程中，去除了图1A或者图1B所示的栅极104a和104b（例如，多晶硅）以及淀积的栅电介质103和高k电介质层103''的至少一部分。另外，如上所述，高k电介质103''可以包括生长/淀积在衬底的表面上的二氧化硅（SiO2）的界面层和/或电介质的淀积层，诸如氧化铪、氧氮化铪、氧化镧、氧化锆和氧化铝。替代栅流程中的随后的步骤包括PMOS屏障金属淀积、构图和从NMOS区域去除，随后是NMOS屏障金属淀积。替代栅流程中的最后步骤是用低电阻金属填缝和CMP抛光以从PMOS金属栅极104b''隔离NMOS金属栅极104a''。
屏障金属的选择是基于功函数考虑的。PMOS屏障金属可以包括来自氮化钛、氮化钽、铝和铂的组中的一种或者更多种。NMOS屏障金属可以包含来自钛、铝和钨的组中的一种或者更多种。低电阻填缝金属通常包括铝、钴-铝或者钨。
制造处理继续通常通过传统的线末端（BEOL）处理，包括针对多晶硅栅实施方式的硅化物、接触处理，接着是多层金属化和钝化，直至完成IC的最终结构为止。
在一个实施方式中，诸如数字信号处理器（DSP）IC这样的IC包括静态随机存取存储器（SRAM）块和逻辑块。通常地，SRAM块包含数千到数百万比特单元，每个比特单元通常包括6（6T）或者8个晶体管。6T SRAM单元具有2个PMOS负载（上拉）晶体管、2个NMOS驱动器（下拉）晶体管和2个NMOS传输门（写存取）晶体管。这些晶体管通常大小相对窄以减少电压面积并且具有更高的相对阈值电压（Vt）以降低其泄漏。通过由单独的较高剂量的Vt植入物和/或较高剂量的袋/圆环植入物来实现较高的Vt。逻辑块包含布尔逻辑门（例如，NAND、NOR等）、触发器、时钟等，通常由“核心”晶体管制成。这些核心晶体管通常相对地较宽并且具有比SRAM晶体管小的栅长度以使得能够更高速运行。依赖于电路应用，核心逻辑晶体管的Vt可以改变。在低泄漏IC中，核心晶体管可以具有高Vt并且共享SRAM驱动器和PG晶体管的一些较高的剂量Vt和/或袋/圆环植入物。在速度关键路径中，核心晶体管可以具有较低的Vt并且不接收较高剂量Vt和/或袋/圆环植入物。
在一个实施方式中，核心逻辑NMOS晶体管的一部分和SRAMNMOS PG和驱动晶体管使用公共掩模可以接收相同NLDD、p袋/圆环和DN阱植入物，而一些低Vt NMOS逻辑晶体管可以从这些植入物掩模在公共掩模上。另选地，接收这些植入物的逻辑和SRAM晶体管的一部分使用单独的掩模可以接收额外的袋/圆环植入物，以提高它们的Vt（例如，高密度（HD）比特）。因而，通过使用这个实施方式，可以在所公开的DN阱中创建具有不同Vt的逻辑晶体管和SRAM晶体管两者。
SRAM可以包括不同比特排列，包括HD比特和较高性能（HP）比特。如此处所用的，HD比特包括相对小面积的晶体管，与具有较大面积（通常较宽）的HP比特相比，其通常具有较高Vt和较低泄漏，与HD比特晶体管相比，其通常具有较低的Vt和较高的泄漏。通常，HD比特晶体管接收它们自身专用的LDD和袋/圆环植入物以帮助设置Vt，而HP比特晶体管可以与逻辑（核心）晶体管共享LDD和袋状植入。
为了提供针对HD比特和HP比特两者的弱比特筛选能力的用于后偏置的附加的二极管，可以使用相同的NLDD、p袋和DN阱植入掩模来提供针对HD和HP比特两者的NLDD、DN阱和袋。为了在HD和HP比特之间提供不同Vt，针对HD比特晶体管可以使用逻辑Vt/袋/圆环植入物以相比于HP比特晶体管，提高Vt。这提供用于HD和HP比特的所公开的DN阱，其允许对两者的弱比特筛选。
图4是描绘根据示例性实施方式的包括多个功能块的示例性IC400的框图，包括数字逻辑块460和461、静态随机（SRAM）块470和输入/输出（I/O）块480，其中，IC400上的NMOS晶体管的至少一部分包括所公开的DN阱，与NLDD区域下的DN阱的深度相比，其在栅堆下方较浅。IC400被示出为包括具有衬底表面102的衬底101，衬底表面102包括具有p-区域和n-区域（其中形成PMOS）的半导体材料。在数字逻辑块460和461中的NMOS晶体管包括分别示出为110和120'的核心NMOS晶体管和核心PMOS晶体管，其在以上被描述为均包括所公开的DN阱。
图4所示的SRAM块470被构造为多个比特，即示出为HD比特472的HD比特和示出为HP比特471的HP比特，其可以按照6T或者8T单元构造排列。这些比特包含非核心NMOS（例如，PG和驱动器）晶体管（示出为HD比特472中的NMOS'''和HP比特471中的NMOS''''），其均包括所公开的DN阱。这些比特中还包含非核心PMOS负载晶体管（示出为HD比特472中的PMOS'''和HP比特471中的PMOS''''），其可以包括可选的DN阱。如以上所公开的，HP比特471和HD比特472中的各个晶体管可以具有不同的Vt（例如，使用LVT袋状植入区分HP晶体管（低Vt）和HD比特晶体管（较高Vt））。I/O块480中的晶体管被示出为包括晶体管410、420，其缺少所公开的DN阱，以及包括所公开的DN阱的NMOS110和PMOS120'。对于本领域技术人员明显的是各个图中的晶体管（数字逻辑块460和461、SRAM470和I/O块480）可以具有不同宽度、长度、栅电介质厚度和Vt植入调整量（以及因而具有不同的Vt）。
所公开的实施方式可以集成到多种装配流程中以形成多种不同半导体IC器件和相关产品。装配的器件可以包括单半导体晶片或者多半导体晶片，诸如包括多个叠置半导体晶片的PoP构造。可以使用多种封装衬底。半导体晶片中可以包括各种元件和/或其上的层，包括屏障层、电介质层、器件结构、有源元件和无源元件，其包括源区域、漏区域、比特线、基极、发射极、集电极、导电线、导电通孔等。另外，半导体晶片可以由多种工艺形成，包括双极、COS、BiCMOS和MEMS。
本公开所涉及领域的技术人员将理解的是在要求保护的本发明的范围内很多其它实施方式和实施方式的变形是可能的，并且在不背离本公开的范围的情况下，可以对所描述的实施方式进行添加、删除、替换和修改。

Claims (21)

1.一种制造互补金属氧化物半导体即CMOS集成电路即IC的方法，该方法包括：
在上面具有第一栅堆的衬底的露出衬底表面的p区域的第一掩模级植入第一n型杂质，用于形成n型轻掺杂漏区域即NLDD区域，以针对所述IC上的多个n沟道MOS即NMOS晶体管的至少一部分提供n源/漏扩展区域；
在上面具有第二栅堆的所述衬底表面露出n区域的第二掩模级植入p型杂质，用于形成p型轻掺杂漏区域即PLDD区域，以针对所述IC上的多个p沟道MOS即PMOS晶体管的至少一部分提供n源/漏扩展区域；以及
穿过所述第一栅堆逆向植入第二n型杂质，以形成用于所述多个NMOS晶体管的所述部分的深的n阱即DN阱，其中与在所述NLDD区域下方的所述DN阱的深度相比，所述DN阱的深度在所述第一栅堆下方较浅。
2.根据权利要求1所述的方法，其中，所述逆向植入还利用用于所述第一掩模级的掩模进行。
3.根据权利要求2所述的方法，其中，所述p区域包括p接触，并且其中，所述p接触由用于所述多个NMOS晶体管的所述部分的所述掩模露出，使得所述p接触接收所述植入所述第一n型杂质和所述逆向植入。
4.根据权利要求1所述的方法，其中，所述逆向植入还在另一个步骤中利用用于所述第二掩模级的掩模进行。
5.根据权利要求1所述的方法，所述方法还包括：用用于所述第一掩模级的掩模，p型袋状植入所述多个NMOS晶体管的所述部分，其中所述p型袋状植入利用至少2个不同旋转。
6.根据权利要求1所述的方法，其中，所述第一栅堆和所述第二栅堆均包括位于氮氧化硅即SiON上的多晶硅。
7.根据权利要求1所述的方法，其中，在-50℃到-150℃的温度进行所述逆向植入。
8.根据权利要求1所述的方法，所述方法还包括：
在所述逆向植入之后去除所述第一栅堆的至少栅极和所述第二栅堆的至少栅极以形成第一栅沟槽和第二栅沟槽；
在所述第一栅沟槽和所述第二栅沟槽上淀积高k电介质；
在所述高k电介质上形成第一金属栅以填充所述第一栅沟槽；以及
在所述高k电介质上形成第二金属栅以填充所述第二栅沟槽。
9.根据权利要求1所述的方法，其中，所述IC包括静态随机存取存储器即SRAM，其包括驱动晶体管、传输门即PG晶体管和逻辑晶体管。
10.根据权利要求9所述的方法，其中，所述多个NMOS晶体管的所述部分包括所述驱动晶体管和所述PG晶体管，并且其中，所述逆向植入从所述逻辑晶体管中选择的至少一个排除以不形成所述NLDD区域或者所述DN阱。
11.根据权利要求10所述的方法，其中，所选择的多个所述逻辑晶体管包括所述DN阱，并且所述方法包括另一个NLDD掩模级和植入物以形成与所述NLDD区域相比具有较低掺杂级别的逻辑NLDD区域。
12.根据权利要求9所述的方法，其中，所述SRAM包括高密度即HD比特和较高性能即HP比特，并且其中所述多个NMOS晶体管的所述部分的第一部分包括在所述HD比特和所述HP比特两者中，并且其中在所述HD比特内的所述多个NMOS晶体管的所述第一部分和在所述HP比特内的所述多个NMOS晶体管的第一部分接收不同袋状植入，使得与在所述HP比特内的所述多个NMOS晶体管的所述第一部分相比，在所述HD比特内的所述多个NMOS晶体管的所述第一部分具有较高的阈值电压即Vt。
13.一种集成电路即IC，所述IC包括：
具有包括p区域的衬底表面的衬底；
形成在所述p区域中的多个n沟道金属氧化物半导体即NMOS晶体管，其包括：
形成在所述p区域中的n型源/漏区域即NSD区域，
在所述p区域上的第一栅堆；
其中所述多个NMOS晶体管的至少一部分还包括：
到所述NSD区域即NLDD区域的n型轻掺杂的漏扩展，以及
在所述NSD区域下方、在所述NLDD区域下方并在所述第一栅堆下方的逆向深n阱即DN阱，其中与在所述NLDD区域下方的所述DN阱的深度相比，在所述第一栅堆下方所述DN阱的深度较浅。
14.根据权利要求13所述的IC，其中，所述衬底表面还包括n型区域，还包括：
形成在所述n型区域中的多个p沟道金属氧化物半导体即PMOS晶体管，所述多个PMOS晶体管包括：
在所述n型区域上的第二栅堆，以及
p型源/漏区域即PSD区域和提供p源/漏扩展区域的p型轻掺杂漏区域即PLDD区域。
15.根据权利要求14所述的IC，其中，所述多个PMOS晶体管的至少一部分包括位于所述PSD区域下方、所述PLDD区域下方和所述第二栅堆下方的所述DN阱。
16.根据权利要求14所述的IC，其中，所述第一栅堆和所述第二栅堆均包括位于氮氧化硅即SiON上的多晶硅。
17.根据权利要求14所述的IC，其中，所述第一栅堆和所述第二栅堆均包括位于高k电介质上的金属栅。
18.根据权利要求13所述的IC，其中，所述IC包括静态随机存取存储器（SRAM），其包括驱动晶体管、传输门即PG晶体管和逻辑晶体管。
19.根据权利要求18所述的IC，其中，所述多个NMOS晶体管的所述部分包括所述驱动晶体管以及所述PG晶体管，并且不包括至少选择的多个所述逻辑晶体管，使得所选择的多个所述逻辑晶体管不包括所述NLDD区域或者所述DN阱。
20.根据权利要求18所述的IC，其中，首先选择的多个逻辑晶体管包括所述DN阱和逻辑NLDD区域，与所述NLDD区域相比其具有较低掺杂级别。
21.根据权利要求18所述的IC，其中，所述SRAM包括高密度即HD比特和较高性能即HP比特，并且其中所述多个NMOS晶体管的所述部分的第一部分包括在所述HD比特和所述HP比特两者中，并且其中与在所述HP比特内的所述多个NMOS晶体管的所述第一部分相比，在所述HD比特内的所述NMOS晶体管的所述第一部分具有较高的阈值电压即Vt。
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