JPH10189475A - 低エネルギ注入を用いた逆行ウェル構造及びパンチスルー・バリアの形成方法 - Google Patents
低エネルギ注入を用いた逆行ウェル構造及びパンチスルー・バリアの形成方法Info
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- JPH10189475A JPH10189475A JP9351627A JP35162797A JPH10189475A JP H10189475 A JPH10189475 A JP H10189475A JP 9351627 A JP9351627 A JP 9351627A JP 35162797 A JP35162797 A JP 35162797A JP H10189475 A JPH10189475 A JP H10189475A
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
Abstract
(57)【要約】
【課題】 低エネルギ注入装置を用いて、逆行ウェル構
造を形成すること 【解決手段】 ドーパントの原子を、（＜１００＞の方
位を有する場合には）デバイスの基板（１２）の表面に
垂直な方向に向かって、酸化物やそれ以外の物質が除去
され清浄にされたデバイスの基板の裸の表面に注入す
る。逆行ウェル構造（２４）におけるパンチスルー・バ
リアのための連続的な注入をウェル注入の後に実行す
る。最後に基板をアニーリングし、パンチスルー・バリ
アを、逆行ウェル構造と同時に活性化する。
造を形成すること 【解決手段】 ドーパントの原子を、（＜１００＞の方
位を有する場合には）デバイスの基板（１２）の表面に
垂直な方向に向かって、酸化物やそれ以外の物質が除去
され清浄にされたデバイスの基板の裸の表面に注入す
る。逆行ウェル構造（２４）におけるパンチスルー・バ
リアのための連続的な注入をウェル注入の後に実行す
る。最後に基板をアニーリングし、パンチスルー・バリ
アを、逆行ウェル構造と同時に活性化する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の製造に関
する。更に詳しくは、本発明は、ＣＭＯＳデバイスにお
ける逆行ウェル（retrograde well）構造の製造に関す
る。
する。更に詳しくは、本発明は、ＣＭＯＳデバイスにお
ける逆行ウェル（retrograde well）構造の製造に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ技術は、相補的なｎチャネル及
びｐチャネルＭＯＳトランジスタを対（ペア）にして低
電力集積回路を形成することに関する。相補的なトラン
ジスタのそれぞれの対は、基板の上に非常に近接して形
成されているが、ｐチャネル・トランジスタは、基板の
多く（heavily）ｎドープされた領域に形成され、ｎチ
ャネル・トランジスタは、多くｐドープされた領域に形
成されている。低い電力消費のために、ＣＭＯＳは、マ
イクロプロセッサ、ＤＲＡＭ、ＥＰＲＯＭなどのＶＬＳ
Ｉに選択される技術となっている。
びｐチャネルＭＯＳトランジスタを対（ペア）にして低
電力集積回路を形成することに関する。相補的なトラン
ジスタのそれぞれの対は、基板の上に非常に近接して形
成されているが、ｐチャネル・トランジスタは、基板の
多く（heavily）ｎドープされた領域に形成され、ｎチ
ャネル・トランジスタは、多くｐドープされた領域に形
成されている。低い電力消費のために、ＣＭＯＳは、マ
イクロプロセッサ、ＤＲＡＭ、ＥＰＲＯＭなどのＶＬＳ
Ｉに選択される技術となっている。
【０００３】ＣＭＯＳデバイスの主な問題は、「ラッチ
アップ」（latch-up）として知られているものである。
ｐチャネル・トランジスタとｎチャネル・トランジスタ
とが非常に近接していることにより、大きな電流が、一
方のトランジスタのドレインとそれと相補的なトランジ
スタのソースとの間に流れることを可能にする条件が生
じる可能性がある。この大きな電流は、大きな電力消費
を引き起こし、それによって、ＣＭＯＳデバイスが機能
を停止したり、更には、破壊される虞がある。
アップ」（latch-up）として知られているものである。
ｐチャネル・トランジスタとｎチャネル・トランジスタ
とが非常に近接していることにより、大きな電流が、一
方のトランジスタのドレインとそれと相補的なトランジ
スタのソースとの間に流れることを可能にする条件が生
じる可能性がある。この大きな電流は、大きな電力消費
を引き起こし、それによって、ＣＭＯＳデバイスが機能
を停止したり、更には、破壊される虞がある。
【０００４】ラッチアップは、ＣＭＯＳデバイスの端子
における電圧のオーバーシュート又はアンダーシュー
ト、ウェルと基板との接合におけるなだれ降伏（avalan
che breakdown）、又はデバイスを通過する電流のシャ
ントを生じさせるデバイスの劣化などから生じうる。な
だれ降伏は、端子における高電圧、電離放射線（ionizi
ng radiation）、外部電圧過渡現象、又は基板とウェル
との間のインターフェースにおける大きな電荷蓄積など
の結果として生じ得る。デバイスの劣化は、基板領域と
ウェルにおけるデバイスのソース及びドレイン領域との
間のパンチスルー（punch-through）、又は、ホット・
エレクトロン効果に起因するドレイン付近でのなだれイ
オン化によって生じ得る。
における電圧のオーバーシュート又はアンダーシュー
ト、ウェルと基板との接合におけるなだれ降伏（avalan
che breakdown）、又はデバイスを通過する電流のシャ
ントを生じさせるデバイスの劣化などから生じうる。な
だれ降伏は、端子における高電圧、電離放射線（ionizi
ng radiation）、外部電圧過渡現象、又は基板とウェル
との間のインターフェースにおける大きな電荷蓄積など
の結果として生じ得る。デバイスの劣化は、基板領域と
ウェルにおけるデバイスのソース及びドレイン領域との
間のパンチスルー（punch-through）、又は、ホット・
エレクトロン効果に起因するドレイン付近でのなだれイ
オン化によって生じ得る。
【０００５】ＣＭＯＳデバイスにおけるラッチアップ
は、逆行ウェル構造を用いることにより防止することが
できる。所望の深さまでドーパントを注入して拡散させ
ることによって形成される従来型のウェルとは異なり、
逆行ウェル構造は、ドーパントを更に拡散させることな
くその所望の深さに配置する深い注入を実行することに
よって、形成される。その結果として、表面下に深いピ
ーク濃度が生じ、表面に近づく負の勾配が生じる（すな
わち、表面に向かって濃度が低下する）。ウェルの底部
近くに注入されたドーパントの高濃度によって、キャリ
アがシャントされ、ラッチアップの発生が防止される。
は、逆行ウェル構造を用いることにより防止することが
できる。所望の深さまでドーパントを注入して拡散させ
ることによって形成される従来型のウェルとは異なり、
逆行ウェル構造は、ドーパントを更に拡散させることな
くその所望の深さに配置する深い注入を実行することに
よって、形成される。その結果として、表面下に深いピ
ーク濃度が生じ、表面に近づく負の勾配が生じる（すな
わち、表面に向かって濃度が低下する）。ウェルの底部
近くに注入されたドーパントの高濃度によって、キャリ
アがシャントされ、ラッチアップの発生が防止される。
【０００６】
【発明が解決しようとする課題】ｎウェルのための深い
注入は、高エネルギの注入装置によって行われる。米国
特許第５４０４０４２号には、深い注入のための１．５
ＭｅＶの注入エネルギが示唆されている。これよりも小
さなエネルギを用いることもできるが、注入装置は、注
入を、３００ｋｅＶから７００ｋｅＶの間のエネルギで
実行することができなければならない。そのような注入
装置は、市販されているが、非常に高価である。
注入は、高エネルギの注入装置によって行われる。米国
特許第５４０４０４２号には、深い注入のための１．５
ＭｅＶの注入エネルギが示唆されている。これよりも小
さなエネルギを用いることもできるが、注入装置は、注
入を、３００ｋｅＶから７００ｋｅＶの間のエネルギで
実行することができなければならない。そのような注入
装置は、市販されているが、非常に高価である。
【０００７】２２０ｋｅＶ以下のエネルギで注入を実行
する低エネルギ注入装置もまた、市販されている。この
種類の装置は、高エネルギ注入装置よりは、はるかに安
価である。この低エネルギ注入装置が深い注入を行うこ
とができるのならば、それを用いることによって、逆行
ウェル構造を有するＣＭＯＳデバイスの製造コストを低
下させることができるはずである。しかし、既知の技術
では、低エネルギ注入装置は、ドーパントを基板の要求
される深さに注入するのに十分なエネルギを有していな
い。結果として、高エネルギ注入装置だけが、現時点で
は、逆行ウェル構造を形成するのに用いられている。
する低エネルギ注入装置もまた、市販されている。この
種類の装置は、高エネルギ注入装置よりは、はるかに安
価である。この低エネルギ注入装置が深い注入を行うこ
とができるのならば、それを用いることによって、逆行
ウェル構造を有するＣＭＯＳデバイスの製造コストを低
下させることができるはずである。しかし、既知の技術
では、低エネルギ注入装置は、ドーパントを基板の要求
される深さに注入するのに十分なエネルギを有していな
い。結果として、高エネルギ注入装置だけが、現時点で
は、逆行ウェル構造を形成するのに用いられている。
【０００８】本発明の目的は、低エネルギ注入装置を用
いて、逆行ウェル構造を形成することである。
いて、逆行ウェル構造を形成することである。
【０００９】
【課題を解決するための手段】この目的は、本発明によ
る方法によって達成される。ＭＯＳデバイスの基板の中
に深い注入を実行する方法であって、基板の表面から酸
化物やその他の物質を除去し、基板の注入が行われる位
置を清浄にするステップと、基板の清浄にされた表面の
中に直接的にドーパントを注入するステップとを含む。
ドーパントは、基板の格子チャネルと実質的に相互位置
合わせされた方向に、低エネルギで注入される。ドーパ
ントが注入された後で、基板を、アニーリングする。こ
の深い注入は、低エネルギ注入装置によって実行するこ
とができる。
る方法によって達成される。ＭＯＳデバイスの基板の中
に深い注入を実行する方法であって、基板の表面から酸
化物やその他の物質を除去し、基板の注入が行われる位
置を清浄にするステップと、基板の清浄にされた表面の
中に直接的にドーパントを注入するステップとを含む。
ドーパントは、基板の格子チャネルと実質的に相互位置
合わせされた方向に、低エネルギで注入される。ドーパ
ントが注入された後で、基板を、アニーリングする。こ
の深い注入は、低エネルギ注入装置によって実行するこ
とができる。
【００１０】１対のｎチャネル及びｐチャネル・トラン
ジスタを有するＣＭＯＳデバイスを製造する方法であっ
て、基板に分離アイランド（isolation islands）を形
成するステップと、ｐチャネル・トランジスタのための
第１の領域をドープするステップとを含む。第１の領域
は、ｐチャネル・トランジスタが形成される位置におい
て表面から酸化物やその他の物質を除去し、基板の清浄
にされた表面の中に、基板のチャネルと実質的に相互位
置合わせされた方向に、低エネルギで、直接的にｎ形ド
ーパントを注入することによってドープされる。この方
法は、更に、ｐ形のドーパントのブランケット注入を実
行することによって、ｎチャネル・トランジスタのため
の第２の領域をドープするステップと、基板をアニーリ
ングするステップと、第１及び第２の領域の上にゲート
構造を形成するステップと、第１及び第２の領域におい
てドレイン及びソース領域を形成するステップと、ソー
ス及びドレイン領域のための接点を形成するステップ
と、を含む。
ジスタを有するＣＭＯＳデバイスを製造する方法であっ
て、基板に分離アイランド（isolation islands）を形
成するステップと、ｐチャネル・トランジスタのための
第１の領域をドープするステップとを含む。第１の領域
は、ｐチャネル・トランジスタが形成される位置におい
て表面から酸化物やその他の物質を除去し、基板の清浄
にされた表面の中に、基板のチャネルと実質的に相互位
置合わせされた方向に、低エネルギで、直接的にｎ形ド
ーパントを注入することによってドープされる。この方
法は、更に、ｐ形のドーパントのブランケット注入を実
行することによって、ｎチャネル・トランジスタのため
の第２の領域をドープするステップと、基板をアニーリ
ングするステップと、第１及び第２の領域の上にゲート
構造を形成するステップと、第１及び第２の領域におい
てドレイン及びソース領域を形成するステップと、ソー
ス及びドレイン領域のための接点を形成するステップ
と、を含む。
【００１１】＜１００＞の方位（orientation）を有す
る半導体ウエハの上に複数のＣＭＯＳデバイスを製造す
る方法は、ウエハに分離アイランドを形成するステップ
と、ウエハの表面上にｎウェル・マスクを形成するステ
ップであって、表面がｎウェルが形成されるべき位置に
おいてマスクを通過して露出するようにするステップ
と、露出された表面から酸化物やそれ以外の物質を除去
するステップと、ウエハの表面に垂直な方向に１５０ｋ
ｅＶから２２０ｋｅＶの間のエネルギで前記ウエハに向
かってｎ形ドーパントを方向付けるステップとを含む。
これにより、ｎ形ドーパントは、ウエハの表面下に深く
注入される。この方法は、更に、ｎウェル・マスクを除
去するステップと、ｐ形ドーパントのブランケット注入
を実行するステップと、ウエハをアニーリングするステ
ップと、ウエハ上にゲート構造を形成するステップと、
ウエハにドレイン及びソース領域を形成するステップ
と、ソース及びドレイン領域のための接点を形成するス
テップと、を含む。
る半導体ウエハの上に複数のＣＭＯＳデバイスを製造す
る方法は、ウエハに分離アイランドを形成するステップ
と、ウエハの表面上にｎウェル・マスクを形成するステ
ップであって、表面がｎウェルが形成されるべき位置に
おいてマスクを通過して露出するようにするステップ
と、露出された表面から酸化物やそれ以外の物質を除去
するステップと、ウエハの表面に垂直な方向に１５０ｋ
ｅＶから２２０ｋｅＶの間のエネルギで前記ウエハに向
かってｎ形ドーパントを方向付けるステップとを含む。
これにより、ｎ形ドーパントは、ウエハの表面下に深く
注入される。この方法は、更に、ｎウェル・マスクを除
去するステップと、ｐ形ドーパントのブランケット注入
を実行するステップと、ウエハをアニーリングするステ
ップと、ウエハ上にゲート構造を形成するステップと、
ウエハにドレイン及びソース領域を形成するステップ
と、ソース及びドレイン領域のための接点を形成するス
テップと、を含む。
【００１２】ＭＯＳデバイスは、その格子構造に複数の
チャネルを有する基板と、基板に形成された逆行ｎウェ
ルとを有する。この逆行ｎウェルは、基板のチャネルを
占有するｎ形のドーパントと前記格子構造における格子
位置を占有するｎ形のドーパントとの深く注入された濃
度を含む。このデバイスは、更に、ｎウェルに形成され
たｐチャネル・デバイスを含む。
チャネルを有する基板と、基板に形成された逆行ｎウェ
ルとを有する。この逆行ｎウェルは、基板のチャネルを
占有するｎ形のドーパントと前記格子構造における格子
位置を占有するｎ形のドーパントとの深く注入された濃
度を含む。このデバイスは、更に、ｎウェルに形成され
たｐチャネル・デバイスを含む。
【００１３】
【発明の実施の形態】図１は、製造過程の間のＣＭＯＳ
デバイス１０を示している。ＣＭＯＳデバイス１０は、
＜１００＞の結晶軸方位を有する基板１２を含む。例え
ば、ｐ形の基板１２は、１ｘ１０14原子／ｃｍ3から５
ｘ１０15原子／ｃｍ3の間の濃度のホウ素などの不純物
を用いて僅かに（lightly）ドープされ、又は、このｐ
形の基板は、僅かにドープされたｐ形の物質のエピタキ
シャル層がその上に成長されている多くドープされたｐ
＋形の基板である。
デバイス１０を示している。ＣＭＯＳデバイス１０は、
＜１００＞の結晶軸方位を有する基板１２を含む。例え
ば、ｐ形の基板１２は、１ｘ１０14原子／ｃｍ3から５
ｘ１０15原子／ｃｍ3の間の濃度のホウ素などの不純物
を用いて僅かに（lightly）ドープされ、又は、このｐ
形の基板は、僅かにドープされたｐ形の物質のエピタキ
シャル層がその上に成長されている多くドープされたｐ
＋形の基板である。
【００１４】分離アイランド１４は、従来型の技術によ
って、基板１２上に形成される。例えば、パッド酸化物
層が基板１２の上に積層（デポ）され、窒化物の層が化
学的気相成長法（ＣＶＤ）によって、酸化物層の上に積
層される。窒化物層１４の一部はエッチングによって除
去され、アイランドが成長される領域の酸化物層が露出
される。基板１２は、露出された酸化物がゆっくりと分
離アイランド１４として形成されるのにつれて、１００
０℃近い温度まで加熱される。基板１２は、分離アイラ
ンド１４が所望の厚さに達するまで、加熱される。０．
３５ミクロンのＣＭＯＳデバイスのための分離アイラン
ド１４は、例えば、５５００Åの厚さを有し、０．４ミ
クロン離間している。分離アイランド１４が成長した後
で、窒化物と下位にあるパッド酸化物とは基板１２から
取り除かれる。分離アイランド１４の間には、裸の基板
が残る。
って、基板１２上に形成される。例えば、パッド酸化物
層が基板１２の上に積層（デポ）され、窒化物の層が化
学的気相成長法（ＣＶＤ）によって、酸化物層の上に積
層される。窒化物層１４の一部はエッチングによって除
去され、アイランドが成長される領域の酸化物層が露出
される。基板１２は、露出された酸化物がゆっくりと分
離アイランド１４として形成されるのにつれて、１００
０℃近い温度まで加熱される。基板１２は、分離アイラ
ンド１４が所望の厚さに達するまで、加熱される。０．
３５ミクロンのＣＭＯＳデバイスのための分離アイラン
ド１４は、例えば、５５００Åの厚さを有し、０．４ミ
クロン離間している。分離アイランド１４が成長した後
で、窒化物と下位にあるパッド酸化物とは基板１２から
取り除かれる。分離アイランド１４の間には、裸の基板
が残る。
【００１５】ｎウェル・マスク１６は、基板１２上に形
成され、パターニングされて、ｎウェル１８が形成され
る位置の裸の基板を露出させる。ｐ形のトランジスタ
が、最終的には、ｎウェル１８に形成される。ｎ形のト
ランジスタが形成される領域は、マスク１６によって覆
われたままである。ｎウェルのマスク１６は、フォトレ
ジストから形成され、フォトリソグラフィなどの従来の
技術によってパターニングされる。
成され、パターニングされて、ｎウェル１８が形成され
る位置の裸の基板を露出させる。ｐ形のトランジスタ
が、最終的には、ｎウェル１８に形成される。ｎ形のト
ランジスタが形成される領域は、マスク１６によって覆
われたままである。ｎウェルのマスク１６は、フォトレ
ジストから形成され、フォトリソグラフィなどの従来の
技術によってパターニングされる。
【００１６】ｎウェル注入がなされる前に、露出された
基板１２は、酸化物、フォトレジスト、及びそれ以外の
すべての物質が除去され清浄にされる。これは、塩酸に
浸すことによって実現できる。
基板１２は、酸化物、フォトレジスト、及びそれ以外の
すべての物質が除去され清浄にされる。これは、塩酸に
浸すことによって実現できる。
【００１７】低エネルギのｎウェル注入２２は、１５０
ｋｅＶから２２０ｋｅＶの間のエネルギで、５ｘ１０12
のリン原子／ｃｍ2から１ｘ１０14のリンの原子／ｃｍ2
の間の線量で、リンなどのｎ形ドーパントを用いて行わ
れる。リンは、基板１２の裸の表面の中に直接に注入さ
れる。更に、注入２２の方向は、基板１２の表面に垂直
であり、これは、＜１００＞の方位である。例えば、第
１のｎウェル注入２２は、およそ２．５ｘ１０13のリン
の原子／ｃｍ2の線量を、１７０ｋｅＶのエネルギで、
０゜で、基板１２の中に注入することによって、実行す
ることができる。
ｋｅＶから２２０ｋｅＶの間のエネルギで、５ｘ１０12
のリン原子／ｃｍ2から１ｘ１０14のリンの原子／ｃｍ2
の間の線量で、リンなどのｎ形ドーパントを用いて行わ
れる。リンは、基板１２の裸の表面の中に直接に注入さ
れる。更に、注入２２の方向は、基板１２の表面に垂直
であり、これは、＜１００＞の方位である。例えば、第
１のｎウェル注入２２は、およそ２．５ｘ１０13のリン
の原子／ｃｍ2の線量を、１７０ｋｅＶのエネルギで、
０゜で、基板１２の中に注入することによって、実行す
ることができる。
【００１８】この注入２２によって、リンを、基板１２
の中に深く注入することができる。シリコン基板１２
は、シリコン原子Ａの間に「チャネル」Ｃを含む面を中
心とする（face-centered）立方体格子構造を有してい
る（図２を参照）。注入２２の方向が＜１００＞の方位
を有する基板１２と垂直であるときには、この方向は、
チャネルＣと相互位置合わせされている（co-aligne
d）。基板１２の表面は裸であるから、リン原子は、散
乱せず、チャネル壁に衝突しシリコン原子Ａの間に留ま
るまで、チャネルの中に深く浸入する。方位が＜１００
＞以外である基板に対しては、注入角度は、注入方向が
基板におけるチャネルと相互位置合わせ関係となるよう
に、選択されなければならない。注入方向がチャネルと
位置合わせされていない場合には、リン２２は、基板１
２の中に深く入っていくことはない。
の中に深く注入することができる。シリコン基板１２
は、シリコン原子Ａの間に「チャネル」Ｃを含む面を中
心とする（face-centered）立方体格子構造を有してい
る（図２を参照）。注入２２の方向が＜１００＞の方位
を有する基板１２と垂直であるときには、この方向は、
チャネルＣと相互位置合わせされている（co-aligne
d）。基板１２の表面は裸であるから、リン原子は、散
乱せず、チャネル壁に衝突しシリコン原子Ａの間に留ま
るまで、チャネルの中に深く浸入する。方位が＜１００
＞以外である基板に対しては、注入角度は、注入方向が
基板におけるチャネルと相互位置合わせ関係となるよう
に、選択されなければならない。注入方向がチャネルと
位置合わせされていない場合には、リン２２は、基板１
２の中に深く入っていくことはない。
【００１９】基板１２の表面に酸化物やそれ以外の物質
が少しでも存在していると、リン２２は散乱し、チャネ
ルの中で、偶然的な角度で入ってしまう。その結果とし
て、リン２２は、基板１２の深い位置に達する前にチャ
ネル壁に衝突する。従って、基板１２の表面は、ｎウェ
ル注入に先だって、酸化物やそれ以外の物質が除去され
ていなければならない。
が少しでも存在していると、リン２２は散乱し、チャネ
ルの中で、偶然的な角度で入ってしまう。その結果とし
て、リン２２は、基板１２の深い位置に達する前にチャ
ネル壁に衝突する。従って、基板１２の表面は、ｎウェ
ル注入に先だって、酸化物やそれ以外の物質が除去され
ていなければならない。
【００２０】第１の低エネルギ注入２２が実行された後
で、パンチスルー・バリア２４が、ｎウェル１８に形成
される。ｐチャネル・トランジスタにおけるパンチスル
ーは、ウェルと基板との接合の空乏（depletion）領域
がソース／ドレイン・ウェル接合と接触しているときに
生じる。パンチスルー・バリア２４が、そのような接触
が生じることを防止する。
で、パンチスルー・バリア２４が、ｎウェル１８に形成
される。ｐチャネル・トランジスタにおけるパンチスル
ーは、ウェルと基板との接合の空乏（depletion）領域
がソース／ドレイン・ウェル接合と接触しているときに
生じる。パンチスルー・バリア２４が、そのような接触
が生じることを防止する。
【００２１】パンチスルー・バリア２４は、ｎウェル１
８の浅い領域の中への低エネルギでのシーケンシャル
（連続的）な注入２６を実行することによって形成され
る。パンチスルー・バリア２４は、ｎウェル１８を横断
して延長する。連続的な注入２６は、また、注入角度が
０゜で裸の基板１２の中になされる。次の表１では、注
入２６の３つの異なるシーケンスをリストにしている。
８の浅い領域の中への低エネルギでのシーケンシャル
（連続的）な注入２６を実行することによって形成され
る。パンチスルー・バリア２４は、ｎウェル１８を横断
して延長する。連続的な注入２６は、また、注入角度が
０゜で裸の基板１２の中になされる。次の表１では、注
入２６の３つの異なるシーケンスをリストにしている。
【００２２】
【表１】
【００２３】ホウ素（Ｂ）及びリン（Ｐ）のシーケンス
は、線量及び注入エネルギもそうであるが、単に例示的
なものである。連続的な注入２６のそれぞれのグループ
に対して、実際のシーケンス、線量及びエネルギは、パ
ンチスルー・バリア２４の所望の特性に依存する。
は、線量及び注入エネルギもそうであるが、単に例示的
なものである。連続的な注入２６のそれぞれのグループ
に対して、実際のシーケンス、線量及びエネルギは、パ
ンチスルー・バリア２４の所望の特性に依存する。
【００２４】グループＩ及びＩＩＩの連続的な注入２６
の利点は、化学種（species）の変更が１回だけでよい
ことである。すなわち、リンからホウ素に化学種を変更
した後では、ホウ素の線量と注入エネルギとが変更され
るだけである。これと対照的に、グループＩＩのの連続
的な注入２６は、化学種がリンからホウ素に（第１の注
入の後に）、そして、再びリンに（第４の注入の後に）
変更することが要求される。
の利点は、化学種（species）の変更が１回だけでよい
ことである。すなわち、リンからホウ素に化学種を変更
した後では、ホウ素の線量と注入エネルギとが変更され
るだけである。これと対照的に、グループＩＩのの連続
的な注入２６は、化学種がリンからホウ素に（第１の注
入の後に）、そして、再びリンに（第４の注入の後に）
変更することが要求される。
【００２５】図３は、グループＩのｎウェル注入２２と
連続的な注入２６との結果として生じるｎウェル１８に
対するドーピング・プロファイルを示している。線量
は、原子／ｃｍ2の単位で表され、距離は、基板１２の
表面から測定している。図４及び図５は、グループＩＩ
及びＩＩＩのｎウェル注入２２と連続的な注入２６との
結果として生じるドーピング・プロファイルを示してい
る。
連続的な注入２６との結果として生じるｎウェル１８に
対するドーピング・プロファイルを示している。線量
は、原子／ｃｍ2の単位で表され、距離は、基板１２の
表面から測定している。図４及び図５は、グループＩＩ
及びＩＩＩのｎウェル注入２２と連続的な注入２６との
結果として生じるドーピング・プロファイルを示してい
る。
【００２６】次に、図６を参照する。連続的な注入２６
の最後の注入が実行された後で、ｎ形のトランジスタの
ための領域２０が形成される。ｎウェル・マスク１６が
除去され、ホウ素などのｐ形ドーパントのエネルギ・ブ
ランケット（blanket）注入が実行される。例えば、お
よそ６．８ｘ１０12のホウ素原子／ｃｍ2のブランケッ
ト注入が、１８０ｋｅＶで、基板１２の中へ行われる。
の最後の注入が実行された後で、ｎ形のトランジスタの
ための領域２０が形成される。ｎウェル・マスク１６が
除去され、ホウ素などのｐ形ドーパントのエネルギ・ブ
ランケット（blanket）注入が実行される。例えば、お
よそ６．８ｘ１０12のホウ素原子／ｃｍ2のブランケッ
ト注入が、１８０ｋｅＶで、基板１２の中へ行われる。
【００２７】ブランケット注入に続いて、基板１２はア
ニーリングされ、それによって、注入されたドーパント
が所望の深さまで拡散することが可能になる。例えば、
基板は、約９００℃で、窒素などの中性の雰囲気の中
で、約３０分の間アニーリングされる。これにより、ｎ
ウェル１８、ｐトランジスタ領域２０及びパンチスルー
・バリア２４が、同時に活性化することが可能になる。
ニーリングされ、それによって、注入されたドーパント
が所望の深さまで拡散することが可能になる。例えば、
基板は、約９００℃で、窒素などの中性の雰囲気の中
で、約３０分の間アニーリングされる。これにより、ｎ
ウェル１８、ｐトランジスタ領域２０及びパンチスルー
・バリア２４が、同時に活性化することが可能になる。
【００２８】アニーリングの後で、ホウ素２８のスレシ
ョルド調整注入が実行される。犠牲酸化物層が、２００
から５００Åの間の範囲にある（好ましくは、３００Å
の）厚さまで成長される。例えば、３００Åの二酸化シ
リコン層が、基板１２を９００℃のスチームの雰囲気で
約３０分加熱することによって成長する。この犠牲酸化
物は、基板を汚染から保護し、ホウ素の注入を浅い深さ
に維持する。基板１２の表面のすぐ下のホウ素２８の１
又は２の注入によって、ｎチャネル及びｐチャネル両方
に対するスレショルド電圧の正確な調整が与えられ得
る。例えば、ホウ素２８は、１ｘ１０12から１ｘ１０13
原子／ｃｍ2の間の線量で、犠牲ゲート酸化物を通過し
て注入される。１回の注入は、５０から１００ｋｅＶの
間の注入エネルギで、実行することができる。スレショ
ルド電圧の調整のために２回の注入が実行される場合に
は、この２回の注入は、より低いエネルギで実行でき
る。例えば、ホウ素２８の第１の注入は、２５ｋｅＶで
行うことができ、ホウ素２８の第２の注入は、３０ｋｅ
Ｖで行うことができる。
ョルド調整注入が実行される。犠牲酸化物層が、２００
から５００Åの間の範囲にある（好ましくは、３００Å
の）厚さまで成長される。例えば、３００Åの二酸化シ
リコン層が、基板１２を９００℃のスチームの雰囲気で
約３０分加熱することによって成長する。この犠牲酸化
物は、基板を汚染から保護し、ホウ素の注入を浅い深さ
に維持する。基板１２の表面のすぐ下のホウ素２８の１
又は２の注入によって、ｎチャネル及びｐチャネル両方
に対するスレショルド電圧の正確な調整が与えられ得
る。例えば、ホウ素２８は、１ｘ１０12から１ｘ１０13
原子／ｃｍ2の間の線量で、犠牲ゲート酸化物を通過し
て注入される。１回の注入は、５０から１００ｋｅＶの
間の注入エネルギで、実行することができる。スレショ
ルド電圧の調整のために２回の注入が実行される場合に
は、この２回の注入は、より低いエネルギで実行でき
る。例えば、ホウ素２８の第１の注入は、２５ｋｅＶで
行うことができ、ホウ素２８の第２の注入は、３０ｋｅ
Ｖで行うことができる。
【００２９】スレショルド電圧が調整された後で、犠牲
酸化物層は、除去されて、ゲート構造が形成される。Ｓ
ｉＯ2のゲート酸化物３１が成長され、ポリシリコン層
がゲート酸化物の上に積層される。このポリシリコン層
は、マスクされ、ゲートの中へエッチングがなされ、リ
ンなどのｎ＋形のドーパントがゲート３２の中に注入さ
れる。
酸化物層は、除去されて、ゲート構造が形成される。Ｓ
ｉＯ2のゲート酸化物３１が成長され、ポリシリコン層
がゲート酸化物の上に積層される。このポリシリコン層
は、マスクされ、ゲートの中へエッチングがなされ、リ
ンなどのｎ＋形のドーパントがゲート３２の中に注入さ
れる。
【００３０】次に、ソース及びドレイン領域３４及び３
６が、ｎチャネル・デバイスのために形成される。ｎソ
ース／ドレイン・マスクが、ウエハの上に形成され、ｎ
チャネル・トランジスタのソース及びドレインが形成さ
れるべき位置のｐウェルを露出させる。ｎ形のドーパン
トが、ｐウェルの中に注入され、アニーリングが行われ
て、このｎドーパントを活性化させる。ｎソース／ドレ
イン・マスクが除去され、ｐソース／ドレイン・マスク
がウエハの上に形成され、ｐチャネル・トランジスタの
ソース及びドレインが形成されるべき位置のｎウェルを
露出させる。ｐ形のドーパントが、ｎウェルの中に注入
され、アニーリングが行われて、このｎドーパントを活
性化させる。
６が、ｎチャネル・デバイスのために形成される。ｎソ
ース／ドレイン・マスクが、ウエハの上に形成され、ｎ
チャネル・トランジスタのソース及びドレインが形成さ
れるべき位置のｐウェルを露出させる。ｎ形のドーパン
トが、ｐウェルの中に注入され、アニーリングが行われ
て、このｎドーパントを活性化させる。ｎソース／ドレ
イン・マスクが除去され、ｐソース／ドレイン・マスク
がウエハの上に形成され、ｐチャネル・トランジスタの
ソース及びドレインが形成されるべき位置のｎウェルを
露出させる。ｐ形のドーパントが、ｎウェルの中に注入
され、アニーリングが行われて、このｎドーパントを活
性化させる。
【００３１】ＣＭＯＳデバイスが短チャネル・デバイス
である場合には、僅かにドープされたドレイン（ＬＤ
Ｄ）領域が形成され、ホット・キャリア効果を緩和す
る。ＬＤＤ領域は、これよりも多くドープされたドレイ
ン及びソース領域３４及び３６が形成される前又は後に
形成することができる。
である場合には、僅かにドープされたドレイン（ＬＤ
Ｄ）領域が形成され、ホット・キャリア効果を緩和す
る。ＬＤＤ領域は、これよりも多くドープされたドレイ
ン及びソース領域３４及び３６が形成される前又は後に
形成することができる。
【００３２】ドープされた酸化物層３８が、ソース及び
ドレイン領域３２及び３４の上に積層され、接点開口が
酸化物層３８に開けられ、ソース及びドレイン領域３４
及び３６を露出させる。金属接点４０の第１のレベル
が、接点開口が金属によって充填されるように、基板の
上に耐火金属層を積層することによって、形成される。
マスクが、金属の上に置かれ、金属層がパターニングさ
れる。アニーリングが行われ、金属をドレイン及びソー
ス領域３４及び３６の中に拡散させる（浅い接合デバイ
スに対しては、拡散バリアが金属とソース／ドレイン領
域３２及び３４との間に形成される）。メタライゼーシ
ョンのそれぞれの追加的なレベルに対しては、インター
メタル誘電体が下位の層の上に積層され、金属層が、こ
のインターメタル誘電体の上に積層され、この金属層
は、接点４０の中にパターニングされる。
ドレイン領域３２及び３４の上に積層され、接点開口が
酸化物層３８に開けられ、ソース及びドレイン領域３４
及び３６を露出させる。金属接点４０の第１のレベル
が、接点開口が金属によって充填されるように、基板の
上に耐火金属層を積層することによって、形成される。
マスクが、金属の上に置かれ、金属層がパターニングさ
れる。アニーリングが行われ、金属をドレイン及びソー
ス領域３４及び３６の中に拡散させる（浅い接合デバイ
スに対しては、拡散バリアが金属とソース／ドレイン領
域３２及び３４との間に形成される）。メタライゼーシ
ョンのそれぞれの追加的なレベルに対しては、インター
メタル誘電体が下位の層の上に積層され、金属層が、こ
のインターメタル誘電体の上に積層され、この金属層
は、接点４０の中にパターニングされる。
【００３３】パッシベーション層（図示せず）が金属接
点４０の上に形成される。パッシベーション層は、ＣＭ
ＯＳデバイス１０を湿気、汚染及びスクラッチから保護
する。ボンディング・パッド（図示せず）が、それぞれ
のダイの上側の周辺部に作成され、それにより、ダイが
機械的なパッケージに接続されることが可能になる。
点４０の上に形成される。パッシベーション層は、ＣＭ
ＯＳデバイス１０を湿気、汚染及びスクラッチから保護
する。ボンディング・パッド（図示せず）が、それぞれ
のダイの上側の周辺部に作成され、それにより、ダイが
機械的なパッケージに接続されることが可能になる。
【００３４】デバイス１０を製造するステップが、図７
にまとめられている。ＶＬＳＩ技術に従って、多くのＣ
ＭＯＳデバイスが１枚のウエハ上で同時に製造される。
従って、ドープされたウエハが、このＣＭＯＳデバイス
の出発点となる材料として提供される（ステップ１０
０）。それぞれのデバイスのための分離アイランド１４
が、ウエハ上に形成され（ステップ１０２）、ｎウェル
・マスク１６が、ウエハの上に形成される（ステップ１
０４）。ｎウェル・マスクを通過して露出されているの
は、ｎウェル１８が形成されるべき領域である。ウエハ
の露出された表面からは、酸化物が除去される（ステッ
プ１０６）。次に、低エネルギの注入装置が、リンをウ
エハの中へ注入するために準備される（ステップ１０
８）。リンが、ウエハの中へ深くチャネリングできるよ
うな角度で、裸の表面の中へ注入される（ステップ１１
０）。
にまとめられている。ＶＬＳＩ技術に従って、多くのＣ
ＭＯＳデバイスが１枚のウエハ上で同時に製造される。
従って、ドープされたウエハが、このＣＭＯＳデバイス
の出発点となる材料として提供される（ステップ１０
０）。それぞれのデバイスのための分離アイランド１４
が、ウエハ上に形成され（ステップ１０２）、ｎウェル
・マスク１６が、ウエハの上に形成される（ステップ１
０４）。ｎウェル・マスクを通過して露出されているの
は、ｎウェル１８が形成されるべき領域である。ウエハ
の露出された表面からは、酸化物が除去される（ステッ
プ１０６）。次に、低エネルギの注入装置が、リンをウ
エハの中へ注入するために準備される（ステップ１０
８）。リンが、ウエハの中へ深くチャネリングできるよ
うな角度で、裸の表面の中へ注入される（ステップ１１
０）。
【００３５】ｎウェル注入２２が実行された後で、パン
チスルー・バリア２４が形成される。低エネルギの注入
装置が連続的な注入２６のために設定される（ステップ
１１２）注入エネルギは、第１の連続的な注入２６のた
めに変更されるが、化学種又は注入角度は変更されず、
連続的な第１の注入が、ウエハの露出された裸の表面に
注入される（ステップ１１４）。低エネルギの注入装置
が、次に、残りの連続的な注入装置のために準備される
（ステップ１１６）。化学種は、リンからホウ素に変更
され、ホウ素が、ウエハの裸の表面に注入される。それ
ぞれの残りの注入に対しては、化学種は、変更されず、
ただ、注入角度が変更されるだけである（最後の注入に
は化学種を再びリンに戻す変更が要求されるグループＩ
Ｉの連続的注入が行われない場合である）。
チスルー・バリア２４が形成される。低エネルギの注入
装置が連続的な注入２６のために設定される（ステップ
１１２）注入エネルギは、第１の連続的な注入２６のた
めに変更されるが、化学種又は注入角度は変更されず、
連続的な第１の注入が、ウエハの露出された裸の表面に
注入される（ステップ１１４）。低エネルギの注入装置
が、次に、残りの連続的な注入装置のために準備される
（ステップ１１６）。化学種は、リンからホウ素に変更
され、ホウ素が、ウエハの裸の表面に注入される。それ
ぞれの残りの注入に対しては、化学種は、変更されず、
ただ、注入角度が変更されるだけである（最後の注入に
は化学種を再びリンに戻す変更が要求されるグループＩ
Ｉの連続的注入が行われない場合である）。
【００３６】連続的な注入２６が実行された後で、ｎウ
ェル・マスク１６が除去され、酸化物層がウエハ上に積
層され、ホウ素のブランケット注入が実行されて、ｐチ
ャネル・トランジスタのためのドーピングがなされる
（ステップ１１８）。
ェル・マスク１６が除去され、酸化物層がウエハ上に積
層され、ホウ素のブランケット注入が実行されて、ｐチ
ャネル・トランジスタのためのドーピングがなされる
（ステップ１１８）。
【００３７】次に、ウエハは、アニーリングされる（ス
テップ１２０）。ｎウェル１８、ｐチャネル・トランジ
スタのための領域２０、及びパンチスルー・バリア２４
が、同時に活性化される。
テップ１２０）。ｎウェル１８、ｐチャネル・トランジ
スタのための領域２０、及びパンチスルー・バリア２４
が、同時に活性化される。
【００３８】スレショルド電圧の調整がこれに続く（ス
テップ１２２）。酸化物の犠牲層が、ウエハの上に積層
され、ホウ素が、この犠牲層を通過して、ウエハの表面
の直ぐしたの深さまで注入される。
テップ１２２）。酸化物の犠牲層が、ウエハの上に積層
され、ホウ素が、この犠牲層を通過して、ウエハの表面
の直ぐしたの深さまで注入される。
【００３９】犠牲酸化物は、除去され、ゲート構造が、
ｎウェル１８及びｐウェル領域２０（ステップ１２４）
の上に形成される。ソース及びドレイン領域３４及び３
６が、最初にｐドープされた領域２０に、次にｎウェル
１８に、形成される（ステップ１２６）。金属接点４０
の少なくとも１つのレベルが、ソース及びドレイン領域
３４及び３６の上に形成される（ステップ１２８）。
ｎウェル１８及びｐウェル領域２０（ステップ１２４）
の上に形成される。ソース及びドレイン領域３４及び３
６が、最初にｐドープされた領域２０に、次にｎウェル
１８に、形成される（ステップ１２６）。金属接点４０
の少なくとも１つのレベルが、ソース及びドレイン領域
３４及び３６の上に形成される（ステップ１２８）。
【００４０】図８は、ＣＭＯＳデバイス１０を製造する
別の方法を示している。ステップ２００から２１０、す
なわち、ｎウェル注入２２までのステップは、上述のス
テップ１１０から１１０の場合と同様に実行される。し
かし、ｎウェル注入２２が実行された後で、スレショル
ド電圧が調整される。従って、第１のｎウェル注入２２
が裸のウエハの中に直接になされた後で、ｎウェル・マ
スク１６が除去され、犠牲酸化物層がウエハの上に積層
され（ステップ２１２）、ホウ素が、ｐチャネル・トラ
ンジスタとｎチャネル・トランジスタとの両方のスレシ
ョルド電圧を調整するのに充分な線量及びエネルギで、
注入される（ステップ２１４）。次に連続的な注入が犠
牲酸化物を通過して行われる（ステップ２１６）。連続
的な注入の最後の注入が実行された後で、犠牲酸化物が
除去されて（ステップ２１８）、ｐドープされた領域２
０が、ブランケット注入によって形成され（ステップ２
２０）、ウエハがアニーリングされて、ｎウェル１８、
ｐドープされた領域２０及びパンチスルー・バリア２４
が活性化される（ステップ２２２）。ゲート構造が追加
され（ステップ２２４）、その次に、ソース及びドレイ
ン領域３４及び３６（ステップ２２６）と金属接点４０
（ステップ２２８）とが続く。
別の方法を示している。ステップ２００から２１０、す
なわち、ｎウェル注入２２までのステップは、上述のス
テップ１１０から１１０の場合と同様に実行される。し
かし、ｎウェル注入２２が実行された後で、スレショル
ド電圧が調整される。従って、第１のｎウェル注入２２
が裸のウエハの中に直接になされた後で、ｎウェル・マ
スク１６が除去され、犠牲酸化物層がウエハの上に積層
され（ステップ２１２）、ホウ素が、ｐチャネル・トラ
ンジスタとｎチャネル・トランジスタとの両方のスレシ
ョルド電圧を調整するのに充分な線量及びエネルギで、
注入される（ステップ２１４）。次に連続的な注入が犠
牲酸化物を通過して行われる（ステップ２１６）。連続
的な注入の最後の注入が実行された後で、犠牲酸化物が
除去されて（ステップ２１８）、ｐドープされた領域２
０が、ブランケット注入によって形成され（ステップ２
２０）、ウエハがアニーリングされて、ｎウェル１８、
ｐドープされた領域２０及びパンチスルー・バリア２４
が活性化される（ステップ２２２）。ゲート構造が追加
され（ステップ２２４）、その次に、ソース及びドレイ
ン領域３４及び３６（ステップ２２６）と金属接点４０
（ステップ２２８）とが続く。
【００４１】連続的な注入に先だってスレショルド電圧
の調整を実行する利点は、注入装置を設定する時間が節
約できることである。スレショルド電圧が調整された後
では、化学種が変更されるだけである（ホウ素からリン
に）。
の調整を実行する利点は、注入装置を設定する時間が節
約できることである。スレショルド電圧が調整された後
では、化学種が変更されるだけである（ホウ素からリン
に）。
【００４２】上述の方法では、パンチスルーの発生防止
のためのパンチスルー・バリア２４の形成が記載されて
いる。しかし、ＣＭＯＳデバイス１０は、パンチスルー
・バリア２４が形成されることを必要としない。パンチ
スルーに対抗する手段がとられれば、ポケット（pocke
t）注入を行うことができる。ポケット注入は、大きな
角度で行われ、ソース及びドレイン領域３４及び３６を
保護するポケット分布を生じさせる。しかし、ポケット
注入は、追加的なマスキングを必要とし、典型的にはソ
ース及びドレイン領域３４及び３６の形成の間に、他の
ステップが行われることも必要となる。更に、パンチス
ルー・バリア２４が、ポケット注入の場合よりも、より
よい制御を与え、パンチスルー・バリア２４を、ｎウェ
ル１８と同時に、活性化することができる。
のためのパンチスルー・バリア２４の形成が記載されて
いる。しかし、ＣＭＯＳデバイス１０は、パンチスルー
・バリア２４が形成されることを必要としない。パンチ
スルーに対抗する手段がとられれば、ポケット（pocke
t）注入を行うことができる。ポケット注入は、大きな
角度で行われ、ソース及びドレイン領域３４及び３６を
保護するポケット分布を生じさせる。しかし、ポケット
注入は、追加的なマスキングを必要とし、典型的にはソ
ース及びドレイン領域３４及び３６の形成の間に、他の
ステップが行われることも必要となる。更に、パンチス
ルー・バリア２４が、ポケット注入の場合よりも、より
よい制御を与え、パンチスルー・バリア２４を、ｎウェ
ル１８と同時に、活性化することができる。
【００４３】上述の方法は、深いｐ形の注入を行い、基
板の深い位置に高濃度のｐ形のドーパントを有するドー
ピング・プロファイルを作成するように構成するのも容
易である。ＣＭＯＳデバイスのｐウェルのためにそのよ
うなプロファイルを形成する際には、ブランケット注入
を、別のマスキング・ステップ（ｐウェルが形成される
べき領域を露出するｐウェル・マスク）と、角度０゜で
のホウ素などのｐ形ドーパントの注入とによって、代替
され得る。ｐウェル注入のエネルギと線量とは、特定の
濃度のホウ素が所望の深さに配置されるように選択され
る。
板の深い位置に高濃度のｐ形のドーパントを有するドー
ピング・プロファイルを作成するように構成するのも容
易である。ＣＭＯＳデバイスのｐウェルのためにそのよ
うなプロファイルを形成する際には、ブランケット注入
を、別のマスキング・ステップ（ｐウェルが形成される
べき領域を露出するｐウェル・マスク）と、角度０゜で
のホウ素などのｐ形ドーパントの注入とによって、代替
され得る。ｐウェル注入のエネルギと線量とは、特定の
濃度のホウ素が所望の深さに配置されるように選択され
る。
【００４４】以上で、低い注入エネルギで深い注入を行
う方法を開示した。この方法によれば、深い注入を行う
際の、高価な高エネルギ注入装置の必要性をなくすこと
ができる。
う方法を開示した。この方法によれば、深い注入を行う
際の、高価な高エネルギ注入装置の必要性をなくすこと
ができる。
【００４５】この方法は、ＣＭＯＳデバイスにおける逆
行ｎウェル、ｐウェルにおける深い濃度、更には、任意
の形の半導体基板におけるドーピング・プロファイルの
形成に用いることができる。
行ｎウェル、ｐウェルにおける深い濃度、更には、任意
の形の半導体基板におけるドーピング・プロファイルの
形成に用いることができる。
【００４６】ＣＭＯＳデバイスの製造に応用される場合
には、この方法は、パンチスルー・バリアが逆行ウェル
と同時に活性化され得るという追加的な利点を有する。
この方法は、また、現時点ではパンチスルー・バリアの
形成に必要である、大きな角度でのパンチスルー注入と
それに続く４回のウエハの回転とを不要にする。これ
は、製造時間とコストとを下げることになる。
には、この方法は、パンチスルー・バリアが逆行ウェル
と同時に活性化され得るという追加的な利点を有する。
この方法は、また、現時点ではパンチスルー・バリアの
形成に必要である、大きな角度でのパンチスルー注入と
それに続く４回のウエハの回転とを不要にする。これ
は、製造時間とコストとを下げることになる。
【００４７】製造時間及びコストは、ｎウェル及び連続
的な注入がシーケンスで実行されることによって、更
に、節約される。シーケンシャルな注入は、追加的なマ
スキング・ステップを必要としない。連続的な注入のた
めに注入装置の設定に余分な時間がかかるが、全体の製
造時間は、マスキング・ステップが存在しないために、
短くなっている。
的な注入がシーケンスで実行されることによって、更
に、節約される。シーケンシャルな注入は、追加的なマ
スキング・ステップを必要としない。連続的な注入のた
めに注入装置の設定に余分な時間がかかるが、全体の製
造時間は、マスキング・ステップが存在しないために、
短くなっている。
【００４８】この方法は、安定的なスレショルド電圧を
有する動作性能のよいｐチャネル・デバイスを作成する
際に、非常に確実である。また、ｐチャネル・デバイス
の漏れ電流は、減少している。
有する動作性能のよいｐチャネル・デバイスを作成する
際に、非常に確実である。また、ｐチャネル・デバイス
の漏れ電流は、減少している。
【００４９】本発明の技術的思想及び技術的範囲から逸
脱することなく、種々の改変や修正が可能であることを
理解すべきである。この方法は、上述した材料に限定さ
れることはない。例えば、基板は、ゲルマニウムやガリ
ウムヒ素でもよいし、基板の背景的なドーピングは、ｐ
形でもｎ形でもよい。更に、この方法及びデバイスは、
上述の線量、注入エネルギ、注入角度などに、制限され
ない。むしろ、線量、注入エネルギ、注入角度などは、
デバイスに依存するのであり、ＭＯＳデバイスの所望の
動作仕様によって変動する。最後に、この方法は、上述
の製造ステップ（例えば、デポ、マスキング、パターニ
ングなど）や、説明を行った厳密な順序には制限されな
い。広範囲の半導体製造技術を用いることができる。従
って、本発明は、上述した実施例の細部に限定されるの
ではなく、冒頭の特許請求の範囲によって定義される。
脱することなく、種々の改変や修正が可能であることを
理解すべきである。この方法は、上述した材料に限定さ
れることはない。例えば、基板は、ゲルマニウムやガリ
ウムヒ素でもよいし、基板の背景的なドーピングは、ｐ
形でもｎ形でもよい。更に、この方法及びデバイスは、
上述の線量、注入エネルギ、注入角度などに、制限され
ない。むしろ、線量、注入エネルギ、注入角度などは、
デバイスに依存するのであり、ＭＯＳデバイスの所望の
動作仕様によって変動する。最後に、この方法は、上述
の製造ステップ（例えば、デポ、マスキング、パターニ
ングなど）や、説明を行った厳密な順序には制限されな
い。広範囲の半導体製造技術を用いることができる。従
って、本発明は、上述した実施例の細部に限定されるの
ではなく、冒頭の特許請求の範囲によって定義される。
【図１】逆行ウェルが形成されたＣＭＯＳデバイスの図
解である。
解である。
【図２】シリコン基板の格子構造と基板の中にチャネリ
ングしているドーパント原子との図解である。
ングしているドーパント原子との図解である。
【図３】図１に示したＣＭＯＳデバイスの逆行ウェルの
ための第１のドーピング・プロファイルである。
ための第１のドーピング・プロファイルである。
【図４】図１に示したＣＭＯＳデバイスの逆行ウェルの
ための第２のドーピング・プロファイルである。
ための第２のドーピング・プロファイルである。
【図５】図１に示したＣＭＯＳデバイスの逆行ウェルの
ための第３のドーピング・プロファイルである。
ための第３のドーピング・プロファイルである。
【図６】製造の後でのＣＭＯＳデバイスの図解である。
【図７】図６に示されたＣＭＯＳデバイスの製造方法の
流れ図である。
流れ図である。
【図８】図６に示されたＣＭＯＳデバイスの別の製造方
法の流れ図である。
法の流れ図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
フロントページの続き (72)発明者 ライク・カーン アメリカ合衆国カリフォルニア州95035, ミルピタス，グレンヴュー・ドライブ 2314 (72)発明者 ジェームズ・キンボール アメリカ合衆国カリフォルニア州95124, サンノゼ，ストラットフォード・ドライブ 15123
Claims (22)
- 【請求項１】 ＭＯＳデバイスの基板の中に深い注入を
実行する方法であって、 前記基板の表面から酸化物やその他の物質を除去し、前
記基板の前記注入が行われる位置を清浄にするステップ
と、 前記基板の前記清浄にされた表面の中に直接的にドーパ
ントを注入し、前記ドーパントが、前記基板の格子チャ
ネルと実質的に相互位置合わせされた方向に低エネルギ
で注入されるようにするステップと、 前記基板をアニーリングするステップと、 を含むことを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、前記基板
は、＜１００＞の軸を有し、前記注入は、前記基板の表
面と垂直な方向に行われることを特徴とする方法。 - 【請求項３】 請求項１記載の方法において、低エネル
ギの注入装置を提供するステップを更に含み、前記注入
装置は、前記ドーパントを注入するのに用いられること
を特徴とする方法。 - 【請求項４】 請求項１記載の方法において、逆行ウェ
ルが前記注入によって形成されることを特徴とする方
法。 - 【請求項５】 請求項４記載の方法において、前記注入
は、２２０ｋｅＶ未満のエネルギで実行されることを特
徴とする方法。 - 【請求項６】 請求項４記載の方法において、前記ドー
パントは、５ｘ１０12のリン原子／ｃｍ2から１ｘ１０
14のリン原子／ｃｍ2の間の線量で注入されることを特
徴とする方法。 - 【請求項７】 請求項４記載の方法において、前記基板
の中に連続した注入を行い、前記逆行ウェルにおいてパ
ンチスルー・バリアを形成するステップを更に含み、前
記連続した注入は、前記逆行ウェルのための注入が行わ
れた後に行われることを特徴とする方法。 - 【請求項８】 １対のｎチャネル及びｐチャネル・トラ
ンジスタを有するＣＭＯＳデバイスを製造する方法であ
って、 前記基板に分離アイランドを形成するステップと、 前記ｐチャネル・トランジスタのための第１の領域をド
ープするステップであって、前記第１の領域は、ｐチャ
ネル・トランジスタが形成される位置において表面から
酸化物やその他の物質を除去し、前記基板の清浄にされ
た表面の中に、前記基板のチャネルと実質的に相互位置
合わせされた方向に、低エネルギで、直接的にｎ形ドー
パントを注入することによって、ドープされる、ステッ
プと、 ｐ形のドーパントのブランケット注入を実行することに
よって、前記ｎチャネル・トランジスタのための第２の
領域をドープするステップと、 前記基板をアニーリングするステップと、 前記第１及び第２の領域の上にゲート構造を形成するス
テップと、 前記第１及び第２の領域においてドレイン及びソース領
域を形成するステップと、 前記ソース及びドレイン領域のための接点を形成するス
テップと、 を含むことを特徴とする方法。 - 【請求項９】 請求項８記載の方法において、前記第１
の領域は逆行ｎウェルであり、この方法は、更に、前記
ｎウェルの中への連続的な注入を実行しパンチスルー・
バリアを作成し、それによって、このパンチスルー・バ
リアが前記アニーリング・ステップの間にｎウェルと共
に活性化されるようにするステップを含むことを特徴と
する方法。 - 【請求項１０】 請求項９記載の方法において、前記連
続的な注入は、前記基板の前記清浄にされた表面の中に
も行われることを特徴とする方法。 - 【請求項１１】 請求項９記載の方法において、前記ｎ
ウェルの注入の後で前記連続的な注入の前にスレショル
ド電圧の調整を実行するステップを更に含み、前記スレ
ショルド電圧の調整は、前記基板の上に酸化物層を形成
しその酸化物を通過して前記基板の浅い領域までｐ形の
ドーパントを注入することによって実行され、前記連続
的な注入は、前記酸化物層を通過して実行されることを
特徴とする方法。 - 【請求項１２】 請求項９記載の方法において、前記連
続的な注入が実行された後にスレショルド電圧調整を実
行するステップを更に含むことを特徴とする方法。 - 【請求項１３】 請求項８記載の方法において、前記基
板は、＜１００＞の方向を有し、前記ｎ形ドーパント
は、前記基板の表面と垂直な方向に、前記第１の領域の
中に注入されることを特徴とする方法。 - 【請求項１４】 請求項８記載の方法において、前記ｎ
形ドーパントは、５ｘ１０12のリン原子／ｃｍ2から１
ｘ１０14のリン原子／ｃｍ2の間の線量で注入されるこ
とを特徴とする方法。 - 【請求項１５】 請求項８記載の方法において、ｎ形ド
ーパントの前記注入は、２２０ｋｅＶ未満のエネルギで
実行されることを特徴とする方法。 - 【請求項１６】 ＜１００＞の方位を有する半導体ウエ
ハの上に複数のＣＭＯＳデバイスを製造する方法であっ
て、 前記ウエハに分離アイランドを形成するステップと、 前記ウエハの表面上にｎウェル・マスクを形成するステ
ップであって、前記表面は、ｎウェルが形成されるべき
位置においてマスクを通過して露出するようにするステ
ップと、 前記露出された表面から酸化物やそれ以外の物質を除去
するステップと、 前記ウエハの表面に垂直な方向に１５０ｋｅＶから２２
０ｋｅＶの間のエネルギで前記ウエハに向かってｎ形ド
ーパントを方向付け、それによって、このｎ形ドーパン
トが前記ウエハの表面下に深く注入されるようにするス
テップと、 前記ｎウェル・マスクを除去するステップと、 ｐ形ドーパントのブランケット注入を実行するステップ
と、 前記ウエハをアニーリングするステップと、 前記ウエハ上にゲート構造を形成するステップと、 前記ウエハにドレイン及びソース領域を形成するステッ
プと、 前記ソース及びドレイン領域のための接点を形成するス
テップと、 を含むことを特徴とする方法。 - 【請求項１７】 請求項１６記載の方法において、前記
ｎウェルの中への連続的な注入を実行しパンチスルー・
バリアを作成し、それによって、このパンチスルー・バ
リアが前記アニーリング・ステップの間にｎウェルと共
に活性化されるようにするステップを更に含むことを特
徴とする方法。 - 【請求項１８】 請求項１７記載の方法において、前記
連続的な注入は、前記基板の前記清浄にされた表面の中
にも行われることを特徴とする方法。 - 【請求項１９】 請求項１７記載の方法において、前記
ｎウェルの注入の後で前記連続的な注入の前にスレショ
ルド電圧の調整を実行するステップを更に含み、前記ス
レショルド電圧の調整は、前記ｎウェルの上に酸化物層
を形成しその酸化物を通過して前記基板の浅い領域まで
ｐ形のドーパントを注入することによって実行され、前
記連続的な注入は、前記酸化物層を通過して実行される
ことを特徴とする方法。 - 【請求項２０】 請求項１７記載の方法において、前記
連続的な注入が実行された後にスレショルド電圧調整を
実行するステップを更に含むことを特徴とする方法。 - 【請求項２１】 請求項１６記載の方法において、前記
ｎ形ドーパントは、５ｘ１０12のリン原子／ｃｍ2から
１ｘ１０14のリン原子／ｃｍ2の間の線量で注入される
ことを特徴とする方法。 - 【請求項２２】 その格子構造に複数のチャネルを有す
る基板と、 前記基板に形成され、前記基板のチャネルを占有するｎ
形のドーパントと前記格子構造における格子位置を占有
するｎ形のドーパントとの深く注入された濃度を含む逆
行ｎウェルと、 前記ｎウェルに形成されたｐチャネル・デバイスと、 を備えていることを特徴とするＭＯＳデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US770109 | 1996-12-19 | ||
| US08/770,109 US5963801A (en) | 1996-12-19 | 1996-12-19 | Method of forming retrograde well structures and punch-through barriers using low energy implants |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189475A true JPH10189475A (ja) | 1998-07-21 |
Family
ID=25087511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9351627A Pending JPH10189475A (ja) | 1996-12-19 | 1997-12-19 | 低エネルギ注入を用いた逆行ウェル構造及びパンチスルー・バリアの形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963801A (ja) |
| JP (1) | JPH10189475A (ja) |
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