JP2003060497A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003060497A JP2003060497A JP2002130138A JP2002130138A JP2003060497A JP 2003060497 A JP2003060497 A JP 2003060497A JP 2002130138 A JP2002130138 A JP 2002130138A JP 2002130138 A JP2002130138 A JP 2002130138A JP 2003060497 A JP2003060497 A JP 2003060497A
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Abstract
(57)【要約】
【課題】 ノア型ダイナミック回路にナンド型ダイナミ
ック回路を接続した方式で、動作速度を高速化し、動作
の安定化および低消費電力化を図ったダイナミック型半
導体集積回路を提供する。 【解決手段】 ノア型ダイナミック回路２の出力ノード
６が電荷を保持している状態で、ナンド型ダイナミック
回路７の出力ノード８が電荷を放電した時に生ずる、出
力ノード６と出力ノード８との間に形成されるカップリ
ング容量による出力ノード６の電圧低下を補償する補償
回路１１を設けた。
ック回路を接続した方式で、動作速度を高速化し、動作
の安定化および低消費電力化を図ったダイナミック型半
導体集積回路を提供する。 【解決手段】 ノア型ダイナミック回路２の出力ノード
６が電荷を保持している状態で、ナンド型ダイナミック
回路７の出力ノード８が電荷を放電した時に生ずる、出
力ノード６と出力ノード８との間に形成されるカップリ
ング容量による出力ノード６の電圧低下を補償する補償
回路１１を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ回路等のデ
コーダ回路や一致検出回路に用いられるダイナミック型
半導体集積回路に関し、特にノア（ＮＯＲ）型ダイナミ
ック回路にナンド（ＮＡＮＤ）型ダイナミック回路を接
続した半導体集積回路の高速化技術に関する。また、本
発明は、かかる半導体集積回路においてトランジスタの
特性劣化を防止する回路配置技術に関する。
コーダ回路や一致検出回路に用いられるダイナミック型
半導体集積回路に関し、特にノア（ＮＯＲ）型ダイナミ
ック回路にナンド（ＮＡＮＤ）型ダイナミック回路を接
続した半導体集積回路の高速化技術に関する。また、本
発明は、かかる半導体集積回路においてトランジスタの
特性劣化を防止する回路配置技術に関する。
【０００２】
【従来の技術】クロックで同期をとるメモリ回路等のデ
コーダ回路について、高速化を実現するには、スタティ
ックな構成をとるデコーダ回路の論理段数及びゲート容
量を削減するため、ナンド型ダイナミック回路が用いら
れていた。また、変換索引バッファ（ＴＬＢ：Translat
ion Lookaside Buffer）やキャッシュのタグ部の比較部
などに用いられる、複数のデータ同士を比較し一致して
いるかを検出する一致検出回路などでは、高速化のた
め、電圧差を比較する差動型のセンスアンプ方式が用い
られていた。例えば、特開平８−５２８２８５号公報、
特開２０００−２５１４７９号公報などのような回路方
式である。以上で述べた回路は、クロックの論理「Ｈ」
レベル期間または「Ｌ」レベル期間のみ、データを保持
するラッチタイプの回路である。
コーダ回路について、高速化を実現するには、スタティ
ックな構成をとるデコーダ回路の論理段数及びゲート容
量を削減するため、ナンド型ダイナミック回路が用いら
れていた。また、変換索引バッファ（ＴＬＢ：Translat
ion Lookaside Buffer）やキャッシュのタグ部の比較部
などに用いられる、複数のデータ同士を比較し一致して
いるかを検出する一致検出回路などでは、高速化のた
め、電圧差を比較する差動型のセンスアンプ方式が用い
られていた。例えば、特開平８−５２８２８５号公報、
特開２０００−２５１４７９号公報などのような回路方
式である。以上で述べた回路は、クロックの論理「Ｈ」
レベル期間または「Ｌ」レベル期間のみ、データを保持
するラッチタイプの回路である。
【０００３】クロックの１周期中、デコーダ回路や一致
検出回路の出力データを保持するフリップフロップタイ
プで高速化を実現する回路例としては、IEEE JURNAL OF
SOLID-STATE CIRCUITS, VOL.SC-22,No.5, OCTOBER 198
7に載っている「A True Single-Phase-Clock Dynamic C
MOS Circuit Technique」（YUAN JI-REN et.al.）やIEE
E JURNAL OF SOLID-STATE CIRCUITS, VOL.34. NO.5, MA
Y 1999に載っている「A New Family of Semidynamic an
d Dynamic Flip-Flops with Embedded Logic for High-
Performance Processors」（Fabian Klass et.al.）に
記載されているようなものがある。
検出回路の出力データを保持するフリップフロップタイ
プで高速化を実現する回路例としては、IEEE JURNAL OF
SOLID-STATE CIRCUITS, VOL.SC-22,No.5, OCTOBER 198
7に載っている「A True Single-Phase-Clock Dynamic C
MOS Circuit Technique」（YUAN JI-REN et.al.）やIEE
E JURNAL OF SOLID-STATE CIRCUITS, VOL.34. NO.5, MA
Y 1999に載っている「A New Family of Semidynamic an
d Dynamic Flip-Flops with Embedded Logic for High-
Performance Processors」（Fabian Klass et.al.）に
記載されているようなものがある。
【０００４】
【発明が解決しようとする課題】上記従来の構成の場
合、半導体の微細化に伴い、ナンド型ダイナミック回路
のみでは、電源電圧の低電圧化により、高速化を維持す
るには、直列段数に制限が生じる。また、YUAN JI-REN
et.al.やFabian Klass et.al.による、ノア型ダイナミ
ック回路の出力にナンド型ダイナミック回路を接続する
方式では、ノア型ダイナミック回路の入力素子が論理
「Ｌ」レベルであると、クロックが論理「Ｌ」レベルか
ら論理「Ｈ」レベルに遷移する期間は、ノア型ダイナミ
ック回路の出力ノードはフローティング状態となり、次
段のナンド型ダイナミック回路の出力が論理「Ｌ」レベ
ルになり、ノア型ダイナミック回路の出力ノードとナン
ド型ダイナミック回路との間に生じるカップリング容量
が電荷を保持するため、ノア型ダイナミック回路の出力
電圧が低下し、動作速度が悪化するという問題があっ
た。
合、半導体の微細化に伴い、ナンド型ダイナミック回路
のみでは、電源電圧の低電圧化により、高速化を維持す
るには、直列段数に制限が生じる。また、YUAN JI-REN
et.al.やFabian Klass et.al.による、ノア型ダイナミ
ック回路の出力にナンド型ダイナミック回路を接続する
方式では、ノア型ダイナミック回路の入力素子が論理
「Ｌ」レベルであると、クロックが論理「Ｌ」レベルか
ら論理「Ｈ」レベルに遷移する期間は、ノア型ダイナミ
ック回路の出力ノードはフローティング状態となり、次
段のナンド型ダイナミック回路の出力が論理「Ｌ」レベ
ルになり、ノア型ダイナミック回路の出力ノードとナン
ド型ダイナミック回路との間に生じるカップリング容量
が電荷を保持するため、ノア型ダイナミック回路の出力
電圧が低下し、動作速度が悪化するという問題があっ
た。
【０００５】また、一致検出回路で、アナログ素子を用
いる方式では、微細化のスケーリング則により、デバイ
ス面積を縮小すると素子の特性ばらつきが増大し、動作
が不安定になる。一方、素子の動作を安定化させると、
デバイスの面積増大によって、配線などが長くなり、高
速化が困難になる。
いる方式では、微細化のスケーリング則により、デバイ
ス面積を縮小すると素子の特性ばらつきが増大し、動作
が不安定になる。一方、素子の動作を安定化させると、
デバイスの面積増大によって、配線などが長くなり、高
速化が困難になる。
【０００６】ところで、半導体の微細化に伴って別の問
題が生じる。すなわち、各トランジスタ間または各回路
ブロック間を分離するために、半導体基板に浅いトレン
チ分離領域（ＳＴＩ：Shallow Trench Insulator）を形
成する際に、ＭＯＳ型トランジスタのソースまたはドレ
インを構成する拡散領域の特性である分子構造の格子定
数が歪むということが現在のところ問題となっている。
これにより、ＳＴＩに近い領域に形成されるトランジス
タの拡散領域にストレスがかかり、電荷移動度が低下
し、電流能力（Ｉｄｓ）が低下し、閾値電圧（Ｖｔｈ）
が上昇することになる。つまり、ＳＴＩに近いトランジ
スタ、トランジスタ−トランジスタ間の拡散容量部の間
隔が狭いトランジスタは特性が劣化することになる。
題が生じる。すなわち、各トランジスタ間または各回路
ブロック間を分離するために、半導体基板に浅いトレン
チ分離領域（ＳＴＩ：Shallow Trench Insulator）を形
成する際に、ＭＯＳ型トランジスタのソースまたはドレ
インを構成する拡散領域の特性である分子構造の格子定
数が歪むということが現在のところ問題となっている。
これにより、ＳＴＩに近い領域に形成されるトランジス
タの拡散領域にストレスがかかり、電荷移動度が低下
し、電流能力（Ｉｄｓ）が低下し、閾値電圧（Ｖｔｈ）
が上昇することになる。つまり、ＳＴＩに近いトランジ
スタ、トランジスタ−トランジスタ間の拡散容量部の間
隔が狭いトランジスタは特性が劣化することになる。
【０００７】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、ノア型ダイナミック回路にナ
ンド型ダイナミック回路を接続した方式で、高速化を実
現するとともに、ナンド型ダイナミック回路の出力に生
じるグリッチをなくし、安定な動作と低消費電力化を実
現し、また微細化プロセスによってトランジスタの特性
劣化が生じない半導体集積回路を提供することにある。
ものであり、その目的は、ノア型ダイナミック回路にナ
ンド型ダイナミック回路を接続した方式で、高速化を実
現するとともに、ナンド型ダイナミック回路の出力に生
じるグリッチをなくし、安定な動作と低消費電力化を実
現し、また微細化プロセスによってトランジスタの特性
劣化が生じない半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体集積回路は、第１のクロ
ック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ
［０−４］）が入力され、第１のクロックの立ち上がり
から立ち下がりまでの期間、または第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、第１の複数のデータがすべて一致する場合、
第１の出力ノードの電荷を保持し、第１の複数のデータ
のうち少なくとも１つが不一致の場合、第１の出力ノー
ドの電荷を放電する少なくとも１つのノア（ＮＯＲ）型
ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬ
Ｋ３）および第１の出力ノードからの信号が入力され、
第２のクロックの立ち上がりから立ち下がりまでの期
間、または第２のクロックの立ち下がりから立ち上がり
までの期間のいずれか一方の期間で、第１の出力ノード
の電荷が放電された場合、第２の出力ノードの電荷を保
持し、第１の出力ノードの電荷が保持された場合、第２
の出力ノードの電荷を放電する少なくとも１つのナンド
（ＮＡＮＤ）型ダイナミック回路と、第１の出力ノード
が電荷を保持している状態で、第２の出力ノードが電荷
を放電した時に生ずる、第１の出力ノードと第２の出力
ノードとの間に形成されるカップリング容量による第１
の出力ノードの電圧低下を補償する補償回路とを備えた
ことを特徴とする。
め、本発明に係る第１の半導体集積回路は、第１のクロ
ック（ＣＬＫ１）および第１の複数のデータ（ＡＤＲ
［０−４］）が入力され、第１のクロックの立ち上がり
から立ち下がりまでの期間、または第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、第１の複数のデータがすべて一致する場合、
第１の出力ノードの電荷を保持し、第１の複数のデータ
のうち少なくとも１つが不一致の場合、第１の出力ノー
ドの電荷を放電する少なくとも１つのノア（ＮＯＲ）型
ダイナミック回路と、第２のクロック（ＣＬＫ２、ＣＬ
Ｋ３）および第１の出力ノードからの信号が入力され、
第２のクロックの立ち上がりから立ち下がりまでの期
間、または第２のクロックの立ち下がりから立ち上がり
までの期間のいずれか一方の期間で、第１の出力ノード
の電荷が放電された場合、第２の出力ノードの電荷を保
持し、第１の出力ノードの電荷が保持された場合、第２
の出力ノードの電荷を放電する少なくとも１つのナンド
（ＮＡＮＤ）型ダイナミック回路と、第１の出力ノード
が電荷を保持している状態で、第２の出力ノードが電荷
を放電した時に生ずる、第１の出力ノードと第２の出力
ノードとの間に形成されるカップリング容量による第１
の出力ノードの電圧低下を補償する補償回路とを備えた
ことを特徴とする。
【０００９】この構成によれば、すべてスタティック回
路で構成したデコーダに比べ、論理段数が削減される。
また、ナンド型ダイナミック回路により、スタティック
なナンド回路を設けた場合よりも、第２のクロックが入
力されるゲートの負荷容量、またはノア型ダイナミック
回路の出力ノードに接続されるナンド型ダイナミック回
路のゲートの負荷容量が削減される。さらに、補償回路
によって、ノア型ダイナミック回路の出力ノードの電圧
低下を補償することで、動作速度を高速化することがで
きる。
路で構成したデコーダに比べ、論理段数が削減される。
また、ナンド型ダイナミック回路により、スタティック
なナンド回路を設けた場合よりも、第２のクロックが入
力されるゲートの負荷容量、またはノア型ダイナミック
回路の出力ノードに接続されるナンド型ダイナミック回
路のゲートの負荷容量が削減される。さらに、補償回路
によって、ノア型ダイナミック回路の出力ノードの電圧
低下を補償することで、動作速度を高速化することがで
きる。
【００１０】第１の半導体集積回路において、補償回路
は、第２の出力ノードの電荷が放電された場合、第１の
出力ノードに電荷を充電するフィードバック回路を備え
ることが好ましい。
は、第２の出力ノードの電荷が放電された場合、第１の
出力ノードに電荷を充電するフィードバック回路を備え
ることが好ましい。
【００１１】この構成によれば、ナンド型ダイナミック
回路の出力ノードの信号が論理「Ｈ」レベルから「Ｌ」
レベルに遷移する間に、カップリング容量による電圧低
下を補償して、ノア型ダイナミック回路の出力ノードの
電圧レベルを上昇させることができ、高速化が実現でき
る。
回路の出力ノードの信号が論理「Ｈ」レベルから「Ｌ」
レベルに遷移する間に、カップリング容量による電圧低
下を補償して、ノア型ダイナミック回路の出力ノードの
電圧レベルを上昇させることができ、高速化が実現でき
る。
【００１２】第１の半導体集積回路において、ノア型ダ
イナミック回路は、第１のクロックがゲートに供給さ
れ、ソースが接地された第１のＮ型ＭＯＳトランジスタ
と、第１のクロックがゲートに供給され、ソースが電源
に接続された第１のＰ型ＭＯＳトランジスタと、第１の
複数のデータがそれぞれのゲートに供給され、それぞれ
のソースに第１のＮ型ＭＯＳトランジスタのドレインが
接続され、それぞれのドレインに第１のＰ型ＭＯＳトラ
ンジスタのドレインが接続されて第１の出力ノードを成
す第２の複数のＮ型ＭＯＳトランジスタとを具備するこ
とが好ましい。
イナミック回路は、第１のクロックがゲートに供給さ
れ、ソースが接地された第１のＮ型ＭＯＳトランジスタ
と、第１のクロックがゲートに供給され、ソースが電源
に接続された第１のＰ型ＭＯＳトランジスタと、第１の
複数のデータがそれぞれのゲートに供給され、それぞれ
のソースに第１のＮ型ＭＯＳトランジスタのドレインが
接続され、それぞれのドレインに第１のＰ型ＭＯＳトラ
ンジスタのドレインが接続されて第１の出力ノードを成
す第２の複数のＮ型ＭＯＳトランジスタとを具備するこ
とが好ましい。
【００１３】この構成によれば、各トランジスタの直列
段数は２段以下となり、低電圧でも、高速化が実現でき
る。
段数は２段以下となり、低電圧でも、高速化が実現でき
る。
【００１４】第１の半導体集積回路において、補償回路
は、ゲートがナンド型ダイナミック回路の第２の出力ノ
ードに接続され、ソースが電源に接続され、ドレインが
ノア型ダイナミック回路の第１の出力ノードに接続され
たＰ型ＭＯＳトランジスタを具備することが好ましい。
は、ゲートがナンド型ダイナミック回路の第２の出力ノ
ードに接続され、ソースが電源に接続され、ドレインが
ノア型ダイナミック回路の第１の出力ノードに接続され
たＰ型ＭＯＳトランジスタを具備することが好ましい。
【００１５】この構成によれば、Ｐ型ＭＯＳトランジス
タが、論理「Ｈ」レベルから「Ｌ」レベルに遷移する、
ナンド型ダイナミック回路の出力ノードの信号を受け
て、ノア型ダイナミック回路の出力ノードを充電するこ
とで、カップリング容量による電圧低下を補償して、ノ
ア型ダイナミック回路の出力ノードの電圧レベルを上昇
させることができ、高速化が実現できる。
タが、論理「Ｈ」レベルから「Ｌ」レベルに遷移する、
ナンド型ダイナミック回路の出力ノードの信号を受け
て、ノア型ダイナミック回路の出力ノードを充電するこ
とで、カップリング容量による電圧低下を補償して、ノ
ア型ダイナミック回路の出力ノードの電圧レベルを上昇
させることができ、高速化が実現できる。
【００１６】第１の半導体集積回路において、補償回路
は、ナンド型ダイナミック回路の第２の出力ノードが入
力端子に接続されたインバータと、ゲートがインバータ
の出力端子に接続され、ソースおよびドレインがノア型
ダイナミック回路の第１の出力ノードに共通接続された
Ｎ型ＭＯＳトランジスタを具備することが好ましい。
は、ナンド型ダイナミック回路の第２の出力ノードが入
力端子に接続されたインバータと、ゲートがインバータ
の出力端子に接続され、ソースおよびドレインがノア型
ダイナミック回路の第１の出力ノードに共通接続された
Ｎ型ＭＯＳトランジスタを具備することが好ましい。
【００１７】この構成によれば、カップリング容量によ
るノア型ダイナミック回路の出力ノードの電圧低下を補
償することができるとともに、インバータのファンイン
とファンアウトの比率を小さくすることで、インバータ
の出力電圧のスリューレートを非常に急峻にすることが
でき、瞬時にノア型ダイナミック回路の出力ノードの電
圧を昇圧することができ、更なる高速化を実現すること
ができる。
るノア型ダイナミック回路の出力ノードの電圧低下を補
償することができるとともに、インバータのファンイン
とファンアウトの比率を小さくすることで、インバータ
の出力電圧のスリューレートを非常に急峻にすることが
でき、瞬時にノア型ダイナミック回路の出力ノードの電
圧を昇圧することができ、更なる高速化を実現すること
ができる。
【００１８】前記の目的を達成するため、本発明に係る
第２の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（ＡＤＲ［０−４］）が入力
され、第１のクロックの立ち上がりから立ち下がりまで
の期間、または第１のクロックの立ち下がりから立ち上
がりまでの期間のいずれか一方の期間で、電荷が第１の
出力ノードに充電され、他方の期間において、第１の複
数のデータがすべて一致する場合、第１の出力ノードの
電荷を保持し、第１の複数のデータのうち少なくとも１
つが不一致の場合、第１の出力ノードの電荷を放電する
少なくとも１つのノア（ＮＯＲ）型ダイナミック回路
と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１
の出力ノードからの信号が入力され、第２のクロックの
立ち上がりから立ち下がりまでの期間、または第２のク
ロックの立ち下がりから立ち上がりまでの期間のいずれ
か一方の期間で、第１の出力ノードの電荷が放電された
場合、第２の出力ノードの電荷を保持し、第１の出力ノ
ードの電荷が保持された場合、第２の出力ノードの電荷
を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイ
ナミック回路とを備え、第１のクロックと第２のクロッ
クは同相であること、または、第１のクロックと第２の
クロックは同一であり、第１および第２のクロックの立
ち上がり時間が、ノア型ダイナミック回路の第１の出力
ノードの電荷放電時間よりも長いことを特徴とする。
第２の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（ＡＤＲ［０−４］）が入力
され、第１のクロックの立ち上がりから立ち下がりまで
の期間、または第１のクロックの立ち下がりから立ち上
がりまでの期間のいずれか一方の期間で、電荷が第１の
出力ノードに充電され、他方の期間において、第１の複
数のデータがすべて一致する場合、第１の出力ノードの
電荷を保持し、第１の複数のデータのうち少なくとも１
つが不一致の場合、第１の出力ノードの電荷を放電する
少なくとも１つのノア（ＮＯＲ）型ダイナミック回路
と、第２のクロック（ＣＬＫ２、ＣＬＫ３）および第１
の出力ノードからの信号が入力され、第２のクロックの
立ち上がりから立ち下がりまでの期間、または第２のク
ロックの立ち下がりから立ち上がりまでの期間のいずれ
か一方の期間で、第１の出力ノードの電荷が放電された
場合、第２の出力ノードの電荷を保持し、第１の出力ノ
ードの電荷が保持された場合、第２の出力ノードの電荷
を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイ
ナミック回路とを備え、第１のクロックと第２のクロッ
クは同相であること、または、第１のクロックと第２の
クロックは同一であり、第１および第２のクロックの立
ち上がり時間が、ノア型ダイナミック回路の第１の出力
ノードの電荷放電時間よりも長いことを特徴とする。
【００１９】第２の半導体集積回路において、第２のク
ロックは、供給開始と停止の制御が行われることが好ま
しい。
ロックは、供給開始と停止の制御が行われることが好ま
しい。
【００２０】上記の構成によれば、ノア型ダイナミック
回路の出力ノードの負荷容量が大きい場合でも、ナンド
型ダイナミック回路の出力に生じるグリッチをなくし、
１系統のクロックのみで、安定な動作と低消費電力化が
可能となる。
回路の出力ノードの負荷容量が大きい場合でも、ナンド
型ダイナミック回路の出力に生じるグリッチをなくし、
１系統のクロックのみで、安定な動作と低消費電力化が
可能となる。
【００２１】第２の半導体集積回路は、第２のノア型ダ
イナミック回路と、第２のノア型ダイナミック回路の第
３の出力ノードが入力端子に接続され、出力端子から第
２のクロックを供給するインバータを備え、第２のノア
型ダイナミック回路は、第１のクロックがゲートに供給
され、ソースが接地された第３のＮ型ＭＯＳトランジス
タと、第１のクロックがゲートに供給され、ソースが電
源に接続された第２のＰ型ＭＯＳトランジスタと、１つ
のゲートが電源に接続され、残りのゲートが接地され、
それぞれのソースに第３のＮ型ＭＯＳトランジスタのド
レインが接続され、それぞれのドレインに第２のＰ型Ｍ
ＯＳトランジスタのドレインが接続されて第３の出力ノ
ードを成す第４の複数のＮ型ＭＯＳトランジスタとを具
備することが好ましい。この場合、第４の複数のＮ型Ｍ
ＯＳトランジスタのうちゲートが電源に接続されたＮ型
ＭＯＳトランジスタは、例えば物理配置上、インバータ
の入力端子から最も遠い位置にある。
イナミック回路と、第２のノア型ダイナミック回路の第
３の出力ノードが入力端子に接続され、出力端子から第
２のクロックを供給するインバータを備え、第２のノア
型ダイナミック回路は、第１のクロックがゲートに供給
され、ソースが接地された第３のＮ型ＭＯＳトランジス
タと、第１のクロックがゲートに供給され、ソースが電
源に接続された第２のＰ型ＭＯＳトランジスタと、１つ
のゲートが電源に接続され、残りのゲートが接地され、
それぞれのソースに第３のＮ型ＭＯＳトランジスタのド
レインが接続され、それぞれのドレインに第２のＰ型Ｍ
ＯＳトランジスタのドレインが接続されて第３の出力ノ
ードを成す第４の複数のＮ型ＭＯＳトランジスタとを具
備することが好ましい。この場合、第４の複数のＮ型Ｍ
ＯＳトランジスタのうちゲートが電源に接続されたＮ型
ＭＯＳトランジスタは、例えば物理配置上、インバータ
の入力端子から最も遠い位置にある。
【００２２】この構成によれば、ナンド型ダイナミック
回路の電源−接地間の電流経路が遮断され、リーク電流
を防止して、グリッチの発生を防止することができ、ノ
ア型ダイナミック回路の出力ノードの負荷容量が大きい
場合でも、安定な動作と低消費電力化が可能となる。
回路の電源−接地間の電流経路が遮断され、リーク電流
を防止して、グリッチの発生を防止することができ、ノ
ア型ダイナミック回路の出力ノードの負荷容量が大きい
場合でも、安定な動作と低消費電力化が可能となる。
【００２３】第１および第２の半導体集積回路におい
て、ノア型ダイナミック回路は、第１のクロックがゲー
トに供給され、ソースが電源に接続された第１のＰ型Ｍ
ＯＳトランジスタと、接地電位と前記第１の複数のデー
タが入力され、ノア型ダイナミック回路の第１の出力ノ
ードに電荷が充電される間、接地電位を選択出力し、そ
の後、複数のデータを選択出力するスイッチ回路と、ス
イッチ回路の出力信号がそれぞれゲートに供給され、そ
れぞれのソースが接地され、それぞれのドレインが第１
のＰ型ＭＯＳトランジスタのドレインに接続されて第１
の出力ノードを成す複数のＮ型ＭＯＳトランジスタとを
具備することが好ましい。
て、ノア型ダイナミック回路は、第１のクロックがゲー
トに供給され、ソースが電源に接続された第１のＰ型Ｍ
ＯＳトランジスタと、接地電位と前記第１の複数のデー
タが入力され、ノア型ダイナミック回路の第１の出力ノ
ードに電荷が充電される間、接地電位を選択出力し、そ
の後、複数のデータを選択出力するスイッチ回路と、ス
イッチ回路の出力信号がそれぞれゲートに供給され、そ
れぞれのソースが接地され、それぞれのドレインが第１
のＰ型ＭＯＳトランジスタのドレインに接続されて第１
の出力ノードを成す複数のＮ型ＭＯＳトランジスタとを
具備することが好ましい。
【００２４】この構成によれば、通常のノア型ダイナミ
ック回路に比べて、ジャンクション容量と配線が不要と
なり、更に、直列段数が削減され、より低電圧でも高速
動作させることができる。
ック回路に比べて、ジャンクション容量と配線が不要と
なり、更に、直列段数が削減され、より低電圧でも高速
動作させることができる。
【００２５】第１および第２の半導体集積回路は、一致
検出回路を備え、一致検出回路は、第２の複数のデータ
および第３の複数のデータがそれぞれ１つずつ入力さ
れ、データが一致するか否かを検出し、その検出結果を
第１の複数のデータとして出力することを特徴とする。
検出回路を備え、一致検出回路は、第２の複数のデータ
および第３の複数のデータがそれぞれ１つずつ入力さ
れ、データが一致するか否かを検出し、その検出結果を
第１の複数のデータとして出力することを特徴とする。
【００２６】この構成によれば、半導体集積回路に高速
動作が可能な一致検出回路を容易に実現することができ
る。
動作が可能な一致検出回路を容易に実現することができ
る。
【００２７】第１および第２の半導体集積回路におい
て、第２のクロックは、ナンド型ダイナミック回路の第
２の出力ノードを充電するクロックと、第２の出力ノー
ドを放電するクロックとからなり、充電するクロック
は、第１のクロックと同一で、放電するクロックの立ち
上がり時間は、ノア型ダイナミック回路の第１の出力ノ
ードの電荷放電時間よりも長いことが好ましい。
て、第２のクロックは、ナンド型ダイナミック回路の第
２の出力ノードを充電するクロックと、第２の出力ノー
ドを放電するクロックとからなり、充電するクロック
は、第１のクロックと同一で、放電するクロックの立ち
上がり時間は、ノア型ダイナミック回路の第１の出力ノ
ードの電荷放電時間よりも長いことが好ましい。
【００２８】この構成によれば、ノア型ダイナミック回
路の出力ノードの負荷容量が大きい場合でも、安定な動
作と低消費電力化が可能となり、更に高速化が実現され
る。
路の出力ノードの負荷容量が大きい場合でも、安定な動
作と低消費電力化が可能となり、更に高速化が実現され
る。
【００２９】第１および第２の半導体集積回路におい
て、ナンド型ダイナミック回路は、第２のクロックの立
ち上がりから立ち下がりまでの期間、または第２のクロ
ックの立ち下がりから立ち上がりまでの期間のいずれか
一方の期間で、第２の出力ノードに電荷を充電し、第２
のクロックの半周期期間に、第２の出力ノードの電荷を
保持することが好ましい。
て、ナンド型ダイナミック回路は、第２のクロックの立
ち上がりから立ち下がりまでの期間、または第２のクロ
ックの立ち下がりから立ち上がりまでの期間のいずれか
一方の期間で、第２の出力ノードに電荷を充電し、第２
のクロックの半周期期間に、第２の出力ノードの電荷を
保持することが好ましい。
【００３０】この構成は、ＳＲＡＭ等ラッチ構成を特徴
とする回路方式に適する。
とする回路方式に適する。
【００３１】第１および第２の半導体集積回路は、イン
バータが縦続接続され、最終段のインバータの出力端子
が初段のインバータの入力端子およびナンド型ダイナミ
ック回路の第２の出力ノードに接続された正帰還回路を
備え、正帰還回路は、第２のクロックの１周期期間、第
２の出力ノードの電荷を保持することが好ましい。
バータが縦続接続され、最終段のインバータの出力端子
が初段のインバータの入力端子およびナンド型ダイナミ
ック回路の第２の出力ノードに接続された正帰還回路を
備え、正帰還回路は、第２のクロックの１周期期間、第
２の出力ノードの電荷を保持することが好ましい。
【００３２】この構成は、フリップフロップ構成を特徴
とする回路方式に適する。
とする回路方式に適する。
【００３３】第１および第２の半導体集積回路におい
て、第１のクロックと第２のクロックは、デューティー
比が異なり、且つ電圧レベルが共にノア型ダイナミック
回路およびナンド型ダイナミック回路の動作電圧よりも
低いことが好ましい。
て、第１のクロックと第２のクロックは、デューティー
比が異なり、且つ電圧レベルが共にノア型ダイナミック
回路およびナンド型ダイナミック回路の動作電圧よりも
低いことが好ましい。
【００３４】この構成によれば、クロックの低振幅化が
可能となり、低消費電力化を実現できる。
可能となり、低消費電力化を実現できる。
【００３５】第１および第２の半導体集積回路は、第２
のノア型ダイナミック回路と、第２のノア型ダイナミッ
ク回路の第３の出力ノードが入力端子に接続され、出力
端子から第２のクロックを供給するインバータを備え、
第２のノア型ダイナミック回路は、第１のクロックがゲ
ートに供給され、ソースが電源に接続された第２のＰ型
ＭＯＳトランジスタと、電源電位と接地電位が入力さ
れ、ノア型ダイナミック回路の第１の出力ノードに電荷
が充電される間、接地電位を選択出力し、その後、電源
電位を選択出力するスイッチ回路と、スイッチ回路の出
力信号がゲートに供給され、ソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた第３のＰ型ＭＯＳトランジスタと、ゲートおよびソ
ースが接地され、ドレインが第２のＰ型ＭＯＳトランジ
スタのドレインに接続された複数の第４のＮ型ＭＯＳト
ランジスタとを具備することが好ましい。
のノア型ダイナミック回路と、第２のノア型ダイナミッ
ク回路の第３の出力ノードが入力端子に接続され、出力
端子から第２のクロックを供給するインバータを備え、
第２のノア型ダイナミック回路は、第１のクロックがゲ
ートに供給され、ソースが電源に接続された第２のＰ型
ＭＯＳトランジスタと、電源電位と接地電位が入力さ
れ、ノア型ダイナミック回路の第１の出力ノードに電荷
が充電される間、接地電位を選択出力し、その後、電源
電位を選択出力するスイッチ回路と、スイッチ回路の出
力信号がゲートに供給され、ソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた第３のＰ型ＭＯＳトランジスタと、ゲートおよびソ
ースが接地され、ドレインが第２のＰ型ＭＯＳトランジ
スタのドレインに接続された複数の第４のＮ型ＭＯＳト
ランジスタとを具備することが好ましい。
【００３６】この構成によれば、ナンド型ダイナミック
回路の電源−接地間の電流経路が遮断され、リーク電流
を防止して、グリッチの発生を防止することができ、ノ
ア型ダイナミック回路の出力ノードの負荷容量が大きい
場合でも、更なる低電圧で安定した動作を実現でき、更
なる低消費電力化が可能となる。
回路の電源−接地間の電流経路が遮断され、リーク電流
を防止して、グリッチの発生を防止することができ、ノ
ア型ダイナミック回路の出力ノードの負荷容量が大きい
場合でも、更なる低電圧で安定した動作を実現でき、更
なる低消費電力化が可能となる。
【００３７】前記の目的を達成するため、本発明に係る
第３の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（Ａ、Ｂ、Ｃ、Ｄ）が入力さ
れ、第１のクロックの立ち上がりから立ち下がりまでの
期間、または第１のクロックの立ち下がりから立ち上が
りまでの期間のいずれか一方の期間で、電荷が第１の出
力ノードに充電され、他方の期間において、第１の複数
のデータがすべて一致する場合、第１の出力ノードの電
荷を保持し、第１の複数のデータのうち少なくとも１つ
が不一致の場合、第１の出力ノードの電荷を放電するた
めに、第１のクロックがゲートに供給され、ソースが電
源に接続された第１のＰ型ＭＯＳトランジスタと、接地
電位と第１の複数のデータが入力され、第１の出力ノー
ドに電荷が充電される間、接地電位を選択出力し、その
後、複数のデータを選択出力する第１のスイッチ回路
と、第１のスイッチ回路の出力信号がそれぞれゲートに
供給され、それぞれのソースが接地され、それぞれのド
レインが第１のＰ型ＭＯＳトランジスタのドレインに接
続されて第１の出力ノードを成す複数の第１のＮ型ＭＯ
Ｓトランジスタとを有する少なくとも１つの第１のノア
（ＮＯＲ）型ダイナミック回路と、第２のクロック（Ｃ
ＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号
が入力され、第２のクロックの立ち上がりから立ち下が
りまでの期間、または第２のクロックの立ち下がりから
立ち上がりまでの期間のいずれか一方の期間で、第１の
出力ノードの電荷が放電された場合、第２の出力ノード
の電荷を保持し、第１の出力ノードの電荷が保持された
場合、第２の出力ノードの電荷を放電する少なくとも１
つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１の
クロックがゲートに供給され、ソースが電源に接続され
た第２のＰ型ＭＯＳトランジスタと、電源電位と接地電
位が入力され、第１のノア型ダイナミック回路の第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、電源電位を選択出力する第２のスイッチ回
路と、第２のスイッチ回路の出力信号がゲートに供給さ
れ、ソースが接地され、ドレインが第２のＰ型ＭＯＳト
ランジスタのドレインに接続された第２のＮ型ＭＯＳト
ランジスタと、ゲートおよびソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた複数の第３のＮ型ＭＯＳトランジスタとを有する少
なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回
路と、第２のノア型ダイナミック回路の第３の出力ノー
ドが入力端子に接続され、出力端子から第２のクロック
（ＣＬＫ３）を供給するインバータとを備え、第１のノ
ア型ダイナミック回路を構成する複数の第１のＮ型ＭＯ
Ｓトランジスタと、第２のノア型ダイナミック回路を構
成する第２のＮ型ＭＯＳトランジスタおよび複数の第３
のＮ型ＭＯＳトランジスタとは、１つの回路ブロックと
して半導体基板に形成されるとともに、複数の第１のＮ
型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジス
タおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣
接する他の回路ブロックに対して横方向に、それらのソ
ースおよびドレインを構成する拡散領域と、それらのゲ
ート電極とが順に形成され、１つの回路ブロックにおい
て、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ
型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳト
ランジスタのうち、いずれか一方のドレインを構成する
拡散領域が外側に形成されることを特徴とする。
第３の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（Ａ、Ｂ、Ｃ、Ｄ）が入力さ
れ、第１のクロックの立ち上がりから立ち下がりまでの
期間、または第１のクロックの立ち下がりから立ち上が
りまでの期間のいずれか一方の期間で、電荷が第１の出
力ノードに充電され、他方の期間において、第１の複数
のデータがすべて一致する場合、第１の出力ノードの電
荷を保持し、第１の複数のデータのうち少なくとも１つ
が不一致の場合、第１の出力ノードの電荷を放電するた
めに、第１のクロックがゲートに供給され、ソースが電
源に接続された第１のＰ型ＭＯＳトランジスタと、接地
電位と第１の複数のデータが入力され、第１の出力ノー
ドに電荷が充電される間、接地電位を選択出力し、その
後、複数のデータを選択出力する第１のスイッチ回路
と、第１のスイッチ回路の出力信号がそれぞれゲートに
供給され、それぞれのソースが接地され、それぞれのド
レインが第１のＰ型ＭＯＳトランジスタのドレインに接
続されて第１の出力ノードを成す複数の第１のＮ型ＭＯ
Ｓトランジスタとを有する少なくとも１つの第１のノア
（ＮＯＲ）型ダイナミック回路と、第２のクロック（Ｃ
ＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号
が入力され、第２のクロックの立ち上がりから立ち下が
りまでの期間、または第２のクロックの立ち下がりから
立ち上がりまでの期間のいずれか一方の期間で、第１の
出力ノードの電荷が放電された場合、第２の出力ノード
の電荷を保持し、第１の出力ノードの電荷が保持された
場合、第２の出力ノードの電荷を放電する少なくとも１
つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１の
クロックがゲートに供給され、ソースが電源に接続され
た第２のＰ型ＭＯＳトランジスタと、電源電位と接地電
位が入力され、第１のノア型ダイナミック回路の第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、電源電位を選択出力する第２のスイッチ回
路と、第２のスイッチ回路の出力信号がゲートに供給さ
れ、ソースが接地され、ドレインが第２のＰ型ＭＯＳト
ランジスタのドレインに接続された第２のＮ型ＭＯＳト
ランジスタと、ゲートおよびソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた複数の第３のＮ型ＭＯＳトランジスタとを有する少
なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回
路と、第２のノア型ダイナミック回路の第３の出力ノー
ドが入力端子に接続され、出力端子から第２のクロック
（ＣＬＫ３）を供給するインバータとを備え、第１のノ
ア型ダイナミック回路を構成する複数の第１のＮ型ＭＯ
Ｓトランジスタと、第２のノア型ダイナミック回路を構
成する第２のＮ型ＭＯＳトランジスタおよび複数の第３
のＮ型ＭＯＳトランジスタとは、１つの回路ブロックと
して半導体基板に形成されるとともに、複数の第１のＮ
型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジス
タおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣
接する他の回路ブロックに対して横方向に、それらのソ
ースおよびドレインを構成する拡散領域と、それらのゲ
ート電極とが順に形成され、１つの回路ブロックにおい
て、複数の第１のＮ型ＭＯＳトランジスタと、第２のＮ
型ＭＯＳトランジスタおよび複数の第３のＮ型ＭＯＳト
ランジスタのうち、いずれか一方のドレインを構成する
拡散領域が外側に形成されることを特徴とする。
【００３８】第３の半導体集積回路において、隣接する
他の回路ブロックとの間に形成される浅いトレンチ分離
領域（ＳＴＩ）によって拡散領域の特性が劣化する場
合、第２のＮ型ＭＯＳトランジスタまたは複数の第３の
Ｎ型ＭＯＳトランジスタのドレインを構成する拡散領域
が外側に形成されるか、または隣接する他の回路ブロッ
クとの間に形成される浅いトレンチ分離領域（ＳＴＩ）
によって拡散領域の特性が良化する場合、複数の第１の
Ｎ型ＭＯＳトランジスタのドレインを構成する拡散領域
が外側に形成されることが好ましい。
他の回路ブロックとの間に形成される浅いトレンチ分離
領域（ＳＴＩ）によって拡散領域の特性が劣化する場
合、第２のＮ型ＭＯＳトランジスタまたは複数の第３の
Ｎ型ＭＯＳトランジスタのドレインを構成する拡散領域
が外側に形成されるか、または隣接する他の回路ブロッ
クとの間に形成される浅いトレンチ分離領域（ＳＴＩ）
によって拡散領域の特性が良化する場合、複数の第１の
Ｎ型ＭＯＳトランジスタのドレインを構成する拡散領域
が外側に形成されることが好ましい。
【００３９】上記の構成によれば、ＳＴＩを形成した際
に拡散領域の特性が劣化する場合、ダミーとして設けら
れる第２または第３のＮ型ＭＯＳトランジスタのドレイ
ンを構成する拡散領域（ダミードレインｄｍ）を外側に
形成することで、トランジスタ特性の劣化を補償し、ま
たはＳＴＩを形成した際に拡散領域の特性が良化する場
合、複数の第１のＮ型ＭＯＳトランジスタのドレインを
構成する拡散領域（ｄ）を外側に形成することで、トラ
ンジスタ特性を向上させることができる。これにより、
グリッチの発生の防止と、更なる低消費電力化を良好な
トランジスタ特性で実現することができる。また、ダミ
ーとして設ける第２または第３のＮ型ＭＯＳトランジス
タのダミーゲートの挿入数を削減し、セル面積を低減す
ることができる。
に拡散領域の特性が劣化する場合、ダミーとして設けら
れる第２または第３のＮ型ＭＯＳトランジスタのドレイ
ンを構成する拡散領域（ダミードレインｄｍ）を外側に
形成することで、トランジスタ特性の劣化を補償し、ま
たはＳＴＩを形成した際に拡散領域の特性が良化する場
合、複数の第１のＮ型ＭＯＳトランジスタのドレインを
構成する拡散領域（ｄ）を外側に形成することで、トラ
ンジスタ特性を向上させることができる。これにより、
グリッチの発生の防止と、更なる低消費電力化を良好な
トランジスタ特性で実現することができる。また、ダミ
ーとして設ける第２または第３のＮ型ＭＯＳトランジス
タのダミーゲートの挿入数を削減し、セル面積を低減す
ることができる。
【００４０】第３の半導体集積回路において、複数の第
１のＮ型ＭＯＳトランジスタ、または第２のＮ型ＭＯＳ
トランジスタおよび複数の第３のＮ型ＭＯＳトランジス
タのドレインを構成する拡散領域の外側に、さらにソー
スを構成する拡散領域が形成されることが好ましい。
１のＮ型ＭＯＳトランジスタ、または第２のＮ型ＭＯＳ
トランジスタおよび複数の第３のＮ型ＭＯＳトランジス
タのドレインを構成する拡散領域の外側に、さらにソー
スを構成する拡散領域が形成されることが好ましい。
【００４１】この構成によれば、第２のＮ型ＭＯＳトラ
ンジスタおよび複数の第３のＮ型ＭＯＳトランジスタの
ダミーゲートの挿入数は、複数のデータＡ、Ｂ、Ｃ、Ｄ
が入力される、複数の第１のＮ型ＭＯＳトランジスタの
ゲート数と同じになるが、微細化プロセスに対するケ
ア、すなわち拡散領域の縮退の影響を削減し、ドレイン
ｄとダミードレインｄｍでの信号遅延によるレーシング
を削減することができる。
ンジスタおよび複数の第３のＮ型ＭＯＳトランジスタの
ダミーゲートの挿入数は、複数のデータＡ、Ｂ、Ｃ、Ｄ
が入力される、複数の第１のＮ型ＭＯＳトランジスタの
ゲート数と同じになるが、微細化プロセスに対するケ
ア、すなわち拡散領域の縮退の影響を削減し、ドレイン
ｄとダミードレインｄｍでの信号遅延によるレーシング
を削減することができる。
【００４２】前記の目的を達成するため、本発明に係る
第４の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２；
Ａ３、Ｂ３）が入力され、第１のクロックの立ち上がり
から立ち下がりまでの期間、または第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、第１の複数のデータがすべて一致する場合、
第１の出力ノードの電荷を保持し、第１の複数のデータ
のうち少なくとも１つが不一致の場合、第１の出力ノー
ドの電荷を放電するために、第１のクロックがゲートに
供給され、ソースが電源に接続された第１のＰ型ＭＯＳ
トランジスタと、接地電位と第１の複数のデータが入力
され、第１の出力ノードに電荷が充電される間、接地電
位を選択出力し、その後、複数のデータを選択出力する
第１のスイッチ回路と、第１のスイッチ回路の出力信号
がそれぞれゲートに供給され、それぞれのソースが接地
され、それぞれのドレインが第１のＰ型ＭＯＳトランジ
スタのドレインに接続されて第１の出力ノードを成す複
数の第１のＮ型ＭＯＳトランジスタとを有する複数の第
１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロ
ック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードか
らの信号が入力され、第２のクロックの立ち上がりから
立ち下がりまでの期間、または第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、第１の出力ノードの電荷が放電された場合、第２の
出力ノードの電荷を保持し、第１の出力ノードの電荷が
保持された場合、第２の出力ノードの電荷を放電する複
数のナンド（ＮＡＮＤ）型ダイナミック回路と、第１の
クロックがゲートに供給され、ソースが電源に接続され
た第２のＰ型ＭＯＳトランジスタと、電源電位と接地電
位が入力され、第１のノア型ダイナミック回路の第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、電源電位を選択出力する第２のスイッチ回
路と、第２のスイッチ回路の出力信号がゲートに供給さ
れ、ソースが接地され、ドレインが第２のＰ型ＭＯＳト
ランジスタのドレインに接続された第２のＮ型ＭＯＳト
ランジスタと、ゲートおよびソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた複数の第３のＮ型ＭＯＳトランジスタとを有する複
数の第２のノア（ＮＯＲ）型ダイナミック回路と、第２
のノア型ダイナミック回路の第３の出力ノードが入力端
子に接続され、出力端子から第２のクロック（ＣＬＫ
３）を供給するインバータとを備え、第１のノア型ダイ
ナミック回路を構成する複数の第１のＮ型ＭＯＳトラン
ジスタが構成される第１の回路ブロックと、第２のノア
型ダイナミック回路を構成する第２のＮ型ＭＯＳトラン
ジスタおよび複数の第３のＮ型ＭＯＳトランジスタが構
成される第２の回路ブロックとが、それぞれ、隣接する
他の回路ブロックに対して、それらのソースおよびドレ
インを構成する拡散領域と、それらのゲート電極とが縦
方向に順に形成され、且つ第１の回路ブロックと第２の
回路ブロックとが横方向に交互に等間隔で半導体基板に
形成され、隣接する他の回路ブロックとの距離に応じ
て、第１の回路ブロックと第２の回路ブロックとの配置
を異ならせたことを特徴とする。
第４の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２；
Ａ３、Ｂ３）が入力され、第１のクロックの立ち上がり
から立ち下がりまでの期間、または第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、第１の複数のデータがすべて一致する場合、
第１の出力ノードの電荷を保持し、第１の複数のデータ
のうち少なくとも１つが不一致の場合、第１の出力ノー
ドの電荷を放電するために、第１のクロックがゲートに
供給され、ソースが電源に接続された第１のＰ型ＭＯＳ
トランジスタと、接地電位と第１の複数のデータが入力
され、第１の出力ノードに電荷が充電される間、接地電
位を選択出力し、その後、複数のデータを選択出力する
第１のスイッチ回路と、第１のスイッチ回路の出力信号
がそれぞれゲートに供給され、それぞれのソースが接地
され、それぞれのドレインが第１のＰ型ＭＯＳトランジ
スタのドレインに接続されて第１の出力ノードを成す複
数の第１のＮ型ＭＯＳトランジスタとを有する複数の第
１のノア（ＮＯＲ）型ダイナミック回路と、第２のクロ
ック（ＣＬＫ２、ＣＬＫ３）および第１の出力ノードか
らの信号が入力され、第２のクロックの立ち上がりから
立ち下がりまでの期間、または第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、第１の出力ノードの電荷が放電された場合、第２の
出力ノードの電荷を保持し、第１の出力ノードの電荷が
保持された場合、第２の出力ノードの電荷を放電する複
数のナンド（ＮＡＮＤ）型ダイナミック回路と、第１の
クロックがゲートに供給され、ソースが電源に接続され
た第２のＰ型ＭＯＳトランジスタと、電源電位と接地電
位が入力され、第１のノア型ダイナミック回路の第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、電源電位を選択出力する第２のスイッチ回
路と、第２のスイッチ回路の出力信号がゲートに供給さ
れ、ソースが接地され、ドレインが第２のＰ型ＭＯＳト
ランジスタのドレインに接続された第２のＮ型ＭＯＳト
ランジスタと、ゲートおよびソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた複数の第３のＮ型ＭＯＳトランジスタとを有する複
数の第２のノア（ＮＯＲ）型ダイナミック回路と、第２
のノア型ダイナミック回路の第３の出力ノードが入力端
子に接続され、出力端子から第２のクロック（ＣＬＫ
３）を供給するインバータとを備え、第１のノア型ダイ
ナミック回路を構成する複数の第１のＮ型ＭＯＳトラン
ジスタが構成される第１の回路ブロックと、第２のノア
型ダイナミック回路を構成する第２のＮ型ＭＯＳトラン
ジスタおよび複数の第３のＮ型ＭＯＳトランジスタが構
成される第２の回路ブロックとが、それぞれ、隣接する
他の回路ブロックに対して、それらのソースおよびドレ
インを構成する拡散領域と、それらのゲート電極とが縦
方向に順に形成され、且つ第１の回路ブロックと第２の
回路ブロックとが横方向に交互に等間隔で半導体基板に
形成され、隣接する他の回路ブロックとの距離に応じ
て、第１の回路ブロックと第２の回路ブロックとの配置
を異ならせたことを特徴とする。
【００４３】この構成によれば、拡散領域の劣化と不均
一をなくし、複数の第１のＮ型ＭＯＳトランジスタのド
レインｄと、ダミーとして設けられる第２のＮ型ＭＯＳ
トランジスタおよび複数の第３のＮ型ＭＯＳトランジス
タのダミードレインｄｍでの信号遅延によるレーシング
を削減することができる。
一をなくし、複数の第１のＮ型ＭＯＳトランジスタのド
レインｄと、ダミーとして設けられる第２のＮ型ＭＯＳ
トランジスタおよび複数の第３のＮ型ＭＯＳトランジス
タのダミードレインｄｍでの信号遅延によるレーシング
を削減することができる。
【００４４】第４の半導体集積回路において、隣接する
他の回路ブロックとの間に形成される浅いトレンチ分離
領域（ＳＴＩ）によって第１または第２の回路ブロック
における拡散領域の特性が劣化する場合、第１および第
２の回路ブロックのうち隣接する他の回路ブロックとの
距離が短い方に第２の回路ブロックを配置することが好
ましい。
他の回路ブロックとの間に形成される浅いトレンチ分離
領域（ＳＴＩ）によって第１または第２の回路ブロック
における拡散領域の特性が劣化する場合、第１および第
２の回路ブロックのうち隣接する他の回路ブロックとの
距離が短い方に第２の回路ブロックを配置することが好
ましい。
【００４５】この構成によれば、他の回路ブロックとの
間隔が狭い領域に形成されるＳＴＩによって拡散領域の
特性が劣化する場合、そこに、ダミーとして設けられる
第２の回路ブロックを配置することで、複数のデータが
入力される第１の回路ブロックにおける拡散領域の特性
の劣化を防止することができる。
間隔が狭い領域に形成されるＳＴＩによって拡散領域の
特性が劣化する場合、そこに、ダミーとして設けられる
第２の回路ブロックを配置することで、複数のデータが
入力される第１の回路ブロックにおける拡散領域の特性
の劣化を防止することができる。
【００４６】または、第４の半導体集積回路において、
隣接する他の回路ブロックとの間に形成される浅いトレ
ンチ分離領域（ＳＴＩ）によって第１または第２の回路
ブロックにおける拡散領域の特性が良化する場合、第１
および第２の回路ブロックのうち隣接する他の回路ブロ
ックとの距離が長い方に第２の回路ブロックを配置する
ことが好ましい。
隣接する他の回路ブロックとの間に形成される浅いトレ
ンチ分離領域（ＳＴＩ）によって第１または第２の回路
ブロックにおける拡散領域の特性が良化する場合、第１
および第２の回路ブロックのうち隣接する他の回路ブロ
ックとの距離が長い方に第２の回路ブロックを配置する
ことが好ましい。
【００４７】この構成によれば、他の回路ブロックとの
間隔が狭い領域に形成されるＳＴＩによって拡散領域の
特性が良化する場合、そこに、複数のデータが入力され
る第１の回路ブロックを配置し、他の回路ブロックとの
間隔が広い位置に、ダミーとして設けられる第２の回路
ブロックを配置することで、第１の回路ブロックにおけ
る拡散領域の特性を向上させることが可能になる。
間隔が狭い領域に形成されるＳＴＩによって拡散領域の
特性が良化する場合、そこに、複数のデータが入力され
る第１の回路ブロックを配置し、他の回路ブロックとの
間隔が広い位置に、ダミーとして設けられる第２の回路
ブロックを配置することで、第１の回路ブロックにおけ
る拡散領域の特性を向上させることが可能になる。
【００４８】また、第４の半導体集積回路において、第
１および第２の回路ブロックにおける縦方向で外側のド
レインを構成する拡散領域の外側に、さらにソースを構
成する拡散領域が形成されることが好ましい。
１および第２の回路ブロックにおける縦方向で外側のド
レインを構成する拡散領域の外側に、さらにソースを構
成する拡散領域が形成されることが好ましい。
【００４９】この構成によれば、微細化プロセスに対す
るケア、すなわち拡散領域の縮退の影響を削減し、ドレ
インｄとダミードレインｄｍでの信号遅延によるレーシ
ングを削減することができる。
るケア、すなわち拡散領域の縮退の影響を削減し、ドレ
インｄとダミードレインｄｍでの信号遅延によるレーシ
ングを削減することができる。
【００５０】前記の目的を達成するため、本発明に係る
第５の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２）
が入力され、第１のクロックの立ち上がりから立ち下が
りまでの期間、または第１のクロックの立ち下がりから
立ち上がりまでの期間のいずれか一方の期間で、電荷が
第１の出力ノードに充電され、他方の期間において、第
１の複数のデータがすべて一致する場合、第１の出力ノ
ードの電荷を保持し、第１の複数のデータのうち少なく
とも１つが不一致の場合、第１の出力ノードの電荷を放
電するために、第１のクロックがゲートに供給され、ソ
ースが電源に接続された第１のＰ型ＭＯＳトランジスタ
と、接地電位と第１の複数のデータが入力され、第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、複数のデータを選択出力する第１のスイッ
チ回路と、第１のスイッチ回路の出力信号がそれぞれゲ
ートに供給され、それぞれのソースが接地され、それぞ
れのドレインが第１のＰ型ＭＯＳトランジスタのドレイ
ンに接続されて第１の出力ノードを成す複数の第１のＮ
型ＭＯＳトランジスタとを有する複数の第１のノア（Ｎ
ＯＲ）型ダイナミック回路と、第２のクロックおよび第
１の出力ノードからの信号が入力され、第２のクロック
の立ち上がりから立ち下がりまでの期間、または第２の
クロックの立ち下がりから立ち上がりまでの期間のいず
れか一方の期間で、第１の出力ノードの電荷が放電され
た場合、第２の出力ノードの電荷を保持し、第１の出力
ノードの電荷が保持された場合、第２の出力ノードの電
荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック
回路と、第１のクロックがゲートに供給され、ソースが
電源に接続された第２のＰ型ＭＯＳトランジスタと、電
源電位と接地電位が入力され、第１のノア型ダイナミッ
ク回路の第１の出力ノードに電荷が充電される間、接地
電位を選択出力し、その後、電源電位を選択出力する第
２のスイッチ回路と、第２のスイッチ回路の出力信号が
ゲートに供給され、ソースが接地され、ドレインが第２
のＰ型ＭＯＳトランジスタのドレインに接続された第２
のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接
地され、ドレインが第２のＰ型ＭＯＳトランジスタのド
レインに接続された複数の第３のＮ型ＭＯＳトランジス
タとを有する複数の第２のノア（ＮＯＲ）型ダイナミッ
ク回路と、第２のノア型ダイナミック回路の第３の出力
ノードが入力端子に接続され、出力端子から第２のクロ
ックを供給するインバータとを備え、複数の第１のノア
型ダイナミック回路のうち、隣接する他の回路ブロック
に対して縦方向で隣接する２つの第１のノア型ダイナミ
ック回路のそれぞれを構成する複数の第１のＮ型ＭＯＳ
トランジスタは、複数の第２のノア型ダイナミック回路
のうち１つの第２のノア型ダイナミック回路を構成する
第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型
ＭＯＳトランジスタを兼用して、１つの回路ブロックと
して半導体基板に形成されるとともに、複数の第１のＮ
型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジス
タおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣
接する他の回路ブロックに対して縦方向に、それらのソ
ースおよびドレインを構成する拡散領域と、それらのゲ
ート電極とが順に形成されることを特徴とする。
第５の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（Ａ１、Ｂ１；Ａ２、Ｂ２）
が入力され、第１のクロックの立ち上がりから立ち下が
りまでの期間、または第１のクロックの立ち下がりから
立ち上がりまでの期間のいずれか一方の期間で、電荷が
第１の出力ノードに充電され、他方の期間において、第
１の複数のデータがすべて一致する場合、第１の出力ノ
ードの電荷を保持し、第１の複数のデータのうち少なく
とも１つが不一致の場合、第１の出力ノードの電荷を放
電するために、第１のクロックがゲートに供給され、ソ
ースが電源に接続された第１のＰ型ＭＯＳトランジスタ
と、接地電位と第１の複数のデータが入力され、第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、複数のデータを選択出力する第１のスイッ
チ回路と、第１のスイッチ回路の出力信号がそれぞれゲ
ートに供給され、それぞれのソースが接地され、それぞ
れのドレインが第１のＰ型ＭＯＳトランジスタのドレイ
ンに接続されて第１の出力ノードを成す複数の第１のＮ
型ＭＯＳトランジスタとを有する複数の第１のノア（Ｎ
ＯＲ）型ダイナミック回路と、第２のクロックおよび第
１の出力ノードからの信号が入力され、第２のクロック
の立ち上がりから立ち下がりまでの期間、または第２の
クロックの立ち下がりから立ち上がりまでの期間のいず
れか一方の期間で、第１の出力ノードの電荷が放電され
た場合、第２の出力ノードの電荷を保持し、第１の出力
ノードの電荷が保持された場合、第２の出力ノードの電
荷を放電する複数のナンド（ＮＡＮＤ）型ダイナミック
回路と、第１のクロックがゲートに供給され、ソースが
電源に接続された第２のＰ型ＭＯＳトランジスタと、電
源電位と接地電位が入力され、第１のノア型ダイナミッ
ク回路の第１の出力ノードに電荷が充電される間、接地
電位を選択出力し、その後、電源電位を選択出力する第
２のスイッチ回路と、第２のスイッチ回路の出力信号が
ゲートに供給され、ソースが接地され、ドレインが第２
のＰ型ＭＯＳトランジスタのドレインに接続された第２
のＮ型ＭＯＳトランジスタと、ゲートおよびソースが接
地され、ドレインが第２のＰ型ＭＯＳトランジスタのド
レインに接続された複数の第３のＮ型ＭＯＳトランジス
タとを有する複数の第２のノア（ＮＯＲ）型ダイナミッ
ク回路と、第２のノア型ダイナミック回路の第３の出力
ノードが入力端子に接続され、出力端子から第２のクロ
ックを供給するインバータとを備え、複数の第１のノア
型ダイナミック回路のうち、隣接する他の回路ブロック
に対して縦方向で隣接する２つの第１のノア型ダイナミ
ック回路のそれぞれを構成する複数の第１のＮ型ＭＯＳ
トランジスタは、複数の第２のノア型ダイナミック回路
のうち１つの第２のノア型ダイナミック回路を構成する
第２のＮ型ＭＯＳトランジスタおよび複数の第３のＮ型
ＭＯＳトランジスタを兼用して、１つの回路ブロックと
して半導体基板に形成されるとともに、複数の第１のＮ
型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジス
タおよび複数の第３のＮ型ＭＯＳトランジスタとは、隣
接する他の回路ブロックに対して縦方向に、それらのソ
ースおよびドレインを構成する拡散領域と、それらのゲ
ート電極とが順に形成されることを特徴とする。
【００５１】この構成によれば、複数のデータが入力さ
れる隣接する２つの第１のノア型ダイナミック回路が、
ダミーとして設けられる１つの第２のノア型ダイナミッ
ク回路を兼用することで、セル面積を低減することがで
きるとともに、拡散領域の面積を大きくして、縮退を防
止することが可能になる。
れる隣接する２つの第１のノア型ダイナミック回路が、
ダミーとして設けられる１つの第２のノア型ダイナミッ
ク回路を兼用することで、セル面積を低減することがで
きるとともに、拡散領域の面積を大きくして、縮退を防
止することが可能になる。
【００５２】前記の目的を達成するため、本発明に係る
第６の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（ＡＤＲ［０−４］）が入力
され、第１のクロックの立ち上がりから立ち下がりまで
の期間、または第１のクロックの立ち下がりから立ち上
がりまでの期間のいずれか一方の期間で、電荷が第１の
出力ノードに充電され、他方の期間において、第１の複
数のデータがすべて一致する場合、第１の出力ノードの
電荷を保持し、第１の複数のデータのうち少なくとも１
つが不一致の場合、第１の出力ノードの電荷を放電する
ために、第１のクロックがゲートに供給され、ソースが
電源に接続された第１のＰ型ＭＯＳトランジスタと、接
地電位と第１の複数のデータが入力され、第１の出力ノ
ードに電荷が充電される間、接地電位を選択出力し、そ
の後、複数のデータを選択出力する第１のスイッチ回路
と、第１のスイッチ回路の出力信号がそれぞれゲートに
供給され、それぞれのソースが接地され、それぞれのド
レインが第１のＰ型ＭＯＳトランジスタのドレインに接
続されて第１の出力ノードを成す複数の第１のＮ型ＭＯ
Ｓトランジスタとを有する少なくとも１つの第１のノア
（ＮＯＲ）型ダイナミック回路と、第２のクロック（Ｃ
ＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号
が入力され、第２のクロックの立ち上がりから立ち下が
りまでの期間、または第２のクロックの立ち下がりから
立ち上がりまでの期間のいずれか一方の期間で、第１の
出力ノードの電荷が放電された場合、第２の出力ノード
の電荷を保持し、第１の出力ノードの電荷が保持された
場合、第２の出力ノードの電荷を放電する少なくとも１
つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１の
クロックがゲートに供給され、ソースが電源に接続され
た第２のＰ型ＭＯＳトランジスタと、電源電位と接地電
位が入力され、第１のノア型ダイナミック回路の第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、電源電位を選択出力する第２のスイッチ回
路と、第２のスイッチ回路の出力信号がゲートに供給さ
れ、ソースが接地され、ドレインが第２のＰ型ＭＯＳト
ランジスタのドレインに接続された第２のＮ型ＭＯＳト
ランジスタと、ゲートおよびソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた複数の第３のＮ型ＭＯＳトランジスタとを有する少
なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回
路と、第２のノア型ダイナミック回路の第３の出力ノー
ドが入力端子に接続され、出力端子から前記第２のクロ
ックを供給する第１のインバータと、第１の出力ノード
が電荷を保持している状態で、第２の出力ノードが電荷
を放電した時に生ずる、第１の出力ノードと第２の出力
ノードとの間に形成されるカップリング容量による第１
の出力ノードの電圧低下を補償する補償回路とを備え、
補償回路は、ゲートが第２の出力ノードに接続され、ソ
ースが電源に接続された第３のＰ型ＭＯＳトランジスタ
と、ソースが第３のＰ型ＭＯＳトランジスタのドレイン
に接続され、ドレインが第１の出力ノードに接続された
第４のＰ型ＭＯＳトランジスタと、入力端子が第４のＰ
型ＭＯＳトランジスタのドレインに接続され、出力端子
が第４のＰ型ＭＯＳトランジスタのゲートに接続された
第２のインバータとを具備したことを特徴とする。
第６の半導体集積回路は、第１のクロック（ＣＬＫ１）
および第１の複数のデータ（ＡＤＲ［０−４］）が入力
され、第１のクロックの立ち上がりから立ち下がりまで
の期間、または第１のクロックの立ち下がりから立ち上
がりまでの期間のいずれか一方の期間で、電荷が第１の
出力ノードに充電され、他方の期間において、第１の複
数のデータがすべて一致する場合、第１の出力ノードの
電荷を保持し、第１の複数のデータのうち少なくとも１
つが不一致の場合、第１の出力ノードの電荷を放電する
ために、第１のクロックがゲートに供給され、ソースが
電源に接続された第１のＰ型ＭＯＳトランジスタと、接
地電位と第１の複数のデータが入力され、第１の出力ノ
ードに電荷が充電される間、接地電位を選択出力し、そ
の後、複数のデータを選択出力する第１のスイッチ回路
と、第１のスイッチ回路の出力信号がそれぞれゲートに
供給され、それぞれのソースが接地され、それぞれのド
レインが第１のＰ型ＭＯＳトランジスタのドレインに接
続されて第１の出力ノードを成す複数の第１のＮ型ＭＯ
Ｓトランジスタとを有する少なくとも１つの第１のノア
（ＮＯＲ）型ダイナミック回路と、第２のクロック（Ｃ
ＬＫ２、ＣＬＫ３）および第１の出力ノードからの信号
が入力され、第２のクロックの立ち上がりから立ち下が
りまでの期間、または第２のクロックの立ち下がりから
立ち上がりまでの期間のいずれか一方の期間で、第１の
出力ノードの電荷が放電された場合、第２の出力ノード
の電荷を保持し、第１の出力ノードの電荷が保持された
場合、第２の出力ノードの電荷を放電する少なくとも１
つのナンド（ＮＡＮＤ）型ダイナミック回路と、第１の
クロックがゲートに供給され、ソースが電源に接続され
た第２のＰ型ＭＯＳトランジスタと、電源電位と接地電
位が入力され、第１のノア型ダイナミック回路の第１の
出力ノードに電荷が充電される間、接地電位を選択出力
し、その後、電源電位を選択出力する第２のスイッチ回
路と、第２のスイッチ回路の出力信号がゲートに供給さ
れ、ソースが接地され、ドレインが第２のＰ型ＭＯＳト
ランジスタのドレインに接続された第２のＮ型ＭＯＳト
ランジスタと、ゲートおよびソースが接地され、ドレイ
ンが第２のＰ型ＭＯＳトランジスタのドレインに接続さ
れた複数の第３のＮ型ＭＯＳトランジスタとを有する少
なくとも１つの第２のノア（ＮＯＲ）型ダイナミック回
路と、第２のノア型ダイナミック回路の第３の出力ノー
ドが入力端子に接続され、出力端子から前記第２のクロ
ックを供給する第１のインバータと、第１の出力ノード
が電荷を保持している状態で、第２の出力ノードが電荷
を放電した時に生ずる、第１の出力ノードと第２の出力
ノードとの間に形成されるカップリング容量による第１
の出力ノードの電圧低下を補償する補償回路とを備え、
補償回路は、ゲートが第２の出力ノードに接続され、ソ
ースが電源に接続された第３のＰ型ＭＯＳトランジスタ
と、ソースが第３のＰ型ＭＯＳトランジスタのドレイン
に接続され、ドレインが第１の出力ノードに接続された
第４のＰ型ＭＯＳトランジスタと、入力端子が第４のＰ
型ＭＯＳトランジスタのドレインに接続され、出力端子
が第４のＰ型ＭＯＳトランジスタのゲートに接続された
第２のインバータとを具備したことを特徴とする。
【００５３】この構成によれば、カップリング容量によ
る第１のノア型ダイナミック回路の出力ノードの電圧低
下を補償する補償回路と、ダミーの遅延回路として機能
する第１のノア型ダイナミック回路とを設けることで、
動作速度の高速化が可能になるとともに、ナンド型ダイ
ナミック回路の電源−接地間の電流経路が遮断され、リ
ーク電流を防止して、グリッチの発生を防止することが
でき、ノア型ダイナミック回路の出力ノードの負荷容量
が大きい場合でも、更なる低電圧で安定した動作を実現
でき、更なる低消費電力化が可能となる。
る第１のノア型ダイナミック回路の出力ノードの電圧低
下を補償する補償回路と、ダミーの遅延回路として機能
する第１のノア型ダイナミック回路とを設けることで、
動作速度の高速化が可能になるとともに、ナンド型ダイ
ナミック回路の電源−接地間の電流経路が遮断され、リ
ーク電流を防止して、グリッチの発生を防止することが
でき、ノア型ダイナミック回路の出力ノードの負荷容量
が大きい場合でも、更なる低電圧で安定した動作を実現
でき、更なる低消費電力化が可能となる。
【００５４】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。
について、図面を参照して説明する。
【００５５】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体集積回路の一構成例を示す回路
図である。図１において、１はＳＲＡＭメモリにおける
ロウデコーダの１つのロウ構成を示している。２は、ク
ロック線３のクロック（第１のクロック：ＣＬＫ１）で
同期がとられるノア型ダイナミック回路であり、Ｎ型Ｍ
ＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ
とＰ型ＭＯＳトランジスタ２ｇから構成されている。４
はノア型ダイナミック回路２の入力部であり、Ｎ型ＭＯ
Ｓトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅのゲート
と５ビットのアドレス線［０−４］５とを接続してい
る。６はノア型ダイナミック回路２の出力ノードであ
り、ナンド型ダイナミック回路７に接続されている。ナ
ンド型ダイナミック回路７は、クロック線３ａ、３ｂの
クロック（第２のクロック：ＣＬＫ２、ＣＬＫ３）で同
期がとられ、クロックＣＬＫ２に従って、ナンド型ダイ
ナミック回路７の出力ノード８に電荷がプリチャージさ
れ、クロックＣＬＫ３に従って、ナンド型ダイナミック
型回路７の出力ノード８の電荷がディスチャージされ
る。
の実施形態に係る半導体集積回路の一構成例を示す回路
図である。図１において、１はＳＲＡＭメモリにおける
ロウデコーダの１つのロウ構成を示している。２は、ク
ロック線３のクロック（第１のクロック：ＣＬＫ１）で
同期がとられるノア型ダイナミック回路であり、Ｎ型Ｍ
ＯＳトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ
とＰ型ＭＯＳトランジスタ２ｇから構成されている。４
はノア型ダイナミック回路２の入力部であり、Ｎ型ＭＯ
Ｓトランジスタ２ａ、２ｂ、２ｃ、２ｄ、２ｅのゲート
と５ビットのアドレス線［０−４］５とを接続してい
る。６はノア型ダイナミック回路２の出力ノードであ
り、ナンド型ダイナミック回路７に接続されている。ナ
ンド型ダイナミック回路７は、クロック線３ａ、３ｂの
クロック（第２のクロック：ＣＬＫ２、ＣＬＫ３）で同
期がとられ、クロックＣＬＫ２に従って、ナンド型ダイ
ナミック回路７の出力ノード８に電荷がプリチャージさ
れ、クロックＣＬＫ３に従って、ナンド型ダイナミック
型回路７の出力ノード８の電荷がディスチャージされ
る。
【００５６】ナンド型ダイナミック回路７の出力ノード
８はインバータ９に接続されており、インバータ９の出
力端子はメモリのワード線１０に接続される。また、１
１は補償回路であり、出力ノード８の信号を入力とし、
出力信号を出力ノード６に供給する。補償回路１１は、
Ｐ型ＭＯＳトランジスタ１１ａで構成され、Ｐ型ＭＯＳ
トランジスタ１１ａのゲートに出力ノード８の信号が入
力され、そのソースは電源ＶＤＤに接続され、そのドレ
インから出力ノード６に出力信号を供給する。
８はインバータ９に接続されており、インバータ９の出
力端子はメモリのワード線１０に接続される。また、１
１は補償回路であり、出力ノード８の信号を入力とし、
出力信号を出力ノード６に供給する。補償回路１１は、
Ｐ型ＭＯＳトランジスタ１１ａで構成され、Ｐ型ＭＯＳ
トランジスタ１１ａのゲートに出力ノード８の信号が入
力され、そのソースは電源ＶＤＤに接続され、そのドレ
インから出力ノード６に出力信号を供給する。
【００５７】図２は、図１の構成における各部信号のタ
イミングチャートであり、クロック線３のクロックＣＬ
Ｋ１、クロック線３ａのクロックＣＬＫ２、クロック線
３ｂのクロックＣＬＫ３、アドレス線［０−４］５のア
ドレス信号ＡＤＲ［０−３］、ＡＤＲ［４］、ノア型ダ
イナミック回路２の出力ノード６の信号ＮＯｏｕｔ、ナ
ンド型ダイナミック回路７の出力ノード８の信号ＮＡｏ
ｕｔ、およびワード線１０の信号ＷＬの遷移を示す。
イミングチャートであり、クロック線３のクロックＣＬ
Ｋ１、クロック線３ａのクロックＣＬＫ２、クロック線
３ｂのクロックＣＬＫ３、アドレス線［０−４］５のア
ドレス信号ＡＤＲ［０−３］、ＡＤＲ［４］、ノア型ダ
イナミック回路２の出力ノード６の信号ＮＯｏｕｔ、ナ
ンド型ダイナミック回路７の出力ノード８の信号ＮＡｏ
ｕｔ、およびワード線１０の信号ＷＬの遷移を示す。
【００５８】次に、図１および図２を用いて、本実施形
態による半導体集積回路の動作について説明する。クロ
ックＣＬＫ１の第１周期目は、ワード線１０の信号ＷＬ
が確定されていない状態にある。第１周期目に入る前の
クロックＣＬＫ１が論理「Ｌ」レベルである期間中に、
アドレス信号ＡＤＲ［０−３］が論理「Ｌ」レベル、ア
ドレス信号［４］が論理「Ｈ」レベルで確定した後、ク
ロックＣＬＫ１が立ち上がると、ノア型ダイナミック回
路２の出力ノード６の信号ＮＯｏｕｔは論理「Ｌ」レベ
ルに遷移する。ナンド型ダイナミック回路７の出力ノー
ド８の信号ＮＡｏｕｔはそのまま論理「Ｈ」レベルを保
持し、ワード線１０の信号ＷＬは論理「Ｌ」レベルにな
る。
態による半導体集積回路の動作について説明する。クロ
ックＣＬＫ１の第１周期目は、ワード線１０の信号ＷＬ
が確定されていない状態にある。第１周期目に入る前の
クロックＣＬＫ１が論理「Ｌ」レベルである期間中に、
アドレス信号ＡＤＲ［０−３］が論理「Ｌ」レベル、ア
ドレス信号［４］が論理「Ｈ」レベルで確定した後、ク
ロックＣＬＫ１が立ち上がると、ノア型ダイナミック回
路２の出力ノード６の信号ＮＯｏｕｔは論理「Ｌ」レベ
ルに遷移する。ナンド型ダイナミック回路７の出力ノー
ド８の信号ＮＡｏｕｔはそのまま論理「Ｈ」レベルを保
持し、ワード線１０の信号ＷＬは論理「Ｌ」レベルにな
る。
【００５９】クロックＣＬＫ１の第２周期目は、ワード
線１０の信号ＷＬが確定する状態である。第２周期目に
入る前のクロックＣＬＫ１が論理「Ｌ」レベルである期
間中、ノア型ダイナミック回路２の出力ノード６の信号
ＮＯｏｕｔ、およびナンド型ダイナミック回路７の出力
ノード８の信号ＮＡｏｕｔは、トランジスタ２ｇにより
論理「Ｈ」レベルに充電されている。次に、入力部４の
アドレス信号ＡＤＲ［０−４］がすべて０Ｖで確定した
後、クロックＣＬＫ１が立ち上がると、ノア型ダイナミ
ック回路２の出力ノード６の信号ＮＯｏｕｔは論理
「Ｈ」レベルを保持し、ナンド型ダイナミック回路７の
出力ノード８の信号ＮＡｏｕｔは論理「Ｌ」レベルに遷
移し、ワード線１０の信号ＷＬは論理「Ｈ」レベルにな
る。
線１０の信号ＷＬが確定する状態である。第２周期目に
入る前のクロックＣＬＫ１が論理「Ｌ」レベルである期
間中、ノア型ダイナミック回路２の出力ノード６の信号
ＮＯｏｕｔ、およびナンド型ダイナミック回路７の出力
ノード８の信号ＮＡｏｕｔは、トランジスタ２ｇにより
論理「Ｈ」レベルに充電されている。次に、入力部４の
アドレス信号ＡＤＲ［０−４］がすべて０Ｖで確定した
後、クロックＣＬＫ１が立ち上がると、ノア型ダイナミ
ック回路２の出力ノード６の信号ＮＯｏｕｔは論理
「Ｈ」レベルを保持し、ナンド型ダイナミック回路７の
出力ノード８の信号ＮＡｏｕｔは論理「Ｌ」レベルに遷
移し、ワード線１０の信号ＷＬは論理「Ｈ」レベルにな
る。
【００６０】次に、補償回路１１の役割について説明す
る。ここで、Ｐ型ＭＯＳトランジスタ１１ａを設けない
場合、ワード線１０が活性化される際にトランジスタ２
ｇがオフになるので、ノア型ダイナミック回路２の出力
ノード６は、フローティング状態となっており、ナンド
型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔ
が論理「Ｌ」レベルへ遷移する際、ノア型ダイナミック
回路の出力ノード６とナンド型ダイナミック回路７の出
力ノード８との間のミラー容量の効果により、出力ノー
ド６の電圧レベルが低下し、ナンド型ダイナミック回路
７の出力ノード８の信号ＮＡｏｕｔが論理「Ｈ」レベル
から「Ｌ」レベルに遷移する時間が長くなってしまう。
しかし、本実施形態のように、補償回路１１としてＰ型
ＭＯＳトランジスタ１１ａを設けることで、ナンド型ダ
イナミック回路７の出力ノード８の信号ＮＡｏｕｔが論
理「Ｈ」レベルから「Ｌ」レベルに遷移する間に、出力
ノード６の電圧レベルを上昇させ、遷移時間が長くなら
ず、高速化を実現することができる。
る。ここで、Ｐ型ＭＯＳトランジスタ１１ａを設けない
場合、ワード線１０が活性化される際にトランジスタ２
ｇがオフになるので、ノア型ダイナミック回路２の出力
ノード６は、フローティング状態となっており、ナンド
型ダイナミック回路７の出力ノード８の信号ＮＡｏｕｔ
が論理「Ｌ」レベルへ遷移する際、ノア型ダイナミック
回路の出力ノード６とナンド型ダイナミック回路７の出
力ノード８との間のミラー容量の効果により、出力ノー
ド６の電圧レベルが低下し、ナンド型ダイナミック回路
７の出力ノード８の信号ＮＡｏｕｔが論理「Ｈ」レベル
から「Ｌ」レベルに遷移する時間が長くなってしまう。
しかし、本実施形態のように、補償回路１１としてＰ型
ＭＯＳトランジスタ１１ａを設けることで、ナンド型ダ
イナミック回路７の出力ノード８の信号ＮＡｏｕｔが論
理「Ｈ」レベルから「Ｌ」レベルに遷移する間に、出力
ノード６の電圧レベルを上昇させ、遷移時間が長くなら
ず、高速化を実現することができる。
【００６１】以上のようなダイナミック回路の構成をと
ることにより、すべてスタティック回路で構成したデコ
ーダ回路に比べ、論理段数を削減することができる。
ることにより、すべてスタティック回路で構成したデコ
ーダ回路に比べ、論理段数を削減することができる。
【００６２】また、ナンド型ダイナミック回路７によ
り、スタティックなナンド回路を設けた場合よりもゲー
トの負荷が削減される。
り、スタティックなナンド回路を設けた場合よりもゲー
トの負荷が削減される。
【００６３】更に、各トランジスタの直列段数は２段以
下となり、低電圧でも、高速化が実現できる。
下となり、低電圧でも、高速化が実現できる。
【００６４】図３は、補償回路の他の構成例を示す回路
図である。図３では、図１のＰ型ＭＯＳトランジスタ１
１ａで補償回路１１を構成する代わりに、インバータ１
２ａとＮ型ＭＯＳトランジスタ１２ｂで補償回路１２を
構成し、Ｎ型ＭＯＳトランジスタ１２ｂのソースとドレ
インをノア型ダイナミック回路２の出力ノード６に接続
し、ナンド型 ダイナミック回路７の出力ノード８の信
号ＮＡｏｕｔをインバータ１２ａで反転して、Ｎ型ＭＯ
Ｓトランジスタ１２ｂのゲートに供給している。
図である。図３では、図１のＰ型ＭＯＳトランジスタ１
１ａで補償回路１１を構成する代わりに、インバータ１
２ａとＮ型ＭＯＳトランジスタ１２ｂで補償回路１２を
構成し、Ｎ型ＭＯＳトランジスタ１２ｂのソースとドレ
インをノア型ダイナミック回路２の出力ノード６に接続
し、ナンド型 ダイナミック回路７の出力ノード８の信
号ＮＡｏｕｔをインバータ１２ａで反転して、Ｎ型ＭＯ
Ｓトランジスタ１２ｂのゲートに供給している。
【００６５】この補償回路１２の構成によれば、Ｐ型Ｍ
ＯＳトランジスタ１１ａよりも高速に、ノア型ダイナミ
ック回路２の出力ノード６の電圧低下を補償することが
できる。その理由を次に説明する。Ｐ型ＭＯＳトランジ
スタ１１ａを用いた場合は、Ｐ型ＭＯＳトランジスタ１
１ａのゲート電圧とＰ型ＭＯＳトランジスタ１１ａに流
れる電流で、出力ノード６の電圧低下を補償するため、
その補償量は出力ノード８の信号ＮＡｏｕｔのスリュー
レートに依存することになる。しかし、図３の構成で
は、インバータ１２ａのファンインとファンアウトの比
率を小さくすることにより、インバータ１２ａの出力の
スリューレートを非常に急峻にすることができ、瞬時に
ノア型ダイナミック回路２の出力ノード６の電圧を昇圧
することができる。
ＯＳトランジスタ１１ａよりも高速に、ノア型ダイナミ
ック回路２の出力ノード６の電圧低下を補償することが
できる。その理由を次に説明する。Ｐ型ＭＯＳトランジ
スタ１１ａを用いた場合は、Ｐ型ＭＯＳトランジスタ１
１ａのゲート電圧とＰ型ＭＯＳトランジスタ１１ａに流
れる電流で、出力ノード６の電圧低下を補償するため、
その補償量は出力ノード８の信号ＮＡｏｕｔのスリュー
レートに依存することになる。しかし、図３の構成で
は、インバータ１２ａのファンインとファンアウトの比
率を小さくすることにより、インバータ１２ａの出力の
スリューレートを非常に急峻にすることができ、瞬時に
ノア型ダイナミック回路２の出力ノード６の電圧を昇圧
することができる。
【００６６】さらに、この補償回路１２のインバータ１
２ａの入力端子を、Ｎ型ＭＯＳトランジスタ２ｆのドレ
インに接続し、Ｎ型ＭＯＳトランジスタ１２ｂのソース
およびドレインを出力ノード６に接続すれば、Ｎ型ＭＯ
Ｓトランジスタ２ｆのドレインと出力ノード６との間の
カップリング容量による出力ノード6の電圧低下を低減
することが可能となる。
２ａの入力端子を、Ｎ型ＭＯＳトランジスタ２ｆのドレ
インに接続し、Ｎ型ＭＯＳトランジスタ１２ｂのソース
およびドレインを出力ノード６に接続すれば、Ｎ型ＭＯ
Ｓトランジスタ２ｆのドレインと出力ノード６との間の
カップリング容量による出力ノード6の電圧低下を低減
することが可能となる。
【００６７】なお、Ｎ型ＭＯＳトランジスタ１２ｂをＰ
型ＭＯＳトランジスタに変更しても、効果はやや小さい
が同じ目的を達成できる。
型ＭＯＳトランジスタに変更しても、効果はやや小さい
が同じ目的を達成できる。
【００６８】この場合、更にもう１つのＰ型ＭＯＳトラ
ンジスタＡを配置し、Ｐ型ＭＯＳトランジスタＡのソー
スを電源に接続し、Ｐ型ＭＯＳトランジスタＡのドレイ
ンをＮ型ＭＯＳトランジスタ２ｆのドレインに接続し、
Ｐ型ＭＯＳトランジスタＡのゲートにクロックＣＬＫ１
を供給することにより、クロックＣＬＫ１が論理「Ｌ」
レベルである期間、Ｎ型ＭＯＳトランジスタ２ｆのドレ
インは論理「Ｈ」になるので、インバータ１２ａのリー
ク電流をなくすことができる。
ンジスタＡを配置し、Ｐ型ＭＯＳトランジスタＡのソー
スを電源に接続し、Ｐ型ＭＯＳトランジスタＡのドレイ
ンをＮ型ＭＯＳトランジスタ２ｆのドレインに接続し、
Ｐ型ＭＯＳトランジスタＡのゲートにクロックＣＬＫ１
を供給することにより、クロックＣＬＫ１が論理「Ｌ」
レベルである期間、Ｎ型ＭＯＳトランジスタ２ｆのドレ
インは論理「Ｈ」になるので、インバータ１２ａのリー
ク電流をなくすことができる。
【００６９】また、アドレスのビット数が多く、ノア型
ダイナミック回路２の出力負荷が非常に大きく、ノア型
ダイナミック回路２の出力信号ＮＯｏｕｔの立ち下がり
時間が、クロック線３ｂに供給されるクロックＣＬＫ３
の立ち上がり時間よりも長いと、ナンド型ダイナミック
回路７の出力ノード８のリーク電流により、ナンド型ダ
イナミック回路７の出力レベルが低下し、最悪の場合、
ワード線１０の信号ＷＬにグリッチが発生し、ＳＲＡＭ
などロウデコーダを多数搭載する構成では、ワード線の
多重選択などの誤動作が生じることになる。しかし、ク
ロックＣＬＫ３の立ち上がり時間を、ノア型ダイナミッ
ク回路２の出力信号ＮＯｏｕｔの立ち下がり時間よりも
長くすることにより、ナンド型ダイナミック回路７の出
力ノード８のリーク電流を防止し、ワード線１０の信号
ＷＬのグリッチを削減することができる。
ダイナミック回路２の出力負荷が非常に大きく、ノア型
ダイナミック回路２の出力信号ＮＯｏｕｔの立ち下がり
時間が、クロック線３ｂに供給されるクロックＣＬＫ３
の立ち上がり時間よりも長いと、ナンド型ダイナミック
回路７の出力ノード８のリーク電流により、ナンド型ダ
イナミック回路７の出力レベルが低下し、最悪の場合、
ワード線１０の信号ＷＬにグリッチが発生し、ＳＲＡＭ
などロウデコーダを多数搭載する構成では、ワード線の
多重選択などの誤動作が生じることになる。しかし、ク
ロックＣＬＫ３の立ち上がり時間を、ノア型ダイナミッ
ク回路２の出力信号ＮＯｏｕｔの立ち下がり時間よりも
長くすることにより、ナンド型ダイナミック回路７の出
力ノード８のリーク電流を防止し、ワード線１０の信号
ＷＬのグリッチを削減することができる。
【００７０】ここで、図９Ａ、図９Ｂおよび図９Ｃを参
照して、図１の補償回路１１または図３の補償回路１２
を用いた場合に、回路動作の高速化が図れることを回路
シミュレーションデータに基づいて検証する。図９Ａは
補償回路がない場合、図９Ｂは補償回路１１を設けた場
合、図９Ｃは補償回路１２を設けた場合に、ワード線１
０が活性化する状態を時間拡大して、ノア型ダイナミッ
ク回路２の出力ノード６の信号ＮＯｏｕｔ、ナンド型ダ
イナミック回路７の出力ノード８の信号ＮＡｏｕｔ、お
よびワード線１０の信号ＷＬの遷移状態を示している。
照して、図１の補償回路１１または図３の補償回路１２
を用いた場合に、回路動作の高速化が図れることを回路
シミュレーションデータに基づいて検証する。図９Ａは
補償回路がない場合、図９Ｂは補償回路１１を設けた場
合、図９Ｃは補償回路１２を設けた場合に、ワード線１
０が活性化する状態を時間拡大して、ノア型ダイナミッ
ク回路２の出力ノード６の信号ＮＯｏｕｔ、ナンド型ダ
イナミック回路７の出力ノード８の信号ＮＡｏｕｔ、お
よびワード線１０の信号ＷＬの遷移状態を示している。
【００７１】なお、シミュレーション条件は次のように
設定した。図１および図３において、すべてのＮ型ＭＯ
Ｓトランジスタの単位幅当たりの飽和電流を３８０μＡ
／μｍ、そのしきい値電圧を３００ｍＶ、すべてのＰ型
ＭＯＳトランジスタの単位幅当たりの飽和電流を１６０
μＡ／μｍ、そのしきい値電圧を−３００ｍＶ、電源電
圧ＶＤＤを１．３Ｖ、すべてのトランジスタのチャンネ
ル長を０．１２μｍとした。
設定した。図１および図３において、すべてのＮ型ＭＯ
Ｓトランジスタの単位幅当たりの飽和電流を３８０μＡ
／μｍ、そのしきい値電圧を３００ｍＶ、すべてのＰ型
ＭＯＳトランジスタの単位幅当たりの飽和電流を１６０
μＡ／μｍ、そのしきい値電圧を−３００ｍＶ、電源電
圧ＶＤＤを１．３Ｖ、すべてのトランジスタのチャンネ
ル長を０．１２μｍとした。
【００７２】また、図１において、Ｎ型ＭＯＳトランジ
スタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆのチャンネル
幅を２μｍ、Ｐ型ＭＯＳトランジスタ２ｇのチャンネル
幅を１μｍ、Ｎ型ＭＯＳトランジスタ７ａ、７ｂのチャ
ンネル幅を４μｍ、Ｐ型ＭＯＳトランジスタ７ｃのチャ
ンネル幅を２μｍ、インバータ９を構成するＰ型ＭＯＳ
トランジスタおよびＮ型ＭＯＳトランジスタのチャンネ
ル幅をそれぞれ８μｍおよび４μｍ、出力ノード６、８
の負荷容量を３ｆＦ、ワード線１０の負荷容量を２００
ｆＦとした。
スタ２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆのチャンネル
幅を２μｍ、Ｐ型ＭＯＳトランジスタ２ｇのチャンネル
幅を１μｍ、Ｎ型ＭＯＳトランジスタ７ａ、７ｂのチャ
ンネル幅を４μｍ、Ｐ型ＭＯＳトランジスタ７ｃのチャ
ンネル幅を２μｍ、インバータ９を構成するＰ型ＭＯＳ
トランジスタおよびＮ型ＭＯＳトランジスタのチャンネ
ル幅をそれぞれ８μｍおよび４μｍ、出力ノード６、８
の負荷容量を３ｆＦ、ワード線１０の負荷容量を２００
ｆＦとした。
【００７３】また、図３において、インバータ１２ａ構
成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタのチャンネル幅をそれぞれ１．２μｍおよび０．
３μｍ、Ｐ型ＭＯＳトランジスタ１２ｂのチャンネル幅
を２μにした。
成するＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトラン
ジスタのチャンネル幅をそれぞれ１．２μｍおよび０．
３μｍ、Ｐ型ＭＯＳトランジスタ１２ｂのチャンネル幅
を２μにした。
【００７４】以上のような設定条件で回路シミュレーシ
ョンを行なった結果、図９Ａに示すように、補償回路が
ない場合には、出力ノード６の信号ＮＯｏｕｔの電圧レ
ベルが低下して、ワード線１０の信号ＷＬが、ワード線
１０に接続されるトランジスタのスイッチング電圧
（０．６５Ｖ）にまで立ち上がる時間が遅くなってい
た。しかし、図１の補償回路１１を設けることで、図９
Ｂに示すように、補償回路がない場合に比べて、ワード
線１０の信号ＷＬの立ち上がり時間が約１０ｐｓｅｃ速
くなり、図３の補償回路１２を設けることで、図９Ｃに
示すように、さらに約１０ｐｓｅｃ速くなることが検証
できた。本実施形態によれば、約３００ｐｓｅｃのアク
セス速度、すなわち３ＧＨｚの動作周波数を、約２０ｐ
ｓｅｃの立ち上がり時間の改善で３．２２ＧＨｚまで高
速化することができた。
ョンを行なった結果、図９Ａに示すように、補償回路が
ない場合には、出力ノード６の信号ＮＯｏｕｔの電圧レ
ベルが低下して、ワード線１０の信号ＷＬが、ワード線
１０に接続されるトランジスタのスイッチング電圧
（０．６５Ｖ）にまで立ち上がる時間が遅くなってい
た。しかし、図１の補償回路１１を設けることで、図９
Ｂに示すように、補償回路がない場合に比べて、ワード
線１０の信号ＷＬの立ち上がり時間が約１０ｐｓｅｃ速
くなり、図３の補償回路１２を設けることで、図９Ｃに
示すように、さらに約１０ｐｓｅｃ速くなることが検証
できた。本実施形態によれば、約３００ｐｓｅｃのアク
セス速度、すなわち３ＧＨｚの動作周波数を、約２０ｐ
ｓｅｃの立ち上がり時間の改善で３．２２ＧＨｚまで高
速化することができた。
【００７５】なお、例えば、ワード線１０の負荷容量を
１０倍にすると遅延時間も１０倍となり、本実施形態の
補償回路による効果がさらに顕著となる。
１０倍にすると遅延時間も１０倍となり、本実施形態の
補償回路による効果がさらに顕著となる。
【００７６】図５は、本実施形態による半導体集積回路
の変形例を示す回路図である。図５では、図１に示した
構成に加えて、ノア型ダイナミック回路２と同じ構成を
有し、同じクロックＣＬＫ１が入力されるノア型ダイナ
ミック回路１５と、そのノア型ダイナミック回路１５の
出力ノード１５ｈに入力端子が接続され、出力端子から
クロック線３ｂにクロックＣＬＫ３を供給するインバー
タ１４とを設けている。
の変形例を示す回路図である。図５では、図１に示した
構成に加えて、ノア型ダイナミック回路２と同じ構成を
有し、同じクロックＣＬＫ１が入力されるノア型ダイナ
ミック回路１５と、そのノア型ダイナミック回路１５の
出力ノード１５ｈに入力端子が接続され、出力端子から
クロック線３ｂにクロックＣＬＫ３を供給するインバー
タ１４とを設けている。
【００７７】また、図５に示す半導体回路の活性化時
に、ノア型ダイナミック回路１５の入力部１５ｉである
が、複数あるポートの内、１つのポート１５ｉａのみ
に、Ｎ型ＭＯＳトランジスタのしきい値以上の電圧（図
５では、電源ＶＤＤ）が供給され、その他のポート１５
ｉｂは接地されており、その１つのポート１５ｉａは、
物理配置上遠くにあるので、インバータ１４への入力信
号のスリューレートが最も小さくなるポートである。
に、ノア型ダイナミック回路１５の入力部１５ｉである
が、複数あるポートの内、１つのポート１５ｉａのみ
に、Ｎ型ＭＯＳトランジスタのしきい値以上の電圧（図
５では、電源ＶＤＤ）が供給され、その他のポート１５
ｉｂは接地されており、その１つのポート１５ｉａは、
物理配置上遠くにあるので、インバータ１４への入力信
号のスリューレートが最も小さくなるポートである。
【００７８】上記の構成をとることにより、クロックＣ
ＬＫ１が立ち上ると、出力ノード１５ｈの信号は論理
「Ｌ」レベルに遷移し、インバータ１４によりクロック
ＣＬＫ３は立ち上るが、ノア型ダイナミック回路１５は
ノア型ダイナミック回路２と同等の出力負荷を有してい
るため、ノア型ダイナミック回路２の出力信号ＮＯｏｕ
ｔの遷移時間は、最悪でも、ノア型ダイナミック回路１
５の出力信号の遷移時間と同じかそれよりも長くなる。
その結果、ナンド型ダイナミック回路７の電源−接地間
の電流経路は遮断され、リーク電流が防止されて、ワー
ド線１０の信号ＷＬのグリッチを削減することができ
る。
ＬＫ１が立ち上ると、出力ノード１５ｈの信号は論理
「Ｌ」レベルに遷移し、インバータ１４によりクロック
ＣＬＫ３は立ち上るが、ノア型ダイナミック回路１５は
ノア型ダイナミック回路２と同等の出力負荷を有してい
るため、ノア型ダイナミック回路２の出力信号ＮＯｏｕ
ｔの遷移時間は、最悪でも、ノア型ダイナミック回路１
５の出力信号の遷移時間と同じかそれよりも長くなる。
その結果、ナンド型ダイナミック回路７の電源−接地間
の電流経路は遮断され、リーク電流が防止されて、ワー
ド線１０の信号ＷＬのグリッチを削減することができ
る。
【００７９】また、ノア型ダイナミック回路２の出力負
荷が非常に大きい場合でも、クロックＣＬＫ１のみで動
作可能であるので、クロックＣＬＫ１とクロックＣＬＫ
３の遅延差をバッファなどで生成するよりも高精度であ
り、レーシングエラーも起きにくい構成が可能となる。
荷が非常に大きい場合でも、クロックＣＬＫ１のみで動
作可能であるので、クロックＣＬＫ１とクロックＣＬＫ
３の遅延差をバッファなどで生成するよりも高精度であ
り、レーシングエラーも起きにくい構成が可能となる。
【００８０】なお、ポート１５ｉａについては、物理配
置上の距離により、インバータ１４への入力信号のスリ
ューレートが最も小さくなるポートでなくても、出力ノ
ード６の信号ＮＯｏｕｔが確定した後にクロックＣＬＫ
３が立ち上れば、どのポートをＮ型ＭＯＳトランジスタ
のしきい値以上の電圧に接続しても良い。
置上の距離により、インバータ１４への入力信号のスリ
ューレートが最も小さくなるポートでなくても、出力ノ
ード６の信号ＮＯｏｕｔが確定した後にクロックＣＬＫ
３が立ち上れば、どのポートをＮ型ＭＯＳトランジスタ
のしきい値以上の電圧に接続しても良い。
【００８１】なお、本実施形態では、ロウデコーダを中
心に本発明の構成を説明したが、図４に示すように、Ｎ
型ＭＯＳトランジスタ１３ａ、１３ｃおよびＰ型ＭＯＳ
トランジスタ１３ｂ、１３ｄからなり、２対のデータ群
（ＤＡＴＡ２とＤＡＴＡＢ２、ＤＡＴＡ３とＤＡＴＡＢ
３）の一致検出を行った出力信号ＤＡＴＡ１をノア型ダ
イナミック回路２の入力部４に供給することにより、一
致検出回路１３を容易に構成することができ、上記で説
明したように同様な効果を得ることができる。
心に本発明の構成を説明したが、図４に示すように、Ｎ
型ＭＯＳトランジスタ１３ａ、１３ｃおよびＰ型ＭＯＳ
トランジスタ１３ｂ、１３ｄからなり、２対のデータ群
（ＤＡＴＡ２とＤＡＴＡＢ２、ＤＡＴＡ３とＤＡＴＡＢ
３）の一致検出を行った出力信号ＤＡＴＡ１をノア型ダ
イナミック回路２の入力部４に供給することにより、一
致検出回路１３を容易に構成することができ、上記で説
明したように同様な効果を得ることができる。
【００８２】また、図７は、図１で示したナンド型ダイ
ナミック回路７の他の構成例であるナンド型ダイナミッ
ク回路１７の構成を示す回路図である。
ナミック回路７の他の構成例であるナンド型ダイナミッ
ク回路１７の構成を示す回路図である。
【００８３】図７において、ナンド型ダイナミック回路
１７は、ノア型ダイナミック回路２の出力ノード６がゲ
ートに接続されるＰ型ＭＯＳトランジスタ１７ｂおよび
Ｎ型ＭＯＳトランジスタ１７ｃと、クロックＣＬＫ３が
ゲートに入力されるＮ型ＭＯＳトランジスタ１７ａが直
列接続されて成る。Ｐ型ＭＯＳトランジスタ１７ｂのソ
ースは電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
１７ｂのドレインとＮ型ＭＯＳトランジスタ１７ａのド
レインが共通接続されて、ナンド型ダイナミック回路１
７の出力ノード８をなし、Ｎ型ＭＯＳトランジスタ１７
ｃのソースが接地され、Ｎ型ＭＯＳトランジスタ１７ｃ
のドレインとＮ型ＭＯＳトランジスタ１７ａのソースが
接続されている。
１７は、ノア型ダイナミック回路２の出力ノード６がゲ
ートに接続されるＰ型ＭＯＳトランジスタ１７ｂおよび
Ｎ型ＭＯＳトランジスタ１７ｃと、クロックＣＬＫ３が
ゲートに入力されるＮ型ＭＯＳトランジスタ１７ａが直
列接続されて成る。Ｐ型ＭＯＳトランジスタ１７ｂのソ
ースは電源ＶＤＤに接続され、Ｐ型ＭＯＳトランジスタ
１７ｂのドレインとＮ型ＭＯＳトランジスタ１７ａのド
レインが共通接続されて、ナンド型ダイナミック回路１
７の出力ノード８をなし、Ｎ型ＭＯＳトランジスタ１７
ｃのソースが接地され、Ｎ型ＭＯＳトランジスタ１７ｃ
のドレインとＮ型ＭＯＳトランジスタ１７ａのソースが
接続されている。
【００８４】なお、本実施形態で示したデコード回路ま
たは一致検出回路にナンド型ダイナミック回路１７を用
いた場合、クロックＣＬＫ１およびクロックＣＬＫ３の
電圧レベルは、ナンド型ダイナミック回路１７およびノ
ア型ダイナミック回路２の動作電圧よりも低くても動作
が可能となる。
たは一致検出回路にナンド型ダイナミック回路１７を用
いた場合、クロックＣＬＫ１およびクロックＣＬＫ３の
電圧レベルは、ナンド型ダイナミック回路１７およびノ
ア型ダイナミック回路２の動作電圧よりも低くても動作
が可能となる。
【００８５】その理由を次に説明する。クロックＣＬＫ
１の論理「Ｈ」レベルの電圧値が低くても、ノア型ダイ
ナミック回路２では、プリチャージするＰ型ＭＯＳトラ
ンジスタ２ｇの能力が弱く、クロックＣＬＫ１の論理
「Ｈ」レベルの期間が短ければ、ナンド型ダイナミック
回路１７のスイッチングレベルに影響を与えないからで
ある。また、ナンド型ダイナミック回路１７において、
クロックＣＬＫ３は、電荷をディスチャージする役目し
かないので、Ｎ型ＭＯＳトランジスタ１７のしきい値レ
ベルさえ越えればよいからである。
１の論理「Ｈ」レベルの電圧値が低くても、ノア型ダイ
ナミック回路２では、プリチャージするＰ型ＭＯＳトラ
ンジスタ２ｇの能力が弱く、クロックＣＬＫ１の論理
「Ｈ」レベルの期間が短ければ、ナンド型ダイナミック
回路１７のスイッチングレベルに影響を与えないからで
ある。また、ナンド型ダイナミック回路１７において、
クロックＣＬＫ３は、電荷をディスチャージする役目し
かないので、Ｎ型ＭＯＳトランジスタ１７のしきい値レ
ベルさえ越えればよいからである。
【００８６】以上のように、図７のナンド型ダイナミッ
ク回路１７を用いることで、クロックを低振幅にするこ
とができ、充放電エネルギーが削減され、半導体集積回
路の低消費電力化が可能となる。
ク回路１７を用いることで、クロックを低振幅にするこ
とができ、充放電エネルギーが削減され、半導体集積回
路の低消費電力化が可能となる。
【００８７】また、図８に示すように、インバータ１８
ａおよび１８ｂを２段カスケード接続した正帰還回路１
８をナンド型ダイナミック回路の出力ノード８に接続す
ることにより、クロックＣＬＫ３の１周期期間、ナンド
型ダイナミック回路の出力ノード８の信号ＮＡｏｕｔは
保持され、フリップフロップの機能を持たせることが可
能となる。
ａおよび１８ｂを２段カスケード接続した正帰還回路１
８をナンド型ダイナミック回路の出力ノード８に接続す
ることにより、クロックＣＬＫ３の１周期期間、ナンド
型ダイナミック回路の出力ノード８の信号ＮＡｏｕｔは
保持され、フリップフロップの機能を持たせることが可
能となる。
【００８８】また、図１５に示すように、ノア型ダイナ
ミック回路２の出力ノード６にナンド型ダイナミック回
路７の入力ゲートを接続し、さらにナンド型ダイナミッ
ク回路７の出力ノード８に図７に示すナンド型ダイナミ
ック回路１７の入力ゲートを接続し、ナンド型ダイナミ
ック回路１７の出力ノード８ａに図８に示す正帰還回路
１８を接続する構成とすることもできる。この構成によ
れば、ノア型ダイナミック回路２へのアドレス信号ＡＤ
Ｒ［０−４］を１周期保持するフリップ・フロップ回路
として機能するので、アドレス信号ＡＤＲ［０−４］
が、クロックＣＬＫ１の論理「Ｈ」レベル期間で変化し
ても、ワード線１０の信号ＷＬは変化することはない。
つまり、ホールドエラーが先ほど述べた回路構成よりも
良化する。
ミック回路２の出力ノード６にナンド型ダイナミック回
路７の入力ゲートを接続し、さらにナンド型ダイナミッ
ク回路７の出力ノード８に図７に示すナンド型ダイナミ
ック回路１７の入力ゲートを接続し、ナンド型ダイナミ
ック回路１７の出力ノード８ａに図８に示す正帰還回路
１８を接続する構成とすることもできる。この構成によ
れば、ノア型ダイナミック回路２へのアドレス信号ＡＤ
Ｒ［０−４］を１周期保持するフリップ・フロップ回路
として機能するので、アドレス信号ＡＤＲ［０−４］
が、クロックＣＬＫ１の論理「Ｈ」レベル期間で変化し
ても、ワード線１０の信号ＷＬは変化することはない。
つまり、ホールドエラーが先ほど述べた回路構成よりも
良化する。
【００８９】また、クロック信号の振幅レベルが低く、
アドレス信号ＡＤＲ［０−４］の電圧レベルが電源電圧
よりも低い場合や高い場合でも、一種のレベルシフタと
して機能し、動作可能となる。
アドレス信号ＡＤＲ［０−４］の電圧レベルが電源電圧
よりも低い場合や高い場合でも、一種のレベルシフタと
して機能し、動作可能となる。
【００９０】さらに、図１６に示すような回路構成とす
ることで、クロックＣＬＫ１の負荷容量を低減し、図１
５に示す回路と同様な利点に加えて、更なる低省電力化
が可能となる。
ることで、クロックＣＬＫ１の負荷容量を低減し、図１
５に示す回路と同様な利点に加えて、更なる低省電力化
が可能となる。
【００９１】（第２の実施形態）図６は、本発明の第２
の実施形態に係る半導体集積回路の一構成例を示す回路
図である。なお、図６において、図１と同じ構成および
機能を有する要素には同じ符号を付して説明を省略す
る。本実施形態は、第１の実施形態とノア型ダイナミッ
ク回路の構成が異なる。以下、その相違点を主に説明す
る。
の実施形態に係る半導体集積回路の一構成例を示す回路
図である。なお、図６において、図１と同じ構成および
機能を有する要素には同じ符号を付して説明を省略す
る。本実施形態は、第１の実施形態とノア型ダイナミッ
ク回路の構成が異なる。以下、その相違点を主に説明す
る。
【００９２】図６において、ノア型ダイナミック回路１
６は、一方の入力端子にはアドレス線［０−４］５が接
続され、他方の入力端子には、クロックＣＬＫ１と周期
が同じで位相が異なるクロックＣＬＫ４が供給されるク
ロック線１６ａが接続された２入力アンド回路（スイッ
チ回路）と、ゲートに２入力アンド回路の出力端子が接
続され、ソースが接地され、ドレインが共通接続されて
出力ノード６をなすＮ型ＭＯＳトランジスタ１６ｃ、１
６ｄ、１６ｅ、１６ｆ、１６ｇとを含んでいる。
６は、一方の入力端子にはアドレス線［０−４］５が接
続され、他方の入力端子には、クロックＣＬＫ１と周期
が同じで位相が異なるクロックＣＬＫ４が供給されるク
ロック線１６ａが接続された２入力アンド回路（スイッ
チ回路）と、ゲートに２入力アンド回路の出力端子が接
続され、ソースが接地され、ドレインが共通接続されて
出力ノード６をなすＮ型ＭＯＳトランジスタ１６ｃ、１
６ｄ、１６ｅ、１６ｆ、１６ｇとを含んでいる。
【００９３】次に、以上のように構成された半導体集積
回路としてロウデコーダ１’の動作について説明する。
回路としてロウデコーダ１’の動作について説明する。
【００９４】まず、クロックＣＬＫ１が論理「Ｈ」レベ
ルから「Ｌ」レベルへ遷移し、Ｐ型ＭＯＳトランジスタ
２ｇによって出力ノード６が充電されている期間、Ｎ型
ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、
１６ｇのゲート端子の電圧が依然として論理「Ｌ」レベ
ルであり、ノア型ダイナミック回路１６の出力ノード６
が充電されるように、クロックＣＬＫ４は制御状態であ
る論理「Ｌ」レベルをとる。
ルから「Ｌ」レベルへ遷移し、Ｐ型ＭＯＳトランジスタ
２ｇによって出力ノード６が充電されている期間、Ｎ型
ＭＯＳトランジスタ１６ｃ、１６ｄ、１６ｅ、１６ｆ、
１６ｇのゲート端子の電圧が依然として論理「Ｌ」レベ
ルであり、ノア型ダイナミック回路１６の出力ノード６
が充電されるように、クロックＣＬＫ４は制御状態であ
る論理「Ｌ」レベルをとる。
【００９５】その後、クロックＣＬＫ４が論理「Ｈ」レ
ベルとなり、アドレス線［０−４］５のアドレス信号Ａ
ＤＲ［０−４］に依存して、Ｎ型ＭＯＳトランジスタ１
６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇのゲート端子の
電圧は変化し、ノア型ダイナミック回路１６の出力電圧
は遷移する。
ベルとなり、アドレス線［０−４］５のアドレス信号Ａ
ＤＲ［０−４］に依存して、Ｎ型ＭＯＳトランジスタ１
６ｃ、１６ｄ、１６ｅ、１６ｆ、１６ｇのゲート端子の
電圧は変化し、ノア型ダイナミック回路１６の出力電圧
は遷移する。
【００９６】以上のような構成をとることにより、図１
のノア型ダイナミック回路２におけるＮ型ＭＯＳトラン
ジスタ２ｆのドレインのジャンクション容量と、Ｎ型Ｍ
ＯＳトランジスタ２ｆとＮ型ＭＯＳトランジスタ２ａ、
２ｂ、２ｃ、２ｄ、２ｅとの配線が不要となり、配線容
量と配線抵抗が削減され、更なる高速化が可能となる。
また、Ｐ型およびＮ型ＭＯＳトランジスタそれぞれの型
の直列段数は１段であるので、ノア型ダイナミック回路
２よりもさらに低電圧で動作可能になる。
のノア型ダイナミック回路２におけるＮ型ＭＯＳトラン
ジスタ２ｆのドレインのジャンクション容量と、Ｎ型Ｍ
ＯＳトランジスタ２ｆとＮ型ＭＯＳトランジスタ２ａ、
２ｂ、２ｃ、２ｄ、２ｅとの配線が不要となり、配線容
量と配線抵抗が削減され、更なる高速化が可能となる。
また、Ｐ型およびＮ型ＭＯＳトランジスタそれぞれの型
の直列段数は１段であるので、ノア型ダイナミック回路
２よりもさらに低電圧で動作可能になる。
【００９７】（第３の実施形態）本発明の第３の実施形
態として、第１の実施形態の説明で参照した図５の回路
と同様な効果と、更なる低電圧動作を実現するならば、
図１０に示すような構成を用いればよい。図１０におい
て、１９は、ノア型ダイナミック回路１６（第１のノア
型ダイナミック回路）に対するダミーとして設けられた
ノア型ダイナミック回路（第２のノア型ダイナミック回
路）であり、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ
はＮ型ＭＯＳトランジスタであり、Ｎ型ＭＯＳトランジ
スタ１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇのソース
は接地され、Ｎ型ＭＯＳトランジスタ１９ｄ、１９ｅ、
１９ｆ、１９ｇのゲートは接地されている。Ｎ型ＭＯＳ
トランジスタ１９ｃのゲートは、２入力アンド回路１６
ｉ（スイッチ回路、第２のスイッチ回路）の出力端子に
接続されており、２入力アンド回路１６ｉの一方の入力
端子には、イネーブル信号ＥＮが供給され、その他方の
入力端子は、クロックＣＬＫ４が供給されるクロック線
１６ａに接続されている。１９ｈはＰ型ＭＯＳトランジ
スタであり、１４はインバータである。Ｐ型ＭＯＳトラ
ンジスタ１９ｈのソースは電源ＶＤＤに接続され、その
ゲートはクロックＣＬＫ１が供給されるクロック線３に
接続されている。Ｎ型ＭＯＳトランジスタ１９ｃ、１９
ｄ、１９ｅ、１９ｆ、１９ｇのドレインとＰ型ＭＯＳト
ランジスタ１９ｈのドレインは互いに接続され、更にイ
ンバータ１４の入力端子に接続されている。インバータ
１４は、クロック線３ｂにクロックＣＬＫ３を出力す
る。
態として、第１の実施形態の説明で参照した図５の回路
と同様な効果と、更なる低電圧動作を実現するならば、
図１０に示すような構成を用いればよい。図１０におい
て、１９は、ノア型ダイナミック回路１６（第１のノア
型ダイナミック回路）に対するダミーとして設けられた
ノア型ダイナミック回路（第２のノア型ダイナミック回
路）であり、１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇ
はＮ型ＭＯＳトランジスタであり、Ｎ型ＭＯＳトランジ
スタ１９ｃ、１９ｄ、１９ｅ、１９ｆ、１９ｇのソース
は接地され、Ｎ型ＭＯＳトランジスタ１９ｄ、１９ｅ、
１９ｆ、１９ｇのゲートは接地されている。Ｎ型ＭＯＳ
トランジスタ１９ｃのゲートは、２入力アンド回路１６
ｉ（スイッチ回路、第２のスイッチ回路）の出力端子に
接続されており、２入力アンド回路１６ｉの一方の入力
端子には、イネーブル信号ＥＮが供給され、その他方の
入力端子は、クロックＣＬＫ４が供給されるクロック線
１６ａに接続されている。１９ｈはＰ型ＭＯＳトランジ
スタであり、１４はインバータである。Ｐ型ＭＯＳトラ
ンジスタ１９ｈのソースは電源ＶＤＤに接続され、その
ゲートはクロックＣＬＫ１が供給されるクロック線３に
接続されている。Ｎ型ＭＯＳトランジスタ１９ｃ、１９
ｄ、１９ｅ、１９ｆ、１９ｇのドレインとＰ型ＭＯＳト
ランジスタ１９ｈのドレインは互いに接続され、更にイ
ンバータ１４の入力端子に接続されている。インバータ
１４は、クロック線３ｂにクロックＣＬＫ３を出力す
る。
【００９８】（第４の実施形態）次に、本発明の第４の
実施形態として、主に、第３の実施形態における第１の
ノア型ダイナミック回路と、ダミーとして設けられた第
２のノア型ダイナミック回路とを、１つの回路ブロック
として、横型に配置する構成について説明する。
実施形態として、主に、第３の実施形態における第１の
ノア型ダイナミック回路と、ダミーとして設けられた第
２のノア型ダイナミック回路とを、１つの回路ブロック
として、横型に配置する構成について説明する。
【００９９】図１１Ａは、本発明の第４の実施形態に係
る半導体集積回路の回路配置例を部分的に示す平面図で
ある。図１１Ａにおいて、複数のデータＡ、Ｂ、Ｃ、Ｄ
が入力される第１のノア型ダイナミック回路と、イネー
ブル信号ＥＮが入力されるとともに、ダミーとして設け
られる第２のノア型ダイナミック回路とは、１つの回路
ブロック２０として半導体基板に形成される。
る半導体集積回路の回路配置例を部分的に示す平面図で
ある。図１１Ａにおいて、複数のデータＡ、Ｂ、Ｃ、Ｄ
が入力される第１のノア型ダイナミック回路と、イネー
ブル信号ＥＮが入力されるとともに、ダミーとして設け
られる第２のノア型ダイナミック回路とは、１つの回路
ブロック２０として半導体基板に形成される。
【０１００】また、この回路ブロック２０は、第１のノ
ア型ダイナミック回路を構成する複数のＮ型ＭＯＳトラ
ンジスタ（第１のＮ型ＭＯＳトランジスタ）のソース、
ドレインを構成する拡散領域（ｓ、ｄ）およびゲート電
極と、第２のノア型ダイナミック回路を構成するＮ型Ｍ
ＯＳトランジスタ（第２および第３のＮ型ＭＯＳトラン
ジスタ）のソース、ダミードレインを構成する拡散領域
（ｓ、ｄｍ）およびゲート電極とが、隣接する他の回路
ブロック１１１、１１２に対して横方向に順に配置され
るようにして形成される。
ア型ダイナミック回路を構成する複数のＮ型ＭＯＳトラ
ンジスタ（第１のＮ型ＭＯＳトランジスタ）のソース、
ドレインを構成する拡散領域（ｓ、ｄ）およびゲート電
極と、第２のノア型ダイナミック回路を構成するＮ型Ｍ
ＯＳトランジスタ（第２および第３のＮ型ＭＯＳトラン
ジスタ）のソース、ダミードレインを構成する拡散領域
（ｓ、ｄｍ）およびゲート電極とが、隣接する他の回路
ブロック１１１、１１２に対して横方向に順に配置され
るようにして形成される。
【０１０１】また、図１１Ａに示すように、回路ブロッ
ク２０において、隣接する他の回路ブロック１１１、１
１２との間に形成されるＳＴＩによってトランジスタ特
性が劣化する場合、第２または第３のＮ型ＭＯＳトラン
ジスタのダミードレイン拡散領域ｄｍが外側に形成され
ている。
ク２０において、隣接する他の回路ブロック１１１、１
１２との間に形成されるＳＴＩによってトランジスタ特
性が劣化する場合、第２または第３のＮ型ＭＯＳトラン
ジスタのダミードレイン拡散領域ｄｍが外側に形成され
ている。
【０１０２】なお、ソース拡散領域ｓは、第１のノア型
ダイナミック回路と第２のノア型ダイナミック回路で共
用され、接地電位Ｇに接続されている。また、第１のノ
ア型ダイナミック回路において、ドレイン拡散領域ｄお
よびソース拡散領域ｓは、複数のＮ型ＭＯＳトランジス
タのうち隣接するＮ型ＭＯＳトランジスタで共用され
る。これにより、ダミーとして設ける第２および第３の
Ｎ型ＭＯＳトランジスタのダミーゲートの挿入数を削減
し、セル面積を低減することができる。
ダイナミック回路と第２のノア型ダイナミック回路で共
用され、接地電位Ｇに接続されている。また、第１のノ
ア型ダイナミック回路において、ドレイン拡散領域ｄお
よびソース拡散領域ｓは、複数のＮ型ＭＯＳトランジス
タのうち隣接するＮ型ＭＯＳトランジスタで共用され
る。これにより、ダミーとして設ける第２および第３の
Ｎ型ＭＯＳトランジスタのダミーゲートの挿入数を削減
し、セル面積を低減することができる。
【０１０３】図１１Ｂは、本発明の第４の実施形態に係
る半導体集積回路の構成例を示す回路図である。なお、
図１１Ｂにおいて、図１０と同じ構成および機能を有す
る要素には同じ符号を付して説明を省略する。
る半導体集積回路の構成例を示す回路図である。なお、
図１１Ｂにおいて、図１０と同じ構成および機能を有す
る要素には同じ符号を付して説明を省略する。
【０１０４】図１１Ｂにおいて、第１のノア型ダイナミ
ック回路は、Ｎ型ＭＯＳトランジスタ１６１、１６２、
１６３、１６４で構成され、第２のノア型ダイナミック
回路は、Ｎ型ＭＯＳトランジスタ１９１、１９２で構成
される。
ック回路は、Ｎ型ＭＯＳトランジスタ１６１、１６２、
１６３、１６４で構成され、第２のノア型ダイナミック
回路は、Ｎ型ＭＯＳトランジスタ１９１、１９２で構成
される。
【０１０５】図１２Ａは、本発明の第４の実施形態に係
る半導体集積回路の回路配置の変形例を部分的に示す平
面図である。図１２Ｂは、本発明の第４の実施形態に係
る半導体集積回路の構成の変形例を示す回路図である。
なお、図１２Ａおよび図１２Ｂにおいて、それぞれ、図
１１Ａおよび図１１Ｂと同じ構成および機能を有する要
素には同じ符号を付して説明を省略する。
る半導体集積回路の回路配置の変形例を部分的に示す平
面図である。図１２Ｂは、本発明の第４の実施形態に係
る半導体集積回路の構成の変形例を示す回路図である。
なお、図１２Ａおよび図１２Ｂにおいて、それぞれ、図
１１Ａおよび図１１Ｂと同じ構成および機能を有する要
素には同じ符号を付して説明を省略する。
【０１０６】図１２Ａに示すように、回路ブロック２
０’において、ダミードレイン拡散領域ｄの外側に、さ
らにダミーソース拡散領域ｓおよびダミーゲート電極が
形成され、接地電位Ｇに共通に接続されている。この追
加のダミーソース拡散領域ｓおよびダミーゲート電極
と、ダミードレイン拡散領域ｄｍにより、図１２Ｂに示
すように、ダミーのＮ型ＭＯＳトランジスタ１９３、１
９４が構成される。
０’において、ダミードレイン拡散領域ｄの外側に、さ
らにダミーソース拡散領域ｓおよびダミーゲート電極が
形成され、接地電位Ｇに共通に接続されている。この追
加のダミーソース拡散領域ｓおよびダミーゲート電極
と、ダミードレイン拡散領域ｄｍにより、図１２Ｂに示
すように、ダミーのＮ型ＭＯＳトランジスタ１９３、１
９４が構成される。
【０１０７】これにより、第２および第３のＮ型ＭＯＳ
トランジスタのダミーゲートの挿入数は、第１のＮ型Ｍ
ＯＳトランジスタのゲート数と同じになるが、微細化プ
ロセスに対するケア、すなわち拡散領域の縮退の影響を
削減し、ドレインｄとダミードレインｄｍでの信号遅延
によるレーシングを削減することができる。
トランジスタのダミーゲートの挿入数は、第１のＮ型Ｍ
ＯＳトランジスタのゲート数と同じになるが、微細化プ
ロセスに対するケア、すなわち拡散領域の縮退の影響を
削減し、ドレインｄとダミードレインｄｍでの信号遅延
によるレーシングを削減することができる。
【０１０８】以上のように、本実施形態によれば、隣接
する他の回路ブロックとの間に形成されるＳＴＩによっ
てトランジスタ特性が劣化する場合、第２または第３の
Ｎ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍ
を外側に形成することで、トランジスタ特性の劣化（電
流能力の低下、閾値電圧の上昇等）を補償することがで
きる。これにより、グリッチの発生の防止と、更なる低
消費電力化を、良好なトランジスタ特性で実現すること
ができる。
する他の回路ブロックとの間に形成されるＳＴＩによっ
てトランジスタ特性が劣化する場合、第２または第３の
Ｎ型ＭＯＳトランジスタのダミードレイン拡散領域ｄｍ
を外側に形成することで、トランジスタ特性の劣化（電
流能力の低下、閾値電圧の上昇等）を補償することがで
きる。これにより、グリッチの発生の防止と、更なる低
消費電力化を、良好なトランジスタ特性で実現すること
ができる。
【０１０９】なお、本実施形態では、現在のところ、隣
接する他の回路ブロックとの間に形成されるＳＴＩによ
ってトランジスタ特性が劣化する場合がほとんどである
ことに基づいて、第２または第３のＮ型ＭＯＳトランジ
スタのダミードレイン拡散領域ｄｍを外側に形成した場
合について例示および説明した。しかし、将来的に、隣
接する他の回路ブロックとの間に形成されるＳＴＩによ
ってトランジスタ特性が良化する場合が生じることも考
えると、この場合は、第１のＮ型ＭＯＳトランジスタの
ドレイン拡散領域ｄを外側に形成することで、トランジ
スタ特性を向上させることができる。
接する他の回路ブロックとの間に形成されるＳＴＩによ
ってトランジスタ特性が劣化する場合がほとんどである
ことに基づいて、第２または第３のＮ型ＭＯＳトランジ
スタのダミードレイン拡散領域ｄｍを外側に形成した場
合について例示および説明した。しかし、将来的に、隣
接する他の回路ブロックとの間に形成されるＳＴＩによ
ってトランジスタ特性が良化する場合が生じることも考
えると、この場合は、第１のＮ型ＭＯＳトランジスタの
ドレイン拡散領域ｄを外側に形成することで、トランジ
スタ特性を向上させることができる。
【０１１０】（第５の実施形態）次に、本発明の第５の
実施形態として、主に、第３の実施形態における第１の
ノア型ダイナミック回路と、ダミーとして設けられた第
２のノア型ダイナミック回路とを、別の回路ブロックと
して、それぞれ縦型に配置する構成について説明する。
実施形態として、主に、第３の実施形態における第１の
ノア型ダイナミック回路と、ダミーとして設けられた第
２のノア型ダイナミック回路とを、別の回路ブロックと
して、それぞれ縦型に配置する構成について説明する。
【０１１１】図１３Ａは、本発明の第５の実施形態に係
る半導体集積回路の回路配置例を部分的に示す平面図で
ある。図１３Ｂは、本発明の第５の実施形態に係る半導
体集積回路の構成例を示す回路図である。なお、図１３
Ｂにおいて、図１０と同じ構成および機能を有する要素
には同じ符号を付して説明を省略する。また、１３８
は、第１および第２のノア型ダイナミック回路以外の回
路要素を示す。
る半導体集積回路の回路配置例を部分的に示す平面図で
ある。図１３Ｂは、本発明の第５の実施形態に係る半導
体集積回路の構成例を示す回路図である。なお、図１３
Ｂにおいて、図１０と同じ構成および機能を有する要素
には同じ符号を付して説明を省略する。また、１３８
は、第１および第２のノア型ダイナミック回路以外の回
路要素を示す。
【０１１２】図１３Ａにおいて、複数の回路ブロック１
３１、１３２、１３３、１３４が、それぞれ、隣接する
他の回路ブロック１１１、１１２に対して横方向に等間
隔（Ｌ０）で半導体基板に形成されている。回路ブロッ
ク１３１（第２の回路ブロック）は、図１３Ｂに示すよ
うに、イネーブル信号ＥＮがそれぞれ入力される、第２
のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳ
トランジスタ１９１−１、１９１−３、１９１−５を含
む。回路ブロック１３２（第１の回路ブロック）は、図
１３Ｂに示すように、データＡ１、Ａ２、Ａ３がそれぞ
れ入力される、第１のノア型ダイナミック回路を構成す
る第１のＮ型ＭＯＳトランジスタ１６１−１、１６１−
３、１６１−５を含む。回路ブロック１３３（第２の回
路ブロック）は、第２のノア型ダイナミック回路を構成
する第３のＮ型ＭＯＳトランジスタ１９１−２、１９１
−４、１９１−６を含む。また、回路ブロック１３２
（第１の回路ブロック）は、図１３Ｂに示すように、デ
ータＢ１、Ｂ２、Ｂ３がそれぞれ入力される、第１のノ
ア型ダイナミック回路を構成する第１のＮ型ＭＯＳトラ
ンジスタ１６１−２、１６１−４、１６１−６を含む。
３１、１３２、１３３、１３４が、それぞれ、隣接する
他の回路ブロック１１１、１１２に対して横方向に等間
隔（Ｌ０）で半導体基板に形成されている。回路ブロッ
ク１３１（第２の回路ブロック）は、図１３Ｂに示すよ
うに、イネーブル信号ＥＮがそれぞれ入力される、第２
のノア型ダイナミック回路を構成する第２のＮ型ＭＯＳ
トランジスタ１９１−１、１９１−３、１９１−５を含
む。回路ブロック１３２（第１の回路ブロック）は、図
１３Ｂに示すように、データＡ１、Ａ２、Ａ３がそれぞ
れ入力される、第１のノア型ダイナミック回路を構成す
る第１のＮ型ＭＯＳトランジスタ１６１−１、１６１−
３、１６１−５を含む。回路ブロック１３３（第２の回
路ブロック）は、第２のノア型ダイナミック回路を構成
する第３のＮ型ＭＯＳトランジスタ１９１−２、１９１
−４、１９１−６を含む。また、回路ブロック１３２
（第１の回路ブロック）は、図１３Ｂに示すように、デ
ータＢ１、Ｂ２、Ｂ３がそれぞれ入力される、第１のノ
ア型ダイナミック回路を構成する第１のＮ型ＭＯＳトラ
ンジスタ１６１−２、１６１−４、１６１−６を含む。
【０１１３】回路ブロック１３１、１３３において、ダ
ミードレイン拡散領域ｄｍ、ソース拡散領域ｓ、および
ダミーゲート電極が、他の回路ブロック１１１、１１２
に対して縦方向に形成されている。また、回路ブロック
１３２、１３４において、ドレイン拡散領域ｄ、ソース
拡散領域ｓ、およびゲート電極も、他の回路ブロック１
１１、１１２に対して縦方向に形成されている。ソース
拡散領域ｓとイネーブル信号ＥＮが入力されないダミー
ゲート電極は、接地電位Ｇに共通に接続される。
ミードレイン拡散領域ｄｍ、ソース拡散領域ｓ、および
ダミーゲート電極が、他の回路ブロック１１１、１１２
に対して縦方向に形成されている。また、回路ブロック
１３２、１３４において、ドレイン拡散領域ｄ、ソース
拡散領域ｓ、およびゲート電極も、他の回路ブロック１
１１、１１２に対して縦方向に形成されている。ソース
拡散領域ｓとイネーブル信号ＥＮが入力されないダミー
ゲート電極は、接地電位Ｇに共通に接続される。
【０１１４】また、各回路ブロックの横方向の接続によ
り、図１３Ｂに示すように、第１および第２のノア型ダ
イナミック回路１３５、１３６、１３７が構成される。
り、図１３Ｂに示すように、第１および第２のノア型ダ
イナミック回路１３５、１３６、１３７が構成される。
【０１１５】図１３Ａにおいて、左側で隣接する他の回
路ブロック１１１と第２の回路ブロック１３１との間の
距離Ｌ１が、右側で隣接する他の回路ブロック１１２と
第１の回路ブロック１３４との間の距離Ｌ２は、Ｌ１＜
Ｌ２なる関係にある。これは、他の回路ブロックとの間
隔が狭い領域に形成されるＳＴＩによってトランジスタ
特性が劣化する場合、そこに、ダミーとして設けられる
第２の回路ブロックを配置することで、第１の回路ブロ
ックにおけるトランジスタ特性の劣化（電流能力の低
下、閾値電圧の上昇等）を防止するためである。
路ブロック１１１と第２の回路ブロック１３１との間の
距離Ｌ１が、右側で隣接する他の回路ブロック１１２と
第１の回路ブロック１３４との間の距離Ｌ２は、Ｌ１＜
Ｌ２なる関係にある。これは、他の回路ブロックとの間
隔が狭い領域に形成されるＳＴＩによってトランジスタ
特性が劣化する場合、そこに、ダミーとして設けられる
第２の回路ブロックを配置することで、第１の回路ブロ
ックにおけるトランジスタ特性の劣化（電流能力の低
下、閾値電圧の上昇等）を防止するためである。
【０１１６】なお、本実施形態では、現在のところ、他
の回路ブロックとの間隔が狭い領域に形成されるＳＴＩ
によってトランジスタ特性が劣化する場合がほとんどで
あることに基づいて、他の回路ブロックとの距離が狭い
方にダミーの第２の回路ブロックを配置する場合につい
て例示および説明した。しかし、将来的に、他の回路ブ
ロックとの間隔が狭い領域に形成されるＳＴＩによって
トランジスタ特性が良化する場合が生じることも考える
と、この場合は、第１の回路ブロックと第２の回路ブロ
ックの配置を入れ換えればよい。
の回路ブロックとの間隔が狭い領域に形成されるＳＴＩ
によってトランジスタ特性が劣化する場合がほとんどで
あることに基づいて、他の回路ブロックとの距離が狭い
方にダミーの第２の回路ブロックを配置する場合につい
て例示および説明した。しかし、将来的に、他の回路ブ
ロックとの間隔が狭い領域に形成されるＳＴＩによって
トランジスタ特性が良化する場合が生じることも考える
と、この場合は、第１の回路ブロックと第２の回路ブロ
ックの配置を入れ換えればよい。
【０１１７】また、第４の実施形態と同様に、各回路ブ
ロックの縦方向の外側に、さらにソース拡散領域ｓを設
けることで、拡散領域の縮退の影響を削減し、ドレイン
ｄとダミードレインｄｍでの信号遅延によるレーシング
を削減することができる。
ロックの縦方向の外側に、さらにソース拡散領域ｓを設
けることで、拡散領域の縮退の影響を削減し、ドレイン
ｄとダミードレインｄｍでの信号遅延によるレーシング
を削減することができる。
【０１１８】以上のように、本実施形態によれば、拡散
領域の劣化と不均一をなくし、複数の第１のＮ型ＭＯＳ
トランジスタのドレインｄと、ダミーとして設けられる
第２および複数の第３のＮ型ＭＯＳトランジスタのダミ
ードレインｄｍでの信号遅延によるレーシングを削減す
ることができる。
領域の劣化と不均一をなくし、複数の第１のＮ型ＭＯＳ
トランジスタのドレインｄと、ダミーとして設けられる
第２および複数の第３のＮ型ＭＯＳトランジスタのダミ
ードレインｄｍでの信号遅延によるレーシングを削減す
ることができる。
【０１１９】（第６の実施形態）次に、本発明の第６の
実施形態として、主に、第３の実施形態における第１の
ノア型ダイナミック回路と、ダミーとして設けられた第
２のノア型ダイナミック回路とを、１つの回路ブロック
１４１として、縦型に配置するとともに、縦方向で隣接
する２つの第１のノア型ダイナミック回路で１つの第２
のノア型ダイナミック回路を兼用する構成について説明
する。
実施形態として、主に、第３の実施形態における第１の
ノア型ダイナミック回路と、ダミーとして設けられた第
２のノア型ダイナミック回路とを、１つの回路ブロック
１４１として、縦型に配置するとともに、縦方向で隣接
する２つの第１のノア型ダイナミック回路で１つの第２
のノア型ダイナミック回路を兼用する構成について説明
する。
【０１２０】図１４Ａは、本発明の第６の実施形態に係
る半導体集積回路の回路配置例を部分的に示す平面図で
ある。図１４Ｂは、本発明の第６の実施形態に係る半導
体集積回路の構成例を示す回路図である。なお、図１４
Ｂにおいて、図１０と同じ構成および機能を有する要素
には同じ符号を付して説明を省略する。
る半導体集積回路の回路配置例を部分的に示す平面図で
ある。図１４Ｂは、本発明の第６の実施形態に係る半導
体集積回路の構成例を示す回路図である。なお、図１４
Ｂにおいて、図１０と同じ構成および機能を有する要素
には同じ符号を付して説明を省略する。
【０１２１】図１４Ａにおいて、ソース拡散領域ｓ、デ
ータＡ１が入力されるゲート電極、ドレイン拡散領域ｄ
１、データＢ１が入力されるゲート電極、ソース拡散領
域ｓ、イネーブル信号ＥＮが入力されるゲート電極、ダ
ミードレイン拡散領域ｄｍ、ダミーゲート電極、ソース
拡散領域ｓ、データＡ２が入力されるゲート電極、ドレ
イン拡散領域ｄ１、データＢ２が入力されるゲート電
極、ソース拡散領域ｓが、隣接する他の回路ブロック１
１１、１１２に対して縦方向に順に形成されて回路ブロ
ック１４１が構成され、ダミーゲート電極とソース拡散
領域ｓは接地電位Ｇに共通に接続される。
ータＡ１が入力されるゲート電極、ドレイン拡散領域ｄ
１、データＢ１が入力されるゲート電極、ソース拡散領
域ｓ、イネーブル信号ＥＮが入力されるゲート電極、ダ
ミードレイン拡散領域ｄｍ、ダミーゲート電極、ソース
拡散領域ｓ、データＡ２が入力されるゲート電極、ドレ
イン拡散領域ｄ１、データＢ２が入力されるゲート電
極、ソース拡散領域ｓが、隣接する他の回路ブロック１
１１、１１２に対して縦方向に順に形成されて回路ブロ
ック１４１が構成され、ダミーゲート電極とソース拡散
領域ｓは接地電位Ｇに共通に接続される。
【０１２２】図１４Ｂにおいて、隣接する２つの第１の
ノア型ダイナミック回路の一方は、データＡ１が入力さ
れるＮ型ＭＯＳトランジスタ１４２と、データＢ１が入
力されるＮ型ＭＯＳトランジスタ１４３とで構成され
る。また、隣接する２つの第１のノア型ダイナミック回
路の他方は、データＡ２が入力されるＮ型ＭＯＳトラン
ジスタ１４４と、データＢ２が入力されるＮ型ＭＯＳト
ランジスタ１４５とで構成される。また、第２のノア型
ダイナミック回路は、イネーブル信号ＥＮが入力される
Ｎ型ＭＯＳトランジスタ１４６で構成される。
ノア型ダイナミック回路の一方は、データＡ１が入力さ
れるＮ型ＭＯＳトランジスタ１４２と、データＢ１が入
力されるＮ型ＭＯＳトランジスタ１４３とで構成され
る。また、隣接する２つの第１のノア型ダイナミック回
路の他方は、データＡ２が入力されるＮ型ＭＯＳトラン
ジスタ１４４と、データＢ２が入力されるＮ型ＭＯＳト
ランジスタ１４５とで構成される。また、第２のノア型
ダイナミック回路は、イネーブル信号ＥＮが入力される
Ｎ型ＭＯＳトランジスタ１４６で構成される。
【０１２３】以上のように、本実施形態によれば、複数
のデータが入力される隣接する２つの第１のノア型ダイ
ナミック回路が、ダミーとして設けられる１つの第２の
ノア型ダイナミック回路を兼用することで、セル面積を
低減することができるとともに、拡散領域の面積を大き
くして、縮退を防止することが可能になる。
のデータが入力される隣接する２つの第１のノア型ダイ
ナミック回路が、ダミーとして設けられる１つの第２の
ノア型ダイナミック回路を兼用することで、セル面積を
低減することができるとともに、拡散領域の面積を大き
くして、縮退を防止することが可能になる。
【０１２４】なお、本発明の他の実施形態として、図１
０に示すような遅延回路として機能するダミーの第２の
ノア型ダイナミック回路１９から供給されるクロックＣ
ＬＫ３によって、ナンド型ダイナミック回路７が起動さ
れる回路では、図１０の補償回路１１を図１７に示すよ
うなＰ型ＭＯＳトランジスタ１１ａ、１１ｂと、インバ
ータ１１ｃ（第２のインバータ）とで構成することで、
動作速度の高速化が可能になるとともに、グリッチの発
生を抑えて、更なる低電圧で安定した動作を実現でき、
更なる低消費電力化が可能となる、という利点がある。
０に示すような遅延回路として機能するダミーの第２の
ノア型ダイナミック回路１９から供給されるクロックＣ
ＬＫ３によって、ナンド型ダイナミック回路７が起動さ
れる回路では、図１０の補償回路１１を図１７に示すよ
うなＰ型ＭＯＳトランジスタ１１ａ、１１ｂと、インバ
ータ１１ｃ（第２のインバータ）とで構成することで、
動作速度の高速化が可能になるとともに、グリッチの発
生を抑えて、更なる低電圧で安定した動作を実現でき、
更なる低消費電力化が可能となる、という利点がある。
【０１２５】つまり、第１のノア型ダイナミック回路１
６の出力ノード６の信号ＮＯｏｕｔの電圧レベルが、イ
ンバータ１１ｃのスイッチング電圧より低くなると、イ
ンバータ１１ｃの出力信号が論理「Ｈ」レベルとなっ
て、Ｐ型ＭＯＳトランジスタ１１ｂが遮断状態になり、
図１８に示すように、第１のノア型ダイナミック回路１
６の出力信号ＮＯｏｕｔおよび第２のノア型ダイナミッ
ク回路１９の出力信号ＤＮＯｏｕｔのスリューレートは
急峻になる。
６の出力ノード６の信号ＮＯｏｕｔの電圧レベルが、イ
ンバータ１１ｃのスイッチング電圧より低くなると、イ
ンバータ１１ｃの出力信号が論理「Ｈ」レベルとなっ
て、Ｐ型ＭＯＳトランジスタ１１ｂが遮断状態になり、
図１８に示すように、第１のノア型ダイナミック回路１
６の出力信号ＮＯｏｕｔおよび第２のノア型ダイナミッ
ク回路１９の出力信号ＤＮＯｏｕｔのスリューレートは
急峻になる。
【０１２６】よって、ナンド型ダイナミック回路７の出
力信号ＮＡｏｕｔのリーク電流（貫通電流）が削減さ
れ、その出力信号ＮＡｏｕｔの電圧レベルが高電圧に保
持され、次段のインバータ９（第１のインバータ）の出
力信号ＷＬが論理「Ｌ」レベルに保持され易くなる。こ
のように、ダミーの遅延回路とカップリング容量の補償
回路とを好適に組み合わせることによって、ワード線１
０の信号ＷＬにおけるグリッチを更に効果的に抑えるこ
とができる。
力信号ＮＡｏｕｔのリーク電流（貫通電流）が削減さ
れ、その出力信号ＮＡｏｕｔの電圧レベルが高電圧に保
持され、次段のインバータ９（第１のインバータ）の出
力信号ＷＬが論理「Ｌ」レベルに保持され易くなる。こ
のように、ダミーの遅延回路とカップリング容量の補償
回路とを好適に組み合わせることによって、ワード線１
０の信号ＷＬにおけるグリッチを更に効果的に抑えるこ
とができる。
【０１２７】
【発明の効果】以上説明したように、本発明によれば、
ノア型ダイナミック回路にナンド型ダイナミック回路を
接続した方式で、動作速度を高速化し、動作の安定化お
よび低消費電力化を図るとともに、微細化プロセスによ
ってトランジスタ特性の劣化が生じない半導体集積回路
を実現することが可能になる、という格別な効果を奏す
る。
ノア型ダイナミック回路にナンド型ダイナミック回路を
接続した方式で、動作速度を高速化し、動作の安定化お
よび低消費電力化を図るとともに、微細化プロセスによ
ってトランジスタ特性の劣化が生じない半導体集積回路
を実現することが可能になる、という格別な効果を奏す
る。
【図１】 本発明の第１の実施形態に係る半導体集積回
路の一構成例を示す回路図
路の一構成例を示す回路図
【図２】 図１の各部信号のタイミングチャート
【図３】 図１の補償回路の他の構成例を示す回路図
【図４】 本発明の第１の実施形態における一致検出回
路の構成を示す回路図
路の構成を示す回路図
【図５】 本発明の第１の実施形態に係る半導体集積回
路の変形例を示す回路図
路の変形例を示す回路図
【図６】 本発明の第２の実施形態に係る半導体集積回
路の一構成例を示す回路図
路の一構成例を示す回路図
【図７】 図１のナンド型ダイナミック回路の他の構成
例を示す回路図
例を示す回路図
【図８】 本発明の第１の実施形態における正帰還回路
の構成を示す回路図
の構成を示す回路図
【図９Ａ】 本発明の第１の実施形態に係る半導体集積
回路に対してシミュレーションを行ない、補償回路がな
い場合の各部信号の遷移状態を示す波形図
回路に対してシミュレーションを行ない、補償回路がな
い場合の各部信号の遷移状態を示す波形図
【図９Ｂ】 本発明の第１の実施形態に係る半導体集積
回路に対してシミュレーションを行ない、図１の補償回
路１１を設けた場合の各部信号の遷移状態を示す波形図
回路に対してシミュレーションを行ない、図１の補償回
路１１を設けた場合の各部信号の遷移状態を示す波形図
【図９Ｃ】 本発明の第１の実施形態に係る半導体集積
回路に対してシミュレーションを行ない、図３の補償回
路１２を設けた場合の各部信号の遷移状態を示す波形図
回路に対してシミュレーションを行ない、図３の補償回
路１２を設けた場合の各部信号の遷移状態を示す波形図
【図１０】 本発明の第３の実施形態に係る半導体集積
回路の構成例を示す回路図
回路の構成例を示す回路図
【図１１Ａ】 本発明の第４の実施形態に係る半導体集
積回路の回路配置例を部分的に示す平面図
積回路の回路配置例を部分的に示す平面図
【図１１Ｂ】 本発明の第４の実施形態に係る半導体集
積回路の構成例を示す回路図
積回路の構成例を示す回路図
【図１２Ａ】 本発明の第４の実施形態に係る半導体集
積回路の回路配置の変形例を部分的に示す平面図
積回路の回路配置の変形例を部分的に示す平面図
【図１２Ｂ】 本発明の第４の実施形態に係る半導体集
積回路の構成の変形例を示す回路図
積回路の構成の変形例を示す回路図
【図１３Ａ】 本発明の第５の実施形態に係る半導体集
積回路の回路配置例を部分的に示す平面図
積回路の回路配置例を部分的に示す平面図
【図１３Ｂ】 本発明の第５の実施形態に係る半導体集
積回路の構成例を示す回路図
積回路の構成例を示す回路図
【図１４Ａ】 本発明の第６の実施形態に係る半導体集
積回路の回路配置例を部分的に示す平面図
積回路の回路配置例を部分的に示す平面図
【図１４Ｂ】 本発明の第６の実施形態に係る半導体集
積回路の構成例を示す回路図
積回路の構成例を示す回路図
【図１５】 本発明の第１の実施形態に係る半導体集積
回路の変形例を示す回路図
回路の変形例を示す回路図
【図１６】 本発明の第１の実施形態に係る半導体集積
回路の更なる変形例を示す回路図
回路の更なる変形例を示す回路図
【図１７】 本発明の他の実施形態に係る半導体集積回
路における補償回路の構成を示す回路図
路における補償回路の構成を示す回路図
【図１８】 図１７の補償回路を用いた場合における各
部信号のタイミングチャート
部信号のタイミングチャート
１ 半導体集積回路
２、１６ ノア型ダイナミック回路
３、３ａ、３ｂ クロック線
４ ノア型ダイナミック回路の入力部
５ アドレス線
６ ノア型ダイナミック回路の出力ノード（第１の出力
ノード） ７、１７ ナンド型ダイナミック回路 ８ ナンド型ダイナミック回路の出力ノード（第２の出
力ノード） ９、１４ インバータ １０ ワード線 １１、１２ 補償回路 １３ 一致検出回路 １５、１９ 第２のノア型ダイナミック回路 １６ｂ ２入力ナンド回路（スイッチ回路） １８ 正帰還回路 ２０、２０’、１４１ 回路ブロック １１１、１１２ 隣接する他の回路ブロック １３１、１３３ 第２の回路ブロック １３２、１３４ 第１の回路ブロック ＣＬＫ１ 第１のクロック ＣＬＫ２ 充電用クロック（第２のクロック） ＣＬＫ３ 放電用クロック（第２のクロック）
ノード） ７、１７ ナンド型ダイナミック回路 ８ ナンド型ダイナミック回路の出力ノード（第２の出
力ノード） ９、１４ インバータ １０ ワード線 １１、１２ 補償回路 １３ 一致検出回路 １５、１９ 第２のノア型ダイナミック回路 １６ｂ ２入力ナンド回路（スイッチ回路） １８ 正帰還回路 ２０、２０’、１４１ 回路ブロック １１１、１１２ 隣接する他の回路ブロック １３１、１３３ 第２の回路ブロック １３２、１３４ 第１の回路ブロック ＣＬＫ１ 第１のクロック ＣＬＫ２ 充電用クロック（第２のクロック） ＣＬＫ３ 放電用クロック（第２のクロック）
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Ｆターム(参考） 5F038 CA05 CA18 DF01 DF08 EZ08
EZ20
5J042 BA10 CA08 CA24 CA25 DA03
5J056 AA03 BB02 CC00 CC19 CC20
CC29 DD13 DD29 EE07 FF03
FF10 GG10 KK00 KK01
Claims (36)
- 【請求項１】 第１のクロックおよび第１の複数のデー
タが入力され、前記第１のクロックの立ち上がりから立
ち下がりまでの期間、または前記第１のクロックの立ち
下がりから立ち上がりまでの期間のいずれか一方の期間
で、電荷が第１の出力ノードに充電され、他方の期間に
おいて、前記第１の複数のデータがすべて一致する場
合、前記第１の出力ノードの電荷を保持し、前記第１の
複数のデータのうち少なくとも１つが不一致の場合、前
記第１の出力ノードの電荷を放電する少なくとも１つの
ノア（ＮＯＲ）型ダイナミック回路と、 第２のクロックおよび前記第１の出力ノードからの信号
が入力され、前記第２のクロックの立ち上がりから立ち
下がりまでの期間、または前記第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、前記第１の出力ノードの電荷が放電された場合、第
２の出力ノードの電荷を保持し、前記第１の出力ノード
の電荷が保持された場合、前記第２の出力ノードの電荷
を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイ
ナミック回路と、 前記第１の出力ノードが電荷を保持している状態で、前
記第２の出力ノードが電荷を放電した時に生ずる、前記
第１の出力ノードと前記第２の出力ノードとの間に形成
されるカップリング容量による前記第１の出力ノードの
電圧低下を補償する補償回路とを備えたことを特徴とす
る半導体集積回路。 - 【請求項２】 前記補償回路は、前記第２の出力ノード
の電荷が放電された場合、前記第１の出力ノードに電荷
を充電するフィードバック回路を備えたことを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】 前記ノア型ダイナミック回路は、 前記第１のクロックがゲートに供給され、ソースが接地
された第１のＮ型ＭＯＳトランジスタと、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第１のＰ型ＭＯＳトランジスタと、 前記第１の複数のデータがそれぞれのゲートに供給さ
れ、それぞれのソースに前記第１のＮ型ＭＯＳトランジ
スタのドレインが接続され、それぞれのドレインに前記
第１のＰ型ＭＯＳトランジスタのドレインが接続されて
前記第１の出力ノードを成す第２の複数のＮ型ＭＯＳト
ランジスタとを具備したことを特徴とする請求項１記載
の半導体集積回路。 - 【請求項４】 前記補償回路は、ゲートが前記ナンド型
ダイナミック回路の第２の出力ノードに接続され、ソー
スが電源に接続され、ドレインが前記ノア型ダイナミッ
ク回路の第１の出力ノードに接続されたＰ型ＭＯＳトラ
ンジスタを具備したことを特徴とする請求項１記載の半
導体集積回路。 - 【請求項５】 前記補償回路は、 前記ナンド型ダイナミック回路の第２の出力ノードが入
力端子に接続されたインバータと、 ゲートが前記インバータの出力端子に接続され、ソース
およびドレインが前記ノア型ダイナミック回路の第１の
出力ノードに共通接続されたＮ型ＭＯＳトランジスタを
具備したことを特徴とする請求項１記載の半導体集積回
路。 - 【請求項６】 前記補償回路は、 前記ナンド型ダイナミック回路の第２の出力ノードが入
力端子に接続されたインバータと、 ゲートが前記インバータの出力端子に接続され、ソース
およびドレインが前記ノア型ダイナミック回路の第１の
出力ノードに共通接続されたＭＯＳトランジスタを具備
したことを特徴とする請求項１記載の半導体集積回路。 - 【請求項７】 前記ノア型ダイナミック回路は、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第１のＰ型ＭＯＳトランジスタと、 接地電位と前記第１の複数のデータが入力され、前記ノ
ア型ダイナミック回路の第１の出力ノードに電荷が充電
される間、接地電位を選択出力し、その後、前記複数の
データを選択出力するスイッチ回路と、 前記スイッチ回路の出力信号がそれぞれゲートに供給さ
れ、それぞれのソースが接地され、それぞれのドレイン
が前記第１のＰ型ＭＯＳトランジスタのドレインに接続
されて前記第１の出力ノードを成す複数のＮ型ＭＯＳト
ランジスタとを具備したことを特徴とする請求項１記載
の半導体集積回路。 - 【請求項８】 前記半導体集積回路は、一致検出回路を
備え、前記一致検出回路は、第２の複数のデータおよび
第３の複数のデータがそれぞれ１つずつ入力され、デー
タが一致するか否かを検出し、その検出結果を前記第１
の複数のデータとして出力することを特徴とする請求項
１記載の半導体集積回路。 - 【請求項９】 第１のクロックおよび第１の複数のデー
タが入力され、前記第１のクロックの立ち上がりから立
ち下がりまでの期間、または前記第１のクロックの立ち
下がりから立ち上がりまでの期間のいずれか一方の期間
で、電荷が第１の出力ノードに充電され、他方の期間に
おいて、前記第１の複数のデータがすべて一致する場
合、前記第１の出力ノードの電荷を保持し、前記第１の
複数のデータのうち少なくとも１つが不一致の場合、前
記第１の出力ノードの電荷を放電する少なくとも１つの
ノア（ＮＯＲ）型ダイナミック回路と、 第２のクロックおよび前記第１の出力ノードからの信号
が入力され、前記第２のクロックの立ち上がりから立ち
下がりまでの期間、または前記第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、前記第１の出力ノードの電荷が放電された場合、第
２の出力ノードの電荷を保持し、前記第１の出力ノード
の電荷が保持された場合、前記第２の出力ノードの電荷
を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイ
ナミック回路とを備え、前記第１のクロックと前記第２
のクロックは同相であることを特徴とする半導体集積回
路。 - 【請求項１０】 前記第２のクロックは、供給開始と停
止の制御が行われることを特徴とする請求項９記載の半
導体集積回路。 - 【請求項１１】 前記第１のクロックと前記第２のクロ
ックは同一であり、前記第１および第２のクロックの立
ち上がり時間が、前記ノア型ダイナミック回路の第１の
出力ノードの電荷放電時間よりも長いことを特徴とする
請求項９記載の半導体集積回路。 - 【請求項１２】 前記第２のクロックの立ち上がり時間
は、前記第１のクロックの立ち上がり時間よりも長く、
且つ前記ノア型ダイナミック回路の第１の出力ノードの
電荷放電時間よりも長いことを特徴とする請求項９記載
の半導体集積回路。 - 【請求項１３】 前記半導体集積回路は、第２のノア型
ダイナミック回路と、前記第２のノア型ダイナミック回
路の第３の出力ノードが入力端子に接続され、出力端子
から前記第２のクロックを供給するインバータを備え、 前記第２のノア型ダイナミック回路は、 前記第１のクロックがゲートに供給され、ソースが接地
された第３のＮ型ＭＯＳトランジスタと、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、 １つのゲートが電源に接続され、残りのゲートが接地さ
れ、それぞれのソースに前記第３のＮ型ＭＯＳトランジ
スタのドレインが接続され、それぞれのドレインに前記
第２のＰ型ＭＯＳトランジスタのドレインが接続されて
前記第３の出力ノードを成す第４の複数のＮ型ＭＯＳト
ランジスタとを具備したことを特徴とする請求項９記載
の半導体集積回路。 - 【請求項１４】 前記第４の複数のＮ型ＭＯＳトランジ
スタのうちゲートが電源に接続されたＮ型ＭＯＳトラン
ジスタは、物理配置上、前記インバータの入力端子から
最も遠い位置にあることを特徴とする請求項１３記載の
半導体集積回路。 - 【請求項１５】 前記第２のクロックは、前記ナンド型
ダイナミック回路の第２の出力ノードを充電するクロッ
クと、前記第２の出力ノードを放電するクロックとから
なり、前記充電するクロックは、前記第１のクロックと
同一で、前記放電するクロックの立ち上がり時間は、前
記ノア型ダイナミック回路の第１の出力ノードの電荷放
電時間よりも長いことを特徴とする請求項１記載の半導
体集積回路。 - 【請求項１６】 前記ナンド型ダイナミック回路は、前
記第２のクロックの立ち上がりから立ち下がりまでの期
間、または前記第２のクロックの立ち下がりから立ち上
がりまでの期間のいずれか一方の期間で、前記第２の出
力ノードに電荷を充電し、前記第２のクロックの半周期
期間に、前記第２の出力ノードの電荷を保持することを
特徴とする請求項１記載の半導体集積回路。 - 【請求項１７】 前記半導体集積回路は、インバータが
縦続接続され、最終段のインバータの出力端子が初段の
インバータの入力端子および前記ナンド型ダイナミック
回路の第２の出力ノードに接続された正帰還回路を備
え、前記正帰還回路は、前記第２のクロックの１周期期
間、前記第２の出力ノードの電荷を保持することを特徴
とする請求項１記載の半導体集積回路。 - 【請求項１８】 前記第１のクロックと前記第２のクロ
ックは、デューティー比が異なり、且つ電圧レベルが共
に前記ノア型ダイナミック回路および前記ナンド型ダイ
ナミック回路の動作電圧よりも低いことを特徴とする請
求項１記載の半導体集積回路。 - 【請求項１９】 前記半導体集積回路は、第２のノア型
ダイナミック回路と、前記第２のノア型ダイナミック回
路の第３の出力ノードが入力端子に接続され、出力端子
から前記第２のクロックを供給するインバータを備え、 前記第２のノア型ダイナミック回路は、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、 電源電位と接地電位が入力され、前記ノア型ダイナミッ
ク回路の前記第１の出力ノードに電荷が充電される間、
前記接地電位を選択出力し、その後、前記電源電位を選
択出力するスイッチ回路と、 前記スイッチ回路の出力信号がゲートに供給され、ソー
スが接地され、ドレインが前記第２のＰ型ＭＯＳトラン
ジスタのドレインに接続された第３のＰ型ＭＯＳトラン
ジスタと、 ゲートおよびソースが接地され、ドレインが前記第２の
Ｐ型ＭＯＳトランジスタのドレインに接続された複数の
第４のＮ型ＭＯＳトランジスタとを具備したことを特徴
とする請求項１記載の半導体集積回路。 - 【請求項２０】 前記ノア型ダイナミック回路は、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第１のＰ型ＭＯＳトランジスタと、 接地電位と前記第１の複数のデータが入力され、前記ノ
ア型ダイナミック回路の第１の出力ノードに電荷が充電
される間、接地電位を選択出力し、その後、前記複数の
データを選択出力するスイッチ回路と、 前記スイッチ回路の出力信号がそれぞれゲートに供給さ
れ、それぞれのソースが接地され、それぞれのドレイン
が前記第１のＰ型ＭＯＳトランジスタのドレインに接続
されて前記第１の出力ノードを成す複数のＮ型ＭＯＳト
ランジスタとを具備したことを特徴とする請求項９記載
の半導体集積回路。 - 【請求項２１】 前記半導体集積回路は、一致検出回路
を備え、前記一致検出回路は、第２の複数のデータおよ
び第３の複数のデータがそれぞれ１つずつ入力され、デ
ータが一致するか否かを検出し、その検出結果を前記第
１の複数のデータとして出力することを特徴とする請求
項９記載の半導体集積回路。 - 【請求項２２】 前記第２のクロックは、前記ナンド型
ダイナミック回路の第２の出力ノードを充電するクロッ
クと、前記第２の出力ノードを放電するクロックとから
なり、前記充電するクロックは、前記第１のクロックと
同一で、前記放電するクロックの立ち上がり時間は、前
記ノア型ダイナミック回路の第１の出力ノードの電荷放
電時間よりも長いことを特徴とする請求項９記載の半導
体集積回路。 - 【請求項２３】 前記ナンド型ダイナミック回路は、前
記第２のクロックの立ち上がりから立ち下がりまでの期
間、または前記第２のクロックの立ち下がりから立ち上
がりまでの期間のいずれか一方の期間で、前記第２の出
力ノードに電荷を充電し、前記第２のクロックの半周期
期間に、前記第２の出力ノードの電荷を保持することを
特徴とする請求項９記載の半導体集積回路。 - 【請求項２４】 前記半導体集積回路は、インバータが
縦続接続され、最終段のインバータの出力端子が初段の
インバータの入力端子および前記ナンド型ダイナミック
回路の第２の出力ノードに接続された正帰還回路を備
え、前記正帰還回路は、前記第２のクロックの１周期期
間、前記第２の出力ノードの電荷を保持することを特徴
とする請求項９記載の半導体集積回路。 - 【請求項２５】 前記第１のクロックと前記第２のクロ
ックは、デューティー比が異なり、且つ電圧レベルが共
に前記ノア型ダイナミック回路および前記ナンド型ダイ
ナミック回路の動作電圧よりも低いことを特徴とする請
求項９記載の半導体集積回路。 - 【請求項２６】 前記半導体集積回路は、第２のノア型
ダイナミック回路と、前記第２のノア型ダイナミック回
路の第３の出力ノードが入力端子に接続され、出力端子
から前記第２のクロックを供給するインバータを備え、 前記第２のノア型ダイナミック回路は、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、 電源電位と接地電位が入力され、前記ノア型ダイナミッ
ク回路の前記第１の出力ノードに電荷が充電される間、
前記接地電位を選択出力し、その後、前記電源電位を選
択出力するスイッチ回路と、 前記スイッチ回路の出力信号がゲートに供給され、ソー
スが接地され、ドレインが前記第２のＰ型ＭＯＳトラン
ジスタのドレインに接続された第３のＰ型ＭＯＳトラン
ジスタと、 ゲートおよびソースが接地され、ドレインが前記第２の
Ｐ型ＭＯＳトランジスタのドレインに接続された複数の
第４のＮ型ＭＯＳトランジスタとを具備したことを特徴
とする請求項９記載の半導体集積回路。 - 【請求項２７】 第１のクロックおよび第１の複数のデ
ータが入力され、前記第１のクロックの立ち上がりから
立ち下がりまでの期間、または前記第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、前記第１の複数のデータがすべて一致する場
合、前記第１の出力ノードの電荷を保持し、前記第１の
複数のデータのうち少なくとも１つが不一致の場合、前
記第１の出力ノードの電荷を放電するために、前記第１
のクロックがゲートに供給され、ソースが電源に接続さ
れた第１のＰ型ＭＯＳトランジスタと、接地電位と前記
第１の複数のデータが入力され、前記第１の出力ノード
に電荷が充電される間、接地電位を選択出力し、その
後、前記複数のデータを選択出力する第１のスイッチ回
路と、前記第１のスイッチ回路の出力信号がそれぞれゲ
ートに供給され、それぞれのソースが接地され、それぞ
れのドレインが前記第１のＰ型ＭＯＳトランジスタのド
レインに接続されて前記第１の出力ノードを成す複数の
第１のＮ型ＭＯＳトランジスタとを有する少なくとも１
つの第１のノア（ＮＯＲ）型ダイナミック回路と、 第２のクロックおよび前記第１の出力ノードからの信号
が入力され、前記第２のクロックの立ち上がりから立ち
下がりまでの期間、または前記第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、前記第１の出力ノードの電荷が放電された場合、第
２の出力ノードの電荷を保持し、前記第１の出力ノード
の電荷が保持された場合、前記第２の出力ノードの電荷
を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイ
ナミック回路と、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、電源電
位と接地電位が入力され、前記第１のノア型ダイナミッ
ク回路の前記第１の出力ノードに電荷が充電される間、
前記接地電位を選択出力し、その後、前記電源電位を選
択出力する第２のスイッチ回路と、前記第２のスイッチ
回路の出力信号がゲートに供給され、ソースが接地さ
れ、ドレインが前記第２のＰ型ＭＯＳトランジスタのド
レインに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートおよびソースが接地され、ドレインが前記第２の
Ｐ型ＭＯＳトランジスタのドレインに接続された複数の
第３のＮ型ＭＯＳトランジスタとを有する少なくとも１
つの第２のノア（ＮＯＲ）型ダイナミック回路と、 前記第２のノア型ダイナミック回路の第３の出力ノード
が入力端子に接続され、出力端子から前記第２のクロッ
クを供給するインバータとを備え、 前記第１のノア型ダイナミック回路を構成する前記複数
の第１のＮ型ＭＯＳトランジスタと、前記第２のノア型
ダイナミック回路を構成する前記第２のＮ型ＭＯＳトラ
ンジスタおよび前記複数の第３のＮ型ＭＯＳトランジス
タとは、１つの回路ブロックとして半導体基板に形成さ
れるとともに、前記複数の第１のＮ型ＭＯＳトランジス
タと、前記第２のＮ型ＭＯＳトランジスタおよび前記複
数の第３のＮ型ＭＯＳトランジスタとは、隣接する他の
回路ブロックに対して横方向に、それらのソースおよび
ドレインを構成する拡散領域と、それらのゲート電極と
が順に形成され、 前記１つの回路ブロックにおいて、前記複数の第１のＮ
型ＭＯＳトランジスタと、前記第２のＮ型ＭＯＳトラン
ジスタおよび前記複数の第３のＮ型ＭＯＳトランジスタ
のうち、いずれか一方のドレインを構成する拡散領域が
外側に形成されることを特徴とする半導体集積回路。 - 【請求項２８】 前記隣接する他の回路ブロックとの間
に形成される浅いトレンチ分離領域によって拡散領域の
特性が劣化する場合、前記第２のＮ型ＭＯＳトランジス
タおよび前記複数の第３のＮ型ＭＯＳトランジスタのド
レインを構成する拡散領域が外側に形成されることを特
徴とする請求項２７記載の半導体集積回路。 - 【請求項２９】 前記隣接する他の回路ブロックとの間
に形成される浅いトレンチ分離領域によって拡散領域の
特性が良化する場合、前記複数の第１のＮ型ＭＯＳトラ
ンジスタのドレインを構成する拡散領域が外側に形成さ
れることを特徴とする請求項２７記載の半導体集積回
路。 - 【請求項３０】 前記複数の第１のＮ型ＭＯＳトランジ
スタ、または前記第２のＮ型ＭＯＳトランジスタおよび
前記複数の第３のＮ型ＭＯＳトランジスタのドレインを
構成する拡散領域の外側に、さらにソースを構成する拡
散領域が形成されることを特徴とする請求項２７記載の
半導体集積回路。 - 【請求項３１】 第１のクロックおよび第１の複数のデ
ータが入力され、前記第１のクロックの立ち上がりから
立ち下がりまでの期間、または前記第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、前記第１の複数のデータがすべて一致する場
合、前記第１の出力ノードの電荷を保持し、前記第１の
複数のデータのうち少なくとも１つが不一致の場合、前
記第１の出力ノードの電荷を放電するために、前記第１
のクロックがゲートに供給され、ソースが電源に接続さ
れた第１のＰ型ＭＯＳトランジスタと、接地電位と前記
第１の複数のデータが入力され、前記第１の出力ノード
に電荷が充電される間、接地電位を選択出力し、その
後、前記複数のデータを選択出力する第１のスイッチ回
路と、前記第１のスイッチ回路の出力信号がそれぞれゲ
ートに供給され、それぞれのソースが接地され、それぞ
れのドレインが前記第１のＰ型ＭＯＳトランジスタのド
レインに接続されて前記第１の出力ノードを成す複数の
第１のＮ型ＭＯＳトランジスタとを有する複数の第１の
ノア（ＮＯＲ）型ダイナミック回路と、 第２のクロックおよび前記第１の出力ノードからの信号
が入力され、前記第２のクロックの立ち上がりから立ち
下がりまでの期間、または前記第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、前記第１の出力ノードの電荷が放電された場合、第
２の出力ノードの電荷を保持し、前記第１の出力ノード
の電荷が保持された場合、前記第２の出力ノードの電荷
を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回
路と、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、電源電
位と接地電位が入力され、前記第１のノア型ダイナミッ
ク回路の前記第１の出力ノードに電荷が充電される間、
前記接地電位を選択出力し、その後、前記電源電位を選
択出力する第２のスイッチ回路と、前記第２のスイッチ
回路の出力信号がゲートに供給され、ソースが接地さ
れ、ドレインが前記第２のＰ型ＭＯＳトランジスタのド
レインに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートおよびソースが接地され、ドレインが前記第２の
Ｐ型ＭＯＳトランジスタのドレインに接続された複数の
第３のＮ型ＭＯＳトランジスタとを有する複数の第２の
ノア（ＮＯＲ）型ダイナミック回路と、 前記第２のノア型ダイナミック回路の第３の出力ノード
が入力端子に接続され、出力端子から前記第２のクロッ
クを供給するインバータとを備え、 前記第１のノア型ダイナミック回路を構成する前記複数
の第１のＮ型ＭＯＳトランジスタが構成される第１の回
路ブロックと、前記第２のノア型ダイナミック回路を構
成する前記第２のＮ型ＭＯＳトランジスタおよび前記複
数の第３のＮ型ＭＯＳトランジスタが構成される第２の
回路ブロックとが、それぞれ、隣接する他の回路ブロッ
クに対して、それらのソースおよびドレインを構成する
拡散領域と、それらのゲート電極とが縦方向に順に形成
され、且つ前記第１の回路ブロックと前記第２の回路ブ
ロックとが横方向に交互に等間隔で半導体基板に形成さ
れ、 前記隣接する他の回路ブロックとの距離に応じて、前記
第１の回路ブロックと前記第２の回路ブロックとの配置
を異ならせたことを特徴とする半導体集積回路。 - 【請求項３２】 前記隣接する他の回路ブロックとの間
に形成される浅いトレンチ分離領域によって前記第１ま
たは第２の回路ブロックにおける拡散領域の特性が劣化
する場合、前記第１および第２の回路ブロックのうち前
記隣接する他の回路ブロックとの距離が短い方に前記第
２の回路ブロックを配置することを特徴とする請求項３
１記載の半導体集積回路。 - 【請求項３３】 前記隣接する他の回路ブロックとの間
に形成される浅いトレンチ分離領域によって前記第１ま
たは第２の回路ブロックにおける拡散領域の特性が良化
する場合、前記第１および第２の回路ブロックのうち前
記隣接する他の回路ブロックとの距離が長い方に前記第
２の回路ブロックを配置することを特徴とする請求項３
１記載の半導体集積回路。 - 【請求項３４】 前記第１および第２の回路ブロックに
おける縦方向で外側のドレインを構成する拡散領域の外
側に、さらにソースを構成する拡散領域が形成されるこ
とを特徴とする請求項３１記載の半導体集積回路。 - 【請求項３５】 第１のクロックおよび第１の複数のデ
ータが入力され、前記第１のクロックの立ち上がりから
立ち下がりまでの期間、または前記第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、前記第１の複数のデータがすべて一致する場
合、前記第１の出力ノードの電荷を保持し、前記第１の
複数のデータのうち少なくとも１つが不一致の場合、前
記第１の出力ノードの電荷を放電するために、前記第１
のクロックがゲートに供給され、ソースが電源に接続さ
れた第１のＰ型ＭＯＳトランジスタと、接地電位と前記
第１の複数のデータが入力され、前記第１の出力ノード
に電荷が充電される間、接地電位を選択出力し、その
後、前記複数のデータを選択出力する第１のスイッチ回
路と、前記第１のスイッチ回路の出力信号がそれぞれゲ
ートに供給され、それぞれのソースが接地され、それぞ
れのドレインが前記第１のＰ型ＭＯＳトランジスタのド
レインに接続されて前記第１の出力ノードを成す複数の
第１のＮ型ＭＯＳトランジスタとを有する複数の第１の
ノア（ＮＯＲ）型ダイナミック回路と、 第２のクロックおよび前記第１の出力ノードからの信号
が入力され、前記第２のクロックの立ち上がりから立ち
下がりまでの期間、または前記第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、前記第１の出力ノードの電荷が放電された場合、第
２の出力ノードの電荷を保持し、前記第１の出力ノード
の電荷が保持された場合、前記第２の出力ノードの電荷
を放電する複数のナンド（ＮＡＮＤ）型ダイナミック回
路と、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、電源電
位と接地電位が入力され、前記第１のノア型ダイナミッ
ク回路の前記第１の出力ノードに電荷が充電される間、
前記接地電位を選択出力し、その後、前記電源電位を選
択出力する第２のスイッチ回路と、前記第２のスイッチ
回路の出力信号がゲートに供給され、ソースが接地さ
れ、ドレインが前記第２のＰ型ＭＯＳトランジスタのド
レインに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートおよびソースが接地され、ドレインが前記第２の
Ｐ型ＭＯＳトランジスタのドレインに接続された複数の
第３のＮ型ＭＯＳトランジスタとを有する複数の第２の
ノア（ＮＯＲ）型ダイナミック回路と、 前記第２のノア型ダイナミック回路の第３の出力ノード
が入力端子に接続され、出力端子から前記第２のクロッ
クを供給するインバータとを備え、 前記複数の第１のノア型ダイナミック回路のうち、隣接
する他の回路ブロックに対して縦方向で隣接する２つの
第１のノア型ダイナミック回路のそれぞれを構成する前
記複数の第１のＮ型ＭＯＳトランジスタは、前記複数の
第２のノア型ダイナミック回路のうち１つの第２のノア
型ダイナミック回路を構成する前記第２のＮ型ＭＯＳト
ランジスタおよび前記複数の第３のＮ型ＭＯＳトランジ
スタを兼用して、１つの回路ブロックとして半導体基板
に形成されるとともに、前記複数の第１のＮ型ＭＯＳト
ランジスタと、前記第２のＮ型ＭＯＳトランジスタおよ
び前記複数の第３のＮ型ＭＯＳトランジスタとは、隣接
する他の回路ブロックに対して縦方向に、それらのソー
スおよびドレインを構成する拡散領域と、それらのゲー
ト電極とが順に形成されることを特徴とする半導体集積
回路。 - 【請求項３６】 第１のクロックおよび第１の複数のデ
ータが入力され、前記第１のクロックの立ち上がりから
立ち下がりまでの期間、または前記第１のクロックの立
ち下がりから立ち上がりまでの期間のいずれか一方の期
間で、電荷が第１の出力ノードに充電され、他方の期間
において、前記第１の複数のデータがすべて一致する場
合、前記第１の出力ノードの電荷を保持し、前記第１の
複数のデータのうち少なくとも１つが不一致の場合、前
記第１の出力ノードの電荷を放電するために、前記第１
のクロックがゲートに供給され、ソースが電源に接続さ
れた第１のＰ型ＭＯＳトランジスタと、接地電位と前記
第１の複数のデータが入力され、前記第１の出力ノード
に電荷が充電される間、接地電位を選択出力し、その
後、前記複数のデータを選択出力する第１のスイッチ回
路と、前記第１のスイッチ回路の出力信号がそれぞれゲ
ートに供給され、それぞれのソースが接地され、それぞ
れのドレインが前記第１のＰ型ＭＯＳトランジスタのド
レインに接続されて前記第１の出力ノードを成す複数の
第１のＮ型ＭＯＳトランジスタとを有する少なくとも１
つの第１のノア（ＮＯＲ）型ダイナミック回路と、 第２のクロックおよび前記第１の出力ノードからの信号
が入力され、前記第２のクロックの立ち上がりから立ち
下がりまでの期間、または前記第２のクロックの立ち下
がりから立ち上がりまでの期間のいずれか一方の期間
で、前記第１の出力ノードの電荷が放電された場合、第
２の出力ノードの電荷を保持し、前記第１の出力ノード
の電荷が保持された場合、前記第２の出力ノードの電荷
を放電する少なくとも１つのナンド（ＮＡＮＤ）型ダイ
ナミック回路と、 前記第１のクロックがゲートに供給され、ソースが電源
に接続された第２のＰ型ＭＯＳトランジスタと、電源電
位と接地電位が入力され、前記第１のノア型ダイナミッ
ク回路の前記第１の出力ノードに電荷が充電される間、
前記接地電位を選択出力し、その後、前記電源電位を選
択出力する第２のスイッチ回路と、前記第２のスイッチ
回路の出力信号がゲートに供給され、ソースが接地さ
れ、ドレインが前記第２のＰ型ＭＯＳトランジスタのド
レインに接続された第２のＮ型ＭＯＳトランジスタと、
ゲートおよびソースが接地され、ドレインが前記第２の
Ｐ型ＭＯＳトランジスタのドレインに接続された複数の
第３のＮ型ＭＯＳトランジスタとを有する少なくとも１
つの第２のノア（ＮＯＲ）型ダイナミック回路と、 前記第２のノア型ダイナミック回路の第３の出力ノード
が入力端子に接続され、出力端子から前記第２のクロッ
クを供給する第１のインバータと、 前記第１の出力ノードが電荷を保持している状態で、前
記第２の出力ノードが電荷を放電した時に生ずる、前記
第１の出力ノードと前記第２の出力ノードとの間に形成
されるカップリング容量による前記第１の出力ノードの
電圧低下を補償する補償回路とを備え、 前記補償回路は、 ゲートが前記第２の出力ノードに接続され、ソースが電
源に接続された第３のＰ型ＭＯＳトランジスタと、 ソースが前記第３のＰ型ＭＯＳトランジスタのドレイン
に接続され、ドレインが前記第１の出力ノードに接続さ
れた第４のＰ型ＭＯＳトランジスタと、 入力端子が前記第４のＰ型ＭＯＳトランジスタのドレイ
ンに接続され、出力端子が前記第４のＰ型ＭＯＳトラン
ジスタのゲートに接続された第２のインバータとを具備
したことを特徴とする半導体集積回路。
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