JPH02210688A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体装置、特に広範な電源電圧と電源の種類
に対応できる微細素子で構成された高集積の半導体装置
に関する。 （従来の技術］ 近年、ラップトツブパソコンや電子手帳に代表される携
帯型電子情報機器、磁気媒体を用いずに音声録音を行な
う固体録音機やイメージを記録する固体カメ−５（電子
スチルカメラ）などに代表される携帯型電子メディア機
器が市場に現われはじめている。これら携帯型電子機器
が広く普及するためには、電池動作、あるいは電池によ
る情報保持動作（バッテリーバックアップ）が可能な超
高集積回路（以下ＵＬＳＩと略す）の実現が鍵になる。 また他方、より高性能の電子計算機を実現するための大
容量補助記憶装置として、磁気ディスクよりも高速のア
クセスが可能な半導体ディスクに対するニーズが高まっ
ている。半導体ディスクには、電池による情報保持動作
が可能な超大容量のメモリＬＳＩが必要になる。 これら用途に用いるＵＬＳ　Ｉには、以下が要求される
。（１）広範な電源電圧範囲（１〜５．５Ｖ）での動作
、これにより、多種類の電源、例えば現在のＴＴＬ互換
デジタルＬＳＩの標準電源電圧である５ｖ、あるいは将
来のＴＴＬ互換デジタルＬＳＩの標準電源電圧の候補の
−っである３、３Ｖ、リチウムなどを用いた一次電池の
代表的な出力電圧である３〜３．６ｖ、カドミウムとニ
ッケルによる二次電池の代表的な出力電圧である１、２
Ｖ、などに対して一つのチップで対応することができる
。 （２）電源電圧の時間変化（短期あるいは長期）への対
応、これにより、電池の電圧の経時変化や、標準動作と
バッテリバックアップ動作問の移行時の電源切り換えに
伴って生じる電圧変動を受けても誤動作を起こす心配が
なくなる。 （３）動作時あるいはバッテリバックアップ動作時にお
ける消費電力の低減。これらにより、小形のバッテリに
よっても長期間、動作させることができる。 （４）過渡電流の低減。これにより、電池の電圧の過渡
変動を小さくすることができ、誤動作を防止できる。 広い電源電圧範囲で動作するマイクロプロセッサの製品
の例は（株）日本電気　４ビツトマイクロプロセツサ　
ハンドブック　１４８ページに記載されている。製品型
名はμＰＤ７５０７ＳＣである。このマイクロプロセッ
サの動作電源電圧範囲は２．２〜６．ＯＶである。また
、最小２ｖでデータメモリの情報を保持することができ
る。同様に、スタティックメモリにおいても、推奨動作
電源電圧は５Ｖ、情報保持（リテンシ目ン）時は２Ｖと
いうのが一般的である。 電池バックアップ用のダイナミックメモリとしては、情
報保持（リフレッシュ）時の消費電流を低減した例が、
アイ・イー・イー・イー・ジャーナル・オブ・ソリッド
・ステート・サーキッツ。 第２３巻、第１号、第１２〜第１８頁（１９８８）（Ｉ
　Ｅ　Ｅ　Ｅ　　Ｊｏｕｎａｌ　ｏｆ　５ｏｌｉｄ−５
ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ。 Ｖｏｌ、２３．　Ｎｏ、１．　ｐｐ、１２−１８．　Ｆ
ｅｂｒｕａｒｙ１９８８）において論じられている。こ
の場合の標準動作電源電圧と情報保持時の電源電圧は、
ともに５ｖである。

【発明が解決しようとする課題】

上述した、マイクロプロセッサやスタティックメモリに
おいては、２〜５ｖという広い動作電源電圧範囲を有す
るものの、電源電圧＝５Ｖを中心に設計されているため
、許容された電源電圧変動範囲（通常は±１０％）以外
での動作に対しては、動作速度（マイクロプロセッサの
場合は最高クロック周波数、スタティックメモリの場合
はアクセス時間に相当）は保証されておらず、とくに低
い電源電圧では、動作速度は著しく低下するのが通例で
ある。また、動作速度の電源電圧依存性も製品によりま
ちまちであるため、システムを構成するＬＳＩのうち最
も遅い動作速度に一致させねばならず、５ｖ以外での動
作では、必要な性能が得られなかったり、低い電源電圧
におけるシステム設計を著しく困難にしたりしていた。 また、これらＬＳＩは最低動作電源電圧が２．２ｖであ
るため、前述した多種の電源の全てに対応することがで
きず、システム構成上の制約を受けていた。 また、前述したダイナミックメモリをシステムに組み込
む場合を考えると。その最小電源電圧は４．５ｖとなり
、前述した多種の電源への対応がさらに困難になる。と
りわけ、標準動作電源電圧と情報保持時の電源電圧との
間に差がないため、電源切り換え回路の構成が非常に複
雑になり、情報保持を難しくしていた。 半導体素子の微細化は急速に進展しており、０．５ミク
ロン以下の加工技術を用いれば、ある程度のシステムを
１チツプ上に集積した、いわゆるシステムＬＳＩを構成
することも可能になってきている。こうしたシステムＬ
ＳＩにおいては、それを構成する各ＬＳＩブロックの動
作電源電圧範囲、動作速度が整合していることが要求さ
れる。 しかし、前述したとうり、従来のＬＳＩを組合せただけ
では、このようなシステムＬＳＩを構成することはでき
なかった。 本発明の目的は、多種の電源電圧に対応でき、消費電力
が小さく、微細加工に見合った素子性能を活かすこ

【課題を解決するための手段１ 上記目的は、電池バックアップに適した低消費電力モー
ドを有し、かつ最小１ｖ程度の低電源電圧でも動作する
ＬＳＩ回路ブロックと、動作モードに最適な内部電源環
境をＬＳＩに提供する電源電圧変換回路、信号振幅を変
換する入出力回路とにより装置を構成することにより達
成できる。 （作用１ 情報の蓄積や処理を行なう、主たるＬＳＩブロックを外
部電源電圧の値によらず、はぼ一定の低い電圧で動作さ
せることにより、広い電源電圧範囲にわたってほぼ一定
の速度性能を得ることができる。また、必要に応じて、
外部電源電圧をＬＳＩブロックの動作電圧まで下げるこ
とができるため、情報保持時の消費電力を必要最低限の
値にまで低減すると同時に、電池バックアップ回路を簡
単な構成にすることができる。さらには、主たるＬＳＩ
ブロックを構成する微細な素子の特性に見合った最適な
動作電圧を外部電源電圧の値とは独立して設定できるた
め、高集積度、高速性および低消費電力を同時にみたす
ことができる。 【実施例】 第１図は本発明によるＬＳＩチップの基本概念を説明す
る実施例である。同図で１はＬＳＩチップであり、一般
に、情報記憶機能あるいは情報処理機能を有するＬＳＩ
チップを指し、ダイナミック型、スタティック型などの
ランダムアクセスメモリ（ＲＡＭ）あるいはシリアルア
クセスメモリ（ＳＡＭ）あるいはリードオンリメモリ（
ＲＯＭ）などのメモリＬＳＩ、さらには、マイクロプロ
セッサ（ＭＰＵ）、メモリマネジメントユニット（ＭＭ
Ｕ）、浮動小数点演算ユニット（ＦＰＵ）のようなロジ
ックＬＳ１．さらには、それらを複数集積したシステム
ＬＳＩなどの、いずれの形式のＬＳＩチップでもよい、
また、その構成素子はバイポーラ型トランジスタ、ＭＩ
Ｓ型トランジスタ、これらの素子の組合せ、あるいはシ
リコン以外の材料、例えばガリウム砒素の素子を用いて
も良い。２は外部電源電圧の降下を検出して電池による
バックアップ状態に移行させる電源回路の例である。こ
のような電源回路により、商用電源の瞬断によりＶ　Ｅ
ＸＴが低下しても、ＬＳＩチップに蓄えられた必要な情
報の消失を防止できる。この中で、３は電源電圧の降下
検出回路、ＳＷは情報保持時に電池から外部電源端子に
電流が流れるのを防止するためのスイッチ、４はスイッ
チの制御信号、Ｂは電池、ｖＢＴはその電圧であり、情
報保持モードにおいてはこの電池を電源としてチップ全
体は動作する。Ｄは通常動作時に電池に電流が流入する
のを防止するためのダイオードである。 この電源回路により、通常動作時においては、Ｖ　ＥＸ
Ｔが、情報保持時においては、ＶＢＴがチップの電源端
子（ＰＡＤＩ）に印加される。 さて、この例では、通常動作と情報保持動作の違いをＬ
ＳＩチップ上の検出手段により検出する。 ここで５ａ、５ｂは主たる回路ブロック、５はそれらの
集合、６はチップ外部から入力した電源電圧Ｖｃｃを各
回路ブロックの電源電圧ＶＣＬ、、ＶＣＬｌｌに変換す
るための電源電圧変換回路である。６のなかで、６ａ、
６ｃは通常動作時用の変換回路。 ６ｂ、６ｄは情報保持時用の変換回路を示している。一
般に、情報保持時においては通常動作時に比べて、回路
の動作電圧や動作電流は小さくてすむため、電源電圧を
供給する電圧変換回路の消費電流を小さくして駆動能力
を落しても支障がない。 これにより、主たる回路ブロックの低消費電流化と相ま
って、ＬＳＩチップ全体の消費電流を著しく低減するこ
とが可能になる。なお、この例では２つの電圧変換回路
を切り換える方式を示したが、変換回路の数は３つ以上
であってもかまわない。 また、１つの電圧変換回路を用いて、その出力電圧や消
費電流を変化させてもかまわない。 ５Ｗ６ａ、５Ｗ６ｃはＶｃｃがＶＣＬ、やＶｃ＋、ｎに
ほぼ等しい値にまで低下した場合、電源電圧Ｖａｃを直
接、回路ブロックに印加するためのスイッチである。ス
イッチを用いることにより、電圧変換回路をオフにして
、さらに消費電流を低減することができる。なお、以上
の例では、スイッチと複数の電圧変換回路とにより電源
電圧変換回路を構成した例について述べたが、同様の効
果が得られれば、１つの電圧変換回路を用いてもかまわ
ない、また、同図中９は基準電圧Ｖムの発生回路である
。この電圧を基に内部電源電圧ＶＣ！Ｌ１やＶｃｂｎを
発生する。 ８は情報保持動作状態であることを示す信号ＰＤの発生
回路である。ＰＤの発生方法としてはいくつか考えられ
るが、ここでは電源電圧Ｖｃｃと参照電圧Ｖｅｘとを比
較し、前者が後者よりも小さいときにＰＤを出力すると
いう方法を用いている６１０はリミッ゛り・エネーブル
信号ＬＭの発生回路である。電源電圧が内部電源電圧よ
りも高く、電圧変換回路（電圧リミッタ）を動作させる
ときには高電圧（”　１　”　）を、外部電源電圧が内
部ｉ！電源電圧等しいところまで低下したときには低電
圧（１”）をそれぞれ出力する。後者の場合には電源電
圧を直接回路ブロックに印加すると同時に、電圧変換回
路を動作させず、消費電流を小さく抑える０図に示した
例では、電源電圧Ｖｃｃと参照電圧ＶＬＸとを比較し、
前者が後者よりも大きいときにＬＭを出力している。２
つの信号ＰＤとＬＭとにより電源電圧変換回路の出力電
圧や消費電流などを切り換えることができる。また、図
中７は入出力バッファ、１１はチップ外部と制御信号や
データの授受を行うための入出力バス、１２はチップ内
部にあって回路ブロック間で制御信号やデータの授受を
行うための内部バスである。入出力バッファはレベル変
換回路を兼ねており、チップ内部の論理信号振幅と外部
の論理信号振幅が一致しなくても、制御信号やデータの
受は渡しをすることができる。また、情報保持動作状態
においては、チップ外部と内部の間で制御信号やデータ
の受は渡しをする必要がないため、情報保持状態信号Ｐ
Ｄにより人出カバソファをオフする。 第２図（ａ）は電源電圧Ｖｃｃと内部電源電圧ＶＣＬの
関係の一例を示す図である。同図で、横軸は電源電圧Ｖ
ｃｃ、縦軸は内部電源電圧ＶＣＬに対応する。ここでは
、標準電源電圧を３〜３，６Ｖ。 情報保持時の電源電圧を１〜２Ｖ、標準動作時と情報保
持時の切り換えを行うための参照電圧Ｖｅｘを２６５ｖ
としたが、標準電源電圧の最小値Ｖｃｃ（□ｎ）、情報
保持時の電源電圧の最大値Ｖａｔ（−ａｘ）、参照電圧
Ｖｃｘとの間に Ｖａｔ（−ａｘ）　＜　Ｖｅｘ＜　Ｖｃｃ（−ｉｎ）な
る関係が成り立てば、ここに示した値でなくともかまわ
ない、また、標準動作時における内部電源電圧ＶＣＬは
１．５ｖとしたが、電源電圧ＶＯＣを越えない範囲で１
回路の動作性能に応じた適当な電圧値に設定して差し支
えない、また、この例においては、１．５ｖ以下の電源
電圧において電源電圧ＶＣＣを直接、内部回路に印加す
るため、ＶＬＸの値を１．５ｖにしている。 このＬＳＩチップにおいて、電源電圧ｖｃｃが時間的に
変化した場合の、内部電源電圧ＶＣＬ、　２つの制御信
号ＬＭ、ＰＤのそれぞれの時間変化の例を第２図（ｂ）
に示す、ここでは、時間ｔ０〜ｔ。 にかけて、電源電圧Ｖｃｃが３．５〜１ｖに低下し、時
間ｔ、〜ｔ７にかけて、電源電圧Ｖｃｃが１〜３．５ｖ
に上昇する場合を考えている。電源電圧ＶｃｃがＶｃｘ
＝２．５Ｖよりも小さくなるｔ□〜ｔｓの期間、信号Ｐ
Ｄが高電圧（“１″）になり、チップは情報保持状態と
なる。また、電源電圧ＶｃｃがＶＬＸ＝１．５Ｖよりも
小さくなるｔ２〜ｔ、の期間、信号ＬＭは低電圧（”　
Ｏ”　）になり、チップには電源電圧Ｖｃｃが直接、印
加される。なお、ここに示した電圧値はひとつの例であ
り、他の電圧の組合せでも同様に適用できる。 第２図（ｃ）および（ｄ）には、リミッタ・エネーブル
信号ＬＭを発生する方法および回路の構成の一例を示す
。信号ＬＭは、電源電圧Ｖｃｃを低下させていったとき
に、内部電源電圧ＶＣＬ、にはじめて等しくなるところ
で高電圧（１”）から低電圧（“０”）に遷移させてや
ればよい、この例では、電源電圧ＶＣＣに比例する電圧
βＸＶｃｃ（０≦β≦１）と参照電圧ＶＬとを比較回路
により比較し、前者が大きいときに高電圧（“１”）、
前者が小さいときに低電圧（“０″）を出力している。 このように電源電圧Ｖｃｃに比例する電圧を用いて高電
圧と低電圧の間の電圧を入力とすることにより、比較回
路の電圧増幅率を大きくとることができるなど１回路動
作上、都合が良い０例えば、β＝０．５、ＶＬ、＝０．
７５Ｖ（ｉ’）場合、ＶＬｘ”　１　、５■となり、電
源電圧Ｖｃｃが１．５Ｖ以上のときにリミッタ・エネー
ブル信号ＬＭが高電圧（”　１　”　）となり、電圧変
換回路が動作する。ここで、電源電圧Ｖｃｃに比例する
電圧は抵抗分割などにより発生することができる。 第２図（ｅ）および（ｆ）には、情報保持状態信号ＰＤ
を発生する方法および回路の構成の一例を示す６基本的
には、前述したＬＭ発生回路と同様な回路で構成できる
。この場合、電源電圧Ｖｃｃに比例する電圧αｘｖｃｃ
（０≦α≦１）は比較回路の反転入力端子に入力する１
例えば、α＝０．５、ＶＬ＝０．７５Ｖの場合、Ｖｃｘ
＝２．５Ｖとなり、電源電圧Ｖｃｃが２．５ｖ以下のと
きに情報保持状態信号ＰＤが高電圧（′１”）となり、
情報保持状態になる。ここで、電源電圧ｖｃｃに比例す
る電圧は抵抗Ｒ１とＲ２の抵抗分割により発生している
。抵抗Ｒ□とＲ８は半導体基板中に形成された不純物拡
散層やポリシリコン、さらにはＭＩＳ−ＦＥＴのチャネ
ル抵抗などいずれを用いて構成しても構わない。 第３図（ａ）は、スタティックメモリをその一部に含む
ＬＳＩに本発明を適用した一実施例を示している０図中
％５Ｃはスタティックメモリのメモリセルアレー、５ｄ
は論理回路等の情報保持を必要としない回路ブロックで
あり、それぞれの電源電圧はＶａｔ、ｍおよびＶＣＬ、
である、メモリセルは４つのＮチャネルＭＯ８−ＦＥＴ
　　Ｔ、〜Ｔ、と２つの抵抗素子Ｒ７、Ｒ１とからなっ
ている。抵抗値をＲとすると、１つのメモリセルあたり
に流れる電流値はｖＣＬｚ　／　Ｒとなる。したがって
、情報保持時には雑音余裕（ノイズマージン）が確保で
きる範囲内で電圧値をできるだけ下げることが望ましい
、第３図（ｂ）に示すように、この例では、標準動作時
のＶ　ａｔ、ｔを１．５ｖ、情報保持時のＶＣＬ、を１
ｖとしている。論理回路ブロック５ｄはインバータや論
理ゲートなどにより構成されている０図中、矢印の付い
ているＴｉ２．　Ｔｉ、はＰチャネＪＬ／ＭＯ８−ＦＥ
Ｔ、ソノ他（７）Ｔ、。、Ｔ１．はＮチャネルＭＯ５−
ＦＥＴを示している。情報保持時には、これら論理回路
は動作させる必要がないため、電源電圧を供給する必要
がない。したがって、ここでは標準動作時のＶＣＬ、を
１．５ｖ、情報保持時のＶＣＬ、をＯｖとしている。内
部電源電圧ＶｃＬａおよびＶ　ＣＬ　Ｌは電源電圧変換
回路６ｅあるいはスイッチとして動作するＰチャネルＭ
Ｏ８−ＦＥＴ　　Ｔ、とにより供給される。電源電圧変
換回路は、差動増幅回路Ａ１、差動増幅回路の動作電流
を制御するためにもうけられた抵抗Ｒ３と２つのＮチャ
ネルＭＯ８−ＦＥＴ　　Ｔ、、Ｔ４、差動増幅回路の反
転入力端子への帰還量を制御するためにもうけた３つの
抵抗Ｒ９〜Ｒ６とＰチャネルＭＯ５−ＦＥＴ　　Ｔいお
よびスイッチとして動作するＰチャネルＭＯ８−ＦＥＴ
　　Ｔ、、トカら構成されている。電源電圧が高く、内
部電源電圧をＶｃｃから降下させる場合には、リミッタ
・エネーブル信号ＬＭが高電圧（“１”）になる。この
時、Ｔ、がカットオフする、と同時にＴ３が導通し、差
動増幅回路Ａ１にバイアス電流が供給され、非反転入力
の電圧ＶＬに比例した電圧が出力される。 これと反対に、信号ＬＭが低電圧（”Ｏ”）の時には、
Ｔ３がカットオフし、差動増幅回路にバイアス電流が供
給されなくなる。そのため、電源電圧Ｖｃｃが直接、内
部電源電圧として出力される。 情報保持動作時には情報保持信号ＰＤが高電圧（′″１
　”　）　、になる、この時には、トランジスタＴ、が
カットオフし、回路ブロック５ｄへの電源供給を停止す
る。一方、Ｔ４がカットオフし、差動増幅回路のバイア
ス電流の値は抵抗Ｒ３によって決まるようになる。情報
保持状態においてメモリセルアレーが消費する電流は非
常に小さく、かつ時間的にほぼ一定の直流電流とみなす
ことができる。したがって、差動増幅回路の負荷駆動能
力は標準動作時に比べて格段に小さくてもよく、バイア
ス電流を著しく低下させても、動作上、支障がない、ま
た同時にＴ、を導通させ、差動増幅回路の帰還量を大き
くすることにより、情報保持動作時の内部電源電圧を下
げている。これにより。 情報保持時のチップ全体の消費電流を著しく低減するこ
とができる。なお、この例では、ＶＬ：０．７５ｖ、Ｒ
４＝Ｒ，＝３Ｒ５としている。このときのＶＣＬ２の値
は、標準動作時で１．５ｖ、情報保持時で１．０■とな
る。 第３図（ｂ）は電源電圧Ｖｃｃと内部電源電圧ＶＣＬ、
およびＶｃｌユの関係の一例を示している。同図で、横
軸は電源電圧Ｖｃｃ、縦軸は内部電源電圧ＶＣＬである
。ここでは第２図（ａ）の例と同様。 標準電源電圧を３〜３．６ｖ、情報保持時の電源電圧を
１〜２ｖ、標準動作時と情報保持時の切り換えを行うた
めの参照電圧Ｖｃｘを２．５ｖとした。 標準動作時における内部電源電圧ＶＯＬ、およびＶＣＬ
、は１．５ｖ、情報保持時における内部電源電圧Ｖ　Ｃ
ＬＩは１ｖとしたが、それぞれ電源電圧Ｖｃｃを越えな
い範囲で、回路の動作性能に応じた適当な電圧値に設定
して差し支えない。 このＬＳＩチップにおいて、電源電圧Ｖｃｃが時間的に
変化した場合の、内部電源電圧Ｖ　ＣＬ、およびＶｃｌ
、、、　２つの制御信号ＬＭ、ＰＤのそれぞれの時間変
化の例を第３図（ｃ）に示す。ここでは、時間ｔ０〜ｔ
２にかけて、電源電圧Ｖｃｃが３．３〜２ｖに低下し、
時間ｔ、〜１ｓにかけて、電源電圧Ｖｃｃが２〜３．３
ｖに上昇する場合を考えている。 電源電圧ＶｃｃがＶｃｘ＝　２　、５　Ｖよりも小さく
なるｔ１〜ｔ４の期間、信号ＰＤが高電圧（“１″）に
なり、チップは情報保持状態となる。また、この時間範
囲において電源電圧Ｖｃｃは１．５ｖよりも小さくなら
ないため、信号ＬＭは高電圧（１′１”）のままである
。 以上述べた実施例によれば、標準動作時においては高速
に動作し、情報保持時においては必要最低限の電力で情
報を保持することのできるスタティックメモリあるいは
、スタティックメモリをその一部に含むＬＳＩを実現す
ることができる。なお、以上の実施例では、高抵抗負荷
によるスタティックメモリセルを用いた例について述べ
たが、その他にも例えば、２つのＣＭＯＳインバータと
２つの選択トランジスタとからなるＣＭＯ８型メモ型上
モリセルつのＮＡＮＤゲートあるいはＮＯＲゲートを用
いたラッチ回路などにより記憶回路を構成する場合にも
同様に本発明を適用できる。 第４図（ａ）は、ダイナミックメモリに本発明を適用し
た一実施例を示している０図中、５ｅは１．５ｖ以下の
電源電圧で動作するダイナミックメモリであり、一つの
メモリセルは、ＮチャネルＭＯ８−ＦＥＴ　　Ｔ、、お
よび蓄積容量Ｃｓ、により構成されている。１３はメモ
リセルアレー　１４はロウ・アドレス・バッファ、１５
はカラム・アドレス・バッファ、１６はロウ・アドレス
・ストローブ（ＲＡＳ）入力バッファ、１７はカラム・
アドレス・ストローブ（ＣＡＳ）入力バッファ、１８は
ライト・エネーブル（ＷＥ）入力バッファ、１９はデー
タ人力バッファ、２０はデータ出力バップア、２１はロ
ウ・アドレス・ストローブ（ＲＡＳ）信号をもとに制御
クロックを発生するクロック発生回路、２２はカラム・
アドレス・ストローブ（ＣＡＳ）信号をもとに制御クロ
ックを発生するクロック発生回路、２３は書き込みクロ
ック発生回路、２４はリフレッシュ（ＲＦＳＨ）信号発
生回路、２５はリフレッシュアドレス発生回路、２６は
リフレッシュアドレスと外部入力アドレスの切り換えを
行うマルチプレクサである。 ダイナミックメモリでは蓄積容量Ｃｓ工に電荷を蓄える
ことにより情報を記憶しているため、情報保持時におい
ても、周期的に信号電荷を読出して再書き込みをおこな
う、いわゆるリフレッシュ動作が必要となり、メモリセ
ルアレー以外の一部周辺回路も動作させる必要がある。 また、十分な雑音余裕を確保するためには、情報保持時
においても標準動作時と同等の信号電荷量を確保する必
要がある。そこで、この例では、第４図（ｂ）に示すよ
うに、情報保持時と標準動作時の内部電源電圧を変化さ
せず、１．５Ｖ　（一定）としている、情報保持時にお
いてはチップ外部との入出力を行う必要がないため、全
ての入出力バッファ１４〜２０は信号ＰＤによりカット
オフしている。また、マルチプレクサを信号ＰＤにより
制御し、情報保持時にはリフレッシュアドレス発生回路
により出力されるアドレスに切り換えている。リフレッ
シュ動作時には、信号ＲＦ８Ｈが高電圧（“１”）にな
る、この信号はリフレッシュアドレス発生回路に入力さ
れ、リフレッシュアドレスを順次、増加または減少させ
る。同時に、ＲＦＳＨはクロック発生回路２１を起動し
、リフレッシュに必要なりロックを発生する。内部電源
電圧ＶＣＬは、電源電圧変換回路６ｆおよびスイッチと
して動作するＰチャネルＭＯ５−’ＦＥＴ　　Ｔ工、と
により供給される。電源電圧変換回路は、差動増幅回路
Ａ２、差動増幅回路の動作電流を制御するためにもうけ
られた抵抗Ｒ１と３つのＮチャネルＭＯＳ−Ｆ　Ｅ　Ｔ
ｉ工いＴ８いＴ４７、差動増幅回路の反転入力端子への
帰還量を制御するためにもうけた２つの抵抗Ｒ１いＲ１
，とから構成されている。電源電圧が高く、内部電源電
圧をＶｃｃから降下させる場合には、リミッタ・エネー
ブル信号ＬＭが高電圧（“１″）になる、この時、Ｔ１
４がカットオフする、と同時にＴ１．が導通し、差動増
幅回路Ａ３にバイアス電流が供給され、非反転入力の電
圧ＶＬに比例した電圧が出力される。これと反対に、信
号ＬＭが低電圧（Ｏ”）の時には、Ｔｉ、がカットオフ
し、差動増幅回路にバイアス電流が供給されなくなる。 そのため、電源電圧Ｖｃｃが直接、内部電源電圧として
出力される。情報保持動作時には情報保持信号ＰＤが高
電圧（１”）になる、この時にはＴユ、をカットオフし
、差動増幅回路のバイアス電流の値を抵抗Ｒ１によって
決めている。情報保持状態で、かつ周辺回路が動作して
いない期間は消費電流が小さい、したがって、差動増幅
回路の負荷駆動能力は標準動作時に比べて格段に小さく
てもよく、バイアス電流を著しく低下させても、動作上
支障がない。リフレッシュ動作時には、信号ＲＦＳＨを
電圧変換回路６にフィードバックしてＴ工、を導通させ
、差動増幅回路のバイアス電流を標準動作時と同程度の
値としている。こうすることにより、リフレッシュ動作
期間中、データ線の充放電や周辺回路の動作に必要な電
源電流を供給することができる。したがって、情報保持
時においても、雑音余裕を低下させることなくチップ全
体の消費電流を著しく低減することができる。なお、コ
ノ例では、ＶＬ＝０．７５Ｖ、Ｒ１゜：Ｒ，、としてＶ
ａｔ、；１　、５　Ｖを得ているが、この他の電圧値や
抵抗値の組合せでも構わない。 このＬＳＩチップにおいて、電源電圧Ｖｃｃが時間的に
変化した場合の、内部電源電圧ｖｃシ、２つの制御信号
ＬＭ、ＰＤ、リフレッシュ信号ＲＦＳＨ１および差動増
幅回路のバイアス電流値のそれぞれの時間変化の例を第
４図（ｂ）に示す。 ここでは、時間ｔ６〜ｔ２にかけて、電源電圧Ｖｃｃが
３．３〜２ｖに低下し１時間ｔ、〜１．にかけて、電源
電圧Ｖｃｃが２〜３．３ｖに上昇する場合を考えている
。電源電圧ＶｃｃがＶｅｘ”　２　、５　Ｖよりも小さ
くなるｔ１〜ｔ、の期間、信号ＰＤが高電圧（′１′″
）になり、チップは情報保持状態となる。 また、この時間範囲において電源電圧Ｖｃｃは１．５ｖ
よりも小さくならないため、信号ＬＭは高電圧（”　ｌ
　”　）のままである、情報保持期間中、リフレッシュ
動作時には、標準動作時と同程度のバイアス電流ＩＢ１
を流し、それ以外は十分小さな値Ｉａｓを流している。 以上述べた例では、同じアドレス・バスからロウ・アド
レスとカラム・アドレスを時間的に切り換えて取り込む
、いわゆるアドレス・マルチプレクス方式を用いている
が、全てのアドレスを同時に取り込む一般的な方式を用
いても本発明を同様に適用できる。また、特願昭６３−
１４８１０４や特願昭６３−２２２３１７に述べられて
いるような、プレートを駆動してデータ線の電圧振幅を
低減するダイナミックメモリを用いることにより、より
低消費電力のメモリを実現することができる。 第５図（ａ）および（ｂ）は情報保持時におけるリフレ
ッシュ信号ＲＦＳＨのタイミングの一例を示している。 ここでは、４０９６サイクルで全メモリアレーをリフレ
ッシュする場合の例を示している。電源電圧を、例えば
１．５ｖ以下にまで低下させることにより、メモリ全体
の消費電流を大幅に下げることができるため、６４Ｍｂ
程度の大容量のメモリであっても、リフレッシュサイク
ルを４０９６から増やす必要がなくなり、システムを構
成しやすくなる。情報保持状態に移行して最初の４０９
６サイクルで集中リフレッシュ、すなわち比較的短い周
期Ｔｃユで信号ＲＦＳＨを発生させている。これは、標
準動作時におけるリフレッシュ制御がＲＦＳＨによる内
部リフレッシュとは無関係であるためである。こうした
初期化を行うことにより、状態が移行する前後でリフレ
ッシュ周期の仕様を満たさなくなる危険性を回避するこ
とができる。第５図（ａ）では、集中リフレッシュの後
、一定の周期Ｔｃ２で信号ＲＦＳＨを発生させている。 これに対して同図（ｂ）では、周期Ｔｃ、で集中リフレ
ッシュを繰り返している、集中リフレッシュ中の信号Ｒ
ＦＳＨの周期は、最初の集中リフレッシュと同じ値Ｔｃ
ユにしている。これは他の値でも差し支えないが、信号
発生回路の構成上、同じ値にしたほうが都合が良い。 第６図は第５図（ａ）の例にたいするリフレッシュ周期
Ｔａ、のチップ温度依存性の一例を示している。チップ
温度と情報保持時間の関係は１例えばアイ・イー・イー
・イー・トランザクションズ・オン・エレクトロン・デ
バイセズ、第３５巻、第８号、第１２５７〜１２６３頁
（１９８７）（Ｉ　Ｅ　Ｅ　Ｅ　Ｔｒａｎｓａｃｔｉｏ
ｎｓ　ｏｎ　Ｅ　ｌｅｃｔｒｏｎＤｅｖｉｃａ＋＋ｓ、
　　Ｖｏｌ、３５　、　　Ｎｏ、８．　ｐｐ、１２５７
−１２８３　、　Ａｕｇｕｓｔ　１９８７　）において
論じられている。これによれば、チップ温度が０〜１０
０℃まで変化したときの情報保持時間の変化は約３桁で
ある。したがって、リフレッシュ周期Ｔｃ８を第６図の
ように変化させれば、実際の情報保持特性に合わせるこ
とができる。情報保持状態においては、チップの消費電
力は極めて小さくなるため、環境温度とチップ温度との
差はほとんどない。したがって、低い環境温度で使用す
ることにより、リフレッシュ周期を伸ばし、さらに低電
力化することができる。これにより、電池を電源とする
携帯型電子機器などに搭載するのに適したダイナミック
メモリを供することができる。なお、第６図のような温
度依存性を有する発振回路は特開昭６０−１３６０８８
に述べられている。 第７図は第５図（ｂ）の例において、リフレッシュ不良
が発生したときの例を示している０図において、横軸は
リフレッシュ周期、縦軸は累積不良度数である。リフレ
ッシュ周期Ｔｃ３に対して。 １ビツトのみ不良となっている。メモリのごく一部のみ
が不良の場合、不良メモリセルを、あらかじめチップ上
に設けておいた予備のメモリセルで置換することにより
修復する、いわゆる欠陥救済技術がある。この技術は、
例えば、アイ・イー・イー・イー・ジャーナル・オブ・
ソリッド・ステート・サーキッツ、第１６巻、第５号、
第４７９〜４８７頁（１９８１）　　（Ｉ　Ｅ　Ｅ　Ｅ
　Ｊ　ｏｕｒｎａｌ　ｏｆＳｏｌｉｄ　−５ｔａｔｅ　
Ｃ１ｒｃｕｉｔｓ、　Ｖｏｌ、　１６　、　Ｎｏ、　５
　。 ｐ９．４７９−４８７．１９８１）において論じられて
いる。この技術は第７図のようなリフレッシュ不良に対
しても同様に適用できる。しかし、従来の欠陥救済技術
では、予備のメモリセルを必要とするため、チップ面積
の増大を招くという欠点があった。第８図（ａ）、（ｂ
）、（ｃ）に示したのは、予備のメモリセルを用いない
リフレッシュ不良救済技術の例である。これは、第７図
においてリフレッシュ周期Ｔｃ３で不良となるメモリセ
ルのみを、それよりも短い周期１例えばＴｃ４でリフレ
ッシュするというものである。以下、第８図を用いて説
明する。第８図（ａ）はこの不良救済技術を用いたとき
の、情報保持時におけるリフレッシュ信号ＲＦＳＨのタ
イミングの一例を示している。 ここでは、アドレス１がリフレッシュ不良である場合を
考えている。図に示すように、ひとつの集中リフレッシ
ュから次の集中リフレッシュの間、周期Ｔｃ４でアドレ
ス１をリフレッシュしている。 こうすれば、全アドレスを短い周期Ｔｃ、でリフレッシ
ュする場合に比べて消費電流を著しく低減することがで
きる。各リフレッシュ周期の間には４０９６　Ｘ　Ｔ　
（！ｘ≦Ｔｃ４≦Ｔｃ、が成り立つ必要がある。第８図
（ｂ）はリフレッシュアドレスおよびリフレッシュ信号
ＲＦＳＨを発生する回路構成の一例、同図（ｃ）はその
動作タイミングを示している。同図（ｂ）において％ｏ
ＳＣはクロックφ。を発生する発振器、ＤＶ、、ＤＶ、
、ＤＶ、はクロックφ。の整数倍の周期を有するクロッ
クφ、。 φ、、φ、を発生する分局器、３０は１３ビツトのシン
クロナス・カウンタ、３１はリフレッシュアドレス発生
回路、３２はリフレッシュ信号（ＲＦＳＨ）発生回路、
工、はインバータ、Ｇ工はＡＮＤゲート、Ｇ２はＯＲゲ
ートをそれぞれ示している。カウンタはクロックφ、に
より動作し、Ｒｅｓｅｔ端子に高電圧（”　１　”　”
）が印加され、カウンタ出力が全て低電圧（”Ｏ”）に
リセットされた状態から計数を開始する。出力が４０９
７になると出力Ｑ８２が高電圧（１″′）となり、計数
を停止する。図中ｅはカウンタ・エネーブル信号である
。カウンタの動作中、ｅは高電圧（”　１　”　）であ
るため、リフレッシュアドレス発生回路の出力ａｒ０〜
ａｒ、□にはカウンタの出力Ｑ０〜Ｑ工、が出−力され
る。カウンタが停止した後、ｅは低電圧（′０”）とな
り、ａｒ６〜ａ　ｒＬｌには不良アト１スａｓ、〜ａｓ
ｈ□が出力される。同様に、カウンタの動作中はクロッ
クφ、が、カウンタ停止後はクロックφいがそれぞれリ
フレッシュ信号発生回路から出力される。これにより、
カウンタの動作中は周期Ｔｃ工で４０９６回集中リフレ
ッシュを行い、カウンタ停止後は周期Ｔｃ、で不良アド
レスのみをリフレッシュすることができる。なお、ここ
では一つの不良アドレスのみを救済する例について述べ
たが、複数の不良アドレスを救済する場合についても、
同様に本発明が適用できる。 以上述べた実施例によれば、標準動作時においては高速
に動作し、情報保持時においては必要最低限の電力で情
報を保持することのできるダイナミックメモリあるいは
、ダイナミックメモリをその一部に含むＬＳＩを実現す
ることができる。さらには、従来ダイナミックメモリで
問題となっていた電源電圧変動にたいしても、第４図に
示したように、内部回路を例えば１．５ｖのような低電
圧で動作させることにより、外部電源電圧が大きく変化
しても、安定に動作させることができる。 いままで述べてきた実施例においては、標準動作状態と
情報保持動作状態の違いをＬＳＩチップ上に設けた検出
手段により検出していたが、動作状態をチップ外部から
コントロールしても構わない。第９図は情報保持状態へ
の移行を外部からコントロールする、本発明の他の一実
施例を示している。この中で、４ｂはチップ外部から入
力される情報保持状態信号、ＩＢは第１図のＬＳＩチッ
プと同様、情報記憶機能あるいは情報処理機能を有する
ＬＳＩチップ、ＰＡＤ３は情報保持状態信号を受信する
ためのポンディングパッドをそれぞれ示している。第１
図のＬＳＩチップと異なる点は、チップ上に検出手段と
情報保持状態信号の発生手段を設ける必要がないことで
ある。このチップを第１図のＬＳＩチップとは別に設計
しても良いし、一つのチップを設計し、ボンディングの
切り換えやアルミニウム配線のマスタスライスで分けて
もかまわない。 第１０図（ａ）は第９図のＬＳＩチップを電池Ｂを電源
として動作させる場合を示している。電池の電圧値は、
その種類により１〜３．６ｖなどの広範囲に分布する。 したがって、情報保持状態への移行を電圧変化で検出す
る方法に比べて、システムが外部からコントロールでき
るほうが都合が良い。第１０図（ｂ）は内部電源電圧Ｖ
ＣＬの電源電圧Ｖｃｃに対する依存性を示している。こ
の例では、標準電源電圧範囲を１〜３６６ｖとし。 １．５〜３．６ＶのときにはＶＣＬ＝１．５Ｖ、１〜１
．５ｖのときにはＶｃＬ＝Ｖｃｃとしている。こうする
ことにより、１〜３，６ｖといった広い電源電圧範囲に
わたって内部電源電圧の変化を小さく抑えること、がで
き、動作速度や消費電流、動作余裕といった動作性能の
電源電圧依存性がほとんどないＬＳＩを実現することが
できる。また、電源電圧を変化させることなく、必要に
応じて情報保持状態へ移行させることができるため、シ
ステムの状態に応じて不必要な電力消費を抑え、電池で
動作する電子機器の動作時間を長くすることができる。 第１図や第９図に示した電池バックアップ回路をチップ
上に取り込み、電源の切り換えをチップ上でおこなうよ
うにしたＬＳＩの構成例を第１１図（ａ）に示す。この
図で、ＩＣは第１図のＬＳＩチップと同様、情報記憶機
能あるいは情報処理機能を有するＬＳＩチップ、４０は
電源切り換え回路、４１は電源降下検出回路、ＳＬ、Ｓ
Ｂは電源降下検出回路が発生する切り換え信号。 ５Ｗ−０ａ、ＳＷ４＠ｂは切り換え信号ＳＬ、Ｓａによ
り電源の切り換えを行うスイッチ、ＰＡＤ４は電池の電
圧を印加するためのポンディングパッドをそれぞれ示し
ている。このように、電源の切り換えをチップ上で行う
ことにより、システム（ボード）に電池バックアップ回
路を実装する必要がなくなり、部品点数が削減でき、製
造コストや実装密度を改善できる。また、ＬＳＩの特性
に応じた電源切り換え回路を搭載できるため、ユーザは
電源切り換え時に問題となる電源電圧の過渡変動を気に
する必要がなくなり、使い易いチップを提供することが
できる。第１１図（ｂ）は電源切り換え回路４０の具体
的な構成例を示している。図において、４２．４３は差
動増幅回路、４４．４５はその出力、Ｔ１いＴ２゜は電
源の切り換えを行うスイッチに相当するＰチャネルＭＯ
８−ＦＥＴ、４６は電源切り換え回路の出力である。以
下、この回路の動作を説明する。差動増幅回路４２の非
反転入力と反転入力にはそれぞれＶｃｃとＶＢＴに比例
する電圧γＶｃｃとγｖＢＴを印加する。同様に、差動
増幅回路４３の非反転入力と反転入力にはそれぞれＶａ
ｔとＶｃｃに比例する電圧γＶａｔとγＶｃｃを印加す
る。ここでγは０≦γ≦１を満たす比例定数であるが、
差動増幅回路の電圧ゲインと出力振幅を十分とれるよう
な値にすることが望ましい、比例する電圧は抵抗分割に
より得ることができる。 差動増幅回路４２，４３の出力４４．４５はＴｉ１、Ｔ
、。のゲートに印加される。はじめにＶ　ｃｃ　）　Ｖ
　ＢＴの場合を考える。このとき、出力４４には高電圧
（Ｖｃｃ）が、出力４５には低い電圧（〜γＶｃｃ−Ｖ
Ｔ）が出力され、Ｔ１．は非導通、Ｔ２゜は導通状態に
なる。したがってＶＩＮＴとしてＶｃｃが出力される。 同様にＶｃｃ＜ＶｎＴの場合、出力４４には低い電圧（
〜γＶＢＴ−Ｖ丁）が、出力４５には高電圧（Ｖ　ＢＴ
　）がそれぞれ出力され、Ｔ□、は導通、Ｔ、。は非導
通状態になる。その結果、ＶＥＮＴとしてＶＢＴが出力
される。この回路はＶｃｃかＶＢＴの一方がＯｖの場合
でも同様に動作するため、どちらか一方の電源しか供給
しない場合にも、供給された電圧がそのまま内部回路の
電源電圧として出力される。第１１図（Ｑ）はＶＩＮＴ
のＶｃｃ依存性の一例をＶＢ丁＝　１　、５　Ｖの場合
に対して示している。 Ｖｃｃ＞１．５ｖのときにはＶｕｅｒ＝　Ｖｃｃ、　Ｖ
ｃｃ＜１．５ｖのときにはＶｓＮｒ＝　１　、５　Ｖが
得られティる０図に示されるように、　ＶＥＮＴは連続
的に変化しており、ＬＳＩの動作に悪影響を及ぼすよう
なキングは発生していない０以上の実施例に示されるよ
うに、比較的簡単な回路で電源切り換え回路を構成でき
るため、これを一つのＬＳＩ上に搭載しても、チップ面
積の増加は僅かである。ここでは、ＭＯＳ−ＦＥＴを用
いて構成した例を示したが、他の、たとえばバイポーラ
トランジスタを用いても同様に実現することができる。 以上の実施例では、主たるＬＳＩ回路ブロックが１．５
ｖ以下で動作するＬＳＩチップの基本概念を説明してき
た。以下では、主にダイナミックメモリを取り上げ、よ
り詳細な実施例を説明する。 一般に、他の論理ＬＳＩやスタティックメモリに比べて
、ダイナミックメモリは低電圧動作が難しいとされてき
た。その第一の理由は、蓄積電圧と蓄積容量の積できま
る信号電荷量が低電圧化により減少し、信号対雑音比が
低下するためである。 そのために、パッケージや金属配線などに含まれる微量
の放射性物質から放出されるアルファ線の照射により発
生する雑音電荷や、メモリセルに流入する熱的や非熱的
なリーク電流による雑音電荷に対する雑音余裕（マージ
ン）の確保が難しいと考えられてきた。これらの問題点
は次の二つの方法の何れかにより解決することができる
。 （１）低い電源電圧（例えば１．５Ｖ）においても、従
来と同程度のメモリセル蓄積信号電圧（例えば、低電圧
＝ＯＶ、高電圧＝３ｖ）が得られるような回路を用いる
。この場合、メモリセルの蓄積容量は従来と同程度の値
（例えば３０〜４０ｆＦ（フェムト・ファラッド））で
良い。 （２）回路方式は従来のままとする代わり、メモリセル
の蓄積容量を電源電圧にほぼ反比例して増大させる。例
えば電源電圧＝１．５Ｖのときの、メモリセルの蓄積容
量は６０〜８０ｆＦとする。 上記方法のうち、（１）については、ワード線とデータ
線の他に、メモリセルのプレートを駆動することにより
、データ線の振幅よりも大きな信号振幅をメモリセルに
蓄積する方法が特願昭６３−１４８１０４や特願昭６３
−２２２３１７に示されている。（２）については、蓄
積容量を従来に比べて飛躍的に増大させる技術が特願昭
６０−２６７１１３やシンポジウム　オン　ブイエルニ
スアイ　テクノロジー　　ダイジェスト　オブテクニカ
ル　ペーパーズ、第２９〜３０頁（１９８８）　（１９
８８Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳ　ＩＴｅｃｈｎ
ｏｌｏｇｙ、　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａ
ｌ　Ｐａｐｅｒｓ。 ｐｐ、２９−３０，１９８８）に述べられている。 これらの技術を適用することによって、安定な動作に必
要な蓄積信号電荷を確保することができる。 低電圧動作のための第２の課題は高速動作と低消費電流
を同時に実現することである。第３の課題は低電圧動作
回路と高電圧動作回路の同一チップ上への集積を可能に
する素子あるいは回路の実現である。第３の課題は、高
電圧電源と低電圧電源の電圧値の比が２倍以上になると
特に問題となってくる、一つのチップ上に高電圧用と低
電圧用の二種類の素子を形成することにより第３の課題
を解決する例が特願昭５６−５７１４３に示されている
。この技術によれば、低電圧電源用と高電圧電源用のそ
れぞれに対して最適な素子で回路を構成できるが、ＬＳ
Ｉの製造工程が複雑になるという欠点がある。以下の実
施例では、第２の課題を克服し、最ｔＪｓの電源電圧が
１ｖでも動作する手段、および製造工程を複雑にするこ
となく第３の課題を解決する方法について説明する。こ
れらによりダイナミックメモリの動作電源電圧を１〜１
．５ｖ程度にまで低電圧化でき、ダイナミックメモリあ
るいはダイナミックメモリをその一部に含むＬＳＩチッ
プの高集積化、高速化、低消費電力化を同時に実現でき
る。また、バッテリ動作あるいはバッテリバックアップ
動作において要求される仕様を満たすことができる。 はじめに、第２の課題を克服する手段について説明する
。なお、以下には相補形のＭＯ８−Ｆ　Ｅ　Ｔ　（Ｃｏ
ｍｐｌｅ＋ｍｅｎｔａｒｙ　ＭＯＳ　＝ＣＭＯＳ　）を
用いる例を示すが、同様の効果が得られれば、バイポー
ラトランジスタや接合型ＦＥＴ、あるいはシリコン以外
の素子を用いても構わない、第１２図（ａ）は、Ｎチャ
ネルＭＯ８−ＦＥＴのゲート・ソース間電圧Ｖｏｓとド
レイン電流工０の関係を示している。この関係は、（ｉ
）Ｉｏの平方根がＶａｓにほぼ比例する平方根領域と、
（ｉ）よりＶａｓの小さな領域でＩｏがＶａｓの指数関
数に比例するサブスレッショルド領域とに分けられる。 図中ＶＴ、は、（ｉｔ）の領域を無視し、電流電圧特性
を平方根で近似できるとしたときに、ドレイン電流が流
れ始める、いわゆるゲートしきい値電圧である。また、
ＶＴ、は回路動作上、ドレイン電流がほぼ零とみなせる
ゲートしきい値電圧の他の定義である。ゲート幅を１０
ミクロンとしたとき、Ｖａｓ：Ｖｔａのときのドレイン
電流は１０ｎＡ程度、Ｖａｓ＝Ｖｔ工のときのドレイン
電流は１μＡ程度であるＩＩＶＴ□とＶＴ、の差はおお
よそ０．２Ｖである（Ｖｒｘ＞Ｖｔｏ）−実際（７）Ｍ
Ｏ８−ＦＥＴ（７）電流駆動能力にはＶａｓ−Ｖｔ、が
関係し、待機状態での静的な電流にはＶＴ、が関係する
。以下の例では、ＬＳＩの主たる回路に用いる素子のし
きい値電圧をＶｔ、＝０．３Ｖ　（Ｌ、たがってｖＴｏ
は約０．ＩＶ）となるように設定した。これにより、電
源電圧の半分の電圧、（例えば０．５Ｖ）　でＭＯ８−
ＦＥＴを導通させる必要のあるセンスアンプや差動増幅
回路を動作させることができ、電源電圧＝１ｖまで全て
の回路を動作させることができる。また、これにより、
チップ全体の待機電流を１０μＡ程度に抑えることがで
きる。また、各種製造工程のばらつきにより、しきい値
電圧が±０．１ｖ程度ばらついても、電源電圧＝ＩＶで
の回路動作を実現するとともに、チップ全体の待機電流
を１００μ八以下に抑えることができる。また電源電圧
＝１ｖでも十分な動作速度が得られるように、チャネル
長＝０．３ミクロンとした。第１２図（ｂ）は、２つの
ＮチャネルＭＯ５−ＦＥＴ　ＣＣａ５ｅｌ、Ｃａ５ｓｌ
ｌ）に対するゲートしきい値電圧ｖＴ１のチャネル長依
存性を示している。ここに、Ｃａ５ｅｌは従来のダイナ
ミックメモリ（以下ＤＲＡＭと略す）で−殻内な、基板
バイアス電圧を印加する場合の条件、Ｃａ５ａｌｌは本
発明で用いた、基板バイアス電圧を印加しない条件に対
応した素子の特性を示している＠Ｃａ５ｅｌではＶｓｓ
＝ニーＩＶのときに、Ｃａ５ｅ■ではＶａｓ＝ＯＶのと
きにゲートしきい値電圧ＶＴ工が０．３Ｖになるように
している。 Ｃａｓｓ　ｎの素子には以下の３つの問題がある。 （１）チャネル長の変動に対するゲートしきい値電圧の
変動が大きく、Ｃａ５ｅＩに比べて制御性が劣るため短
チヤネル化が難しい。 （２）基板バイアス電圧はチップ上に設けられた基板バ
イアス電圧発生回路によりつくられるが、その電圧値は
製造ばらつきによりばらつき、かつ動作する回路の個数
により、その値が時間的に大きく変動する。ゲートしき
い値電圧は基板バイアス電圧により大きく変調を受ける
ため、低電圧動作で要求されるようなゲートしきい値電
圧の仕様を精度良く満たすことができない。 （３）電源投入時には基板バイアス電圧がＯｖであるた
め、基板効果によりゲートしきい値電圧が０．３ｖより
低い値、例えばＯｖになっている。 と同時に、基板はほぼフローティング状態であるためＶ
ｃｃとの容量結合により基板電圧が過渡的に上昇し、ゲ
ートしきい値電圧はマイナスとなる。 このため周辺回路のＭＯＳ−ＦＥＴが導通状態になにな
るため、大きな過渡電流が流れる。 本発明では、基板電圧をＶｓｓ＝ＯＶに固定しているた
め、ゲートしきい値電圧の制御性に優れ、かつ電源投入
時の過渡電流の小さなＬＳＩチップを提供することがで
きる。さらには、回路動作中の基板電圧の変動をほとん
ど零にすることができるため、基板電圧からの容量結合
雑音を大幅に減少させることができる。なお、しきい値
電圧を精度良く設定する他の手段、を用いれば、従来と
同様に基板バイアス電圧を印加しても構わない。 第１３図は、最小電源電圧１ｖでも動作するダイナミッ
クメモリの、主たる回路に用いた素子のゲート酸化膜圧
ｔａｘ、電気的なチャネル長（実効チャネル長）Ｌｅ□
、ゲートしきい値電圧ｖＴ１゜Ｖｔ、を示している。こ
こで、括弧内に示した値は、製造ばらつきなどによる変
動の範囲を示している。 第１４図は１本発明のダイナミックメモリチップの断面
構造の一部を示している。従来のダイナミックメモリで
基板にマイナスの電圧を印加していた理由は、以下の３
つである。 （１）入力あるいは出力に外部からリンギングなどによ
るマイナスの電圧が印加された場合、少数キャリアであ
る電子が基板に注入される。この電子は基板内を拡散し
て、その一部がメモリセルの電荷蓄積部に達し、リフレ
ッシュ特性を悪化させる。この少数キャリアの基板への
注入を防止する。 （２）基板にマイナスの電圧を印加することにより、ｎ
−拡散層とｐ基板の間の接合容量を減少させ、負荷容量
を減らす。これにより、回路の高速動作と低消費電力化
を図る。 （３）基板にマイナスの電圧を印加することにより、チ
ャネル下の空乏層が広がり、チャネル部のポテンシャル
が基板電圧による変調を受けにくくなる。これにより、
ゲートしきい値電圧が基板電圧の変動の影響を受けにく
くなる。別の言い方をすると、ゲートしきい値電圧の基
板効果係数が小さくなり、ダイナミックメモリの一部の
回路の動作上、都合が良い。これらのうち、（３）につ
いては、０ＭＯ５−ＬＳ　Ｉの二重ウェル構造化の傾向
とともに、基板電圧を印加することの効果が薄らいでき
ている。したがって、（１）と（２）を解決することが
１重要となる。ＣｕＯ２−ＬＳＩにおいて、複数の基板
電圧の印加が可能となる基板構造が特開昭６２−１１９
９５８に示されている。この構造と、本発明による低電
圧ＬＳＩを組合せることにより、前述した目的を達成し
、耐雑音性に優れ、高速、低消費電力の低電圧ＬＳＩを
構成することができる。以下、本発明の基板構造の断面
図を用いて、その実施例を説明する。第１４図において
、Ｐ形のシリコン基板の不純物濃度は約Ｉ　Ｘ　１０”
ｃｍ”である、この基板中に２回の異なる工程によって
形成された２種類のＮウェル（Ｎｌ、Ｎ２）、および１
種類のＰウェルを形成する。各ウェルの不純物濃度は例
えば、Ｎ２ウェルがＩ　Ｘ　１０”ｃｍ”、Ｎ１ウェル
とＰウェルが５　Ｘ　１０”ｃｍ＋３程度であるが、素
子の寸法に応じてこれらの値は変化させても構わない。 図中、５０は能動領域間の電気的分離を行うための厚い
酸化膜（膜厚は約５００ｎｍ）、５１は蓄積容量を形成
するための第１のポリシリコン電極、５２はＭＯＳ−Ｆ
ＥＴのゲート電極となる第２のポリシリコン電摸、５３
．５４はこれら厚い酸化膜やポリシリコン電極をマスク
として自己整合的に形成したＮ形の不純物拡散層（不純
物濃度は約２×１０”ｃｍ”）　、　５５　、５６．５
７はこれと同様に形成されたＰ形の不純物拡散層（不純
物濃度は約２　Ｘ　１０”ｃｍ”）をそれぞれ示してい
る。Ｐ基板は拡散層５６により接地電位（Ｖｓｓ）に固
定している。メモリセルの蓄積容量や選択トランジスタ
ＴＮ、、ＴＮ、はＮ２ウェルにより基板と電気的に分離
されたＰウェル中に形成する。Ｐウェルには拡散層５７
により第２の基板電位Ｖａｐ、を印加する。 またＮ２ウェルには、それに電気的に接するＮ１ウェル
と拡散層５４により第２のＮウェル電位Ｖ　ＢＮ、を印
加する。またＶａｓ＝ＯＶで動−作させる周辺回路のＮ
チャネルＭＯ３−ＦＥＴＴＮ□はＰ基板中に、Ｐチャネ
ルＭ　ＯＳ　−Ｆ　Ｅ　Ｔ　Ｔ　ＰｚはＮ１ウェル内に
、それぞれ形成する。また、周辺回路のＮチャネルＭＯ
８−ＦＥＴ　’ｒＮ、はメモリセルアレーとは別の、Ｐ
基板と電気的に分離されたＰウェル内に形成している。 こうすることにより、入出力回路などマイナスの電圧や
、Ｎウェルの電圧よりも高い電圧が外部から入力される
可能性のある場合、そのオーバシュートあるいはアンダ
ーシュート量に応じた、独立した基板電圧を印加するこ
とができる。このように、メモリセルアレーが形成され
るＰウェルをＰ基板と電気的に分離することには、他に
以下の効果がある。 （１）メモリセルアレーのＰウェルをマイナス電位にバ
イアスすることにより、データ線容量を低減し信号対雑
音比を改善できる。 （２）メモリセルアレーを覆ったＮ２ウェルが基板中を
拡散してくる少数キャリアのバリアーとなる。これによ
り、雑音電荷の蓄積容量部への収集を抑止でき、耐雑音
性が改善される。 以上述べたように、第１４図に示したような基板構造を
用いることにより、メモリセルアレーの安定動作と、周
辺回路の高速化と低消費電力化を同時に実現することが
できる。なお、以上の説明では、Ｐ基板を用いる場合に
ついて述べたが、Ｎ基板を用いても同様な効果を期待す
ることができる。 ただ１本発明が対象とするバッテリ動作やバッテリバッ
クアップ動作においては、電源電圧が大きく変動する環
境での使用を考慮しなければならない。Ｎ基板を用いた
場合、Ｎ基板には系の最高電圧Ｖｃｃが印加される。し
たがって、電源電圧が大きく変動した場合、Ｎ基板の電
位も変動し、Ｎ基板との容量結合により回路各部に雑音
を誘起する。 これらの理由から、本発明の目的には第１４図に示した
Ｐ基板を用いる構造が適している。 第１５図には１本発明によりさらに低電圧化することが
可能な情報保持機能を有するＬＳＩ回路の例を示してい
る。第１５図（ａ）は周辺回路の一例である０図中６０
は電源電圧ＶＣＬ、で動作する回路ブロック、６１は電
源電圧Ｖ　ＣＬ、で動作する回路ブロック、Ｖａｐ工は
回路ブロック６１のＮチャネルＭＯ８−ＦＥＴの基板バ
イアス電圧。 ＶＢＮ□は回路ブロック６１のＰチャネルＭＯ８−ＦＥ
Ｔの基板バイアス電圧をそれぞれ示している。 回路ブロック６０は情報保持時に動作させる必要のない
部分で情報保持時にはＶｃＬｔ＝ＯＶとなる。 回路ブロック６１は情報保持時にも動作させる必要があ
る部分でＶＣＬ、の値は動作状態によらず一定である。 電源電圧＝０．５Ｖ程度まで回路を動作させるためには
、しきい値電圧Ｖｔ工をＯ〜０．１ｖ程度にする必要が
ある。このときには、回路が動作せず、ゲート・ソース
間電圧がＯｖのときにもＭＯＳ−ＦＥＴには１μ八へ度
の電流が流れ、チップ全体ではｌＯｍＡという大きな電
流値になる。情報保持時の消費電流を低減するためには
、この静的な電流を低減することが必要である。一般に
、情報保持時は標準動作時に比べて動作速度は遅くても
良い。そこで、この例では基板電圧を制御することによ
り、情報保持時のＭＯＳ−ＦＥＴのしきい値電圧を標準
動作時に比べて導通しにくい方向（ＮチャネルＭＯ８−
ＦＥＴのしきい値電圧は高く、ＰチャネルＭＯ８−ＦＥ
Ｔのしきい値電圧は低く）に変化させている。第１５図
（ｂ）はＮチャネルＭＯ８−ＦＥＴの基板電圧Ｖａｐ、
の発生回路の構成例、第１５図（ｃ）はその動作タイミ
ング図である。なお、ここでは便宜上ＶｃＬ、＝１．５
Ｖの場合について述べるが、先に述べたように、０．５
〜１ｖ程度の低い電源電圧のときに特に有効である。第
１５図（ｂ）において、６２はイーバータエ、〜工、と
ＮＡＮＤゲートＧ、とにより構成したリング発振器、６
３はダイオード接続された２つのＭＯＳ−ＦＥＴ、Ｔ４
゜、Ｔ４、と容量ＣＢ１とにより構成したチャージバン
プ回路、Ｔ４！、Ｔ４２はＮチャネルＭＯ８−ＦＥＴＴ
４４はＰチャネルＭＯ８−ＦＥＴをそれぞれ示している
。標準動作時、すなわちＰＤが低電圧（”Ｏ”）のとき
には、リング発振器とチャージバンプ回路は動作しない
。同時にＭＯＳ−ＦＥＴＴ、４が導通し、ノードＮ０が
高電圧（′１″″）であるためＭＯＳ−ＦＥＴ　　Ｔ４
ｚが導通してＶｓｐ、は接地電位になる。一方、情報保
持時、すなわちＰＤが高電圧（１”）のときには、ＭＯ
Ｓ−ＦＥＴ　　Ｔ、３が導通し、ノードＮ工がｖＢＰ１
ト同じ電位ニナルため、ＭＯＳ−ＦＥＴＴ４２がカット
オフする。同時に、リング発振器とチャージバンプ回路
が動作し、Ｖ　ａｐ、にはマイナスの電圧が出力される
。なお、メモリセルアレーには常に基板バイアス電圧を
印加している。以上。 述べたように、１ｖ以下の低電圧電源で動作させる際、
基板バイアス電圧を制御することにより、標準動作時に
は高速性を、情報保持時には低消費電力を実現すること
ができる。なお、ここでは説明を省略したが、この発明
はＶＢＮ□を発生する回路にも同様に適用できる。 以下の説明では、先に述べた基板構造を用いた低電圧動
作ダイナミックメモリの具体的な回路構成を説明する。 第１６図（ａ）はダイナミックメモリの回路構成を示し
ている０図中、ＭＡＬ、ＭＡ２はメモリセルアレー、Ｄ
ＡＩはダミーセルアレー、Ｗ、〜Ｗ、はワード線、Ｄい
り、−１Ｄｌｌ、Ｄｎ−はデータ線、ＤＷ、、ＤＷｌは
ダミーワード線、ＸＤはワード線選択回路、ＤＶＤはダ
ミーワード線選択回路、Ｔ５２〜Ｔｏは左マットＭＡＬ
とセンスアンプの接続を制御する左マット選択トランジ
スタ、５ＨＲＬはその選択信号、Ｔ□〜Ｔ。 は右マットＭＡ２とセンスアンプの接続を制御する右マ
ット選択トランジスタ、５ＨＲＲはその選択信号、ＰＲ
，〜ＰＲ，は非選択時にデータ線の電圧を電位Ｐに設定
するプリチャージ回路、φｐ−はプリチャージ信号、Ｓ
Ａ０〜ＳＡｎはデータ線上の微小信号電圧を増幅するセ
ンスアンプ、Ｃ３ＮとＣ８Ｐはセンスアンプのコモンソ
ース駆動信号、ＣＤはコモンソース駆動回路、ＹＧ、〜
ＹＧｎはデータ線とコモンＩ１０線の接続を行うＹゲー
ト、ＹＤＥＣはＹアドレス選択回路、Ｙ０〜ＹｎはＹ選
択信号、ＤｉＢは入力データに応じてコモンＩ１０線を
駆動するデータ入力バッファ、ＤｏＢはコモンＩ１０線
の信号電流を増幅して出力するデータ出力バッファであ
る。メモリセルの蓄積容量Ｃｓ、の値は先にも述べたよ
うに６０〜８０ｆＦ程度、データ線容量の値は２５０〜
３００ｆＦ程度である。これにより、データ線の振幅を
１．５ｖとしたときの読出し信号電圧は４５０ｍＶ程度
になり、センスアンプの動作に十分な信号電圧を得るこ
とができる。第１６図（ｂ）は電源電圧１．５ｖのとき
のデータ読出し時における各部の電圧波形を示している
。なお、以下の説明ではメモリセルからの読出し動作の
場合で、かつワード線Ｗ０が選択された場合を考える。 データ線のプリチャージ電圧、セル蓄積容量の対向電極
（プレート）の電圧は電源電圧の半分の０．７５Ｖとし
ている。これにより、（１）データ線の充放電時やプリ
チャージ時に発生する容量結合雑音を最小に抑えるとと
もに、（２）蓄積容量を形成する絶縁膜に印加される電
圧を最小に抑えて薄膜化することにより、蓄積容量の増
大を実現している。メモリセルに高電圧（１，５Ｖ）を
書き込むために。 ワード線Ｗ０および左マット選択信号５ＨＲＬには、２
．２ｖを印加し、トランジスタＴ８．およびＴ、が非飽
和領域で動作するようにしている。ＹゲートのＭＯＳ−
ＦＥＴが飽和領域で動作するよう、コモンＩ１０線は１
．２ｖになるようにしている。このような低い電源電圧
でも動作するコモンＩ１０線の信号の増幅器としては特
願昭６３−１４１７０３に述べられているような電流検
出形のものが適している。この型の増幅器を用いれば、
（１）コモンＩ１０線の電圧レベルを電源電圧近くまで
大きくすることができ、かつ（２）コモンＩ１０線の信
号振幅を小さく（例えば５０ｍＶ）できるので、Ｙ選択
信号Ｙ０を印加して信号を読出す際の動作マージンを大
きくすることができる。 また、メモリへの書き込みは、従来と同様に工１０線を
データ入力バッファＤ　ｉＢで駆動することにより行な
える。情報保持時においては、情報を外部に読出す必要
がないため１図中破線で示したように、Ｙ選択信号Ｙ０
は低電圧（”Ｏ”）のままである、また、Ｙアドレス選
択回路、データ入力バッファ、データ出力バッファなど
も動作させる必要がない、さらに、センスアンプのコモ
ンソース駆動回路の駆動能力を低下させ、データ線電圧
の時間変化率を低下させている。これにより。 情報保持時においてはデータ線の充放電に伴うピーク電
流の値を低減する。このような制御を行うことにより、
電池などのような内部インピーダンスが高い電源を使用
しても、電源電圧の過渡的な低下によりＬＳＩが誤動作
することを防止できる。 以下には、このような低電圧ダイナミックメモリを実現
するために重要な次の回路について説明する。 （１）　　１／２ＶｃＬ発生回路。 （２）　ワード線駆動回路。 （３）　コモンソース駆動回路。 第１７図（ａ）は１／２Ｖｃし発生回路の回路構成を示
している０図中、Ｔ６゜、Ｔ６□はＮチャネルＭＯ８−
ＦＥＴ、Ｔ、□、Ｔ１．はＰチャネルＭＯ８−ＦＥＴ、
Ｒ２゜、Ｒ２１はバイアス電流を設定するための抵抗で
ある。抵抗の値の比は、ノードＮ。 およびノードＰの電圧がｖｃＬｚのほぼ半分になるよう
に選ぶ、容量ＣＤ１〜ＣＤ４は電源電圧が変動しても、
それに追従するように設けられたスピードアップ・コン
デンサである。これらの値の間にはＣＤ１〜ＣＤ、、Ｃ
Ｄ３句ＣＤ４が成り立っている。各トランジスタの基板
とソースを接続し、基板バイアス効果によりしきい値電
圧が高くならないようにしている。このときの各トラン
ジスタのしきい値電圧ＶＴ工の絶対値は約０．３ｖであ
る。もし、基板をソースでなく系の最高電圧に接続する
と、基板バイアス効果によりしきい値電圧ｖＴ工の絶対
値は０．５Ｖよりも大きくなるため、電源電圧ＶＩＯＬ
２＝ＩＶでは動作しなくなる。このように、低電圧で動
作する回路では基板電圧の与え方が最小電源電圧を規定
する。第１４図に示した基板構造を用いると基板とソー
スの接続が容易に行える。第１７図（ｂ）はＮチャネ／
Ｌ／ＭＯ８−ＦＥＴ　　ＴＧ、、ＴＧ２の断面構造図を
示している。６５はＮ２ウェルの電位を与えるためのｎ
−拡散層、６６はＰウェルの電位を与えるためのｐ−拡
散層、６７．６８はＮチャネルＭＯ８−ＦＥＴのソース
およびドレインとなるｎ−拡散層である。外部配線によ
りＭＯＳ−ＦＥＴの基板電圧を与えるｐ−拡散層６６を
ソースに接続している。Ｎ２ウェルには系の最高電圧、
ここではＶ　ＣＬｔを印加する。この例に示されるよう
に、ＭＯＳ−ＦＥＴを基板と電気的に分離されたＰウェ
ル内に形成することができるため、しきい値電圧の基板
効果の影響を受けない、低電圧動作に適した回路を構成
することができる。なお、ここに示した例に限らず、差
動増幅回路その他のソースを接地電位より高い電圧で動
作させる回路には、同様に本実施例が適用できる。 第１８図（ａ）はワード線駆動回路の回路構成、同図（
ｂ）にはその動作タイミングを示している。 図中、Ｔｏはメモリセルトランジスタ、Ｃｓ３は蓄積容
量、Ｔ、。、Ｔ、１はＮチャネルＭＯ５−ＦＥＴである
。この回路は一般に自己昇圧（セルフブースト）回路と
呼ばれる。Ｓにはワード線選択回路の選択信号が入力さ
れる。この電圧レベルは選択時には高電圧（例えば１．
５Ｖ）　、非選択時には低電圧（ＯＶ）となる、したが
って、ノードＮ７にには選択時にはＶａｔ、−ＶＴＯ（
ＶｔａはＴ１、のしきい値電圧）が、非選択時にはＯｖ
が印加される。 選択信号が確定した後、Ｘにはメモリセルトランジスタ
を十分にオンできるよう、電源電圧よりも高いパルス電
圧（例えば２．２Ｖ）を印加する。 非選択時にはＭＯＳ−ＦＥＴ　　Ｔｓｏは導通しないが
、選択時にはＴ、。のゲート容量の結合により、ノード
Ｎ７は高い電圧に昇圧（ブースト）される。 ワード線に、Ｘに印加されるパルス電圧をそのまま出力
するためには、ノードＮ７の電圧はＸに印加されるパル
ス電圧よりも、さらに高い電圧、例えば２　、２　＋　
ＶＴＬ　（ＶＴｌはＴ１゜のしきい値電圧）に昇圧（ブ
ースト）される必要がある。ＭＯＳ−ＦＥＴの基板電位
を接地電位にすると、基板効果によりしきい値電圧が上
昇するため、特にＶＣＬが１．５ｖ以下の低電圧電源で
はワード線に所定の振幅が得ることが難しい。ここでは
、ＭＯＳ−ＦＥＴのしきい値電圧を十分低い値とするた
めに、基板電位を信号駆動側（この例では選択信号Ｓや
、パルス電圧Ｘ）のドレインに接続した（ここで、便宜
上、ドレインは信号駆動の印加される端子と定義した）
、このＭＯＳ−ＦＥＴの断面構造図と。 その等価回路をそれぞれ第１８図（ｃ）および（ｄ）に
示す、素子の断面構造は第１７図（ｂ）に示したものと
全く同じであるが、その結線が異なっている。Ｐウェル
の電位がドレインの電位と一致しているため、同図（ｄ
）の左に示すように、ドレインをコレクタおよびベース
とし、ソースをエミッタとするバイポーラトランジスタ
が接続されたことと等価になる。実際には、コレクタと
ベースが接続されているためバイポーラトランジスタは
ダイオードとして動作し、同図（ｄ）の右に示すような
等価回路で表現される。したがって、ドレインがソース
の電圧よりも高いときには、基板電圧がソースに対して
正にバイアスされたＭＯＳ−ＦＥＴとダイオードＤｔ、
とが並列に接続され、逆にドレインがソースの電圧より
も低いときにはダイオードＤｔ、は逆バイアスされてカ
ットオフし、基板電圧が低電圧側のドレインに接続され
たＭＯＳ−ＦＥＴだけが動作する。したがって。 後者の場合に比べて、前者の場合のほうのしきい値電圧
が低くなり、ＭＯＳ−ＦＥＴは導通しやすくなる。と同
時にドレインとソースの電圧差が０．７ｖ以上のときに
はダイオードが導通するため、前者の場合、さらに電流
が流れ易くなる。したがって、第１８図（ｂ）において
、ワード線を駆動するときのＭＯＳ−ＦＥＴ　　Ｔ、い
Ｔ８、のしきい値電圧を低い値にすることができ、低い
電源電圧においても、駆動信号Ｘをワード線にそのまま
出力することができる。このような非対称特性は、特に
自己昇圧回路などに適用したときに効果が大きいが、そ
の他の１例えばパスゲートや基板バイアス電圧発生回路
のチャージバンプ回路に用いる整流回路などに適用して
も、同様に低電圧電源での動作が改善される。 第１９図（ａ）および（ｂ）は、それぞれコモンソース
駆動回路の構成の一実施例を示す図である。同図（ａ）
において、Ｔ、いＴ、ｓはコモンソースを駆動するＮチ
ャネルＭＯ８−ＦＥＴ、Ｇ。 はＡＮＤゲートである。Ｓ準動作時には信号ＰＤ−が高
電圧（“１”）となり、コモンソース能動信号φｃｓの
入力に同期して、Ｔ、いＴ□が共に導通する。一方、情
報保持時にはＰＤ−が低電圧（パ０”）となり、φＣ８
の入力に対してＴ、５のみが導通する。したがって、Ｔ
□とＴｏのコンダクタンスを適当に選択することにより
、標準動作時には動作速度を優先し、情報保持時には動
作速度を犠牲にする代わりにピーク電流を低減すること
ができる。第１９図（ｂ）において、Ｔ、。はコモンソ
ースを駆動するＮチャネルＭＯＳ　−Ｆ　Ｅ　Ｔ。 Ｔ、いＴ９３、Ｔ、４はＮチャネルＭＯＳ　−Ｆ　Ｅ　
Ｔ。 Ｔ、はＰチャネルＭＯ８−ＦＥＴ、Ｇ、はＮＡＮＤゲー
ト、Ｇ７はＡＮＤゲート、ＲｌｓはＴ、４にバイアス電
流を供給するための抵抗をそれぞれ示している。標準動
作時には信号ＰＤが低電圧（“０′″）となりＴ、３が
カットオフする。φａｓの入力に同期して、ノードＮ、
の電圧はＶＣＬになりＴ、。を駆動する。情報保持時に
は信号ＰＤが高電圧（パ１”）となりＴ、２がカットオ
フする。φＣｍの入力に同期してＴ、、が導通し、ノー
ドＮ、の電圧はＴ、４のゲート電圧に一致する。このと
き、Ｔ、。とＴ、４とにより電流ミラー回路を構成する
ため、コモンソースの駆動電流は（ＶＣＬ−ＶＴ、）　
／Ｒ□に比例する値になる。ここで比例係数はＴ、。 とＴ、４のチャネルコンダクタンスの比で決まる。 このような駆動回路を用いることにより、情報保持時に
は、一定の制御された電流で駆動されるため、電池の内
部インピーダンスに起因する電源電圧の過渡的な低下を
招くことなく、安定な動作を実現することができる。な
お、ここに示した電流ミラー回路以外にも、情報保持時
に駆動電流を制御できれば、他の手段を用いても構わな
い。 以上の実施例で述べたような基板構造、素子の定数、回
路構成により、最小の電源電圧＝１ｖでの動作を保証す
るダイナミックメモリを実現することができる。また、
第１６図（ａ）に示したＩ１０線およびＹゲートの回路
構成の他に、読出し時と書き込み時に対して別々にコモ
ンＩ１０線を設けることにより、読出し時と書き込み時
の動作マージンをさらに向上させる方法が特開昭６１−
１４２５９４や特開昭６１−１７０９９２に記述さ九て
いる。この方法を適用することにより、１ｖ程度の低い
電源電圧でも、素子ばらつきの影響を受けずに安定に動
作するメモリ回路を実現することがで、きる。 以上、１．５ｖ以下の低い内部電源電圧で動作する主た
るＬＳＩ回路ブロックの構成例をメモリを例にとって説
明してきた。第１図に示すようなＬＳＩチップを実現す
るためには、これ以外に、高い外部電源電圧（例えば３
〜５Ｖ）で動作する回路の実現が必須である。このよう
な回路には少なくとも以下のものがある。 （１）　基準電圧発生回路 （２）　電圧変換（降下）回路 （３）　入力回路 （４）　出力回路 第１３図に示したように、１．５ｖ以下の低い内部電源
電圧で動作する主たるＬＳＩ回路ブロックには、動作速
度を確保する目的で、最先端の加工技術（たとえばゲー
ト長０．３ミクロン以下に相当）による素子を使用する
。こうした微細な素子では、ゲート耐圧やドレイン耐圧
が低下し、高い外部電源電圧（例えば３〜５Ｖ）での動
作が困難になる。これに関しては、たとえばアイ・イー
・デイ・エム・テクニカル・ダイジェスト、第３８６頁
〜第３８９頁（１９８８）、（ＩＥＤＭＴｅｃｈｎｉｃ
ａｌ　Ｄｉｇｅｓｔ、　ｐｐ、　３８６−３８９　。 １９８８）に記述されている。長期間にわたる信頼性を
考慮すると、１０ｎｍのゲート酸化膜に印加可能な電圧
は約４ｖである。したがって、ゲート酸化膜に印加でき
る最大電界強度Ｅ　ｓａｗは４ＭＶ／ａｍ程度の値にな
る。近似的にはＥｍａｘの値はゲート酸化膜厚に依存せ
ず、はぼ変化しないと考えて良い（実際には、ゲート酸
化膜を薄くすると、多少大きくなる傾向にある）。この
値を第１３図に示した素子（ゲート酸化膜厚ｔｏｘ＝６
．５ｎｍ）に適用すると、ゲートに印加可能な最大電圧
は２．７ｖとなる。したがって、この素子を高い外部電
源電圧（例えば３〜５Ｖ）で動作させることはできない
。これを解決する手段には、以下の２つが考えられる。 （１）先の説明で触れたように、内部電源電圧で使用す
る素子の他に、外部電源電圧での動作する、より厚いゲ
ート酸化膜を有する素子を同一チップ上に集積する。 （２）内部電源電圧で使用する素子のみにより構成する
。このとき、外部電源電圧が直接、素子に印加されない
よう回路的な工夫を施す。 （１）の方法は特願昭５６−５７１４３に記載されてい
る。しかし、この方法ではＬＳＩの製造工程が複雑にな
るため、製造コストが上昇する。また素子形成上、最も
重要なゲート酸化膜形成時に多くの工程が挿入されるた
め、不純物や欠陥を導入する確率が高くなり、素子の信
頼性を低下させるという問題がある。以下には、（２）
の方法により、高い外部電源電圧で動作する回路を実現
する例を述べる。なお、以下の例では相補形のＭＯＳ−
ＦＥＴ　（ＣＭＯ８）を用いた例ニツイテ説明するが、
その他の１例えばバイポーラトランジスタや接合形トラ
ンジスタを用いても、あるいはこれらとＭＯＳ−ＦＥＴ
を複合して用いる場合、さらには、シリコン以外のガリ
ウム砒素などの半導体材料を用いる場合についても同様
に適用できる。 第２０図（ａ）は本発明によるインバータ回路の構成例
を示している。図中、Ｔ１゜。、Ｔ工。２はＮチャネＪ
Ｉ／Ｍｏ　Ｓ　−Ｆ　Ｅ　Ｔ、　Ｔ１゜、、Ｔ１１，３
はＰチャネルＭＯ８−ＦＥＴ、ｉｎｌ、ｉｎ２はそれぞ
れ第１、第２の同相入力端子、ｏｕｔｌ、ｏｕｔ　２は
それぞれ第１、第２の同相出力端子、Ｏｕｔは第３の出
力端子、ｖｌｌ、ｖＰはそれぞれＮチャネルおよびＰチ
ャネルＭＯ８−ＦＥＴ用のバイアス電源電圧を示してい
る＠ＶａおよびｖＰは、例えば第２０図（ｂ）に示すよ
うな外部電源電圧依存性を有する。この例では、Ｖｃｃ
≧２ｖのときにＶｌｌ＝２Ｖ、　Ｖｐ＝Ｖｃｃ　−２ｖ
となる。これにより出力端子ｏｕｔ　１の電圧は最大で
もＶ　ｎ　−Ｖ　Ｔ　Ｎとなるため、トランジスタＴ１
゜。のゲート酸化膜に印加される最大電圧はＶ　ｎ　−
Ｖ　Ｔ　ｎに制限される。同様に、トランジスタＴ１゜
、のゲート酸化膜に印加される最大電圧はＶｃｃ−Ｖｐ
　−Ｉ　ＶＴＰ　Ｉ　ニ制限される。ココニ、ＶＴＮは
Ｔ１゜、ＶＴＰはＴ工。、のゲートしきい値電圧である
。２つの出力端子ｏｕｔ　１、ｏｕｔ　２の信号レベル
はそれぞれＯ〜Ｖｎ−ＶＴＮ、　Ｖｃｃ−ＶＰ−Ｉ　Ｖ
ｔｐ１〜Ｖｃｃとなり、これらが次のインバータの入力
ｉｎｌ、ｉｎ２をそれぞれ駆動する６また。第３の出力
Ｏｕｔには０〜Ｖｃｃ、すなわちフル振幅を出力するこ
とができる。このインバータによりインバータ列を構成
したときの、各ノードの電圧および各トランジスタのゲ
ート酸化膜に印加される最大電圧は第２０図（ｄ）に示
したようになる。この回路構成により１例えばＶ。＝Ｖ
ｐ＝１／２Ｖｃｃのときには、どのトランジスタにおい
ても、ゲート酸化膜に印加される最大電圧は１／２Ｖｃ
ｃに、また同時にドレイン／ソース間に印加される最大
電圧は１　／　２　Ｖｃｃ＋　ＶＴＮ、あるいは１　／
　２　Ｖｃｃ＋　ＩＶＴＰＩに制限される。実際には、
インバータの動作マージンを確保する観点から、電源電
圧の低いところではｖｌｌおよびＶｃｃ−Ｖｐは一定に
するのが好ましい、また、スイッチング時の出力電圧の
過渡的な変化に対してもドレイン／ソース間に大きな電
圧が印加されぬよう、Ｔ８．およびＴ□。１のチャネル
コンダクタンスはそれぞれＴ１゜。およびＴ１゜、のチ
ャネルコンダクタンスよりも大きくすることが望ましい
０以上説明したように、この構成により素子の最大電圧
の２倍程度の電源電圧まで、素子特性を劣化させずに動
作する回路を実現することができる。なお、第２０図（
ａ）に示した例では、ＮチャネルＭＯＳ　−Ｆ　Ｅ　Ｔ
の基板電位は系の最低電圧、すなわちＶｓｓに、Ｐチャ
ネルＭＯ８−ＦＥＴの基板電位は系の最高電圧、すなわ
ちＶｃｃに接続しているが、先に述べた基板構造を用い
各トランジスタの基板をソースに接続すれば、基板効果
によるしきい値電圧の変動を抑制することができ、より
低い電源電圧でも動作する回路を実現することができる
。したがって１本発明を適用すれば、６．５ｎｍ程度の
薄い酸化膜を用いたＭＯＳ−ＦＥＴのみでも電源電圧＝
５Ｖでも安定に動作するＬＳＩを提供することができる
。 第２１図（ａ）に示したのは、基板とソースを接続し低
電源電圧での動作特性を改善したインバータを複数段接
続したインバータ列（インバータ・チエイン）の構成例
である。従来のＣＭＯＳインバータ列と同様、インバー
タ間にレベル変換回路を置くことなく、そのまま接続す
ることが可能である。これにより、例えば出力バッファ
などのように大きな負荷駆動能力を必要とするドライバ
回路を構成することができる０段数ｎを偶数であるとす
ると、その入力および出力波形は第２１図（ｂ）に示す
ようになる。この例ではＶｃｃ＝４Ｖ、Ｖｎ＝２Ｖ％Ｖ
ｐ＝２Ｖとしている。この回路では、次段のインバータ
を駆動する出力信号の振幅が、電源電圧によらずほぼ一
定（１，７Ｖ）である。 このため、次段のインバータのゲート容量を充放電する
ＭＯＳ−ＦＥＴの駆動能力が電源電圧に依存しなくなり
、入°力から出力までの遅延時間（ｔｚ　　ｔａ）が、
電源電圧によらずほぼ一定となる。したがって１例えば
メモリＬＳＩのアクセス時間は１．５〜５ｖという広い
電源電圧範囲でもほとんど変化しないため、システムを
構成する上で、好都合なＬＳＩチップを提供することが
できる。 第２２図（ａ）、（ｂ）は第２０図（ｂ）に示したバイ
アス電圧Ｖ−１Ｖｐの発生回路の構成例である０図中、
チャネル部を太線で示したＴ１□、〜Ｔ１１．は高いし
きい値電圧を有するＮチャネルＭ　ＯＳ　　Ｆ　Ｅ　Ｔ
、Ｔａｘｓ　−Ｔ□１ｚはバイアス電流を供給するＭＯ
Ｓ−ＦＥＴ、７２はＴＬ□２とＴ　−３（７）ゲート電
圧を発生し最適なバイアス電流を設定するためのバイア
ス発生回路、ｃＮｌ、　ｃＰｌはデカップル容量である
。バイアス電流の値は抵抗Ｒ３１１およびＴユ１．とＴ
１１２のチャネルコンダクタンスの比とにより設定する
。高いしきい値電圧を有するＮチャネルＭＯＳ−ＦＥＴ
は、ゲート酸化膜を形成した後、レジストをマスクとし
てイオン注入によりＰ形不純物を導入する等の手段によ
り形成する。 この例では、しきい値電圧の値を１ｖにしている。 また、先に示した基板構造を用い、かつ基板をソースに
接続することにより、しきい値電圧の基板効果による変
動をなくシ、設定精度を上げている。 また、Ｍ　ＯＳ　−Ｆ　Ｅ　Ｔ　　Ｔ、、、、Ｔｌｏは
電流源として動作する。この構成により、電源電圧Ｖｃ
ｃが２Ｖ以上のときには、ｖｆｉの値は高いしきい値電
圧のおよそ２倍の値（約２Ｖ）となり、Ｖｃｃが２Ｖ以
下のときには電源電圧Ｖｃａにほぼ等しくなる。 同様に、電源電圧Ｖｃａが２Ｖ以上のときには、Ｖｐの
値はおおよそＶｃｃ−２Ｖとなり、Ｖｃｃが２Ｖ以下の
ときにはほぼＯｖになる。第２２図（ｂ）はバイアス電
圧発生回路の他の構成例である。ここには、■７発生回
路のみを示しているが、Ｖｐ発生回路も同様に構成でき
る１図中、Ｔｉ、は高いしきい値電圧を有するＮチャネ
ルＭＯ８−ＦＥＴ、Ｔ、ｓｌはバイアス電流を供給する
ＰチャネルＭＯ８−ＦＥＴ、Ｔ、、、とＲ３□はＴ１８
、のゲート電圧を発生し最適なバイアス電流を設定する
ためのバイアス発生回路、ＣＮ１はデカップル容量、Ｒ
３２、Ｒ３３は抵抗である。Ｔ、、のしきい値電圧の値
をＶＴＥとすると、ｖｎの値はＶｔ２Ｘ　（Ｒ，、＋Ｒ
３３）／Ｒｏどなる。したがって、ＲｏとＲ１，の比を
変えることでｖｎの値をＶＴ！以上の任意の値に設定す
ることができる。これらにより、第２０図（ｂ）の特性
を有するバイアス電圧を発生することができる。なお、
この例に示した抵抗にはＭＯＳ−ＦＥＴのチャネル、不
純物拡散１．ポリシリコンなどの配線層などのいずれを
用いても構わない。 さて、通常のＬＳＩでは、最終製造工程の後に、通常動
作で用いられる電圧より高い電圧を故意に回路内の各ト
ランジスタに印加し、ゲート酸化膜不良などでもともと
故障の発生しやすいトランジスタを初期に見つけるエー
ジングテストを実施し、信頼性を保証している。第２３
図（ａ）はこのニージングチストに適したバイアス電圧
ｖｎ、ｖｐの与え方の一実施例を示す図である。この例
では、ｖｎとＶｐの大小関係の逆転するところよりも高
い電源電圧（コノ例では４Ｖ）１’は、Ｖｎ＝Ｖｐ＝１
／２Ｖｃｃとしている。こうすることにより、ニージン
グチスト時には、電源電圧に比例してｖｎやｖＰが増加
するようにしている。また、その値を電源電圧の半分に
することにより、例えば第２０図（ｃ）に示す各トラン
ジスタ間で最大電圧がほぼ等しくなるようにして、スト
レスが一部のトランジスタに集中するのを防止している
。 第２３図（ｂ）はバイアス電圧ｖｎ、ｖＰを発生する回
路の構成の一実施例を示している１図中、７２は２つの
ノードＮ、とＮ１゜の電圧を比較し、その最大値を出力
する最大値出力回路、Ｔ８４いＴ１４１は高いしきい値
電圧を有するＮチャネルＭＯ８−ＦＥＴ、Ｒ，、はＭＯ
Ｓ−ＦＥＴにバイアス電流を供給するための抵抗、Ｒ３
，とＲ３，は電源電圧を分圧して１／２Ｖｃｃを得るた
めのものであり、Ｒ，，４Ｒ，、である、また、最大値
出力回路は差動増幅回路Ａ１゜とＡ８□、ＰチャネルＭ
Ｏ５−Ｆ　Ｅ　Ｔ　　Ｔ１９．、Ｔ、。、ノードＮ１１
の接地側へのインピーダンスが無限大となるのを防ぐた
めに設けられた抵抗Ｒ１，とにより構成している。最大
値出力回路の動作は１例えば、アイ・イー・イー・イー
・ジャーナル・オブ・ソリッド・ステート・サーキッツ
、第２３巻、第５号、第１１２８〜１１３２頁（１９８
８）　（ＩＥＥＥ　ＪｏｕｎａｌｏｆＳｏｌｉｄ−５ｔ
ａｔｅ　　Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、２３　、Ｎｏ、
５　ｅｐｐ、　１１２８−１１３２　、０ｃｔｏｂｅｒ
　１９８８　）に述べられている。ノードＮ、には電源
電圧によらずほぼ一定の電圧（この例では２Ｖ）が入力
される。一方、ノードＮ１゜には＠ａｇ圧の半分の値が
入力される。したがって、電源電圧が４Ｖ以下のときに
は、これら２つの電圧の最大値である２ｖがノードＮ１
１に出力され、電源電圧が４Ｖ以上のときには、１／２
Ｖｃｃが出力される。バイアス電圧Ｖｐの発生回路も同
様に構成することができる。 なお、この例ではノードＮ、の電圧値として２■の場合
を考えたが、ゲート酸化膜の最大印加可能電圧に合わせ
て、適当な値に設定して良い。 特願昭６３−１２５７４２には、ＭＯＳ−ＦＥＴのしき
い値電圧の差を利用した定電圧発生回路が示されている
。第２４図はこれを改良し、ゲート酸化膜に印加可能な
電圧より高い外部電源電圧でも動作するようにした定電
圧発生回路の構成例を示している８図中７５は、この目
的のために新たに挿入した部分であり、Ｔ１５□はＮチ
ャネルＭＯ８−ＦＥＴ、Ｔ、□はＰチャネルＭＯ８−Ｆ
ＥＴである。これにより、先に説明したインバータと同
様１回路中のどのトランジスタにおいても、その最大印
加電圧を外部型ｇ’ｖｘ圧の半分程度に低下させること
ができる。この回路で発生する定電圧の値は特願昭６３
−１２５７４２において説明されている通り、２つのＮ
チャネルＭＯ８−Ｆ　Ｅ　Ｔ　　Ｔ１．、とＴｉ、、の
しきい値電圧の差ＶＴ１（Ｔｚ＊ｓ）　−ｖＴｚ　（Ｔ
ｔｇｏ）　ニなる。Ｔ１．、は第２２図に示したのと同
様、高いしきい値電圧を有するトランジスタである。こ
の例では、Ｖ丁□（Ｔ、、り＝１．０５Ｖ、ＶＴ、（Ｔ
Ｌ、。）＝０．３Ｖとして、出力電圧Ｖｒｅｘ＝０　、
７５　Ｖを得ている。 第２５図は１本発明による差動増幅回路の構成例を示し
ている。同図において、Ｔ１．ｉとＴ１．２は差動信号
を入力する２つのＮチャネルＭＯ３−ＦＥ　Ｔ　、　Ｔ
　Ｌ　ｇ。は差動増幅回路にバイアス電流を供給するた
めのＮチャネルＭＯ８−ＦＥＴ、Ｂ１はそのバイアス電
流を設定するための信号、Ｔ□。。 とＴ１□はカレントミラー型の負荷を構成する２つのＰ
チャネルＭＯ８−ＦＥＴである。通常の差動増幅回路で
は、ノードＮ１１とＮｉいノードＮｉ。 と出力ｏｕｔ２を接続するが、ここでは図中７６．７７
で示した回路ブロックを付加し、ゲート酸化膜に印加可
能な電圧より高い外部電源電圧でも動作するようにして
いる。第２５図（ａ）では、７６を２つのＮチャネルＭ
Ｏ８−ＦＥＴ　　Ｔｉ、。 とＴ工、いおよびＰチャネルＭＯ８−ＦＥＴＴ１．７と
により構成している。これにより、トランジスタ　Ｔ□
１とＴｌｏのドレイン（Ｎ１１、Ｎ１４）に印加される
電圧を最大でも　ｖｎ−ｖＴＮｌに、トランジスタ　Ｔ
、４のドレイン（ｏ　ｕ　ｔ　２）に印加される電圧を
最小でも　Ｖｐ＋ｌ　Ｖｖｐｘ　Ｉに制限する。ここに
、ＶＴＮユおよびＶ　ｔ　ｐ　１はそれぞれ、Ｎチャネ
ルおよびＰチャネルＭＯ８−ＦＥＴのしきい値電圧を表
している。なお、ｖｎやＶＰとしては。 先の実施例と同様、第２０図（ｂ）や第２３図（ａ）に
示した電源電圧依存性を有するバイアス電圧をそのまま
用いることができる。さて、第２５図（ａ）に示した差
動増幅回路が小信号増幅回路として動作する場合、すな
わち２つの入力レベルに大きな差がなく、トランジスタ
　Ｔ１１１とＴｉ、が共に飽和領域で動作する場合には
、ノード１４の電圧値はほぼＶｎ　　ＶＴＮＩとなる。 したがって、第２５図（ｂ）に示すようにトランジスタ
Ｔ工、、を省略してもトランジスタ　Ｔ１．４のゲート
とドレイン間に大きな電圧差が生じない、小信号増幅回
路としてのみ用いる場合には、構成が簡単な第２５図（
ｂ）の回路方式が適している。これらの差動増幅回路の
出力ｏｕｔ　２の信号レベルは第２０図（ａ）に示した
インバータの出力ｏｕｔ　２の信号レベルと等しく、差
動増幅回路の出力でインバータの入力ｉｎ２を直接駆動
できるため、これらを組合せて回路を構成するのに都合
が良い０以上の差動増幅回路の構成例では、入力Ｉｎ（
＋）、Ｉｎ（−）の電圧レベルがＶｎ−ＶＴＮ工以下の
とき。 大きな電圧ゲインが得られるという特性がある。 これとは逆に、Ｖｐ＋　ｌ　ＶＴＰユ１より高い入力電
圧レベルで動作させるときには、差動増幅回路を構成す
るＮチャネルのＭＯＳ−ＦＥＴｔ＆Ｐチャネルに、Ｐチ
ャネルのＭＯＳ−ＦＥＴをＮチャネルに。 それぞれ置き換えて、低い電圧レベル（第２０図（ａ）
に示したインバータの出力。ｕｔｌの信号レベル）の出
力を得るような構成にすれば良い、このときにも、先の
構成の場合と同様な効果が得られる０次に、この差動増
幅回路をＬＳＩチップの回路に適用した例を述べる。 第２６図は、内部電源電圧ＶＣＬの基準となるＶＬ（基
準電圧）発生回路に本発明を適用した例を示している。 第２６図（ａ）において、８０は第１図の９に相当する
Ｖｔ、　（基準電圧）発生回路、Ａ□、は差動増幅回路
、Ｒ１゜、Ｒ６□は、その増幅率を設定するための抵抗
である。また、ＶＬ発生回路は、第２４図において説明
した定電圧（Ｖｒｅｚ）発生回路８１．ニージングチス
トのときに標準動作時の電圧よりも高い電圧を発生する
ためのエージング用電圧（Ｖ＾）発生回路８２、Ｖ　ｒ
　ｅ　ｔとＶ＾を比較し、大きい方の電圧を出力する最
大値出力回路８３、スイッチ８４、から構成される。情
報保持時においては、ニージングチストの電圧特性は必
要ないため、最大値出力回路を非動作状態にするととも
に、スイッチを閉じてＶ　ｒ　ｅ　ｘを直接出力してい
る。さて、この例では、Ｖｒｅｎ＝０．７６Ｖ、Ｖ＾＝
１１５Ｖａｃとし、電源電圧が３．７５Ｖ以上のときに
ニージングチストの状態になるようにしている。すなわ
ち、電源電圧が３．７５Ｖ以下のときにはＶｔ、＝０．
７５Ｖ、３，７５Ｖ以上のときにはＶＬ＝１１５Ｖｃｃ
が出力される。またＲ５゜＝Ｒ１１として増幅率を２に
設定し、電源電圧が３．７５Ｖ以下のときにはＶＣＬ＝
　１　、５　Ｖ、３．７５Ｖ以上のときにはＶｂ＝＝　
２　／　５　Ｖｃｃが内部電源電圧として回路に印加さ
れるようにしている。 各電圧の外部電源電圧Ｖｃｃ依存性を第２６図（ｂ）に
示す、これにより内部回路の電源電圧として、標準動作
状態（例えば電源電圧が３〜３．６Ｖ）では１．５ｖ、
エージングテスト状態（例えば電源電圧が５，３Ｖ）で
は２．１ｖが得られる。第２６図（ｃ、）はＶｂ（基準
電圧）発生回路の、より詳細な構成例を示している。同
図において９０は最大値出力回路、Ｔ２１．はスイッチ
として動作するＮチャネルＭＯ８−ＦＥＴである。最大
値出力回路は２つの差動増幅回路９０ａおよび９０ｂ、
そ九ぞれの差動増幅器の出力により駆動されるＰチャネ
ルＭＯ５−ＦＥＴ　Ｔ、、７とＴ８７１、Ｔ、７．とＴ
ｏｌ、のゲート酸化膜に印加される電圧を緩和するため
のＰチャネルＭＯ５−ＦＥＴ　Ｔ、□７、出力端Ｎ。の
対接地インピーダンスを低くするためのＮチャネルＭ　
ＯＳ　　Ｆ　Ｅ　Ｔ　Ｔ　１ｔ　ｓとから構成される。 ここで、２つの差動増幅器９０ａおよび９０ｂは第２５
図（ａ）に示したものと同じである。 また最大値出力回路の構成も第２３図（ｂ）に示したも
のと基本的には同じである。この構成により、ゲート酸
化膜の最大印加可能電圧よりも大きな電源電圧で動作す
る最大値出力回路を得ることができる。なお、情帽保持
状態ではトランジスタＴ１７．を導通させＶｒｅｔをそ
のままＶしとして出力している。また最大値出力回路を
非動作とすることにより消費電流を低減している。 第２７図（ａ）は、第１図において述べたリミッタ・エ
ネーブル信号（ＬＭ）発生回路の構成を示している。同
図において、Ａ１□と八〇、は第２５図（ａ）に示した
ものと同じ構成のシングルエンド型の差動増幅回路、９
５は差動増幅回路の２つの出力を入力とし、電源電圧差
に等しい大きな信号を出力するダブルエンド型の差動増
幅回路を示している。ダブルエンド型の差動増幅回路は
、２つの入力でそれぞれ駆動されるＰチャネルＭＯ８−
ＦＥＴ　　Ｔユ。。とＴユ１８、その°ゲート酸化膜に
印加される電圧を緩和するためのＰチャネルＭＯ８−Ｆ
　Ｅ　Ｔ　　Ｔ　ｚ　＠　４とＴ１．い交叉結合させた
２つのＮチャネＪＬ＋ＭＯ８−ＦＥＴ　　Ｔ、、、とＴ
４．３、そのゲート酸化膜に印加される電圧を緩和する
ためのＮチャネルＭＯ８−ＦＥＴ　　Ｔｉ、、とＴ１．
７、出力の反転する速度を加速するために設けたスピー
ドアップ容量Ｃｃ、とＣＣ，とにより構成している。こ
の中で、スピードアップ容量は回路の応答速度を決める
ものであり、用途に応じて省略しても基本的な動作が損
なわれることはない、以下、第２７図（ｂ）に示した動
作タイミング図を用いて、その動作を説明する。なお以
下の説明では、標準動作状態での内部電源電圧ＶＣＬが
１．５ｖの場合（Ｖｂ＝０．７５Ｖ）を考える６図に示
すように外部電源電圧Ｖｃｃが４ｖから１ｖに低下する
とすると、Ｖｃｃの半分の電圧が０．７５Ｖを交叉する
時刻ｔ０において差動増幅回路Ａ１２およびＡ□、の出
力（ノードＮ２ｓおよびＮ。）の電圧が反転する。 これにより、トランジスタＴ。。はカットオフ状態、Ｔ
１．１はオン状態に移行し、ノードＮ２゜の電圧がＶＣ
Ｏまで上昇する。これに同期してノードＮ、。の電位が
■イーＶｔＮ、　（ＶＴＮｌはＴ工。、のしきい値電圧
）まで上昇し、ノードＮ２．さらにはノードＮ３．の電
位を接地電位に引き落す。これにより、ダブルエンド型
の差動増幅回路の出力Ｎ２７およびＮ２．の電圧は反転
し、それぞれＯｖおよびＶｃｃ”：１ｖになる。第２７
図（ｂ）は、動作を模式的に示したものであるが、実際
には、これら一連の動作は、電源電圧の変化に比べて十
分短い時間に行なわれる。そのため、電源電圧の変化が
回路動作に悪影響を及ぼすことはない。また、チップ内
の電源配線に意識的に容量を設けることにより電源電圧
の変化をコントロールし、回路動作への影響をより低く
抑えることができる。以上は外部電源電圧を降下させる
場合について述べたが、逆に。 外部電源電圧を上昇させる場合にも同様に動作する。 さて、本発明によるＬＳＩチップを他のＬＳＩや半導体
素子とともに用いてシステムを構成する場合、それらの
間でやりとりする信号の入出力レベルの整合をとる必要
がある。単一電源（−殻内には５ｖ）で動作するＬＳＩ
における標準的な入出力レベルとしてものは、以下の２
つがある。 （ａ）　　ＴＴＬレベル （ｂ）　　ＣＭＯＳレベル このうち、ＴＴＬレベルでは、高電圧（“１”）出力（
Ｖｏｏ）の値は２．４Ｖ以上でなければならない、した
がって、電源電圧が２．４ｖ以下で使用する際には、Ｃ
ＭＯＳレベルをもちいるか、新たに入出力レベルの規格
を設ける必要がある。従来のＬＳＩやＴＴＬ論理回路な
どと共にシステムを構成する場合、前述した入出力レベ
ルとの互換性をとることが重要な要素になる。互換性を
とることによりレベル変換回路が不要となり、部品点数
が減少してシステムのコスト低減につながる。 また、耐雑音性や速度などの回路性能が向上し、最大の
パフォーマンスを発揮することができる。 そこで、以下では、従来の入出力レベルとの互換性を保
った入出力回路構成を備えた本発明の詳細な説明する０
本発明によれば、１つのチップを用いて、設計変更を行
わずに以下の３つの製品仕様を実現できる。 （１）標準動作時（例えば電源電圧Ｖｃｃが４．５〜５
．５Ｖあるいは３〜３．６Ｖなど）ではＴＴＬレベルで
入出力を行う、必要に応じてＶｃｃの低下（例えば電源
電圧Ｖｃｃが１．０〜２．５Ｖ）などをチップ内で検出
して情報保持（バッテリバックアップ）を行う。 （２）電源電圧Ｖｃｃが、例えば１．０〜５．５ｖで動
作し、入出力はＣＭＯＳレベルで行う。必要に応じてＶ
ｃｃの低下（例えば電源電圧Ｖｃｃが１．０〜２．５Ｖ
）などをチップ内で検出するか、外部からの制御信号な
どにより情報保持（バッテリバックアップ）を行う。 （３）電源電圧ｖｃｃが、例えば１．０〜５．５ｖで動
作し、電源電圧の値によってチップが自動的に入出力レ
ベルを切り換える。例えば、電源電圧Ｖｃｃが２．５〜
５．５ＶのときはＴＴＬレベル、電源電圧が１．０〜２
．５ｖのときはＣＭＯＳレベルで入出力を行う。 第２８図（ａ）は、１つのチップを用いて、配線やボン
ディングによる切り換えを行ない、上記（１）と（２）
の２つの製品を実現する例を、第２８図（ｂ）は、電源
電圧の値の変化を自動的に検知し、入出力レベルを切り
換える製品の実現例をそれぞれ示している。第２８図（
ａ）において。 １はＬＳＩチップ、５は内部電源電圧（例えば１．５Ｖ
）で動作するＬＳＩ回路ブロック。 ・ＰＡＤｔはＴＴＬレベル用の入出力パッド、ＰＡＤｃ
はＣＭＯＳレベル用の入出力パッド、ＩＢｌおよびＯＢ
ｌはＴＴＬレベル用の入力バッファと出力バッファ、Ｉ
Ｂ２およびＯＢ、はＣＭＯＳレベル用の入力バッファと
出力バッファ、ＳＷｔは２つの入力バッファの出力のい
ずれを低電圧動作ＬＳＩ回路ブロックに入力するかを選
択するためのスイッチ、ＳＷｏは低電圧動作ＬＳＩ回路
ブロックの出力を２つの出力バッファのいずれに入力す
るかを選択するためのスイッチをそれぞれ示している。 この切り換えを実際のＬＳＩにおいて行なう方法として
は、アルミニウムなどの配線によるマスタスライスがあ
る。これはアルミニウムなどの配線層を形成する際に、
配線パターンの転写を行なうためのマスクを上記スイッ
チに対応して２通り用意し、製品に応じてマスクを使い
分けるという方法である。さらに、入出力レベルに対応
した２種類のポンディングパッドをＬＳＩ上に設けてお
いて、その内の一方にボンディングすることにより、２
つの製品を作り分けることができる。また、一つのポン
ディングパッドを設けておいて、アルミニウムなどの配
線によるマスタスライスにより入出力バッファとの接続
を切り換えても良い、第２８図（ｂ）はそれぞれ１つの
入／出力バッファを設け、電源電圧の値に応じて人出カ
バソファの入出力レベルを切り換える方法を示している
。同図中、ＰＡＤｘは入出力パッド、ＩＢ３およびＯＢ
、は入力バッファと出力バッファ、９６は電源電圧に応
じて各バッファの入出力レベルを制御する入出力レベル
設定回路をそれぞれ示している。これについては、より
具体的な構成例を後で説明する０以上の構成により、先
に述べた３つの製品仕様を１つのチップにより実現する
ことができ、製品のコストの面からも、また、ユーザの
使い勝手の面からも都合が良い、なお、以上の例では入
出力を同一の端子から行なう、いわゆる工／○コモン方
式の例を述べたが、この他にも、入力のみの場合にも、
また出力のみの場合にも、本発明が同様に適用できる。 以下、出カバソファ、入力バッファ、入力保護回路のそ
れぞれの具体的な構成例を説明する。なお、以下の実施
例では、内部回路に用いる薄い（例えば６．５ｎｍ）ゲ
ート酸化膜を有するＭＯＳ−ＦＥＴにより回路を構成す
る場合を説明するが、１つのＬＳＩチップ中に動作電圧
に応じた２種類のゲート酸化膜を有するＭＯＳ−ＦＥＴ
を用いる場合についても１本発明は同様に適用できる。 出力バッファを構成する際には、内部の低い信号振幅（
例えば１．５Ｖ）から外部の高い信号振ａ（例えばＴＴ
Ｌレベルの２．４ｖ、電源電圧が５ｖのときのＣＭＯＳ
レベルである５Ｖ）へと振幅を変換する必要がある。は
じめに、ＣＭＯＳレベルの出力信号を得る回路構成の例
を説明する。 第２９図（ａ）は、内部回路の低い信号振幅ｉｎｌを入
力とし、高い信号振幅Ｏｕｔを出力する振幅変換回路の
構成例を示している。図の中で、９８は第２０図（ａ）
に示したインバータ回路、Ｎ３１およびＮ３．はそれぞ
れ第２０図（ａ）のｉｎ２とｉｎｌに対応する２つの入
力、Ｏｕｔはインバータの出力、Ｔ１．。はＮ。を能動
するＮチャネルＭＯＳ−Ｆ　Ｅ　Ｔ、Ｔ□、１はノード
Ｎ。の最大電圧を制限してＴ工、。のゲート酸化膜に印
加される電圧を緩和するＮチャネルＭＯＳ−ＦＥＴ、Ｔ
、□は同様にノードＮ３□の最小電圧を制限するＰチャ
ネルＭＯ８−ＦＥＴ、Ｒｏは抵抗をそれぞれ示している
。この中で、トランジスタＴ２．。と抵抗Ｒ□にて抵抗
負荷のインバータ回路を構成している。抵抗負荷とする
ことにより、低電圧側の１つの入力から、低電圧側と高
電圧側の２つの出力を得ることができる。次に、第２９
図（ｂ）を用いて、この回路の動作を説明する。なお以
下の例では、電源電圧が５ｖ、バイアス電圧ｖ１１およ
びＶｐがともに２．５ｖの場合を考えている。入力ｉｎ
ｌがＯｖのとき、トランジスタＴｉ、。はカットオフし
、ノードＮ３、は抵抗Ｒ０により電源電圧５ｖに引き上
げられている、またノードＮｓ２はＶ、（２，５Ｖ）か
らトランジスタＴ□、のしきい値電圧（例えば０，５Ｖ
）分だけ低下した値（２ｖ）になっている、したがって
、インバータ９８の出力Ｏｕｔの電圧はＯｖである６時
間ｔ、において入力１ｎｌｆＩ％ＯＶから１．５ｖに立
ち上がると、トランジスタＴｉ、。は導通し、ノードＮ
、１はｖｐ　（２，５Ｖ）にトランジスタＴＬ、、のし
きい値電圧の絶対値（例えば０．５Ｖ）分だけ高い植（
３ｖ）に、ノードＮ。は０■に引き落され。 出力Ｏｕｔは５ｖまで上昇する。時間ｔ工において、入
力ｉｎｌが１．５ＶからＯｖに下がったときも、これと
同様に出力Ｏｕｔは５ｖからＯｖに変化する。 このように、この回路構成により、１．５ｖの入力信号
振幅に対して、出力バッファで必要とされる５ｖの出力
信号振幅が得られる。また、この回路では、どのトラン
ジスタにも最大で２．５■程度の電圧しか印加されない
ため、薄いゲート酸化膜（例えば６．５ｎｍ）を用いた
ＭＯＳ−ＦＥＴでも電源電圧５ｖで安定に動作する回路
を構成することができる。 第３０図（ａ）は、コンプリメンタリの低振幅信号ｉｎ
ｌおよび１ｎｌ−を入力とし、高い信号振幅Ｏｕｔを出
力する振幅変換回路の他の構成例、同図（ｂ）はその動
作タイミングを示している。図中、１０２は第２７図（
ａ）に示したものと同様の構成のダブルエンド入力、ダ
ブルエンド出力の差動増幅回路、１００と１０１は第２
０図（ａ）に示したものと同じインバータ回路を示して
いる。ここでもちいたダブルエンド出力の差動増幅回路
は定常状態では電流がながれないため、先に示した例に
比べて、より、低消費電力の回路を実現できる。また、
最終出力段のインバータを構成する各トランジスタの基
板（バックゲート）をＮチャネルではマイナス（−２Ｖ
）に、Ｐチャネルでは電源電圧（５ｖ）に対してプラス
（７ｖ）にバイアスしている。これにより１例えば、イ
ンピーダンスの不整合によるアンダーシュートやオーバ
ーシュートが出力に現われても、ＰＮ接合が順方向にバ
イアスされるのを防ぐことができる。したがって、少数
キャリアの基板への注入（少数キャリアがメモリセルの
電荷蓄積ノードまで拡散するとリフレッシュ特性を悪く
する）、寄生サイリスタがオンすることによるラッチア
ップなどを防止できる６以上、本発明によれば、内部回
路の低振幅信号（例えば１．５Ｖ）からＣＭＯＳレベル
の高振幅信号（例えば５Ｖ）を出力する回路が容易に構
成することができる。 一般に、システムを構成する際には、一つのデータバス
に複数のＬＳＩの出力を接続し１選択されたＬＳＩの出
力だけがパスを駆動するようにしている。こうした制御
を行なうためには、選択されないＬＳＩの出力インピー
ダンスを無限大にすることが望ましい、従来のＬＳＩで
は、出力のレベルとして、高電圧、低電圧、そしてどち
らにも駆動しない（出力インピーダンスは無限大）とい
う３つの出力（トライステート）特性を持たせていた。 このような特性を得るためには、出力を駆動するか（低
インピーダンス）、シないか（無限大インピーダンス）
という制御を行なう必要がある。この制御のための信号
は外部から入力される出カニネーブル信号（Ｏｕｔｐｕ
ｔ　Ｅｎａｂｌｅ＝＝ＯＥ）やチップセレクト信号（Ｃ
ｈｉｐ　５ｅｌｅｃｔ＝　ＣＳ　）などのいずれかから
発生される。従来の出力回路では、これら信号と出力デ
ータとの論理をとり、その結果得られた信号により最終
段のトランジス・りを駆動する。というやり方で、トラ
イステート特性を実現していた。本発明において同様の
出力回路を構成する場合、低電源電圧で論理回路を動作
させ、外部電源電圧で動作する回路には論理回路を用い
ないという構成もありうるが、しかし、その場合には、
論理回路から出力までの間に入る振幅変換回路やインバ
ータの段数が増え、例えば、ＯＥ倍信号ら出力までの遅
延時間が増大したり、高電圧側のトランジスタを駆動す
るタイミングと低電圧側のトランジスタを駆動するタイ
ミングに差が生じて、過渡的に大きな電流が流れるとい
う欠点がある。これに対して、外部電源電圧で論理回路
を構成できれば、より設計の自由度が増し、回路性能の
面からも好ましい、以下には、外部電源電圧で論理回路
を構成した一実施例を説明する。 なお、この論理回路は出力バッファ以外にも、外部電源
電圧で動作する各種回路の制御信号を発生する手段とし
ても有効である。 第３１図は本発明による２人力のＮＡＮＤ回路の構成例
を示している。第３１図（ａ）の八人力は同図（ｂ）の
１ｎｌＡおよび１ｎ２Ａに、Ｂ入力は１ｎｌＢおよび１
ｎ２Ｂにそれぞれ対応する。各入力信号のうち、１ｎｌ
Ａと１ｎ２Ａ、また１ｎｌＢと１ｎ２Ｂは第２０図（ａ
）のｉｎｌおよびｉｎ２と同様、同相で変化する。第３
１図（ｂ）において、トランジスタＴ、。。とＴ２゜１
は低電圧側の入力信号１ｎｌＡおよび１ｎｌＢにより駆
動され、トランジスタＴ、２とＴ２ｏは高電圧側の入力
信号１ｎ２Ａおよび１ｎ２Ｂにより駆動される。トラン
ジスタＴ２゜。 とＴ、。、は第２０図（ａ）のＴ２゜、とＴ２゜、と同
様。 ゲート酸化膜に印加可能な電圧よりも高い電圧で動作さ
せるために設けたものである。この構成により、２つの
入力が共に高レベルのときにのみ。 出力は低レベルとなるＮＡＮＤゲートの機能が得られる
。このように通常の０ＭＯ３のＮＡＮＤ回路に加えて２
つのトランジスタを追加するのみで、微細なトランジス
タを高い電源電圧で用いることができる。なお、ここで
は２人力のＮＡＮＤ回路を例にとって説明したが、その
他の、例えばＮＯＲ回路や排他的論理和回路、３人力以
上の上記論理回路、また、複数の論理回路の出力を入力
として、種々の複合論理を出力する複合ゲート、さらに
は、ラッチ回路やフリップフロップ回路などの順序回路
にも同様に本発明が適用できる。 第３２図（ａ）は、この論理回路を用いたトライステー
ト出力バッファの構成の一例を示している。第３２図（
ｂ）は、それを論理記号により簡単化して示したもので
ある。同図においてＧ。は２人力のＮＡＮＤ回路、Ｇｏ
は２人力のＮＯＲ回路、Ｔ２□。およびＴ、、ｉは出力
回路を構成するＮチャネルとＰチャネルのＭＯＳ−ＦＥ
Ｔである。アウトプットエネーブル信号ＯＥが高電圧の
ときには、出力Ｄｏには入力ｄｏと同じデータがバッフ
ァから出力され、ＯＥが低電圧のときには入力のデータ
如何によらずＴ！ｉ。のゲートは低電圧に、Ｔ２．１の
ゲートは高電圧に固定されるため、出力Ｄｏはフローテ
ィング（インピーダンスがほぼ無限大）になる、第３２
図（ａ）は、外部電源電圧の値よりも低い耐圧の微細な
素子を用いて構成した、同じ機能を有する回路の具体的
な構成例である。 同図において、１１２はＮＡＮＤ回路、１１３はＮＯＲ
回路、１１４は出力回路、１１０と１１１は第３０図（
ａ）の１０２と同じ振幅変換回路である。振幅変換回路
は内部回路からの低い電源電圧側の低振幅信号ｄｏｌ、
ｏｅｌ、ｏａｌ−をもとに。 １１２や１１３を動作させるために必要な高い電源電圧
側の信号ｄｏ２、ｏｅ２、ｏｅ２−を発生する。 ここに示したように、本発明によれば、微細な素子を用
いても、その耐圧を越える外部電源電圧で動作する論理
回路を構成でき、トライステート出力回路などの遅延時
間や過渡電流を低減することができる。 次にＣＭＯＳレベルの入力回路の例を第３３図により説
明する。同図において、１１５は第２０図（ａ）に示し
たものと同じインバータ、Ｔ、。 およびＴ。ｉは入力に大きな信号振幅が印加されてもト
ランジシスタＴ。２およびＴ、、のゲート酸化膜に印加
される電圧を酸化膜耐圧以下に制限するためのトランジ
シスタ、Ｘは入力信号である。 この図において、入力に高い電圧（例えば５Ｖ）が印加
されても、ノードＮ、。にかかる電圧はｖｎ−Ｖ’ｔ１
（Ｔａｘ。）、すなわち２Ｖ程度に制限される。また、
同様に入力に低い電圧（例えばＯＶ）が印加されても、
ノードＮ４１にかかる電圧の最小値は３Ｖ程度であり、
各トランジスタに印加される電圧を電源電圧の半分程度
にまで低下させることができる。また、この回路の出力
の−っであるｘｌ−の信号振幅は約２ｖであるから、こ
れをそのまま低電源電圧で動作する内部回路の入力とす
ることができる。 以上の実施例では、ＣＭＯＳレベルの出力回路および入
力回路の例を説明した０次に、電源電圧の値によって自
動的にＴＴＬレベルとＣＭＯＳレベルを切り換える入力
回路および出力回路の例を第３４図（ａ）に示す、同図
においてＰＡＤＩは入力パッド、ＰＡＤｏは出力パッド
、ＩＰＤは静電気による接合やゲートの破壊を防ぐため
の入力保護素子、ＩＢ、は入力バッファ、ＯＢ１は出力
バッファをそれぞれ示している。なお、入力保護素子に
ついては後で詳しく説明する。入力バッファＩＢ、は、
ＣＭＯＳインバータを構成する２つのＭＯＳ−ＦＥＴ　
　ＴＩＮユとＴｔｐいＣＭＯＳインバータの電源電圧を
バイアス電圧Ｖ　ｎｌにより決まる所定の値以下に制限
するためのＮチャネルＭＯ８−Ｆ　Ｅ　Ｔ　　Ｔ　Ｉ　
ｓｘ、ＣＭＯＳインバータの入力電圧を同様に所定の値
以下に制限するためのＮチャネＪＬ／ＭＯＳ　−Ｆ　Ｅ
　Ｔ　　ＴＩＮ、、から構成される。 また、出力バッファＯＢ、は、第２０図（ａ）に示した
のと同様のインバータ１１６、内部回路からの低振幅信
号ｄ　ｏｕｔをもとにインバータの駆動信号ｄ１および
ｄ２を発生する振幅変換回路１１７、インバータの出力
電圧をバイアス電圧Ｖｎｌにより決まる所定の値以下に
制限するためのＮチャネルＭＯ８−ＦＥＴ　　ＴＯＮ、
、から構成されている。なお第３２図に示したのと同様
に、出カニネーブル信号との論理を取ることにより、ト
ライステート出力特性を有するバッファを構成できるこ
とは言うまでもない、さて、これら回路において、バイ
アス電圧Ｖ　ｎｕの値を電源電圧に応じて適当に変化さ
せると、高い電源電圧ではＴＴＬレベル、低い電源電圧
ではＣＭＯＳレベルで入出力を行なうことができる。第
３４１１　（ｂ）は、バイアスミ圧ｖｎｉの値の電源電
圧Ｖｃｃに対する依存性の一例を示している０図におい
て、Ｖａｔ、とＶａｎはそれぞれ“０”と“１”に対応
するＴＴＬの出力レベル、ＶＩＬとＶＩＨはそれぞれ“
Ｏ”と“１”に対応するＴＴＬの入力レベルを示してい
る０通常のＴＴＬ論理ゲートにおけるこれらの値は、Ｖ
ｏｔ、＝０．４Ｖ、Ｖｏｏ＝２．４Ｖ、Ｖｔｂ＝０．８
Ｖ。 そしてＶＩＨ＝２．ＯＶである。また、バイアス電圧ｖ
ｎ１の値は、電源電圧が２．５ｖ以上のときには３ｖ、
電源電圧が２．５ｖ以下のときにはＴｒｐ＋＠が非飽和
領域で動作するように、例えばＶｃｃ＋０．５ｖとなる
ように制御している。始めに、出力バッフ７回路の動作
から説明する。ノードＮ、。 の電圧は、低電圧（“Ｏ”）を出力するときにはＯｖ、
高電圧（１”）を出力するときにはＶｃｃとなる。した
がって、低電圧出力時には電源電圧の値によらずＯｖが
Ｄｏｕｔに出力される。一方、高電圧出力時のＤｏｕｔ
の電圧値は第３４図（ｂ）に示す様に電源電圧Ｖｃｃの
値に依存し、Ｖｃｃ≧３ｖのときにはＶｎ、　−ＶＴ、
　（ＴＯＮ、　）　、Ｖｃｃ＜　３　ＶのときにはＶｃ
ｃになる。これにより、電源電圧が３ｖ以上では、ＴＴ
Ｌレベルの出力特性を満たす出力電圧振幅を得ることが
できる。なお、このように出力電圧が２．５ｖ以下にな
るように制限することにより、大きな負荷容量を充放電
する際の電源電流を必要最小限に低減することができる
。 次に、入力バッファ回路の動作を説明する。 ＴＩＮ工とＴｔｐｉとにより構成されるＣＭＯＳインバ
ータの電源電圧はトランジスタＴｌＮ２のソース端子か
ら供給される。したがって、その値は、電源電圧が３ｖ
以上のときには２．５ｖ、３ｖ以下のときにはＯｖとな
る。一方、電源電圧が３ｖ以上のときにはインバータの
入力電圧は２．５ｖ以下になるように制限され、３ｖ以
下のときにはＤｔｎに入力された電圧がそのまま印加さ
れる。この回路構成により、電源電圧が例えば１ｖから
５．５Ｖまで大きく変化しても、上記インバータの電源
電圧と入力信号の最大振幅はほぼ等しくなる。インバー
タを構成する２つのトランジスタのチャネルコンダクタ
ンスをほぼ等しく設定しておけば、インバータの論理し
きい値電圧は電源電圧の２分の１になる。したがって、
電源電圧が３ｖ以上のときの論理しきい値電圧は約１．
２５Ｖ、３Ｖ以下のときの論理しきい値電圧はＶｃｃ／
２となり、ある電圧（この例では３Ｖ）を境界にして、
それ以上の電源電圧ではＴＴＬレベル、それ以下の電源
電圧ではＣＭＯＳレベルで動作する入力バッファを提供
することができる０以上述べたように、本発明によれば
、広い動作電源電圧範囲を有するＬＳＩにおいて、その
電源電圧値における最適な入出力レベルでの動作が可能
となる。これにより、最大のノイズマージンを最小の消
費電力で実現できる。なお、出力バッファにおいて、３
つのトランジスタＴＯＮ、、　Ｔｏｎｌ、そしてＴ　Ｏ
Ｈｓの各基板（バックゲート）を共通にしている。こう
することにより、出力端子に高電圧のサージが加えられ
たときに、その電荷を大きな電流により高速に放電する
ことができる。これは、後で説明する入力保護素子にお
けるクランプＭＯ８−ＦＥＴの動作と同じで、ブレーク
ダウンにより基板電位が上昇した際に、接地電位との間
に存する寄生バイポーラトランジスタをオンしやすくす
るためである。 これにより、微細な素子を用いても出力端子の静電破壊
耐圧を向上させることができる。なお、以上の実施例の
中で、ＮチャネルＭＯ８−ＦＥＴの基板電圧Ｖａｐｌの
値は、入力電圧がマイナスになった（アンダーシュート
）ときにＰＮ接合が順方向にバイアスされないよう、マ
イナスの値（例えば−３Ｖ）にするのが通例であるが、
順方向電流が流れるのを許容すれば、Ｏｖでも構わない
。また、ＮチャネルＭＯ５−ＦＥＴはＰ形基板の中に形
成しても、あるいは、第１４図に示すようにＰ基板と電
気的に絶縁されたＰウェル中に形成しても良い、後者の
場合、Ｐウェルの抵抗が基板の抵抗より低いため、寄生
バイポーラトランジスタがオンしやすくなり、静電破壊
耐圧を高める効果がある。 上記実施例では、電源電圧よりも高いバイアス電圧ｖＩ
１１を発生させる必要がある。このようなバイアス電圧
を用いずに入力バッファを構成する例を第３５図（ａ）
に示す、同図において、入力バッファＩＢ、は２つの回
路ブロック、ＩＢｇａおよびＩＢ。より構成される。Ｉ
Ｂ、＆は第３４図（ａ）の入力バッファＩＢ、と同じ回
路構成である。また、Ｉ　ＢｓｂはＩＢｇａの出力を内
部回路を駆動するのに都合の良い電圧レベルに変換する
回路である。 ＩＢ、ｂにおイテ、Ｔｏ、トＴ　＊　３−はＣＭｏ５イ
ンバータを構成する２つのＭｏ８−ＦＥＴ、Ｔ、□はｄ
ｌｌｌが低電圧のときノードＮ。の電位を内部電源電圧
ＶＩＯＬまで引き上げるためのＰチャネルＭＯ８−ＦＥ
Ｔ、Ｔ、、。はノードＮｓ、が高電圧になったときに、
Ｎ、、からＮ、１へと電流が逆流するのを防ぐためのＮ
チャネルＭｏ８−ＦＥＴである。この回路構成における
バイアス電圧Ｖ□の電源電圧Ｖｃｃに対する依存性を第
３５図（ｂ）に示す、電源電圧が３Ｖ以上のときには３
Ｖ（一定）、電源電圧が３ｖ以下のときには電源電圧Ｖ
ｃｃに等しくなるようにしている。この回路の動作を２
つの場合に分けて説明する。第３５図（Ｑ）は電源電圧
Ｖｃｃが５ｖ、内部電源電圧ＶＯＬが１．５Ｖ（７）場
合の各部の動作波形を示している。入力の電圧が低電圧
（例えば０．４Ｖ）のときには、ノードＮ、１の電圧は
ｖｌｌｌ−ｖＴｌ（ＴＩＮり（例えば２．５Ｖ）、ノー
ドＮ。の電圧はＶｃＬ、（１、５Ｖ）　ニなり、ｄｔａ
には低電圧（Ｏｖ）が出力される。入力の電圧が低電圧
（例えば０．４Ｖ）から高電圧（例えば２．４Ｖ）に変
化すると、ノードＮ、。の電圧はそれに追従して上昇し
、ノードＮ、１の電圧をＯｖに引き落す、Ｔ、３゜のチ
ャネルコンダクタンスはＴ２３．のそれよりも大きく設
定されており、ノードＮ。の電圧もほぼＯｖまで引き落
され、ｄｉｌｌの値はＶＣＬ　（１、５Ｖ）まで上昇す
る。これと逆に、入力の電圧が高電圧（例えば２．４Ｖ
）から低電圧（例えば０．４Ｖ）に変化すると、ノード
Ｎ、。 の電圧はそれに追従して降下し、ノードＮ６、の電圧を
ＶＨ−ＶＴ、　（ＴｔＮｓ）　　（例えば２．５Ｖ）ま
で引き上げる。これにより、ノードＮｆｉの電圧はＶｃ
Ｌ−Ｖｔｔ　（Ｔｚｉａ）　　（例えば１．２Ｖ）まで
引き上げられ、（ｉｉｔ＋をＯｖに引き落す、これによ
りＴ、３がオンジ、ノードＮ。の電圧をＶＣ！Ｌ−Ｖｔ
ｔ（’ｒ　−３ｏ　）からＶＣＬ（１，５Ｖ）まで引き
上げる。 このように、　Ｔ、３．によりノードＮ。に帰還させて
いるため、Ｎ１の電圧振幅は電源電圧と同じにり、Ｔｏ
よとＴ。２とで構成されるＣＭＯＳインバータに貫通電
流が流れなくすることができる。 次に、第３゛５図（ｄ）は電源電圧Ｖｃｃと内部電源電
圧ＶＣＬが共に１．５ｖの場合の各部の動作波形を示し
ている。入力の電圧が低電圧（例えばＯＶ）のときには
、ノードＮ。の電圧はＶ　ｔｓｌ−７丁。 （Ｔ　ＩＮ−）　　（例えば１．２Ｖ）、ノードＮ。の
電圧はＶＯＬ　（１，５Ｖ）　になり、ｄｔ、ｌには低
電圧（Ｏｖ）が出力される。入力の電圧が低電圧（例え
ばＯＶ）から高電圧（例えば１，５Ｖ）に変化すると、
ノードＮ、。の電圧はＶｍ＠　　ＶＴｌ（ＴＩＮｇ）（
例えば１．２Ｖ）まで上°昇し、ノードＮ。の電圧をＯ
ｖに引き落す、Ｔ、。のチャネルコンダクタンスはＴ１
３１のそれよりも大きく設定されており、ノードＮ。の
電圧もほぼＯｖまで引き落され、ｄｌｆｉの値はＶＣＬ
（１，５Ｖ）まで上昇する。これと逆に、入力の電圧が
高電圧（例えば１．５Ｖ）から低電圧（例えばＯＶ）に
変化すると、ノードＮｏの電圧はそれに追従してＯｖま
で降下し、ノードＮｓ１の電圧を’Ｉｎｚ　　Ｖｒｉ（
Ｔ　ｘＮｓ）　　（例えば１．２Ｖ）まで引き上げる。 これにより、ノードＮｏの電圧はＶｃＬＶｒｘ　（Ｔｔ
３ｏ　）　　（例えば１．２Ｖ）まで引き上げられ、ｄ
ｔイをｏｖに引き落す。 これによりＴ、、がオンし、ノードＮ、の電圧をＶｃＬ
−Ｖｔｉ（Ｔｒｉｏ）からＶＣＬ　（１，５Ｖ）！で引
き上げる。このように、電源電圧が低く、ＩＢｓａの出
力振幅が電源電圧以下の場合であってもノードＮ。の電
圧振幅は電源電圧と同じになるため。 Ｔｏ、とＴ。２とで構成されるＣＭＯＳインバータには
貫通電流が流れない１以上述べたように、電源電圧より
高いバイアス電圧を用いなくても、その入出力レベルを
電源電圧の値に応じて切り換える人出力バッファを実現
することができる。 最後に、微細な素子により構成されたＬＳＩにおいて、
入力のサージから内部回路の素子を保護する入力保護素
子の構成例を第３６図（ａ）に示す、同図において、Ｐ
ＡＤｌは信号を入力する入カパッド、１２０は半導体基
板中に形成された不純物拡散層間のパンチスルーを利用
して、サージによル高い電圧を接地電位に逃してやるた
めの第１の保護素子、１２１はノードＮ６゜の電圧を、
ある所定の電圧以下に制限するためのゲートクランプ素
子、Ｒ７゜はパッドに印加された高電圧とクランプ電圧
との差を吸収するための抵抗である。ゲートクランプ素
子は、直列接続された２つのＮチャネルＭＯ８−ＦＥＴ
　　Ｔｐｏ、およびＴｐｏ２−そして寄生素子を利用し
たバイポーラトランジスタＱユとから構成されている。 　Ｔｐｏ、のゲートには前述した回路と同様、バイアス
電圧ｖｆｉを印加し、’ｒｐｏ２のドレインにゲート酸
化膜耐圧を越える電圧がかかるのを防いでいるａ　ＴＰ
Ｄ２のゲートは接地し、通常動作中は２つのＭＯＳ−Ｆ
ＥＴを通して電流が流れないようにしている。ゲートク
ランプ素子の平面構造を第３６図（ｂ）に、そのＡ。 Ａ′における断面構造を第３６図（ｃ）に、それぞれ示
す。第３６図（ｂ）において、１２２および１２３は互
いに電気的に絶縁され半導体基板中に形成された電気的
に活性な領域、１２４および１２５はポリシリコンなど
を材料とするゲート電極、１２６から１３０までは電気
的に活性な領域中に形成された不純物拡散層、あるいは
ゲート電極に上部の金属配線から電気的な接続を行なう
ために絶縁膜を貫通して設けられたコンタクト孔、１３
１から１３４まではアルミニウムなどを材料とする金属
配線をそれぞれ示している。また、第３６図（Ｑ）にお
いて、５０は半導体基板中の電気的活性領域の間を電気
的に絶縁するために基板の酸化などにより形成された厚
い絶縁膜、１３９と１４０はゲート電極を成すポリシリ
コン、１３５から１３８までは上記＃！Ａｍ膜あるいは
ゲート電極をマスクとして自己整合的に基板中に形成し
た不純物拡散層４１４１は不純物拡散層やゲート電極と
上部に位置する金属配線間の電気的な絶縁を行なうため
に形成した厚い絶縁膜、をそれぞれ示している０図の構
造において、配線１３２にはクランプされる端子（ノー
ドＮ、。）、配線１３３および１３４には接地端子（Ｖ
ｓｓ）　、配線１３３にはバイアス電圧ｖｎを、それぞ
れ印加する。第３６図（ｃ）において、Ｐ基板をベース
とする３つのＮＰＮ形の寄生バイポーラトランジスタＱ
　ｚａｓ　Ｑｔｂ、そしてＱ　ｔ　ｃが存在する。第３
６図（ａ）のＱユはこれらを代表して示したものである
。次に、この素子の動作を説明する。ノードＮ６゜に印
加された電圧が、不純物拡散層１３６と基板との間に形
成されるＰＮ接合の逆方向耐圧を越えると、接合の降伏
による電流がＰ基板の電位を上昇させ、先の寄生バイポ
ーラトランジスタをオンさせる。これにより、不純物拡
散層１３６と１３５、あるいは１３８との間に大きなコ
レクタ電流が流れ、ノードＮ、、の電荷を引き抜き、そ
の電位をクランプする。これらのうち、ＱｉｂとＱ　１
　ｃは直列に接続されるため、Ｑ□龜に比べてコレクタ
電流は小さくなる。したがって、実効的には最初に降伏
を起こし、寄生バイポーラトランジスタをオンさせるの
はＭＯＳ−ＦＥＴが行ない、その後、大きなコレクタ電
流を流すのは寄生バイポーラトランジスタＱ１ａが行な
う、このように、ノードＮ６゜の近くにトランジスタの
不純物拡散層とは別の不純物拡散層を配し、それを接地
することにより、寄生バイポーラトランジスタのコレク
タとエミッタの実効的な距離を短くし、寄生バイポーラ
トランジスタが動作したときのコレクタ電流を大きくと
ることができる。このように、クランプする端子の近く
に接地された不純物拡散層を配する構成は、入力保護素
子のみならず、出力の保護素子としても適用できる。ま
た、この例では、ゲートクランプ素子をＰ基板中に形成
したが、第１４図に示すような構造で、基板と電気的に
分離されたＰウェル中に形成しても良い。こうすること
により、ベースとＰウェルの抵抗値が高くなり、寄生バ
イポーラトランジスタがオンしやすくなり、クランプの
効果をさらに高めることができる。なお、Ｐ基板または
Ｐウェルのバイアス電圧Ｖａｐｌの値は、マイナスの値
（例えば−３Ｖ）にするのが通例であるが、入力のアン
ダーシュートに対して順方向電流が流れるのを許容すれ
ば、０■でも構わない、また、この実施例ではＰ基板を
用いた例について説明したが、Ｎ基板を用いても、Ｐウ
ェル中に同素子を形成すれば同様に本発明が適用できる
。 以上、各実施例によって本発明の詳細な説明したが１本
発明の適用範囲はこれらに限定されるものではない０例
えば、ここでは主にメモリ回路を主体に記述したが、本
明細書冒頭にも述べたように、メモリＬＳＩ、論理ＬＳ
Ｉ、あるいは、これらを組合せた複合ＬＳＩ、あるいは
その他のＬＳＩ全てに適用可能である。また、使用する
素子の種類についても、ｐ型、ｎ型の両ＭｏＳトランジ
スタを使用したＬＳＩ、バイポーラトランジスタを用い
たＬＳＩ、接合型ＦＥＴをを用いたＬＳＩ、ＣＭＯＳト
ランジスタとバイポーラトランジスタを組合せたＢｉＣ
ＭＯ８型のＬＳＩ、さらにはシリコン以外の材料、例え
ばガリウム砒素などの基板に素子を形成したＬＳＩなど
でも、そのまま適用できる。

【発明の効果】

以上述べた本発明によれば、最先端の微細加工技術によ
る素子の特性を活かし、低消費電力かつ高速で動作し、
また、動作状態の切り換えにより電池での動作や情報保
持動作も行える高集積のＬＳＩを提供できる。

【図面の簡単な説明】

第１図および第２図は本発明の基本概念を説明する実施
例、第３図は本発明をスタティックメモリに適用した実
施例、第４図〜第８１ｉ１は本発明をダイナミックメモ
リに適用した実施例、第９図〜第１表図は本発明の基本
概念を説明する他の実施例、第１２図と第１３図は本発
明を構成する素子の具体的実施例、第１４図は本発明を
構成する半導体基板の具体的実施例、第１５図は情報保
持時の消費電力を低減するための具体的実施例、第１６
図〜第１９図は低電圧で動作するダイナミックメモリの
具体的実施例、第２０図〜第２７図は微細な素子のゲー
ト耐圧以上の電圧で動作させる各種回路の具体的実施例
、第２８図は入出力回路の構成の基本概念を示す実施例
、第２９図〜第３２図は出力回路の具体的実施例、第３
３図〜第３５図は入力回路の具体的実施例、第３６図は
入力保護素子の具体的実施例の各図面である。 符号の説明 １・・・ＬＳＩチップ、５・・・内部回路部、６・・・
電圧変換回路、７・・・入出力回路、８・・・情報保持
状態検出回路、９・・・基準電圧発生回路、１０・・・
リミッタエネーブル信号発生回路、１１・・・外部入出
力バス、１２・・・内部入出力バス。 第 ２図 ＣＱ−） 會μＶｃｃ 笛 図 （Ｃ） （Ｌ） 笛 ２図 （ｂ） 晴間ｔ□ にケ 弔 団 （ｅ） （ｆ） 纂 ≠ 図 第３図 ｒり 時間 を 第 ４＋−副（ら） 晴間 え 吟問え− 第 図 （ＯＬ） ワ ヒπと ナツプ　温／ｉ　７ンー リ７Ｌツシ一周湛月 電Ｅ Ｖｃｃ ／Ｃ 爲 図 （ＬＩＬつ ゲーＬ−ｙ−スｒ：１電β　吟Ｓ　− （リ ド４１シ礒 Ｌｅｆｆひ特） 嘉 図 （ｂ〕 （’Ｃ） 電ルＶ’ｃｃ 垢 ／４Ｌ図 ＜ｂ） −五へ （／Ｌｑｔル　アＬ−ジ 茅 図 （ｃ、） 時閉ｔ （Ｉ２） １ら図 （ｂ） 時間 尤 Ｚ　ｔｑ図 （Ｉ）） 第 ７３図 （す （ぼっ 第 １ｑｍ （す ５Ｎ ｆ７２０図（ｃ） ゲーＦ　１１ 郵ｊ　ｋ）最ス電五 （ム） 第 図 （す （＆） ム ガ１ 時間を− ′１ｔ （Ｌ） 名 図 （α） 電ｒＶｃｃ− Ｃｂ） 第２５ 図（Ｑ） （ム） （Ｉ）〕 第２’１５２１Ｃα） ↑ 第２Ｇ図 （り 寥２７図 Ｃｂ） ｊｌｑ闇Ｌ Ｃｂ） Ｃｂ） νη間 力　−一慟 第２ｑ図（幻 ｙざ Ｃｂ） 晴間り 第３１図（０，） Ｃｂ） Ｏ５ ＜ｂ） 寥３３図 電源電圧 Ｖｔｃ（Ｖ） 第３５図し） Ｃｂ） 電源電圧 ＶｃｃＣＶ） 第３５囚 （Ｃ） 時間 区ｔ＝５Ｖ Ｖｃｔ＝１６Ｖ 早３５図（Ｌ） 助ＦＪｆ　ｊ Ｖｅｔ＝Ｖｅｔ−１ｓＶ 第３θ図（幻 ａｎ

Claims (1)

1. 【特許請求の範囲】 １、各々消費電流の異なる２つ以上の動作モードを有す
   る複数の集積回路ブロックと、第１の電源電圧が入力さ
   れ、該第１の電源電圧より低い複数の内部電源電圧を該
   集積回路ブロックに供給する複数の電源電圧変換手段と
   を有し、該動作モードによって該内部電源電圧の値、ま
   たは該内部電源電圧のインピーダンス、または該電源電
   圧変換手段の消費電流のうち、少なくとも１つを変化さ
   せることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   前記第１の電源電圧の値の変化を検出して自動的に前記
   動作モードの切り換えを行なうことを特徴とする半導体
   装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   装置外部で発生する動作モード切り換え信号により前記
   動作モードの切り換えを行なうことを特徴とする半導体
   装置。 ４、特許請求の範囲第１項記載の半導体装置において、
   ダイナミックメモリをその一部に含み、前記動作モード
   のうち少なくとも一つはダイナミックメモリの情報を保
   持するモードを含むことを特徴とする半導体装置。 ５、特許請求の範囲第１項記載の半導体装置において、
   前記第１の電源電圧の値が３倍以上変化しても動作する
   ことを特徴とする半導体装置。 ６、特許請求の範囲第１項記載の半導体装置において、
   前記第１の電源電圧の値が２倍以上変化しても信号入力
   に対する応答速度がほぼ一定であることを特徴とする半
   導体装置。 ７、特許請求の範囲第５項または第６項記載の半導体装
   置において、前記第１の電源電圧の最小値が１．５ボル
   ト以下であることを特徴とする半導体装置。 ８、特許請求の範囲第７項記載の半導体装置において、
   ダイナミックメモリをその一部に含み、前記動作モード
   のうち少なくとも一つはダイナミックメモリの情報を保
   持するモードを含むことを特徴とする半導体装置。 ９、特許請求の範囲第７項記載の半導体装置において、
   その一部がＭＩＳ−ＦＥＴにより構成され、該ＭＩＳ−
   ＦＥＴのゲート絶縁膜厚の最小値Ｔ＿Ｉ＿Ｎ、前記第１
   の電源電圧の最大値Ｖ＿Ｍ＿Ａ＿Ｘ、との間に、Ｖ＿Ｍ
   ＿Ａ＿Ｘ／Ｔ＿Ｉ＿Ｎ≧４メガＶ／ｃｍの関係が成り立
   つことを特徴とする半導体装置。 １０、特許請求の範囲第７項記載の半導体装置において
   、該ＭＩＳ−ＦＥＴのゲート絶縁膜は全て同時に形成さ
   れ、かつその膜厚もほぼ等しいことを特徴とする半導体
   装置。 １１、特許請求の範囲第４項または第８項記載の半導体
   装置において、ダイナミックメモリの情報保持モードに
   おけるリフレッシュ周期を前記第１の電源電圧の値、ま
   たは半導体装置の温度によって変化させることを特徴と
   する半導体装置。 １２、特許請求の範囲第１項または第５項または第６項
   記載の半導体装置において、同一導電型の半導体素子が
   、少なくとも２つ以上の互いに電気的に分離された基板
   もしくは不純物拡散領域内に形成され、かつ該基板もし
   くは該不純物拡散領域に印加される電圧が２種類以上で
   あることを特徴とする半導体装置。 １３、特許請求の範囲第１項記載の半導体装置において
   、ＴＴＬレベルを含む複数の入出力レベルを有すること
   を特徴とする半導体装置。 １４、特許請求の範囲第１３項記載の半導体装置におい
   て、該複数の入出力レベルの切り換えを電源電圧の値に
   応じて自動的に行うことを特徴とする半導体装置。 １５、ＭＩＳ−ＦＥＴをその一部に含む入力保護素子に
   おいて、該ＭＩＳ−ＦＥＴとは電気的に絶縁された不純
   物拡散層を有し、かつ該不純物拡散層が接地されている
   ことを特徴とする半導体装置。