JP2008090904A - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

【課題】確実にデータを保持しながらも消費電流を増大させることのないパーシャルリフレッシュ機能を備えた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、リフレッシュタイミング信号の各パルスに同期してリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、リフレッシュタイミング信号の一連のパルスのうち選択されたパルスに同期してリフレッシュ要求信号をアサートするパルス選択回路と、リフレッシュアドレス及びリフレッシュ要求信号を受け取り、リフレッシュ要求信号のアサートに応答してリフレッシュアドレスに対してリフレッシュ動作を実行するメモリコア回路を含み、選択されたパルスが一連のパルスから間隔をおいて選択したパルスである第１の動作モードと選択されたパルスが一連のパルスのうちの一部分を連続して選択したパルスである第２の動作モードとが切り替え可能なよう構成される。
【選択図】図３

Description

本発明は、一般に半導体記憶装置及びメモリシステムに関し、詳しくはメモリ領域の一部分にリフレッシュを実行可能な半導体記憶装置及びメモリシステムに関する。
携帯電話等の携帯端末では、従来ＳＲＡＭ（Static Random Access Memory）がメモリとして使用されていたが、大きなメモリ容量を実現するために、近年ではＤＲＡＭ（Dynamic Random Access Memory）が使用されるようになってきている。このとき問題になるのが、携帯機器の電池の可動時間である。
ＳＲＡＭはデータ保持のためには殆ど電力を消費しないが、メモリキャパシタにデータを記憶するＤＲＡＭにおいては、データ保持のために定期的にリフレッシュを実行する必要がある。携帯機器に用いられるＤＲＡＭでは、一般的に、セルフリフレッシュ機能により内部で自動的にリフレッシュ動作を実行する。ＤＲＡＭのリフレッシュ動作は、ワード選択線を順次立ち上げてセルデータを読み出し、センスアンプによりデータ電圧を増幅し、増幅したデータをセルへ再度書き込むという動作を実行するため、各リフレッシュ動作毎に電流が消費することになる。従って、ＤＲＡＭはスタンバイ状態であってもある程度の電力を消費する。即ち、携帯機器を使用していない状態でも、データをメモリに保持しておくだけで電力を消費し、電池の使用可能時間が短くなってしまう。
そこで携帯機器に用いられるＤＲＡＭのセルフリフレッシュ機能には、パーシャルリフレッシュ機能が設けられている。このパーシャルリフレッシュ機能は、ＤＲＡＭのメモリ領域のうちで、リフレッシュによるデータ保持が必要な一部領域に対してのみリフレッシュ動作を実行する機能である。例えば携帯機器がアクティブモードからスタンバイモードに移行した場合、アクティブモードにおいてワーク領域として使用していたメモリ領域については、スタンバイモードにおいてデータを保持しておく必要はない。従って、このようなメモリ領域に対してはリフレッシュ動作を無くすことが可能である。
図１は、ＤＲＡＭメモリ領域を模式的に示す図である。図１において、ＤＲＡＭメモリ領域１０は、例えば８つのブロック１１−１乃至１１−８から構成される。説明を簡単にするため、１つのブロックのメモリ配列には８本のワード線が含まれるとする。パーシャルリフレッシュ動作においては、状況に応じて、例えば１つのブロック１１−１に対してのみリフレッシュ動作を実行したり、或いは例えば２つのブロック１１−１及び１１−２に対してのみリフレッシュ動作を実行したりする。
図２は、パーシャルリフレッシュ動作を説明するための図である。図２の（ａ）には、ＤＲＡＭメモリ領域１０全体をリフレッシュする場合に順次リフレッシュ対象となるワード線が示される。ワード線ＷＬ０乃至ＷＬ７が、例えばブロック１１−１の８本のワード線であり、ワード線ＷＬ８乃至ＷＬ１５（ＷＬ１１まで図示）がブロック１１−２の８本のワード線である。以下同様に、ブロック１１−３乃至１１−８にも８本ずつワード線が設けられている。
図２の（ａ）に示されるＤＲＡＭメモリ領域１０全体をリフレッシュする場合には、ブロック１１−１の８本のワード線ＷＬ０乃至ＷＬ７を順次活性化してリフレッシュ動作を実行し、引き続いてブロック１１−２の８本のワード線ＷＬ８乃至ＷＬ１５を順次活性化してリフレッシュ動作を実行する。その後、ブロック１１−３から１１−８まで順次リフレッシュ動作を実行した後に、ブロック１１−１に戻りリフレッシュ動作を続行する。
図２の（ｂ）には、ＤＲＡＭメモリ領域１０のうちブロック１１−１のみをリフレッシュする場合に順次リフレッシュ対象となるワード線が示される。まずブロック１１−１のワード線ＷＬ０をリフレッシュし、（ａ）の場合より長い時間間隔をおいた後に同一ブロック１１−１の次のワード線ＷＬ１をリフレッシュする。以下同様に、ブロック１１−１のワード線ＷＬ２乃至ＷＬ７をリフレッシュした後に、ワード線ＷＬ０に戻りリフレッシュ動作を続行する。（ｂ）の場合、リフレッシュ対象となるワード線数がＤＲＡＭメモリ領域１０全体のワード線数の１／８であるので、リフレッシュ間隔を（ａ）の場合に比較して１／８に設定することができる。このような設定により、あるワード線ＷＬ０をリフレッシュしてからそのワード線ＷＬ０を再度リフレッシュするまでの時間間隔は、図２（ａ）の場合と（ｂ）の場合とで同一となる。
図２の（ｃ）には、ＤＲＡＭメモリ領域１０のうちブロック１１−１及び１１−２のみをリフレッシュする場合に順次リフレッシュ対象となるワード線が示される。まずブロック１１−１のワード線ＷＬ０をリフレッシュし、（ａ）の場合より長いが（ｂ）の場合より短い時間間隔をおいた後に同一ブロック１１−１の次のワード線ＷＬ１をリフレッシュする。以下同様に、ブロック１１−１のワード線ＷＬ２乃至ＷＬ７をリフレッシュした後に、更にブロック１１−２のワード線ＷＬ８乃至ＷＬ１５をリフレッシュする。その後、ブロック１１−１のワード線ＷＬ０に戻りリフレッシュ動作を続行する。（ｃ）の場合、リフレッシュ対象となるワード線数がＤＲＡＭメモリ領域１０全体のワード線数の１／４であるので、リフレッシュ間隔を（ａ）の場合に比較して１／４に設定することができる。このような設定により、あるワード線ＷＬ０をリフレッシュしてからそのワード線ＷＬ０を再度リフレッシュするまでの時間間隔は、図２（ａ）の場合と（ｃ）の場合とで同一となる。
図２に示すような構成により、パーシャルリフレッシュ機能を実現することができる。しかしこの構成では、１／８のパーシャルリフレッシュ動作（図２（ｂ））から１／４のパーシャルリフレッシュ動作（図２（ｃ））に切り替わった場合に、以下のような問題が生じる。
１／８のパーシャルリフレッシュ動作では、例えば時間間隔Ｔで隣接ワード線のリフレッシュ動作を実行しており、８Ｔ間隔で同一のワード線をリフレッシュしている。例えばワード線ＷＬ０乃至ＷＬ６をリフレッシュした時点で１／８のパーシャルリフレッシュ動作（図２（ｂ））から１／４のパーシャルリフレッシュ動作（図２（ｃ））に切り替わったとする。次にリフレッシュする必要があるワード線はＷＬ７であるのでワード線ＷＬ７をリフレッシュし、引き続いてアドレス順にワード線ＷＬ８乃至ＷＬ１５のリフレッシュ動作を実行する。この場合、ワード線ＷＬ０に戻るまでに８Ｔ以上の時間が経過することになる。即ち、ワード線ＷＬ０に対応するメモリセルのデータは、データ保持に必要な時間間隔内でリフレッシュされないことになり、データが損失する可能性がある。
このような問題を避けるためには、１／４のパーシャルリフレッシュ動作（図２（ｃ））に切り替わった後に、一時的に１／４パーシャルリフレッシュ動作の通常リフレッシュ間隔Ｔ／２よりも短い時間間隔でリフレッシュ動作を実行する必要が生じる。このような動作を行うと、リフレッシュ対象領域を変更する度に、高速リフレッシュ動作（短い間隔でのリフレッシュ動作）が必要になり、消費電流が増大することになる。
特願２００３−９９９６９３
以上を鑑みて本発明は、リフレッシュ動作により確実にデータを保持しながらも消費電流を増大させることのないパーシャルリフレッシュ機能を備えた半導体記憶装置を提供することを目的とする。
半導体記憶装置は、一定間隔の一連のパルスから構成されるリフレッシュタイミング信号を生成するタイミング信号生成回路と、該リフレッシュタイミング信号の各パルスに同期してリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、該リフレッシュタイミング信号の該一連のパルスのうち選択されたパルスに同期してリフレッシュ要求信号をアサートするパルス選択回路と、該リフレッシュアドレス及び該リフレッシュ要求信号を受け取り、該リフレッシュ要求信号のアサートに応答して該リフレッシュアドレスに対してリフレッシュ動作を実行するメモリコア回路を含み、該選択されたパルスが該一連のパルスから間隔をおいて選択したパルスである第１の動作モードと該選択されたパルスが該一連のパルスのうちの一部分を連続して選択したパルスである第２の動作モードとが切り替え可能なよう構成されることを特徴とする。
またメモリシステムは、メモリと、該メモリの電源電圧のレベルを検出する電源電圧検出回路と、該電源電圧検出回路によるレベル検出結果に応じて該メモリを制御するメモリコントローラを含み、該メモリは、一定間隔の一連のパルスから構成されるリフレッシュタイミング信号を生成するタイミング信号生成回路と、該リフレッシュタイミング信号の各パルスに同期してリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、該リフレッシュタイミング信号の該一連のパルスのうち選択されたパルスに同期してリフレッシュ要求信号をアサートするパルス選択回路と、該リフレッシュアドレス及び該リフレッシュ要求信号を受け取り、該リフレッシュ要求信号のアサートに応答して該リフレッシュアドレスに対してリフレッシュ動作を実行するメモリコア回路を含み、該選択されたパルスが該一連のパルスから間隔をおいて選択したパルスである第１の動作モードと該選択されたパルスが該一連のパルスのうちの一部分を連続して選択したパルスである第２の動作モードとが切り替え可能であり、該メモリコントローラは、該レベル検出結果に応じて該第１の動作モード及び該第２の動作モードの何れかを選択し、該選択された動作モードで動作するよう該メモリを制御することを特徴とする。
本発明による少なくとも１つの実施例によれば、リフレッシュタイミング信号の周波数は、全てのリフレッシュアドレスを順番に１つずつリフレッシュした際に、全てのアドレスのデータを保持するに必要な十分に速い周波数となっている。リフレッシュタイミング信号のパルスを所定間隔でスキップして間歇的なタイミングでリフレッシュする第１の動作モードの場合であっても、連続アドレスに連続的にリフレッシュしてそれ以外でリフレッシュしない第２の動作モードの場合であっても、ある１つのリフレッシュアドレスに着目すると、常にリフレッシュタイミング信号の周波数で定まる一定の時間間隔でリフレッシュされることになる。従って、リフレッシュ対象領域がどのように変化しても、あるリフレッシュアドレスに対するリフレッシュ動作が遅れてしまうことはない。
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
図３は、本発明による半導体記憶装置の構成の一例を示す図である。図３の半導体記憶装置２０は、リフレッシュ要求信号生成回路２１、リフレッシュアドレスカウンタ２２、モードレジスタ回路２３、及びメモリコア回路２４を含む。
メモリコア回路１２は、メモリアレイ、ローデコーダ、コラムデコーダ等を含む。コラムデコーダは、外部から供給されるコラムアドレスをデコードし、コラムアドレスで指定されるコラム選択線を活性化する。ローデコーダは、通常の読み書き動作時には、外部から供給されるローアドレスをデコードし、ローアドレスで指定されるワード線を活性化する。またローデコーダは、リフレッシュ動作時には、リフレッシュアドレスカウンタ２２から供給されるリフレッシュアドレスをデコードし、リフレッシュアドレスで指定されるワード線を活性化する。
活性化されたワード線に接続されるメモリセル（メモリ容量）のデータは、ビット線に読み出されセンスアンプで増幅される。読み出し動作の場合、センスアンプで増幅されたデータは、活性化されたコラム選択線により選択され、半導体記憶装置外部に出力される。書き込み動作の場合、半導体記憶装置外部から書き込みデータが供給され、活性化されたコラム選択線により選択されるコラムアドレスのセンスアンプに書き込まれる。この書き込みデータとメモリセルから読み出され再書き込みされるべきデータとが、活性化されたワード線に接続されるメモリセルに書き込まれる。リフレッシュ動作の場合、メモリセルから読み出されセンスアンプで増幅されたデータが、再書き込みデータとして、活性化されたワード線に接続されるメモリセルに書き込まれる。
リフレッシュアドレスカウンタ２２は、リフレッシュ要求信号生成回路２１から供給されるリフレッシュタイミング信号に同期してカウントアップすることにより、リフレッシュ対象のアドレスを示すリフレッシュアドレスを生成する。リフレッシュアドレスカウンタ２２により生成されたリフレッシュアドレスは、メモリコア回路２４及びリフレッシュ要求信号生成回路２１に供給される。なお後述するように、リフレッシュアドレスカウンタ２２は、モードレジスタ回路２３から供給されるリフレッシュモード信号に応じて、生成するリフレッシュアドレスの進行パターンを切り替えることができる。
リフレッシュ要求信号生成回路２１は、所定のリフレッシュタイミングを示すパルス信号としてリフレッシュタイミング信号を生成する。また内部で生成したリフレッシュタイミング信号と、リフレッシュアドレスカウンタ２２から供給されるリフレッシュアドレスと、モードレジスタ回路２３から供給されるパーシャル領域信号とに応じて、リフレッシュ要求信号を生成する。このリフレッシュ要求信号は、リフレッシュアドレスカウンタ２２が現在示すリフレッシュアドレスがリフレッシュ対象アドレスである場合に、アサート状態となる。またリフレッシュアドレスカウンタ２２が現在示すリフレッシュアドレスがリフレッシュ対象アドレスでない場合に、ネゲート状態となる。生成されたリフレッシュ要求信号は、メモリコア回路２４に供給される。
メモリコア回路２４においては、リフレッシュ要求信号生成回路２１から供給されるリフレッシュ要求信号がアサート状態の時には、リフレッシュアドレスカウンタ２２から供給されるリフレッシュアドレスで指定されるワード線を活性化してリフレッシュ動作を実行する。リフレッシュ要求信号生成回路２１から供給されるリフレッシュ要求信号がネゲート状態の時には、リフレッシュアドレスカウンタ２２から供給されるリフレッシュアドレスに対するリフレッシュ動作を実行しない。
モードレジスタ回路２３は、外部から供給されるモード設定コマンドに応じて、種々のモード設定値を内部のレジスタに格納する。これらモード設定値には、上記パーシャル領域信号に対応する設定値及びリフレッシュモード信号に対応する設定値が含まれる。パーシャル領域信号は、リフレッシュ動作を実行する対象となるメモリ領域を指定する信号である。またリフレッシュモード信号は、複数のリフレッシュアドレス進行パターンのうちで１つのアドレス進行パターンを指定する信号である。
リフレッシュ要求信号生成回路２１は、パルス選択回路３１、発信器３２、分周器３３、選択回路３４、ヒューズ回路３５、及びテスト回路３６を含む。発信器３２は、例えばインバータループ等により、所定の周期のパルス信号を発振する。発信器３２が生成した発振信号は、分周器３３に供給される。分周器３３は、選択回路３４が選択した分周率に従い、発信器３２から供給される発振信号を分周する。例えば分周器３３は、複数の２分周回路により１／２分周、１／４分周、１／８分周、・・・のそれぞれの分周信号を生成し、選択回路３４が選択した分周率に対応する分周信号を選択して出力する。分周器３３が出力する分周信号は、リフレッシュタイミング信号としてリフレッシュアドレスカウンタ２２及びパルス選択回路３１に供給される。即ち、分周器３３は、リフレッシュタイミング信号を生成するタイミング信号生成回路として機能する。
なお選択回路３４による分周率の選択は、ヒューズ回路３５の出力又はテスト回路３６の出力を選択することにより実現される。ヒューズ回路３５は、内部のヒューズの切断／非切断に応じて所定の分周率を表現する信号を出力する回路である。またテスト回路３６は、テスト動作時に使用する分周率を示す信号を出力する回路である。選択回路３４は、ヒューズ回路３５の出力信号又はテスト回路３６の出力信号の何れかを選択して、分周率を示す信号として分周器３３に供給する。
図４は、図３に示すパルス選択回路３１の第１の動作を説明するための図である。図４において、（ａ）は分周器３３が生成するリフレッシュタイミング信号であり、このリフレッシュタイミング信号のパルス周期は一定で変化しない。（ａ）のリフレッシュタイミング信号の各パルスの上に示される番号は、各パルスに対応してリフレッシュアドレスカウンタ２２が生成するリフレッシュアドレスが属するブロックであり、例えば図１のＤＲＡＭメモリ領域１０のブロック１１−１乃至１１−８に相当する。パルス選択回路３１は、リフレッシュアドレスカウンタ２２の示すリフレッシュアドレスがリフレッシュ対象であるか否かを判定してマスク信号を生成し、リフレッシュアドレスがリフレッシュ対象でない場合にマスク信号によりリフレッシュタイミング信号をマスクするように動作する。
（ｂ）は、例えば図１のＤＲＡＭメモリ領域１０においてブロック１１−１のみをリフレッシュする１／８パーシャルリフレッシュ動作の場合のマスク信号を示す。図４（ｂ）に示すように、１／８パーシャルリフレッシュ動作の場合のマスク信号は、リフレッシュタイミング信号の８つのパルス毎に、７つのパルスのタイミングにおいてＬＯＷであり、残りの１つのパルスのタイミングにおいてＨＩＧＨとなる。従って、このマスク信号とリフレッシュタイミング信号との論理積をとることにより、８つ毎に１つのパルスを通過させ、残りのパルスをマスクすることができる。このようにして生成されたパルス信号は、リフレッシュ要求信号としてメモリコア回路２４に供給される。
（ｃ）は、例えば図１のＤＲＡＭメモリ領域１０においてブロック１１−１及び１１−５のみをリフレッシュする１／４パーシャルリフレッシュ動作の場合のマスク信号を示す。図４（ｃ）に示すように、１／４パーシャルリフレッシュ動作の場合のマスク信号は、リフレッシュタイミング信号の４つのパルス毎に、３つのパルスのタイミングにおいてＬＯＷであり、残りの１つのパルスのタイミングにおいてＨＩＧＨとなる。従って、このマスク信号とリフレッシュタイミング信号との論理積をとることにより、４つ毎に１つのパルスを通過させ、残りのパルスをマスクすることができる。このようにして生成されたパルス信号は、リフレッシュ要求信号としてメモリコア回路２４に供給される。
なお上記の動作においては、リフレッシュアドレスは１つずつ増加するアドレス進行パターンではなく、１ブロックずつ増加するアドレス進行パターンである必要がある。ここでブロックとは、ワード線を選択活性化したときに同一のセンスアンプが選択活性化されるような複数のワード線に対応するメモリ配列部分のことである。
１ブロックずつ増加するアドレス進行パターンの場合、例えば図１において、ブロック１１−１内の複数のワード線のアドレスを順番に指定して全てのワード線のアドレス指定を終了してから次のブロック１１−２に進むのではなく、ブロック１１−１の第１番目のワード線を指定したら次にブロック１１−２の第１番目のワード線を指定し、更に同様にしてブロック１１−３からブロック１１−８まで順番に第１番目のワード線を指定する。その後ブロック１１−１に戻り、ブロック１１−１からブロック１１−８まで順番に第２番目のワード線を指定する。同様にしてアドレスを進め、各ブロックの最後のワード線のアドレス指定を終了したら、ブロック１１−１の第１番目のワード線のアドレスに戻る。このようなアドレス進行パターンの生成については後ほど詳細に説明する。
このようにアドレスを進行させながら、例えば図４（ｂ）のようにリフレッシュタイミング信号の８パルス毎に１つのパルスを選択すると、図１のＤＲＡＭメモリ領域１０においてブロック１１−１のみをリフレッシュすることができる。また図４（ｃ）のようにリフレッシュタイミング信号の４パルス毎に１つのパルスを選択すると、図１のＤＲＡＭメモリ領域１０においてブロック１１−１及び１１−５のみをリフレッシュすることができる。
なお上記説明においては、パーシャルリフレッシュ動作のリフレッシュ対象は、ＤＲＡＭメモリ領域１０の全体に対して１／８又は１／４の大きさのブロック領域であるとしたが、本発明はこの例に限定されるものではない。リフレッシュ対象の領域は任意の大きさでよく、例えば１／２、１／１６、１／３２等の大きさの領域に対してパーシャルリフレッシュ動作を実行するように構成してよい。またマスク信号のＨＩＧＨパルスの間隔は一定である必要はなく、例えば図４（ｃ）において、ブロック１１−５の代わりにブロック１１−２を選択するような位置において、マスク信号がＨＩＧＨとなるよう構成してもよい。
図５は、図３に示すパルス選択回路３１の第２の動作を説明するための図である。図５において、（ａ）は分周器３３が生成するリフレッシュタイミング信号であり、このリフレッシュタイミング信号のパルス周期は一定で変化しない。（ａ）のリフレッシュタイミング信号の各パルスの上に示される番号は、各パルスに対応してリフレッシュアドレスカウンタ２２が生成するリフレッシュアドレスが属するブロックであり、例えば図１のＤＲＡＭメモリ領域１０のブロック１１−１乃至１１−８に相当する。パルス選択回路３１は、リフレッシュアドレスカウンタ２２の示すリフレッシュアドレスがリフレッシュ対象であるか否かを判定してマスク信号を生成し、リフレッシュアドレスがリフレッシュ対象でない場合にマスク信号によりリフレッシュタイミング信号をマスクするよう動作する。
（ｂ）は、例えば図１のＤＲＡＭメモリ領域１０においてブロック１１−１のみをリフレッシュする１／８パーシャルリフレッシュ動作の場合のマスク信号を示す。図５（ｂ）に示すように、１／８パーシャルリフレッシュ動作の場合のマスク信号は、リフレッシュタイミング信号の一連のパルスのうちで、ブロック１１−１に対応するパルスのタイミングにおいてＨＩＧＨであり、残りのパルスのタイミングにおいてＬＯＷとなる。従って、このマスク信号とリフレッシュタイミング信号との論理積をとることにより、１つのブロックに対応するパルスを通過させ、残りの７つのブロックに対応するパルスをマスクすることができる。このようにして生成されたパルス信号は、リフレッシュ要求信号としてメモリコア回路２４に供給される。
（ｃ）は、例えば図１のＤＲＡＭメモリ領域１０においてブロック１１−１及び１１−５のみをリフレッシュする１／４パーシャルリフレッシュ動作の場合のマスク信号を示す。図４（ｃ）に示すように、１／４パーシャルリフレッシュ動作の場合のマスク信号は、リフレッシュタイミング信号の一連のパルスのうちで、ブロック１１−１及び１１−５に対応するパルスのタイミングにおいてＨＩＧＨであり、残りのパルスのタイミングにおいてＬＯＷとなる。従って、このマスク信号とリフレッシュタイミング信号との論理積をとることにより、２つのブロックに対応するパルスを通過させ、残りの６つのブロックに対応するパルスをマスクすることができる。このようにして生成されたパルス信号は、リフレッシュ要求信号としてメモリコア回路２４に供給される。
なお上記説明の動作においては、リフレッシュアドレスは１つずつ増加するアドレス進行パターンでよい。即ち、例えば図１において、ブロック１１−１内のあるワード線を選択したら次にそれに隣接するワード線を選択するようにしてブロック１１−１内の複数のワード線を順番に指定していき、全てのワード線の指定が終了してから次のブロック１１−２に進むというアドレス進行パターンでよい。
本発明においては、図４に示す第１の動作と図５に示す第２の動作とをモードレジスタ回路２３が出力するリフレッシュモード信号に応じて切り替える。この切り替え動作は、アドレス進行パターンの切り替えにより実現する。このようなアドレス進行パターンの切り替えについては後ほど詳細に説明する。
図６は、パルス選択回路３１の回路構成の一例を示す図である。図６のパルス選択回路３１は、ＸＯＲ（排他的論理和）回路４１−１乃至４１−３、ＮＡＮＤ回路４２−１乃至４２−３、インバータ４３−１乃至４３−３、ＮＯＲ回路４４、ＮＡＮＤ回路４５、及びインバータ４６を含む。
図７は、図６のパルス選択回路３１によるパルス選択に応じてリフレッシュ動作が実行させるメモリ領域を示した図である。ＤＲＡＭメモリ領域５０は、８つのブロック５１−１乃至５１−８から構成され、１つのブロックのメモリ配列には１６本のワード線が含まれるとする。従って、全体では１２８個のリフレッシュ対象のアドレス（１２８本のワード線）が存在する。この場合、Ａ０乃至Ａ６の７ビットでＤＲＡＭメモリ領域５０の各リフレッシュアドレスを表現することができる。Ａ０を最下位ビット、Ａ６を最上位ビットする。
ＤＲＡＭメモリ領域５０の８つのブロック５１−１乃至５１−８は、リフレッシュアドレスの上位３ビットＡ４乃至Ａ６で表現することができる。即ち、例えばブロック１１−１は、（Ａ６，Ａ５，Ａ４）＝（Ｌ，Ｌ，Ｌ）であり、また例えばブロック１１−２は、（Ａ６，Ａ５，Ａ４）＝（Ｌ，Ｌ，Ｈ）である。なお例えばブロック１１−１の内部の１６個のリフレッシュアドレスは、上位３ビットＡ４乃至Ａ６が（Ｌ，Ｌ，Ｌ）であり、下位４ビットのビットパターンによって１６本のうち１本のワード線を指定することになる。
図６のパルス選択回路３１は、リフレッシュアドレスカウンタ２２が生成するリフレッシュアドレスの上位３ビットＡ４乃至Ａ６が、それぞれＸＯＲ回路４１−１乃至４１−３の一方の入力に供給される。ＸＯＲ回路４１−１乃至４１−３の他方の入力には、それぞれＡ４レベル選択信号、Ａ５レベル選択信号、及びＡ６レベル選択信号が供給される。
ＸＯＲ回路４１−１乃至４１−３の出力は、それぞれＮＡＮＤ回路４２−１乃至４２−３の一方の入力に供給される。ＮＡＮＤ回路４２−１乃至４２−３の他方の入力には、それぞれＡ４活性化信号、Ａ５活性化信号、及びＡ６活性化信号が供給される。Ａ４乃至Ａ６のレベル選択信号及びＡ４乃至Ａ６の活性化信号は、モードレジスタ回路２３から供給されるパーシャル領域信号である。
Ａ４乃至Ａ６の活性化信号は、リフレッシュアドレスがリフレッシュ対象であるか否かの判定において、リフレッシュアドレスの上位３ビットＡ４乃至Ａ６のうち何れのビットを考慮するかを決定する。８つのブロック５１−１乃至５１−８のうち１つのブロックのみをリフレッシュ対象とするときには、Ａ４乃至Ａ６の活性化信号を全てＨＩＧＨに設定する。８つのブロック５１−１乃至５１−８のうち２つのブロックのみをリフレッシュ対象とするときには、Ａ４乃至Ａ６の活性化信号のうち２つのビットのみをＨＩＧＨに設定する。８つのブロック５１−１乃至５１−８のうち４つのブロックのみをリフレッシュ対象とするときには、Ａ４乃至Ａ６の活性化信号のうち１つのビットのみをＨＩＧＨに設定する。また８つのブロック５１−１乃至５１−８の全てをリフレッシュ対象とするときには、Ａ４乃至Ａ６の活性化信号の全てをＬＯＷに設定する。
Ａ４乃至Ａ６のレベル選択信号は、Ａ４乃至Ａ６の活性化信号により考慮対象に決定されたビットに対して、ＨＩＧＨ又はＬＯＷのレベルを指定することで、リフレッシュ対象のブロックを指定する信号である。例えば、（Ａ４，Ａ５，Ａ６）が（Ｌ，Ｌ，Ｌ）であるブロック５１−１のみをリフレッシュ領域とする場合には、Ａ４乃至Ａ６の活性化信号をそれぞれ（Ｈ，Ｈ，Ｈ）として全てのビットを考慮対象とし、Ａ４乃至Ａ６の選択信号をそれぞれ（Ｌ，Ｌ，Ｌ）とする。この場合、リフレッシュアドレスのＡ４乃至Ａ６が全てＬＯＷのときのみ、ＮＡＮＤ回路４２−１乃至４２−３の出力が全てＨＩＧＨとなり、ＮＯＲ回路４４の出力がＨＩＧＨとなる。これに応答して、リフレッシュタイミング信号が、ＮＡＮＤ回路４５及びインバータ４６を介してアサート状態のリフレッシュ要求信号として出力される。なお上記説明中にあるＮＯＲ回路４４の出力が、図４及び図５に示すマスク信号に相当する。
また例えば、（Ａ４，Ａ５，Ａ６）が（Ｌ，Ｈ，Ｈ）であるブロック５１−７及び（Ａ４，Ａ５，Ａ６）が（Ｈ，Ｈ，Ｈ）であるブロック５１−８のみをリフレッシュ領域とする場合には、Ａ４乃至Ａ６の活性化信号をそれぞれ（Ｌ，Ｈ，Ｈ）として上位２ビットのみを考慮対象とし、Ａ４乃至Ａ６の選択信号をそれぞれ（ｘ，Ｈ，Ｈ）とする（ｘはdon't care）。この場合、リフレッシュアドレスのＡ５及びＡ６が両方ともＨＩＧＨのときのみ、ＮＡＮＤ回路４２−１乃至４２−３の出力が全てＨＩＧＨとなり、ＮＯＲ回路４４の出力がＨＩＧＨとなる。これに応答して、リフレッシュタイミング信号が、ＮＡＮＤ回路４５及びインバータ４６を介してアサート状態のリフレッシュ要求信号として出力される。
また例えば、Ａ６がＬであるブロック５１−１乃至５１−４のみをリフレッシュ領域とする場合には、Ａ４乃至Ａ６の活性化信号をそれぞれ（Ｌ，Ｌ，Ｈ）として上位１ビットのみを考慮対象とし、Ａ４乃至Ａ６の選択信号をそれぞれ（ｘ，ｘ，Ｌ）とする（ｘはdon't care）。この場合、リフレッシュアドレスのＡ６がＬＯＷのときのみ、ＮＡＮＤ回路４２−１乃至４２−３の出力が全てＨＩＧＨとなり、ＮＯＲ回路４４の出力がＨＩＧＨとなる。これに応答して、リフレッシュタイミング信号が、ＮＡＮＤ回路４５及びインバータ４６を介してアサート状態のリフレッシュ要求信号として出力される。
また例えば、全てのブロック５１−１乃至５１−８をリフレッシュ領域とする場合には、Ａ４乃至Ａ６の活性化信号をそれぞれ（Ｌ，Ｌ，Ｌ）として考慮対象のビットを無くす。この場合、リフレッシュアドレスに関わらずＮＡＮＤ回路４２−１乃至４２−３の出力が全てＨＩＧＨとなり、ＮＯＲ回路４４の出力がＨＩＧＨとなる。これに応答して、リフレッシュタイミング信号が、ＮＡＮＤ回路４５及びインバータ４６を介してアサート状態のリフレッシュ要求信号として出力される。
図８は、リフレッシュアドレスカウンタ２２の構成の一例を示す図である。リフレッシュアドレスカウンタ２２は、４ビットカウンタ６１、３ビットカウンタ６２、ＮＡＮＤ回路６３乃至６８、及びインバータ６９を含む。リフレッシュアドレスカウンタ２２には、モードレジスタ回路２３からのリフレッシュモード信号と、リフレッシュ要求信号生成回路２１からのリフレッシュタイミング信号が供給される。
リフレッシュモード信号がＨＩＧＨの場合には、最下位ビットであるＡ０が最初に動いて、Ａ０−>Ａ１−>Ａ２−>Ａ３−>Ａ４−>Ａ５−>Ａ６の順番に繰り上がっていくアドレス進行パターンとなる。即ち、リフレッシュアドレスが１つずつ増加するアドレス進行パターンとなる。またリフレッシュモード信号がＬＯＷの場合には、上から３番目のビットであるＡ４が最初に動いて、Ａ４−>Ａ５−>Ａ６−>Ａ０−>Ａ１−>Ａ２−>Ａ３の順番に繰り上がっていくアドレス進行パターンとなる。即ち、図７のブロック５１−１からブロック５１−８まで順番に第１番目のリフレッシュアドレスを生成し、次にブロック５１−１からブロック５１−８まで順番に第２番目のリフレッシュアドレスを生成し、というアドレス進行パターンとなる。
詳細には、リフレッシュモード信号がＨＩＧＨの場合、ＮＡＮＤ回路６４はリフレッシュタイミング信号を通過させるが、ＮＡＮＤ回路６７はリフレッシュタイミング信号を通過させない。従って、リフレッシュタイミング信号の各パルスに同期して、４ビットカウンタ６１がカウントアップしていく。４ビットカウンタ６１がカウントアップしてビットＡ３が変化すると、この変化がＮＡＮＤ回路６８及び６６を介して３ビットカウンタ６２に伝搬される。従って、４ビットカウンタ６１が下位４ビットとなり、３ビットカウンタ６２が上位３ビットとなる。
またリフレッシュモード信号がＬＯＷの場合、ＮＡＮＤ回路６７はリフレッシュタイミング信号を通過させるが、ＮＡＮＤ回路６４はリフレッシュタイミング信号を通過させない。従って、リフレッシュタイミング信号の各パルスに同期して、３ビットカウンタ６２がカウントアップしていく。３ビットカウンタ６２がカウントアップしてビットＡ６が変化すると、この変化がＮＡＮＤ回路６５及び６３を介して４ビットカウンタ６１に伝搬される。従って、３ビットカウンタ６２が下位３ビットとなり、４ビットカウンタ６１が上位４ビットとなる。
図９は、図８に示すリフレッシュアドレスカウンタ２２の動作の一例を示す図である。図９の最上部には、リフレッシュモード信号が示されている。図９においてリフレッシュモード信号は最初にＨＩＧＨであり、その後ＬＯＷに切り替えられている。
リフレッシュモード信号がＨＩＧＨである期間、リフレッシュタイミング信号の各パルスに同期して、リフレッシュアドレスの最下位ビットであるＡ０が変化する。Ａ０の立ち下りに応答してＡ１が変化し、更にＡ１の立ち下りに応答してＡ２が変化し、更にＡ２の立ち下りに応答してＡ３が変化する。但し図９の例では、Ａ３が変化する前に、リフレッシュモード信号がＬＯＷとされている。このようにリフレッシュアドレスの最下位ビットから先に変化させていくことで、アドレスが１つずつ増加するアドレス進行パターンを実現することができる。
リフレッシュモード信号がＬＯＷである期間、リフレッシュタイミング信号の各パルスに同期して、リフレッシュアドレスの上から３番目のビットであるＡ４が変化する。Ａ４の立ち下りに応答してＡ５が変化し、更にＡ５の立ち下りに応答してＡ６が変化し、更にＡ６の立ち下りに応答してＡ０が変化する。このように上位３ビットＡ４乃至Ａ６を先に変化させることで、例えば図７に示すブロック５１−１乃至５１−８をリフレッシュタイミング信号の各パルスに同期して順次選択することができる。
以上説明したように、図３に示す半導体記憶装置２０では、リフレッシュ要求信号生成回路２１の生成するリフレッシュタイミング信号に応答してリフレッシュアドレスカウンタ２２がリフレッシュアドレスを順次生成し、リフレッシュ要求信号生成回路２１とメモリコア回路２４とに供給する。リフレッシュ要求信号生成回路２１は、リフレッシュアドレスカウンタ２２からのリフレッシュアドレスがリフレッシュ対象である場合には、リフレッシュ要求信号をアサートする。またリフレッシュ要求信号生成回路２１は、リフレッシュアドレスカウンタ２２からのリフレッシュアドレスがリフレッシュ対象でない場合には、リフレッシュ要求信号をネゲートする。なおパーシャルリフレッシュでない場合、即ちメモリコア回路２４の全てのアドレスをリフレッシュ対象とする場合には、リフレッシュ要求信号生成回路２１は全てのリフレッシュアドレスに対してリフレッシュ要求信号をアサートする。
リフレッシュタイミング信号の周波数は、全てのリフレッシュアドレスを順番に１つずつリフレッシュした際に、全てのアドレスのデータを保持するに必要な十分に速い周波数となっている。リフレッシュタイミング信号のパルスを所定間隔でスキップして間歇的なタイミングでリフレッシュする図４に示す第１のリフレッシュ動作の場合（リフレッシュモード信号がＬＯＷの場合）であっても、連続アドレスに連続的にリフレッシュしてそれ以外でリフレッシュしない図５に示す第２のリフレッシュ動作の場合（リフレッシュモード信号がＨＩＧＨの場合）であっても、ある１つのリフレッシュアドレスに着目すると、常にリフレッシュタイミング信号の周波数で定まる一定の時間間隔でリフレッシュされることになる。従って、リフレッシュ対象領域がどのように変化しても、あるリフレッシュアドレスに対するリフレッシュ動作が遅れてしまうことはない。
なおリフレッシュタイミング信号のパルスを所定間隔でスキップして間歇的なタイミングでリフレッシュする図４に示す第１のリフレッシュ動作と、リフレッシュタイミング信号の連続したパルスにより連続アドレスをリフレッシュしてそれ以外でリフレッシュしない図５に示す第２のリフレッシュ動作とには、それぞれの利点がある。第１のリフレッシュ動作の場合には、各リフレッシュ動作が一定の間隔で実行されるために、リフレッシュ動作による電流消費が時間的に均等に分散されており、ある長さの期間を複数個着目したときに、何れの期間であるかに関わらず電流消費量に大きな変動がない。第２のリフレッシュ動作の場合には、リフレッシュ動作が集中して実行される時と全く実行されない時とがあるので、リフレッシュ動作による電流消費量が時間的に大きく変動し、ある長さの期間を複数個着目したときに、期間毎に電流消費量に大きな差があることになる。
ＤＲＡＭでは、リフレッシュ対象の選択ワード線が同一メモリ配列内で連続する場合には、ビット線トランスファー信号等の動作させる必要がない信号を固定することにより、リフレッシュ動作時に消費される電流を削減することが行われる。この様な構成の場合には、トータルな電流をなるべく少なくするために、同一メモリ配列内でなるべく多くのワード線を連続してリフレッシュすることが好ましい。従って、このような観点からは、連続アドレスに連続的にリフレッシュする上記第２のリフレッシュ動作が好ましい。
しかし携帯機器の電源である電池は、充電量が減少して電圧が降下した状態の場合、瞬間的に流れるピーク電流の大きさを抑えて時間的に消費電流量を分散・平均化した状態で使用する方が、電流量が変動し大きなピーク電流が現れる状態で使用するよりも有利であることが知られている。従って、充電量が減少して電圧が降下した状態では、電流消費量に大きな変動がない第１のリフレッシュ動作が好ましい。一方、十分に充電量があり電圧が十分に高い状態では、上記のようにビット線トランスファー信号等の信号を固定してリフレッシュ動作時の電流消費を削減できる第２のリフレッシュ動作が好ましい。
また更に、第２のリフレッシュ動作の場合には、電流消費量が時間的に大きく変動するので、半導体記憶装置の試験時にリフレッシュに必要な電流量を測定しようとしても、正確な電流量を測定することができないという問題がある。従って、リフレッシュに必要な電流量を測定する場合などには、電流消費量に大きな変動がない第１のリフレッシュ動作を実行させることが好ましい。
以上の理由から、本発明による半導体記憶装置では、リフレッシュタイミング信号のパルスを所定間隔でスキップして間歇的なタイミングでリフレッシュする第１のリフレッシュ動作とリフレッシュタイミング信号の連続したパルスにより連続アドレスにリフレッシュしてそれ以外でリフレッシュしない第２のリフレッシュ動作とを用意し、モードレジスタ回路２３の設定等により、第１のリフレッシュ動作と第２のリフレッシュ動作とを切り替え可能とする。例えば、半導体記憶装置の試験時には、ＬＯＷのリフレッシュモード信号に対応するモードレジスタ設定値をモードレジスタ回路２３に書き込むようにする。このモードレジスタ設定値に応じて、モードレジスタ回路２３がＬＯＷのリフレッシュモード信号を出力し、間歇的なタイミングでリフレッシュする第１のリフレッシュ動作が実行される。このようにして、半導体記憶装置の試験時に、リフレッシュに必要な電流量を容易に測定することができる。
また例えば、ヒューズ回路３５によりリフレッシュモードを設定可能とし、ヒューズ回路３５のヒューズの切断／非切断に応じたリフレッシュモード信号をリフレッシュアドレスカウンタ２２に供給するような構成としてもよい。この場合には、例えば工場出荷時にヒューズ切断により何れかの動作モードに選択して固定することになる。
図１０は、図３の半導体記憶装置２０を利用したメモリシステムの構成の一例を示す図である。図１０のメモリシステムは、半導体記憶装置（メモリ）２０、システム電源電圧検出回路７０、メモリコントローラ７１を含む。
システム電源電圧検出回路７０は、半導体記憶装置２０の電源電圧を検出して、電源電圧が所定の基準電圧以下となった場合にメモリコントローラ７１に対する検出信号をアサートする。これは例えば、半導体記憶装置２０の電源電圧と所定の基準電圧とを比較器により比較し、比較器の出力を検出信号としてメモリコントローラ７１に供給するよう構成すればよい。
メモリコントローラ７１は、半導体記憶装置２０に対してモードレジスタコマンドを供給すると共に、モードレジスタ設定値を供給することで、半導体記憶装置２０のモードレジスタ回路２３に対してレジスタ設定することができる。即ち、供給したモードレジスタ設定値をモードレジスタ回路２３に書き込むことができる。
システム電源電圧検出回路７０からの検出信号がアサートされていない場合には、メモリコントローラ７１は、半導体記憶装置２０に対してモードレジスタコマンドを供給し、ＨＩＧＨのリフレッシュモード信号に対応するモードレジスタ設定値を書き込む。このモードレジスタ設定値に応じて、モードレジスタ回路２３がＨＩＧＨのリフレッシュモード信号を出力し、連続アドレスに連続的にリフレッシュする第２のリフレッシュ動作が実行される。
システム電源電圧検出回路７０からの検出信号がアサートされた場合には、メモリコントローラ７１は、半導体記憶装置２０に対してモードレジスタコマンドを供給し、ＬＯＷのリフレッシュモード信号に対応するモードレジスタ設定値を書き込む。このモードレジスタ設定値に応じて、モードレジスタ回路２３がＬＯＷのリフレッシュモード信号を出力し、間歇的なタイミングでリフレッシュする第１のリフレッシュ動作が実行される。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
ＤＲＡＭメモリ領域を模式的に示す図である。 パーシャルリフレッシュ動作を説明するための図である。 本発明による半導体記憶装置の構成の一例を示す図である。 図３に示すパルス選択回路の第１の動作を説明するための図である。 図３に示すパルス選択回路の第２の動作を説明するための図である。 パルス選択回路の回路構成の一例を示す図である。 図６のパルス選択回路によるパルス選択に応じてリフレッシュ動作が実行させるメモリ領域を示した図である。 リフレッシュアドレスカウンタの構成の一例を示す図である。 図８に示すリフレッシュアドレスカウンタの動作の一例を示す図である。 図３の半導体記憶装置を利用したメモリシステムの構成の一例を示す図である。
符号の説明
２０ 半導体記憶装置
２１ リフレッシュ要求信号生成回路
２２ リフレッシュアドレスカウンタ
２３ モードレジスタ回路
２４ メモリコア回路
３１ パルス選択回路
３２ 発信器
３３ 分周器
３４ 選択回路
３５ ヒューズ回路
３６ テスト回路

Claims (10)

  1. 一定間隔の一連のパルスから構成されるリフレッシュタイミング信号を生成するタイミング信号生成回路と、
    該リフレッシュタイミング信号の各パルスに同期してリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、
    該リフレッシュタイミング信号の該一連のパルスのうち選択されたパルスに同期してリフレッシュ要求信号をアサートするパルス選択回路と、
    該リフレッシュアドレス及び該リフレッシュ要求信号を受け取り、該リフレッシュ要求信号のアサートに応答して該リフレッシュアドレスに対してリフレッシュ動作を実行するメモリコア回路
    を含み、該選択されたパルスが該一連のパルスから間隔をおいて選択したパルスである第１の動作モードと該選択されたパルスが該一連のパルスのうちの一部分を連続して選択したパルスである第２の動作モードとが切り替え可能なよう構成されることを特徴とする半導体記憶装置。
  2. レジスタ設定に応じたリフレッシュモード信号を出力するモードレジスタ回路を更に含み、該第１の動作モードと該第２の動作モードとが該リフレッシュモード信号に応じて切り替えられるよう構成されることを特徴とする請求項１記載の半導体記憶装置。
  3. 該パルス選択回路は、該リフレッシュタイミング信号及び該リフレッシュアドレスを受け取り、該リフレッシュアドレスに応じて該リフレッシュタイミング信号の該一連のパルスから該選択されたパルスを選択し、該選択されたパルスのタイミングで該リフレッシュ要求信号をアサートするよう構成されることを特徴とする請求項１記載の半導体記憶装置。
  4. 該パルス選択回路は、該リフレッシュアドレスを構成する複数ビットのうちの所望の数の上位ビットを選択し、該上位ビットの値に応じて該リフレッシュタイミング信号の該一連のパルスから該選択されたパルスを選択するよう構成されることを特徴とする請求項３記載の半導体記憶装置。
  5. 該パルス選択回路は、該上位ビットが所定のビットパターンとなる時の該リフレッシュタイミング信号のパルスを該選択されたパルスとして選択するよう構成されることを特徴とする請求項４記載の半導体記憶装置。
  6. 該リフレッシュアドレス生成回路は、該第１の動作モードにおいて第１のアドレス進行パターンにより該リフレッシュアドレスを生成し、該第２の動作モードにおいて第２のアドレス進行パターンにより該リフレッシュアドレスを生成することを特徴とする請求項１記載の半導体記憶装置。
  7. 該メモリコア回路は各々が複数のワード線を含む複数のブロックを含み、該第１のアドレス進行パターンにおいて該リフレッシュアドレス生成回路が連続して生成する２つのリフレッシュアドレスは２つの異なるブロックに対応し、該第２のアドレス進行パターンにおいて該リフレッシュアドレス生成回路が連続して生成する２つのリフレッシュアドレスは２つの隣接するワード線に対応することを特徴とする請求項６記載の半導体記憶装置。
  8. 該リフレッシュアドレス生成回路は、
    該リフレッシュアドレスの上位ビットに対応する第１のカウンタと、
    該リフレッシュアドレスの下位ビットに対応する第２のカウンタ
    を含み、該第１のカウンタ及び該第２のカウンタの何れか一方を該リフレッシュタイミング信号の各パルスに同期してカウント動作させるよう構成されることを特徴とする請求項６記載の半導体記憶装置。
  9. メモリと、
    該メモリの電源電圧のレベルを検出する電源電圧検出回路と、
    該電源電圧検出回路によるレベル検出結果に応じて該メモリを制御するメモリコントローラ
    を含み、該メモリは、
    一定間隔の一連のパルスから構成されるリフレッシュタイミング信号を生成するタイミング信号生成回路と、
    該リフレッシュタイミング信号の各パルスに同期してリフレッシュアドレスを生成するリフレッシュアドレス生成回路と、
    該リフレッシュタイミング信号の該一連のパルスのうち選択されたパルスに同期してリフレッシュ要求信号をアサートするパルス選択回路と、
    該リフレッシュアドレス及び該リフレッシュ要求信号を受け取り、該リフレッシュ要求信号のアサートに応答して該リフレッシュアドレスに対してリフレッシュ動作を実行するメモリコア回路
    を含み、該選択されたパルスが該一連のパルスから間隔をおいて選択したパルスである第１の動作モードと該選択されたパルスが該一連のパルスのうちの一部分を連続して選択したパルスである第２の動作モードとが切り替え可能であり、該メモリコントローラは、該レベル検出結果に応じて該第１の動作モード及び該第２の動作モードの何れかを選択し、該選択された動作モードで動作するよう該メモリを制御することを特徴とするメモリシステム。
  10. 該メモリコントローラは、該電源電圧が所定の電圧よりも高い場合に該第２の動作モードを選択し、該電源電圧が該所定の電圧よりも低い場合に該第１の動作モードを選択することを特徴とする請求項９記載のメモリシステム。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8358554B2 (en) 2009-12-24 2013-01-22 Samsung Electronics Co., Ltd. Semiconductor memory device performing partial self refresh and memory system including same
WO2016152510A1 (ja) * 2015-03-23 2016-09-29 ソニー株式会社 イメージセンサ、処理方法、及び、電子機器
CN106782641A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件和半导体存储系统

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8284614B2 (en) * 2010-12-28 2012-10-09 Hynix Semiconductor Inc. Refresh control circuit and method for semiconductor memory device
KR20120077280A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 어드레스 카운터 회로
KR20120081352A (ko) 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 리프레시 제어 회로, 이를 이용한 메모리 장치 및 그 리프레시 제어 방법
KR20180077341A (ko) 2012-03-27 2018-07-06 인텔 코포레이션 리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소
CN104766624B (zh) * 2014-01-06 2017-11-28 晶豪科技股份有限公司 自动更新存储器单元的方法及使用其的半导体存储装置
KR20160119588A (ko) * 2015-04-06 2016-10-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102362605B1 (ko) * 2015-08-06 2022-02-15 에스케이하이닉스 주식회사 메모리 장치
US9576637B1 (en) * 2016-05-25 2017-02-21 Advanced Micro Devices, Inc. Fine granularity refresh
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
US20190066760A1 (en) * 2017-08-23 2019-02-28 Nanya Technology Corporation Dram and method for operating the same
US20210241822A1 (en) * 2018-06-26 2021-08-05 Rambus Inc. Memory device having non-uniform refresh

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132677A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2004273029A (ja) * 2003-03-10 2004-09-30 Sony Corp 記憶装置およびそれに用いられるリフレッシュ制御回路ならびにリフレッシュ方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5890198A (en) * 1996-10-22 1999-03-30 Micron Technology, Inc. Intelligent refresh controller for dynamic memory devices
US6215725B1 (en) * 1997-07-23 2001-04-10 Sharp Kabushiki Kaisha Clock-synchronized memory
JP2000048560A (ja) 1998-07-24 2000-02-18 Matsushita Electric Ind Co Ltd 半導体回路
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
KR100424178B1 (ko) 2001-09-20 2004-03-24 주식회사 하이닉스반도체 반도체 메모리 장치의 내부어드레스 발생회로
JP4249412B2 (ja) * 2001-12-27 2009-04-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2004220697A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 半導体メモリ装置のリフレッシュ制御
JP2004227624A (ja) 2003-01-20 2004-08-12 Seiko Epson Corp 半導体メモリ装置のパーシャルリフレッシュ
WO2004070729A1 (ja) 2003-02-05 2004-08-19 Fujitsu Limited 半導体メモリ
JP3915711B2 (ja) * 2003-02-12 2007-05-16 セイコーエプソン株式会社 半導体メモリ装置
JP2004259343A (ja) 2003-02-25 2004-09-16 Renesas Technology Corp 半導体記憶装置
KR100591760B1 (ko) * 2004-01-09 2006-06-22 삼성전자주식회사 가변 가능한 메모리 사이즈를 갖는 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003132677A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2004273029A (ja) * 2003-03-10 2004-09-30 Sony Corp 記憶装置およびそれに用いられるリフレッシュ制御回路ならびにリフレッシュ方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8358554B2 (en) 2009-12-24 2013-01-22 Samsung Electronics Co., Ltd. Semiconductor memory device performing partial self refresh and memory system including same
WO2016152510A1 (ja) * 2015-03-23 2016-09-29 ソニー株式会社 イメージセンサ、処理方法、及び、電子機器
JPWO2016152510A1 (ja) * 2015-03-23 2018-01-11 ソニー株式会社 イメージセンサ、処理方法、及び、電子機器
US10666886B2 (en) 2015-03-23 2020-05-26 Sony Corporation Image sensor, processing method, and electronic device for suppressing deterioration in image quality
CN106782641A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件和半导体存储系统

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