JP7244999B2 - ディスターブ・ロウをケアするメモリ装置及びその動作方法 - Google Patents

ディスターブ・ロウをケアするメモリ装置及びその動作方法 Download PDF

Info

Publication number
JP7244999B2
JP7244999B2 JP2018078995A JP2018078995A JP7244999B2 JP 7244999 B2 JP7244999 B2 JP 7244999B2 JP 2018078995 A JP2018078995 A JP 2018078995A JP 2018078995 A JP2018078995 A JP 2018078995A JP 7244999 B2 JP7244999 B2 JP 7244999B2
Authority
JP
Japan
Prior art keywords
row
period
adjacent
rows
accessed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018078995A
Other languages
English (en)
Other versions
JP2018198107A (ja
Inventor
承 俊 李
丞 濬 申
▲薫▼ 辛
▲益▼ 準 崔
柱 盛 黄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2018198107A publication Critical patent/JP2018198107A/ja
Application granted granted Critical
Publication of JP7244999B2 publication Critical patent/JP7244999B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Dram (AREA)

Description

本発明は、メモリ装置及びその動作方法に係り、詳細には、ディスターブ・ロウ（disturbed row）をケアするメモリ装置及びその動作方法に関する。
高性能電子システムに汎用されているメモリ装置は、その集積度が高まり、速度が速くなっている。ＤＲＡＭ（dynamic random access memory）のようなメモリ装置において、特定メモリセルのアクセス頻度が増加する場合、それに隣接したメモリセルのストレスを受け、それにより、隣接メモリセルのデータリテンション特性が低下することにより、データ信頼性が低下する。一例として、特定ワードラインに連結されたメモリセルが集中的にアクセスされる場合、それに隣接したワードラインに連結されたメモリセルのデータリテンション特性が低下してしまうという問題がある。また、ＤＲＡＭのようなメモリ装置の製造工程が微細化されるにつれ、アクセス頻度の増加により、データリテンション特性が低下するメモリセルの個数が増加してしまうという問題がある。
本発明の技術的思想が解決しようとする課題は、集中的にアクセスされるロウに隣接したロウを効果的にケアすることにより、データ信頼性を向上させることができるメモリ装置及びその動作方法を提供するところにある。
前述のような目的を達成するために、本開示の技術的思想の一側面によるメモリ装置は、複数のロウを含むメモリセルアレイと、前記複数のロウに対するリフレッシュを行うリフレッシュ制御器と、互いに異なる周期を有する第１周期及び第２周期について、前記第１周期の間の前記ロウのアクセス回数に基づいて、第１ロウに最も隣接した第１隣接領域に対するケア動作を制御し、前記第２周期の間の前記ロウのアクセス回数に基づいて、第２ロウに２番目に隣接した第２隣接領域に対するケア動作を制御する制御ロジックと、を具備することを特徴とする。
一方、本開示の技術的思想の一側面によるメモリ装置の動作方法において、前記メモリ装置は、複数のロウを含むメモリセルアレイを含み、前記メモリセルアレイは、第１ロウに隣接した程度により、第１隣接領域ないし第ｎ隣接領域を含み（ただし、ｎは、２以上の整数）、前記複数のロウのアクセス回数に対する計数動作を遂行することにより、集中的にアクセスされたロウを前記第１ロウであると判断する段階と、前記計数動作の遂行条件によって、前記第１隣接領域ないし第ｎ隣接領域のうちいずれか１つの隣接領域を選択する段階と、前記選択された隣接領域に含まれる一つ以上のロウに対するケアリフレッシュを行う段階と、を備えることを特徴とする。
本発明の技術的思想のメモリ装置及びその動作方法によれば、集中的にアクセスされるロウについて、その隣接程度によって複数個の隣接領域が設定され、設定された隣接領域のケア動作が異なって遂行されるので、隣接領域のディスターブされる程度により、最適化されたケア動作を遂行することができる。
本発明の例示的な実施形態による半導体システムを示すブロック図である。 隣接程度によって複数個に分類される隣接領域または隣接ロウの一例を示す図面である。 隣接程度によって複数個に分類される隣接領域または隣接ロウの一例を示す図面である。 隣接程度によって複数個に分類される隣接領域または隣接ロウの一例を示す図面である。 隣接程度によって複数個に分類される隣接領域または隣接ロウの一例を示す図面である。 本発明の例示的な実施形態によるメモリ装置を示すブロック図である。 ケア動作のための多様な周期が設定される例を示す図面である。 ケア動作のための多様な周期が設定される例を示す図面である。 本発明の例示的な実施形態によるメモリ装置の動作方法を示すフローチャートである。 本発明の例示的な実施形態によるメモリ装置の動作方法を示すフローチャートである。 図４のリフレッシュ制御器によって遂行されるリフレッシュ動作の一例を示す図面である。 本発明の例示的な実施形態によるアクセス回数判断器を具現化する一例を示すブロック図である。 本発明の例示的な実施形態によるアクセス回数判断器を具現化する一例を示すブロック図である。 本発明の変形可能な実施形態によるアクセス回数判断器を具現化する一例を示すブロック図である。 本発明の変形可能な実施形態によるアクセス回数判断器を具現化する一例を示すブロック図である。 図１１Ａ、図１１Ｂでのカウンタブロックによるリフレッシュ動作の一例を示す図面である。 図１１Ａ、図１１Ｂでのカウンタブロックによるリフレッシュ動作の一例を示す図面である。 本発明の実施形態によるケアリフレッシュが適用される場合のリフレッシュ周期を示す図面である。 本発明の実施形態によるケアリフレッシュが適用される場合のリフレッシュ周期を示す図面である。 本発明の実施形態によるケアリフレッシュが適用される場合のリフレッシュ周期を示す図面である。 ケアリフレッシュ遂行のための周期を設定する一例を示す図面である。 本発明の変形可能な実施形態によるメモリ装置の動作方法を示すフローチャートである。 図１５の実施形態によって計数動作を遂行するアクセス回数判断器の一具現化例を示すブロック図である。 本発明の他の変形可能な実施形態によるメモリ装置の動作方法を示すフローチャートである。 複数の隣接ロウに対して臨界値を設定した例、及びアクセス回数判断器の一具現化例を示す図面である。 複数の隣接ロウに対して臨界値を設定した例、及びアクセス回数判断器の一具現化例を示す図面である。 ケアリフレッシュ遂行のための周期を設定する他の一例を示す図面である。 本発明の他の例示的な実施形態による半導体システムを示すブロック図である。 本発明の他の例示的なメモリシステムを示すブロック図である。
以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。
図１は、本発明の例示的な実施形態による半導体システムを示すブロック図である。図１を参照すれば、メモリシステム１０は、メモリコントローラ１００及びメモリ装置２００を含んでもよい。メモリ装置２００は、メモリセルアレイ２１０、リフレッシュ制御器２２０及び制御ロジック２３０を含んでもよい。また、本発明の例示的な実施形態により、制御ロジック２３０は、ディスターブ（disturbed）ロウ（row）マネージャ２３１を含んでもよい。ディスターブ・ロウ・マネージャ２３１は、１以上のディスターブされた（disterbed）ロウに対する管理動作を遂行することができる。ディスターブ・ロウ・マネージャ２３１は、ディスターブされたロウに対する管理をソフトウェア的に行うか、あるいはハードウェア的に行う。または、ディスターブ・ロウ・マネージャ２３１は、ディスターブされたロウに対する管理を、ハードウェア及びソフトウェアの組み合わせによって遂行することができる。制御ロジック２３０は、ディスターブ・ロウ・マネージャ２３１以外にも、メモリ動作を制御するための他の構成要素をさらに含んでもよい。すなわち、制御ロジック２３０は、多種の構成要素を含む概念とも定義される。
メモリコントローラ１００は、メモリインターフェース（図示せず）を介して、各種信号をメモリ装置２００に提供し、記録及び読み取りなどのメモリ動作を制御する。例えば、メモリコントローラ１００は、コマンドＣＭＤ及びアドレスＡＤＤをメモリ装置２００に提供し、メモリセルアレイ２１０のデータＤＡＴＡにアクセスする。コマンドＣＭＤは、データの記録及び読み取りなど、ノーマルメモリ動作のためのコマンドを含んでもよい。また、メモリ装置２００が、ＤＲＡＭ（dynamic random access memory）セルを含む場合、コマンドＣＭＤは、ＤＲＡＭに係わる固有の各種動作、例えば、メモリセルをリフレッシュするためのリフレッシュコマンドを含んでもよい。
メモリコントローラ１００は、ホスト（host）からの要請により、メモリ装置２００にアクセスすることができる。メモリコントローラ１００は、多様なプロトコルを使用し、ホストと通信することができる。メモリセルアレイ２１０は、複数個のメモリセルを含んでもよく、一例として、メモリセルアレイ２１０は、複数本のワードラインを含み、それぞれのワードラインには、複数個のメモリセルが連結される。一例として、１本のワードラインに連結されたメモリセルは、ロウとも称される。すなわち、メモリセルアレイ２１０は、複数個のロウを含んでもよい。
一方、本発明の例示的な実施形態により、いずれか１つのロウが集中的して、あるいは頻繁にアクセス（または、活性化）されるとき、集中的にアクセスされたロウについて、その隣接程度により、複数の隣接領域が検出される。例えば、集中的にアクセスされたロウに最も隣接した第１隣接領域と、その次に隣接した第２隣接領域とが検出される。または、集中的にアクセスされたロウに隣接する複数個（例えば、ｎ個）の隣接領域が検出され、そのとき、第１隣接領域は、集中的にアクセスされたロウに相対的に最も隣接したロウ（例えば、隣接ロウ）を含んでもよく、第ｎ隣接領域は、相対的に最も隣接していないロウを含んでもよい。また、それぞれの隣接領域は、１つのロウを含んでもよく、２以上のロウを含んでもよい。以下の説明では、隣接領域が１つのロウを含むと仮定するが、前述のように、それぞれの隣接領域は、２以上のロウを含んでもよいのである。
一方、リフレッシュ制御器２２０は、メモリコントローラ１００からのリフレッシュコマンドに応答し、メモリセルアレイ２１０のロウに対するリフレッシュを行うことができる。または、リフレッシュ制御器２２０は、セルフリフレッシュモードで、メモリコントローラ１００の介入なしに、メモリセルアレイ２１０のロウをリフレッシュすることができる。また、一実施形態により、特定ロウが集中的にアクセスされるとき、リフレッシュ制御器２２０は、制御ロジック２３０の制御に基づいて、集中的にアクセスされたロウに隣接した１以上のロウをリフレッシュすることができる。
メモリ動作が遂行される間、特定ロー（例えば、第１ロウ）が集中的にアクセスされ、そのとき、第１ロウに隣接したロウがディスターブされもし、前記第１ロウに隣接した程度により、そのディスターブされる程度が異なる。例えば、第１ロウに最も近く位置したロウ（例えば、第２ロウ）は、最も大きくディスターブされ、一方、第２ロウに比べて相対的に近くなく位置したロウ（例えば、第３ロウ）は、そのディスターブされる程度が相対的に低い。前記第２ロウ及び第３ロウは、第１ロウが集中的にアクセスされる（例えば、所定回数よりさらに多くアクセスされる）ことによってディスターブされるロウであり、ディスターブ・ロウともされる。
前述のように、集中的にアクセスされたロウに隣接した程度により、複数個のディスターブ・ロウが発生しうる。制御ロジック２３０は、集中的にアクセスされたロウに隣接したロウについて、その隣接程度により、互いに異なる方式に基づいて、データ信頼性を維持するためのディスターブ・ロウ管理動作を遂行することができる。一例として、ディスターブ・ロウ管理動作は、集中的にアクセスされたロウを判断する動作、集中的にアクセスされたロウについて、その隣接した程度を異にする複数個のディスターブ・ロウを検出する動作を含んでもよく、また前記検出された複数個のディスターブ・ロウに対して、互いに異なる方式によるケアを行う動作を含んでもよい。
一実施形態により、ディスターブ・ロウ・マネージャ２３１は、メモリコントローラ１００からのコマンドＣＭＤ及びアドレスＡＤＤにより、ロウのアクセス（または、活性化）される回数を計数することができる。また、ディスターブ・ロウ・マネージャ２３１は、特定区間において、最も多くアクセスされた第１ロウについて、互いに隣接程度を異にする複数個の隣接領域を検出することができる。例えば、３個の隣接領域が検出されるとき、ディスターブ・ロウ・マネージャ２３１は、第１ロウに最も隣接した第１隣接領域と、その次に隣接した第２隣接領域と、その次に隣接した第３隣接領域と、を検出することができる。
また、第１ロウに対して隣接したロウであって、平行に配置される複数のロウに対して、上側に隣接したロウと、下側に隣接したロウとが存在する。一実施形態により、前記第１隣接領域は、第１ロウに最も隣接した第１隣接ロウを含んでもよく、そのとき、前記第１隣接ロウは、第１ロウに対して、上側及び下側に隣接した２つの隣接ロウを含んでもよい。それと類似して、前記第１隣接領域及び第２隣接領域は、それぞれ第２隣接ロウ及び第３隣接ロウを含み、前記第２隣接ロウ及び第３隣接ロウも、それぞれ２つの隣接ロウを含むことになる。
前述の例において、前記集中的にアクセスされたロウは、所定区間において、最も多くアクセスされたロウに該当するように説明されたが、本発明の実施形態は、それに限られるものではない。前記集中的にアクセスされたロウは、多様な基準によって判断され、変形可能な実施形態として、多くアクセスされた２以上のロウが集中的にアクセスされたロウであると判断されたり、所定基準値以上連続するようにアクセスがなされたロウが集中的にアクセスされたロウであると判断されたりするように、多様な方法によって判断動作が遂行される。
また、ディスターブ・ロウ・マネージャ２３１は、検出された隣接領域に対するケア動作の一例として、リフレッシュ動作（例えば、ケアリフレッシュ）を制御することができる。一実施形態により、第１隣接領域は、集中的にアクセスされる第１ロウによって最も大きくディスターブされるロウを含み、それにより、第１隣接領域は、最短の周期でもってケアリフレッシュがなされる。一方、第３隣接領域は、第１ロウによって相対的に小さくディスターブされるロウを含み、それにより、第３隣接領域は、第１隣接領域に比べて相対的に長周期でもってケアリフレッシュがなされる。
制御ロジック２３０は、検出された隣接領域に含まれるロウのアドレスをリフレッシュ制御器２２０に提供することができ、リフレッシュ制御器２２０は、それに応答し、ケアリフレッシュを行うことができる。例えば、リフレッシュ制御器２２０は、その内部に、ノーマルリフレッシュ（または、オートリフレッシュ）を行うための計数アドレスを生成するカウンタ（図示せず）を含み、ノーマルリフレッシュを行うと共に、所定周期により、ディスターブ・ロウをケアするためのケアリフレッシュを行うことができる。いずれか１つのリフレッシュ周期で、ノーマルリフレッシュを行うことにより、メモリセルアレイに具備されるロウが、少なくとも１回リフレッシュされ、また集中アクセスによってディスターブされた１以上のロウが、追加してリフレッシュされる。
前述のような本発明の実施形態によれば、特定ロウが集中的にアクセスされた場合、工程微細化によってディスターブされる領域が拡張されても、その隣接程度により、最適化されたケア動作が遂行されることにより、データの信頼性を効果的に向上させることができる。
一方、前述の実施形態では、ケア動作としてリフレッシュ動作が例示されたが、本発明の実施形態は、それに限られるものではない。例えば、ディスターブ・ロウのデータ信頼性を向上させるための多種のケア動作が、本発明の実施形態に適用され、一例として、データの移動、コピーなど多様な動作を介して、ケア動作が遂行されもする。
また、メモリ装置２００は、ＤＤＲ ＳＤＲＡＭ（double data rate synchronous dynamic random access memory）、ＬＰＤＤＲ（low power double data rate） ＳＤＲＡＭ、ＧＤＤＲ（graphics double data rate） ＳＤＲＡＭ、ＲＤＲＡＭ（rambus dynamic random access memory）のような動的ＲＡＭでもある。しかし、本発明の実施形態は、それらに限られるものではなく、一例として、ＭＲＡＭ（magnetoresistive random access memory）、ＦｅＲＡＭ（ferroelectric random access memory）、ＰＲＡＭ（phase-change random access memory）及びＲｅＲＡＭ（resistive random access memory）などの揮発性メモリであって、リフレッシュに相応するデータ維持動作を遂行するメモリ装置に、本発明の実施形態が適用されもする。
一方、メモリ装置２００は、１以上のメモリチップを含む半導体パッケージでもあり、あるいはモジュールボード上に、複数のメモリチップが装着されたメモリモジュールでもある。または、図１において、メモリコントローラ１００とメモリ装置２００とが互いに区分された構成であるように図示されているが、本発明のメモリ装置２００は、メモリコントロール機能と、メモリセルアレイとが１つの半導体パッケージに集積されたメモリシステムによっても具現化される。
図２Ａ、図２Ｂ、図３Ａ及び図３Ｂは、隣接程度により、複数個に分類される隣接領域または隣接ロウの一例を示す図面である。
図２Ａを参照すれば、メモリセルアレイ２１０は、複数本のワードラインＷＬ１～ＷＬｍを含み、所定周期により、複数本のワードラインＷＬ１～ＷＬｍのうち、最も多くアクセスされたロウを判断することができる。一実施形態により、互いに異なる複数個の周期が設定され、それぞれの周期ごとに、最も多くアクセスされたロウが判断される。
第ｋロウ（例えば、第ｋワードラインＷＬｋに連結されたメモリセル）が最も多くアクセスされたロウであると仮定するとき、第ｋロウに隣接した程度により、複数個の隣接領域が検出され、一例として、図面上において、第ｋロウの上側及び下側に最も隣接した第１隣接領域Region＿Ａｄｊ１が検出される。また、第ｋロウに２番目に隣接した第２隣接領域Region＿Ａｄｊ２が検出される。また、第ｋロウに隣接した１以上の隣接領域がさらに検出される。図２Ａの例では、第ｋロウの上側に隣接したａ個の隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊａが検出され、下側に隣接したｂ個の隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊｂが図示される。
一方、図２Ａに図示された隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊａ，Region＿Ａｄｊ１～Region＿Ａｄｊｂのそれぞれは、１以上のロウを含んでもよい。第ｋロウの上側に隣接した隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊａを例として挙げれば、第ｋロウが集中的にアクセスされることにより、第１隣接領域Region＿Ａｄｊ１のロウが最も大きくディスターブされ、一方、第ａ隣接領域Region＿Ａｄｊａのロウは、相対的に小さくディスターブされる。かような隣接程度によるディスターブ特性を考慮し、前記隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊａに対する管理動作遂行において、隣接領域別に、互いに異なる収集区間（例えば、最も多くアクセスされたロウを判断するための区間）が適用される。また、隣接領域別に、互いに異なる周期によってケア動作が遂行される。
一実施形態により、前記第ｋロウが相対的に最短の周期（例えば、第１周期）で最も多くアクセスされたロウである場合、第１隣接領域Region＿Ａｄｊ１のロウがリフレッシュされる。また、前記第ｋロウが第１周期に比べ、長い周期（例えば、第２周期）で最も多くアクセスされたロウである場合、第２隣接領域Region＿Ａｄｊ２のロウがリフレッシュされる。また、他の周期に比べ、相対的に長い周期（例えば、第ａ周期）ごとに最も多くアクセスされたロウが判断され、前記第ａ周期において、第ｋロウが最も多くアクセスされたロウであると判断された場合、第ａ隣接領域Region＿Ａｄｊａのロウがリフレッシュされる。
図２Ｂには、メモリセルアレイの一部のロウだけが複数個の隣接領域に分類される例が図示される。また、図２Ｂには、最も多くアクセスされたロウの上側及び下側において、同一個数の隣接領域が設定される場合が例示される。図２Ｂを参照すれば、最も多くアクセスされた第ｋロウが判断され、また第ｋロウの上側及び下側に隣接したｃ個の隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊｃが検出される。前述の図２Ａの例のように、隣接領域Region＿Ａｄｊ１～Region＿Ａｄｊｃのそれぞれは、１以上のロウを含んでもよい。第ｋロウが、相対的に短い第１周期の間、最も多くアクセスされたロウに該当するとき、第ｋロウに最も隣接した第１隣接領域Region＿Ａｄｊ１のロウがリフレッシュされる。また、第ｋロウが、相対的に長い第２周期の間、最も多くアクセスされたロウに該当するとき、第ｋロウに２番目に隣接した第２隣接領域Region＿Ａｄｊ２のロウがリフレッシュされる。
一方、図３Ａ、図３Ｂは、隣接領域が１つの隣接ロウを含む例を示す。図３Ａには、最も多くアクセスされたロウの上側及び下側において、それぞれ３つの隣接ロウが検出される例が図示され、図３Ｂには、最も多くアクセスされたロウの上側及び下側に、それぞれｎ個の隣接ロウが検出される例が図示される。
図３Ａを参照すれば、最も多くアクセスされた第ｋロウが判断され、第ｋロウに最も隣接した第１隣接ロウは、第（ｋ－１）ワードラインＷＬ（ｋ－１）に対応する第（ｋ－１）ロウ、及び第（ｋ＋１）ワードラインＷＬ（ｋ＋１）に対応する第（ｋ＋１）ロウを含んでもよい。また、第ｋロウに２番目に隣接した第２隣接ロウは、第（ｋ－２）ワードラインＷＬ（ｋ－２）に対応する第（ｋ－２）ロウ、及び第（ｋ＋２）ワードラインＷＬ（ｋ＋２）に対応する第（ｋ＋２）ロウに該当する。それと類似して、第３隣接ロウは、第（ｋ－３）ロウ及び第（ｋ＋３）ロウを含んでもよい。
第ｋロウが、相対的に短い第１周期の間、最も多くアクセスされた場合、ケア動作は、第（ｋ－１）ロウ及び第（ｋ＋１）ロウ（例えば、±１隣接ロウ）をリフレッシュすることによって遂行される。また、第ｋロウが、相対的に長い第３周期の間、最も多くアクセスされた場合、ケア動作は、第（ｋ－３）ロウ及び第（ｋ＋３）ロウ（例えば、±３隣接ロウ）をリフレッシュすることによって遂行される。
一方、図３Ｂを参照すれば、最も多くアクセスされた第ｋロウが判断され、第ｋロウについて、第１隣接ロウないし第ｎ隣接ロウが検出される。そのとき、第ｎ隣接ロウ（±ｎ隣接ロウ）は、第１隣接ロウ（±１隣接ロウ）に比べ、第ｋロウとの隣接距離が相対的に長くなる。
前述の実施形態により、ディスターブが大きく発生しうる最も隣接したロウは、相対的に短い周期を有する収集区間での判断結果によって検出され、それに比べ、相対的に隣接していないロウは、相対的に長い周期を有する収集区間での判断結果によって検出される。また、±１隣接ロウに対するケアリフレッシュは、相対的に短い周期ごとに行われ、一方、±ｎ隣接ロウに対するケアリフレッシュは、相対的に長い周期ごとに行われる。
以下、本発明の例示的な実施形態の説明にあたり、隣接領域が１つの隣接ロウ（例えば、上側及び下側に隣接した±隣接ロウ）を含むと仮定する。また、一実施形態により、説明の便宜上、ケア動作が遂行される隣接領域または隣接ロウは、領域またはロウとも称される。
図４は、本発明の例示的な実施形態によるメモリ装置を示すブロック図である。図４を参照すれば、メモリ装置３００は、アクセス回数判断器３１０、隣接ロウアドレス生成器３２０及びリフレッシュ制御器３３０を含んでもよい。前記構成要素は、メモリ装置３００内で多様に具現化される。一例として、アクセス回数判断器３１０及び隣接ロウアドレス生成器３２０は、前述の図１の制御ロジック２３０内に含まれるか、あるいはディスターブ・ロウ・マネージャ２３１にも含まれる。
アクセス回数判断器３１０は、第１カウンタブロック３１１＿１ないし第Ｎカウンタブロック３１１＿Ｎを含んでもよい。第１カウンタブロック３１１＿１ないし第Ｎカウンタブロック３１１＿Ｎのそれぞれは、複数個のカウンタ（図示せず）を含んでもよい。アクセス回数判断器３１０は、コマンドＣＭＤに対応してアクセス（または、活性化）されるロウのアドレスＡＤＤに基づく計数動作を遂行し、該計数結果により、集中的にアクセスされたロウの位置を示すアドレスを出力することができる。一例として、アクセス回数判断器３１０は、所定周期で最も多くアクセスされたロウに対応するアドレス（例えば、最大アクセスアドレスＡＤＤ＿ｍａｘ）を出力することができる。
一実施形態により、アクセス回数判断器３１０は、周期情報Ｉｎｆｏ＿Ｔに基づく計数動作を遂行することができる。第１カウンタブロック３１１＿１は、周期情報Ｉｎｆｏ＿Ｔに基づいて、第１周期の間、計数動作を遂行し、前記第１周期の間、最も多くアクセスされたロウに対応する最大アクセスアドレスＡＤＤ＿ｍａｘを出力することができる。また、第２カウンタブロック３１１＿２は、周期情報Ｉｎｆｏ＿Ｔに基づいて、第２周期の間、計数動作を遂行し、前記第２周期の間、最も多くアクセスされたロウに対応する最大アクセスアドレスＡＤＤ＿ｍａｘを出力することができる。それと類似して、第Ｎカウンタブロック３１１＿Ｎは、周期情報Ｉｎｆｏ＿Ｔに基づいて、第ｎ周期の間、計数動作を遂行し、前記第ｎ周期の間、最も多くアクセスされたロウに対応する最大アクセスアドレスＡＤＤ＿ｍａｘを出力することができる。
隣接ロウアドレス生成器３２０は、前述の実施形態により、隣接ロウ（または、その位置）を示す隣接ロウアドレスＡＤＤ＿Ｒｅｆ＿Ａｄｊを生成することができる。一実施形態により、多様な周期により、隣接ロウアドレス生成器３２０は、互いに隣接した程度が異なる隣接ロウを示す隣接ロウアドレスＡＤＤ＿Ｒｅｆ＿Ａｄｊを生成することができる。例えば、隣接ロウアドレス生成器３２０は、周期情報Ｉｎｆｏ＿Ｔに基づいて、隣接ロウアドレスＡＤＤ＿Ｒｅｆ＿Ａｄｊを生成することができる。
もし第１カウンタブロック３１１＿１が、第１周期の間の計数結果により、最大アクセスアドレスＡＤＤ＿ｍａｘを出力するとき、隣接ロウアドレス生成器３２０は、前記最大アクセスアドレスＡＤＤ＿ｍａｘの上側及び下側に最も隣接したアドレス（例えば、±１隣接ロウのアドレス）を出力することができる。また、第２カウンタブロック３１１＿２が、第２周期の間の計数結果により、最大アクセスアドレスＡＤＤ＿ｍａｘを出力するとき、隣接ロウアドレス生成器３２０は、前記最大アクセスアドレスＡＤＤ＿ｍａｘの上側及び下側に２番目に隣接したアドレス（例えば、±２隣接ロウのアドレス）を出力することができる。また、第Ｎカウンタブロック３１１＿Ｎが、第ｎ周期の間の計数結果により、最大アクセスアドレスＡＤＤ＿ｍａｘを出力するとき、隣接ロウアドレス生成器３２０は、前記最大アクセスアドレスＡＤＤ＿ｍａｘの上側及び下側に、ｎ番目に隣接したアドレス（例えば、±ｎ隣接ロウのアドレス）を出力することができる。
リフレッシュ制御器３３０は、リフレッシュアドレスカウンタ３３１及び選択器３３２を含んでもよい。リフレッシュアドレスカウンタ３３１は、メモリセルアレイのロウを順次にリフレッシュするための計数アドレスＡＤＤ＿Ｒｅｆ＿ｃｎｔを出力することができる。また、選択器３３２は、計数アドレスＡＤＤ＿Ｒｅｆ＿ｃｎｔ及び隣接ロウアドレスＡＤＤ＿Ｒｅｆ＿Ａｄｊを受信し、それを選択的に出力することができる。例えば、ノーマルリフレッシュ遂行時、選択器３３２は、計数アドレスＡＤＤ＿Ｒｅｆ＿ｃｎｔを出力し、第１周期ないし第ｎ周期が逹するたびに、選択器３３２は、隣接ロウアドレスＡＤＤ＿Ｒｅｆ＿Ａｄｊを出力することができる。
図５Ａ、図５Ｂは、ケア動作のための多様な周期が設定される例を示す図面である。また、以下の実施形態では、ケア動作がケアリフレッシュに該当すると仮定する。
図５Ａを参照すれば、第１周期Ｐ１は、他の周期Ｐ２～Ｐｎに比べ、短い周期を有し、第１周期Ｐ１ごとに、最も多くアクセスされたロウが判断され、判断されたロウに最も隣接したロウ（±１隣接ロウ）に対してケアリフレッシュが行われる。また、第２周期Ｐ２は、第１周期Ｐ１に比べ、長い周期を有し、第２周期Ｐ２ごとに、最も多くアクセスされたロウが判断され、判断されたロウに２番目に隣接したロウ（±２隣接ロウ）に対してケアリフレッシュが行われる。それと類似した方式により、第ｎ周期Ｐｎは、他の周期Ｐ１～Ｐ（ｎ－１）に比べ、長い周期を有し、第ｎ周期Ｐｎごとに、最も多くアクセスされたロウが判断され、判断されたロウにｎ番目に隣接したロウ（±ｎ隣接ロウ）に対してケアリフレッシュが行われる。
前述の図５Ａでは、第１周期Ｐ１ないし第ｎ周期Ｐｎの時点が同一であるように例示されているが、本発明の実施形態は、それに限られるものではない。例えば、図５Ｂを参照すれば、第１周期Ｐ１ないし第ｎ周期Ｐｎは、互いに異なる周期を有し、各周期の時点（例えば、最も多くアクセスされたロウが判断される時点）は、互いに異なってもよい。
図６及び図７は、本発明の例示的な実施形態によるメモリ装置の動作方法を示すフローチャートである。
図６を参照すれば、メモリ装置は、メモリコントローラからのコマンド及びアドレスに応答してメモリ動作を遂行し、前記メモリ動作により、複数のロウに対するアクセス（または、活性化）動作が遂行される。該メモリ装置は、アクセスされるロウに対する計数動作を遂行することができ、一例として、複数の周期に対して計数動作を遂行し、それぞれの周期において集中的にアクセスされたロウを判断することができる。例えば、ｎ個の周期が設定され、それぞれの周期において最も多くアクセスされたロウが判断される。
第１周期到逹により、メモリ装置は、第１周期の間、最も多くアクセスされたロウ（以下、最大アクセスロウと指称する）を判断し（Ｓ１１）、該判断結果により、１以上の第１隣接領域（例えば、上側及び下側に隣接した領域）をリフレッシュすることができる（Ｓ１２）。第１隣接領域は、最大アクセスロウに最も隣接した領域であって、１以上の隣接ロウを含んでもよい。
その後、第２周期到逹により、メモリ装置は、第２周期での最大アクセスロウを判断し（Ｓ１３）、最大アクセスロウを判断した結果により、１以上の第２隣接領域をリフレッシュすることができる（Ｓ１４）。第２隣接領域は、最大アクセスロウに対して２番目に隣接した領域でもある。それと類似した方式により、複数の周期に対して、前述の判断、及び隣接領域のリフレッシュ動作が反復遂行され、ｎ個の周期が設定された場合、第ｎ周期到逹により、メモリ装置は、第ｎ周期での最大アクセスロウを判断し（Ｓ１５）、最大アクセスロウを検出した結果により、１以上の第ｎ隣接領域をリフレッシュすることができる（Ｓ１６）。
一方、図７では、最も多くアクセスされたロウに上側及び下側に隣接した３個のロウに対してケアリフレッシュが行われる例が説明される。
まず、第１周期到逹により、第１周期の間での最大アクセスロウが判断され、一例として、第ｈロウが最大アクセスロウとしても判断される（Ｓ２１）。第１周期ごとに、最大アクセスロウに最も隣接したロウ（例えば、±１隣接ロウ）に対してリフレッシュ（例えば、ケアリフレッシュ）が行われ、それにより、第（ｈ－１）ロウ及び第（ｈ＋１）ロウに対してリフレッシュが行われる（Ｓ２２）。
一方、第２周期到逹により、前記第２周期の間での最大アクセスロウが判断され、一例として、第ｉロウが最大アクセスロウとしても判断される（Ｓ２３）。第２周期ごとに、最大アクセスロウに２番目に隣接した±２隣接ロウに対してリフレッシュが行われ、それにより、第（ｉ－２）ロウ及び第（ｉ＋２）ロウに対してリフレッシュが行われる（Ｓ２４）。
また、第３周期到逹により、前記第３周期の間での最大アクセスロウが判断され、一例として、第ｊロウが最大アクセスロウとしても判断される（Ｓ２５）。第３周期ごとに、最大アクセスロウに３番目に隣接した±３隣接ロウに対してリフレッシュが行われ、それにより、第（ｊ－３）ロウ及び第（ｊ＋３）ロウに対してリフレッシュが行われる（Ｓ２６）。
図８は、図４のリフレッシュ制御器によって遂行されるリフレッシュ動作の一例を示す図面である。以下では、第１周期ないし第３周期により、±１隣接ロウ、±２隣接ロウ及び±３隣接ロウに対するケアリフレッシュが行われる例が図示される。
図４及び図８を参照すれば、リフレッシュ制御器３３０は、ノーマルリフレッシュ動作時、その内部のリフレッシュアドレスカウンタ３３１で生成された計数アドレスＡＤＤ＿Ｒｅｆ＿ｃｎｔを、リフレッシュアドレスＡＤＤ＿Ｒｅｆとして出力することができ、所定設定された周期によってケアリフレッシュを行うための隣接ロウアドレスＡＤＤ＿Ｒｅｆ＿Ａｄｊを、リフレッシュアドレスＡＤＤ＿Ｒｅｆとして出力することができる。一例として、第１ロウないし第７ロウに対するノーマルリフレッシュＲ１～Ｒ７が行われた後、第１周期到逹により、第１周期の間、最も多くアクセスされたロウに最も隣接したロウ（±１隣接ロウ）に対するケアリフレッシュＣ１が行われる。その後、ノーマルリフレッシュが続いて行われた後（例えば、第８ロウ及び第９ロウに対するノーマルリフレッシュＲ８～Ｒ９）、第２周期到逹により、第２周期の間、最も多くアクセスされたロウに２番目に隣接したロウ（±２隣接ロウ）に対するケアリフレッシュＣ２が行われる。
それと類似して、さらにノーマルリフレッシュが続いて行われた後（例えば、第１０ロウに対するノーマルリフレッシュＲ１０）、第３周期到逹により、第３周期の間、最も多くアクセスされたロウに３番目に隣接したロウ（±３隣接ロウ）に対するケアリフレッシュＣ３が行われる。図８では、第１周期が８回のノーマルリフレッシュが行われる間隔に該当し、第２周期が１６回のノーマルリフレッシュが行われる間隔に該当し、第３周期が３２回のノーマルリフレッシュが行われる間隔に該当する例が図示されたが、本発明の実施形態は、それに限られるものではなく、前記第１周期ないし第３周期は、多様にも設定される。
図９及び図１０は、本発明の例示的な実施形態によるアクセス回数判断器を具現化する一例を示すブロック図である。
図９を参照すれば、アクセス回数判断器４００は、第１カウンタブロック４１０ないし第３カウンタブロック４３０を含んでもよい。第１カウンタブロック４１０ないし第３カウンタブロック４３０のそれぞれは、複数のアドレスレジスタ、及びそれに対応する複数のカウンタを含んでもよい。また、第１カウンタブロック４１０ないし第３カウンタブロック４３０それぞれに、アクセスされるロウを示すアドレスＡＤＤと、複数の周期に係わる情報を有する周期情報Ｉｎｆｏ＿Ｔとが提供される。
第１カウンタブロック４１０は、第１周期Period１の間、ロウのアクセス回数を計数し、第１周期Period１の間、最も多くアクセスされたロウのアドレスを、最大アクセスアドレスＡＤＤ＿ｍａｘとして出力することができる。それと類似して、第２カウンタブロック４２０は、第２周期Period２の間、最も多くアクセスされたロウのアドレスを、最大アクセスアドレスＡＤＤ＿ｍａｘとして出力することができる。また、第３カウンタブロック４３０は、第３周期Period３間、最も多くアクセスされたロウのアドレスを、最大アクセスアドレスＡＤＤ＿ｍａｘとして出力することができる。
カウンタブロック内の構成について、第１カウンタブロック４１０を参照して説明すれば、次の通りである。第１カウンタブロック４１０は、複数個のアドレスレジスタ４１１＿１～４１１＿ｐと、それに対応するカウンタ４１２＿１～４１２＿ｐとを含んでもよい。前記アドレスレジスタ４１１＿１～４１１＿ｐの個数は、メモリセルアレイに具備されるロウの個数以下でもある。一実施形態として、前記メモリセルアレイに具備されるロウに対して頻繁にアクセスされる一部ロウ（例えば、候補ロウ）が、所定アルゴリズムを介して選択され、選択された候補ロウのアドレスが、アドレスレジスタ４１１＿１～４１１＿ｐにも保存される。そして、第１カウンタブロック４１０に提供されるアドレスＡＤＤにより、受信されたアドレスＡＤＤと同一アドレスが保存されたアドレスレジスタに対応するカウンタが計数動作を遂行することができる。
図１０は、図９に図示されたアクセス回数判断器４００の計数動作の一例を示す。第１カウンタブロック４１０を参照し、計数動作の一例について説明すれば、次の通りである。
第１カウンタブロック４１０は、第１周期の間、最も多くアクセスされたロウを判断することができる。一例として、第１周期の間、第２アドレスＡＤＤ２に対応する第２ロウが最も多くアクセスされ、第１アドレスレジスタ４１１＿１に保存されたアドレスに対応するロウのアクセス回数は、Ａであり、第３アドレスレジスタ４１１＿３に保存されたアドレスに対応するロウのアクセス回数は、Ｂであり、第ｐアドレスレジスタ４１１＿ｐに保存されたアドレスに対応するロウのアクセス回数は、Ｃでもある。それにより、第１カウンタブロック４１０は、第２アドレスレジスタ４１１＿２に保存された第２アドレスＡＤＤ２を、最大アクセスアドレスＡＤＤ＿ｍａｘとして出力することができる。それにより、第２ロウに最も隣接するロウ（例えば、±１隣接ロウ）に対してケアリフレッシュが行われる。
その後、第２アドレスレジスタ４１１＿２に対応するカウンタ４１２＿２の値がリセットされ、次の第１周期の間、最も多くアクセスされたロウがさらに判断される。そのとき、第２ロウを除いた残りのロウに隣接したロウは、ケアリフレッシュが行われていないので、残りアドレスレジスタ４１１＿１，４１１＿４～４１１＿ｐに対応するカウンタの計数値は、リセットされず、その値が維持される。例えば、次の第１周期が始まるとき、第３アドレスレジスタ４１１＿３に対応する計数値は、Ｂの値を有し、計数動作が始まり、次の第１周期の間、第３アドレスレジスタ４１１＿３に対応するカウンタ４１２＿３の計数値が最も大きいとき、次の第１周期において、第１カウンタブロック４１０は、第３アドレスＡＤＤ３を最大アクセスアドレスＡＤＤ＿ｍａｘとして出力することができる。
図１１Ａ、図１１Ｂは、本発明の変形可能な実施形態によるアクセス回数判断器を具現化する一例を示すブロック図である。図１１Ａ、図１１Ｂでは、いずれか１つのカウンタブロックが、複数個の周期の計数動作に共有される例が図示される。また、図１１Ａ、図１１Ｂでは、説明の便宜上、第１周期Period１ないし第３周期Period３が例示される。
図１１Ａを参照すれば、アクセス回数判断器３１０は、複数の周期に対する最大アクセスアドレスＡＤＤ＿ｍａｘ判断に共有されるカウンタブロック５００Ａを含んでもよい。カウンタブロック５００Ａは、複数個のアドレスレジスタ５１０＿１～５１０＿ｐと、それに対応するカウンタ５２０＿１～５２０＿ｐとを含んでもよい。
前述の実施形態と類似して、カウンタブロック５００Ａは、第１周期の間、最も多くアクセスされたロウを判断し、該判断結果により、最大アクセスアドレスＡＤＤ＿ｍａｘ１を出力することができる。前記最大アクセスアドレスＡＤＤ＿ｍａｘ１の±１隣接ロウに対するケアリフレッシュが行われ、対応するカウンタの計数値がリセットされる。
複数の第１周期について、計数結果に基づく最大アクセスアドレスＡＤＤ＿ｍａｘ１が出力され、第２周期到逹により、カウンタブロック５００Ａは、±２隣接ロウに対するケアリフレッシュのための最大アクセスアドレスＡＤＤ＿ｍａｘ２を出力することができる。一実施形態により、前記最大アクセスアドレスＡＤＤ＿ｍａｘ２は、第２周期到逹時点において、カウンタ５２０＿１～５２０＿ｐの計数値を確認することによって判断される。例えば、第２周期到逹時点において、最大計数値を有するカウンタに対応するアドレスが、最大アクセスアドレスＡＤＤ＿ｍａｘ２としても出力される。それと類似して、カウンタブロック５００Ａは、第３周期到逹時点において、カウンタ５２０＿１～５２０＿ｐの計数値を確認し、それに基づいて、±３隣接ロウに対するケアリフレッシュのための最大アクセスアドレスＡＤＤ＿ｍａｘ３を出力することができる。
一方、図１１Ｂは、図１１Ａの変形実施形態であって、カウンタブロック５００Ｂは、図１１Ａに図示された構成と共に、追加のアドレスレジスタ５３０をさらに含んでもよい。前述の実施形態と同一であるか、あるいは類似して、カウンタブロック５００Ｂは、第１周期Period１ないし第３周期Period３に対する最大アクセスアドレスＡＤＤ＿ｍａｘ１～３を出力することができる。
一実施形態により、カウンタブロック５００Ｂは、第１周期の間、最も多くアクセスされたロウを判断し、該判断結果により、最大アクセスアドレスＡＤＤ＿ｍａｘ１を出力することができる。また、複数の第１周期が経過した後、第２周期が到逹するので、第２周期に対する最大アクセスアドレスＡＤＤ＿ｍａｘ２を出力する時点において、それ以前の複数の第１周期での判断結果が存在する。
一実施形態により、複数の第１周期で判断された１以上の最大アクセスロウのうちいずれか１つの最大アクセスロウに対応するアドレスが、第２周期に対する最大アクセスアドレスＡＤＤ＿ｍａｘ２としても出力される。例えば、集中的にアクセスされるロウについては、±１隣接ロウに対するケアリフレッシュがまず行われた後、±２隣接ロウに対するケアリフレッシュが行われる必要がある。それにより、本実施形態では、第２周期が到逹する時点において、それ以前に、±１隣接ロウがケアされた１以上のロウのうちいずれか１つのロウが選択され、それに対応するアドレスが、第２周期での最大アクセスアドレスＡＤＤ＿ｍａｘ２としても出力される。
一実施形態により、第１周期において判断された複数の最大アクセスロウのうち、任意の最大アクセスロウが、第２周期での最大アクセスロウとしても選択される。例えば、複数の第１周期のうち、最も先に最大アクセスロウと判断されたロウが、第２周期での最大アクセスロウと判断される。または、複数の第１周期のうち、特定順序の第１周期で判断された最大アクセスロウが、第２周期での最大アクセスロウと判断されるか、あるいは最終の第１周期で判断された最大アクセスロウが、第２周期での最大アクセスロウとしても判断される。
または、変形可能な実施形態により、第１周期ごとに判断された最大アクセスロウに対応するカウンタの計数値がリセットされ、リセットされた最大アクセスロウに対して、それ以後のアクセス要請されるアドレスＡＤＤによって計数動作が遂行される。第２周期到逹時点において、以前の第１周期で最大アクセスロウと判断されたロウの計数値が互いに比較され、それらのうち最大の計数値を有するロウが、第２周期での最大アクセスロウと判断される。
図１１Ｂのアドレスレジスタ５３０は、第２周期及び／または第３周期において、最大アクセスロウであると判断される１以上のロウのアドレスを保存することができる。一例として、アドレスレジスタ５３０は、１以上のロウのアドレスを保存するレジスタを含んでもよい。例えば、複数の第１周期で判断された最大アクセスロウのうちいずれか１つの最大アクセスロウに対応するアドレスが、アドレスレジスタ５３０に保存され、第２周期到逹時点において、アドレスレジスタ５３０に保存されたアドレスが、最大アクセスアドレスＡＤＤ＿ｍａｘ２としても出力される。
それと類似して、第３周期での最大アクセスアドレスＡＤＤ＿ｍａｘ３が、カウンタブロック５００Ｂにおいても出力される。例えば、複数の第２周期ごとに、最大アクセスアドレスＡＤＤ＿ｍａｘ２が出力され、いずれか１つの第２周期で判断された最大アクセスアドレスが、第３周期での最大アクセスアドレスＡＤＤ＿ｍａｘ３としても出力される。
図１２Ａ、図１２Ｂは、図１１Ａ、図１１Ｂでのカウンタブロックによるリフレッシュ動作の一例を示す図面である。以下では、第１周期ないし第３周期によって、±１隣接ロウ、±２隣接ロウ及び±３隣接ロウに対するケアリフレッシュが行われる例が図示される。
図１２Ａを参照すれば、複数の±１隣接ロウに対するケアリフレッシュＣ１が連続して行われ、所定周期によって、±２隣接ロウに対するケアリフレッシュＣ２が行われる。３回の±１隣接ロウに対するケアリフレッシュＣ１が行われた後、±２隣接ロウに対するケアリフレッシュＣ２が行われると仮定するとき、一実施形態により、３回の第１周期Ｐ１において、第１ロウ（１）ないし第３ロウ（３）が順次に最大アクセスロウであると判断された場合、最も先に判断された第１ロウ（１）が、その後の第２周期Ｐ２での最大アクセスロウと判断される。また、次の３回の第１周期Ｐ１において、第２ロウ（２）、第１ロウ（１）及び第５ロウ（５）が順次に最大アクセスロウであると判断された場合、第２ロウ（２）が、その後の第２周期Ｐ２での最大アクセスロウと判断される。
それと類似して、第３周期Ｐ３到逹により、以前の複数の第２周期Ｐ２で選択された最大アクセスロウのうちいずれか１つのロウが、第３周期Ｐ３での最大アクセスロウと判断される。図１２Ａの例では、複数の第２周期Ｐ２のうち最初に選択された第１ロウ（１）が、その後の第３周期Ｐ３での最大アクセスロウと判断される例が図示される。
一方、図１２Ｂを参照すれば、複数の第１周期Ｐ１のうち最終の第１周期Ｐ１で判断された最大アクセスロウが、その後の第２周期Ｐ２での最大アクセスロウと判断される例が図示される。また、複数の第２周期Ｐ２のうち最終の第２周期Ｐ２で判断された最大アクセスロウが、その後の第３周期Ｐ３での最大アクセスロウと判断される。図１２Ｂに図示されているように、複数の第１周期Ｐ１において、第１ロウ（１）ないし第３ロウ（３）が、順次に最大アクセスロウであると判断された場合、最後に判断された第３ロウ（３）が、その後の第２周期Ｐ２での最大アクセスロウと判断される。また、複数の第１周期Ｐ１において、第２ロウ（２）、第１ロウ（１）及び第５ロウ（５）が順次に最大アクセスロウであると判断された場合、第５ロウ（５）が、その後の第２周期Ｐ２での最大アクセスロウと判断される。
図１３Ａ、図１３Ｂ、図１３Ｃは、本発明の実施形態によるケアリフレッシュが適用される場合のリフレッシュ周期を示す図面である。図１３Ａ、図１３Ｂ、図１３Ｃにおいては、一般的なＤＲＡＭのリフレッシュ規格であり、リフレッシュ間隔は、１５．６μ秒（ｓｅｃ）を有し、全体ロウの個数は、４，０９６個を有することにより、リフレッシュ周期が６４ｍｓに該当する例が図示される。
一実施形態により、ノーマルリフレッシュＲが、リフレッシュ間隔によって順次に行われ、ケアリフレッシュＣを行うための周期到逹により、特定リフレッシュ時点において、ノーマルリフレッシュとケアリフレッシュＣとが共に行われる（Ｒ＋Ｃ）。ケアリフレッシュＣを行うタイミングにおいて、ノーマルリフレッシュ及びケアリフレッシュＣを共に行うことにより、前記リフレッシュ周期を６４ｍｓに維持しながら、ケアリフレッシュＣが行われる。ケアリフレッシュＣは、前述の実施形態で説明された複数の周期のうちいずれか１つの周期でのリフレッシュでもある。
一方、図１３Ｂを参照すれば、ノーマルリフレッシュＲが、リフレッシュ間隔によって順次に行われ、ケアリフレッシュＣを行うための周期到逹により、ケアリフレッシュＣが行われる。そのとき、１つのリフレッシュ周期内においてケアリフレッシュＣが行われる回数により、リフレッシュ周期が６４ｍｓよりαの時間だけ延長される。
一方、図１３Ｃを参照すれば、ノーマルリフレッシュＲが、リフレッシュ間隔によって順次に行われ、一例として、ノーマルリフレッシュＲが行われる複数の時点のうち少なくとも一部において、２以上のロウが共にリフレッシュされる。また、ケアリフレッシュＣを行うための周期到逹により、ケアリフレッシュＣが行われる。１つのリフレッシュ時点において、リフレッシュされるロウの個数を調節することにより、前記リフレッシュ周期を６４ｍｓに維持しながら、ケアリフレッシュＣが行われる。
図１４は、ケアリフレッシュ遂行のための周期を設定する一例を示す図面である。
前述の実施形態においては、時間を基準にして、ケアリフレッシュ遂行のための第１周期Ｐ１ないし第ｎ周期Ｐｎが設定される例が図示されたが、本発明の実施形態は、それに限られるものではない。例えば、図１４に図示されているように、第１周期ないし第ｎ周期のそれぞれは、コマンドの印加回数（または、活性化回数）に基づいても設定される。
一実施形態により、第１周期Ｐ１は、相対的に少ない活性化回数に相応する周期を有することができ、一方、第ｎ周期Ｐｎは、相対的に多くの活性化回数に相応する周期を有することができる。一例として、Ａ回の活性化回数の間、最も多くアクセスされたロウが判断され、該判断結果によって、±１隣接ロウに対してケアリフレッシュが行われる。また、Ｂ回の活性化回数の間、最も多くアクセスされたロウが判断され、該判断結果によって、±２隣接ロウに対してケアリフレッシュが行われる。また、Ｃ回の活性化回数の間、最も多くアクセスされたロウが判断され、該判断結果によって、±３隣接ロウに対してケアリフレッシュが行われる。Ａ値は、Ｂ値やＣ値に比べて小さいので、第１周期Ｐ１は、第２周期Ｐ２ないし第ｎ周期Ｐｎより短い時間間隔を有することができる。また、コマンドは、非周期的にも印加されるので、同じ周期（例えば、第１周期Ｐ１）においても、以前の第１周期Ｐ１と、次の第１周期Ｐ１は、その時間間隔が互いに異なってもよい。
図１５は、本発明の変形可能な実施形態によるメモリ装置の動作方法を示すフローチャートである。図１５を参照すれば、複数の周期それぞれに対して、最も多くアクセスされたロウを判断するために、複数個のカウンタブロックがメモリ装置に具備され、前記カウンタブロックは、互いに異なる計数動作によって、計数結果を発生することができる。説明の便宜上、図１５には、第１周期において最も多くアクセスされたロウを判断する第１カウンタブロックと、第２周期で最も多くアクセスされたロウを判断する第２カウンタブロックと、を例として挙げて説明する。
第１カウンタブロックは、複数個のアドレスレジスタと、それに対応するカウンタと、を含んでもよい。また、第１周期ごとに、第１カウンタブロックは、計数動作に基づいて、最大アクセスロウを判断することができ、一例として、外部からのアドレスを利用した計数動作を遂行することができる（Ｓ３１）。メモリ装置は、第１カウンタブロックの判断結果に基づいて、１以上の第１隣接領域（例えば、±１隣接ロウ）をリフレッシュすることができる（Ｓ３２）。
前記第１カウンタブロックにおいて、第１周期ごとに発生される最大アクセスロウに対する判断結果は、第２カウンタブロックにアップデートされる（Ｓ３３）。例えば、いずれか１つの第１周期において、第１カウンタブロックにより、第１ロウが最大アクセスロウと判断された場合、第２カウンタブロックにおいて、前記第１ロウが保存されたアドレスレジスタに対応する計数値が増加される。もし前記第２カウンタブロックに第１ロウのアドレスが保存されない場合、第２カウンタブロックのいずれか１つのアドレスレジスタに、第１ロウのアドレスが保存され、それに対応する計数値が増加される。
前述のような第２カウンタブロックの計数結果により、第２周期ごとに、第２カウンタブロックは、最大アクセスロウを判断することができる（Ｓ３４）。もし第２周期が第１周期に比べ、Ｄ倍だけ長い周期を有する場合、第２周期ごとに、第２カウンタブロックは、Ｄ回の計数動作を遂行することができる。前記Ｄ回の計数動作の結果に基づいて、第２カウンタブロックは、最大アクセスロウを判断し、メモリ装置は、第２カウンタブロックの判断結果に基づいて、１以上の第２隣接領域（例えば、±２隣接ロウ）をリフレッシュすることができる（Ｓ３５）。
前述のような実施形態によれば、第２カウンタブロックで行われる計数回数を減少させることができ、それにより、メモリ装置内のカウンタブロックで消耗する電力が低減される。
図１６は、図１５の実施形態により、計数動作を遂行するアクセス回数判断器の一具現化例を示すブロック図である。
図１６を参照すれば、アクセス回数判断器６００は、第１カウンタブロック６１０＿１ないし第Ｎカウンタブロック６１０＿Ｎを含んでもよい。第１カウンタブロック６１０＿１は、第１周期において最も多くアクセスされたロウを判断し、第Ｎカウンタブロック６１０＿Ｎは、第ｎ周期において最も多くアクセスされたロウを判断することができる。また、第１カウンタブロック６１０＿１ないし第Ｎカウンタブロック６１０＿Ｎのそれぞれは、複数個のアドレスレジスタ、及びそれに対応する複数個のカウンタを含んでもよい。
第１カウンタブロック６１０＿１は、第１周期の間、第２アドレスＡＤＤ２に対応する第２ロウを、最大アクセスロウであると判断し、該判断結果を提供することができる。また、前記判断結果により、±１隣接ロウに対するケアリフレッシュが行われる。また、第１カウンタブロック６１０＿１の判断結果は、第２カウンタブロック６１０＿２ないし第Ｎカウンタブロック６１０＿Ｎにもアップデートされる。
一例として、第２ロウが最大アクセスロウであると判断されることにより、第２カウンタブロック６１０＿２ないし第Ｎカウンタブロック６１０＿Ｎそれぞれにおいて、第２アドレスＡＤＤ２が保存されたアドレスレジスタに対応するカウンタの計数値が、１だけ増加される。前述のようなアップデート動作は、第１周期が到逹するたびに遂行される。
一方、第２周期到逹により、第２カウンタブロック６１０＿２は、その内部の計数結果に基づいて、最大アクセスロウを判断した結果を提供することができる。また、第２カウンタブロック６１０＿２からの計数結果により、最大アクセスロウの±２隣接ロウに対するケアリフレッシュが行われる。一例として、Ｄ回の第１周期が、１つの第２周期に相応する区間に該当するとき、第２カウンタブロック６１０＿２は、第２周期の間、Ｄ回の計数動作を遂行し、該計数結果により、最大アクセスロウを判断することができる。
それと類似して、第ｎ周期到逹により、第Ｎカウンタブロック６１０＿Ｎは、その内部の計数結果に基づいて、最大アクセスロウを判断した結果を提供することができる。また、第Ｎカウンタブロック６１０＿Ｎからの計数結果により、最大アクセスロウの±ｎ隣接ロウに対するケアリフレッシュが行われる。一例として、Ｅ回の第１周期が、１つの第ｎ周期に相応する区間に該当するとき、第Ｎカウンタブロック６１０＿Ｎは、第ｎ周期の間、Ｅ回の計数動作を遂行し、該計数結果により、最大アクセスロウを判断することができる。
一方、図１６においては、第１カウンタブロック６１０＿１の判断結果が、第２カウンタブロック６１０＿２ないし第Ｎカウンタブロック６１０＿Ｎにアップデートされる例が図示されたが、本発明の実施形態は、それに限られるものではない。一例として、第１カウンタブロック６１０＿１の判断結果は、第２カウンタブロック６１０＿２にアップデートされ、第２カウンタブロック６１０＿２の判断結果は、第３カウンタブロック６１０＿３にもアップデートされる。それと類似して、第（Ｎ－１）カウンタブロック６１０＿（Ｎ－１）の判断結果は、第Ｎカウンタブロック６１０＿Ｎにもアップデートされる。
図１７は、本発明の他の変形可能な実施形態によるメモリ装置の動作方法を示すフローチャートである。
一実施形態により、集中的にアクセスされたロウの隣接ロウに対するケアリフレッシュを行うにおいて、集中的にアクセスされたロウから隣接した程度によって、互いに異なる値を有する臨界値が設定される。一例として、集中的にアクセスされたロウから最も隣接した第１隣接ロウ（例えば、±１隣接ロウ）は、そのディスターブ程度が大きいために、前記第１隣接ロウについては、相対的に小さい第１臨界値が設定される。集中的にアクセスされたロウのアクセス回数が、第１臨界値に逹するとき、前記第１隣接ロウに対するケアリフレッシュが行われる。また、集中的にアクセスされたロウから次に隣接した第２隣接ロウ（例えば、±２隣接ロウ）は、そのディスターブ程度が、第１隣接ロウに比べて小さいために、前記第２隣接ロウについては、相対的に大きい第２臨界値が設定される。集中的にアクセスされたロウのアクセス回数が、第２臨界値に逹するとき、前記第２隣接ロウに対するケアリフレッシュが行われる。
図１７を参照すれば、第１隣接ロウに対するケアリフレッシュ条件として、第１臨界値Ｔｈ１が設定され、ロウのアクセス回数が計数され（Ｓ４１）、該計数値が第１臨界値Ｔｈ１を超えるロウが存在するか否かということが判断される（Ｓ４２）。該判断結果により、第１臨界値Ｔｈ１を超えるロウが存在しない場合、計数動作が続けて遂行され、特定ロウに対応する計数値が第１臨界値Ｔｈ１を超えるとき、前記特定ロウの第１隣接ロウに対するケアリフレッシュが行われる。
それと類似して、第２隣接ロウに対するケアリフレッシュ条件として、第２臨界値Ｔｈ２が設定され、ロウのアクセス回数が計数され（Ｓ４３）、該計数値が第２臨界値Ｔｈ２を超えるロウが存在するか否かということが判断される（Ｓ４４）。該判断結果により、特定ロウに対応する計数値が第２臨界値Ｔｈ２を超えるとき、前記特定ロウの第２隣接ロウに対するケアリフレッシュが行われる。それと類似した方式により、第３隣接ロウに関連して、ロウのアクセス回数を計数する動作が遂行され（Ｓ４５）、特定ロウに対応する計数値が第３臨界値Ｔｈ３を超えるか否かということを判断する動作が遂行され（Ｓ４６）、また第ｎ隣接ロウと係わり、ロウのアクセス回数を計数する動作が遂行され（Ｓ４７）、特定ロウに対応する計数値が第ｎ臨界値Ｔｈｎを超えるか否かということを判断する動作が遂行される（Ｓ４８）。
図１８Ａ、図１８Ｂは、複数の隣接ロウについて臨界値を設定した例、及びアクセス回数判断器の一具現化例を示す図面である。
図１８Ａでは、集中的にアクセスされるロウ（例えば、第ｋロウ）に隣接する３個の隣接ロウが例示され、一例として、±１隣接ロウをケアリフレッシュするための第１臨界値Ｔｈ１が１０００に設定され、±２隣接ロウをケアリフレッシュするための第２臨界値Ｔｈ２が２０００に設定され、±３隣接ロウをケアリフレッシュするための第３臨界値Ｔｈ３が３０００に設定される例が図示される。
第ｋロウが集中的にアクセスされることにより、それに隣接した隣接ロウがディスターブされ、その隣接した程度によって、ディスターブ程度が異なる。第ｋロウのアクセス回数が、第１臨界値Ｔｈ１である１０００を超えるとき、±１隣接ロウは、大きくディスターブされ、データ信頼性が低下する一方、±２隣接ロウのディスターブ程度は、相変らず低い。それにより、±１隣接ロウに対するケアリフレッシュがまず行われる。
その後、第ｋロウが続いて集中的にアクセスされ、それにより、第ｋロウのアクセス回数が、第２臨界値Ｔｈ２である２０００を超える。それにより、±２隣接ロウに対するケアリフレッシュが行われる。それと類似して、第ｋロウが続いて集中的にアクセスされ、そのアクセス回数が第３臨界値Ｔｈ３である３０００を超えるとき、±３隣接ロウに対するケアリフレッシュが行われる。
一方、図１８Ｂを参照すれば、アクセス回数判断器７００は、第１カウンタブロック７１０ないし第３カウンタブロック７３０を含んでもよく、第１カウンタブロック７１０は、ロウに対するアクセス回数を計数することにより、第１臨界値Ｔｈ１を超えてアクセスされたロウのアドレスＡＤＤを出力することができる。それと類似して、第２カウンタブロック７２０は、第２臨界値Ｔｈ２を超えてアクセスされたロウのアドレスＡＤＤを出力し、第３カウンタブロック７３０は、第３臨界値Ｔｈ３を超えてアクセスされたロウのアドレスＡＤＤを出力することができる。
一例として、第１カウンタブロック７１０は、特定ロウのアクセス回数が、第１臨界値Ｔｈ１を超える場合、それに対応するアドレスＡＤＤを出力し、その計数値をリセットすることができる。また、第２カウンタブロック７２０は、特定ロウのアクセス回数が、第２臨界値Ｔｈ２を超える場合、それに対応するアドレスＡＤＤを出力し、その計数値をリセットすることができる。また、第３カウンタブロック７３０は、特定ロウのアクセス回数が、第３臨界値Ｔｈ３を超える場合、それに対応するアドレスＡＤＤを出力し、その計数値をリセットすることができる。
前述のような実施形態によれば、隣接ロウに対するケアリフレッシュは、周期的に行われる必要がない。例えば、メモリセルアレイの複数のロウが、均等にアクセスされる場合、ケアリフレッシュの遂行必要性が低くなり、それにより、アクセス回数が、前記臨界値Ｔｈ１～Ｔｈ３を超えるまで、ケアリフレッシュが行われない。
一方、変形可能な例として、メモリセルアレイの複数のロウが集中的にアクセスされることなしに、均等にアクセスされる場合には、ケアリフレッシュを行う必要がない。それにより、第１カウンタブロック７１０ないし第３カウンタブロック７３０それぞれに、所定周期が設定され、前記設定された周期の間、臨界値Ｔｈ１～Ｔｈ３を超えてアクセスされたロウが存在しない場合、第１カウンタブロック７１０ないし第３カウンタブロック７３０の内部計数値をリセットする方式で、本発明の実施形態が具現化されもする。
図１９は、ケアリフレッシュ遂行のための周期を設定する他の一例を示す図面である。図１９においては、複数の隣接領域に対するケアリフレッシュ条件が互いに異なるように設定される例が図示される。
一例として、第１隣接領域（例えば、±１隣接ロウ）に対するケアリフレッシュを行うために、第１周期Ｐ１が設定され、また第２隣接領域（例えば、±２隣接ロウ）に対するケアリフレッシュを行うために、第２周期Ｐ２が設定される。一例として、第１周期Ｐ１は、前述の実施形態により、一定の時間間隔を有する周期でもある。それにより、前記第１周期Ｐ１の間、最も多くアクセスされたロウの第１隣接領域に対するケアリフレッシュが行われる。
また、一例として、第２周期Ｐ２は、前述の実施形態により、所定コマンド印加回数（または、活性化回数）に相応する周期でもある。それにより、前記第２周期Ｐ２の間、最も多くアクセスされたロウの第２隣接領域に対するケアリフレッシュが行われる。また、複数の第２周期Ｐ２の時間間隔は、互いに異なりもする。
一方、第ｎ隣接領域（例えば、±ｎ隣接ロウ）に対するケアリフレッシュを行うために、所定臨界値Ｔｈｎが設定され、特定ロウのアクセス回数が、前記臨界値Ｔｈｎを超えるとき、前記特定ロウの第ｎ隣接領域に対するケアリフレッシュが行われる。
図２０は、本発明の他の例示的な実施形態による半導体システムを示すブロック図である。図２０を参照すれば、メモリシステム８００は、メモリコントローラ８１０及びメモリ装置８２０を含んでもよい。メモリ装置８２０は、メモリセルアレイ８２１、リフレッシュ制御器８２２及び制御ロジック８２３を含んでもよい。また、メモリコントローラ８１０は、アクセス回数判断器８１１を含み、制御ロジック８２３は、隣接ロウアドレス生成器８２３＿１を含んでもよい。
前述の実施形態による各種計数動作、判断動作及び隣接ロウアドレス生成動作のうち少なくとも一部は、メモリコントローラ８１０で遂行される。図２０の例としては、メモリコントローラ８１０がロウに対するアクセス回数を計数し、最も多くアクセスされたロウのアドレス（例えば、最大アクセスアドレスＡＤＤ＿ｍａｘ）をメモリ装置８２０に提供する例が図示されているが、本発明の実施形態は、それに限られるものではない。一例として、メモリコントローラ８１０が隣接ロウのアドレスを生成し、メモリ装置８２０に提供するように、本発明が具現化されもする。
アクセス回数判断器８１１は、複数の周期について判断された最大アクセスアドレスＡＤＤ＿ｍａｘを、メモリ装置８２０に提供することができる。アクセス回数判断器８１１は、ホストから提供されるアドレスを利用して、計数動作を遂行することができる。また、隣接ロウアドレス生成器８２３＿１は、複数の周期それぞれについて、その隣接程度を異にする隣接ロウアドレスを生成することができる。例えば、前述の実施形態により、隣接ロウアドレス生成器８２３＿１は、第１周期において、最大アクセスアドレスＡＤＤ＿ｍａｘの±１隣接ロウに該当するアドレスを生成することができ、第２周期において、最大アクセスアドレスＡＤＤ＿ｍａｘの±２隣接ロウに該当するアドレスを生成することができる。
リフレッシュ制御器８２２は、その内部で生成される計数アドレスを利用して、ノーマルリフレッシュを行うことができ、また隣接ロウアドレス生成器８２３＿１で生成される隣接ロウアドレスを利用して、ケアリフレッシュを行うことができるのである。
図２１は、本発明の他の例示的なメモリシステムを示すブロック図である。図２１においては、アプリケーションプロセッサ（ＡＰ：application processor）９１０とメモリ装置９２０とを含むデータ処理システム９００が図示され、アプリケーションプロセッサ９１０内のメモリコントロールモジュール９１１と、メモリ装置９２０とがメモリシステムを構成することができる。また、メモリ装置９２０は、メモリセルアレイ９２１、リフレッシュ制御器９２２及び制御ロジック９２３を含んでもよい。また、制御ロジック９２３は、ディスターブ・ロウ・マネージャ９２３＿１を含んでもよい。
アプリケーションプロセッサ９１０は、システムオンチップ（ＳｏＣ：system on chip）でもっても具現化される。システムオンチップ（ＳｏＣ）は、所定標準バス規格を有するプロトコルが適用されたシステムバス（図示せず）を含んでもよく、前記システムバスに連結される各種ＩＰ（intellectual property）として、ソフトウェアモジュール及び／またはハードウェアによって具現化されるＩＰを含んでもよい。システムバスの標準規格として、ＡＲＭ（Advanced RIS CMachine）社のＡＭＢＡ（advanced microcontroller bus architecture）プロトコルが適用されもする。ＡＭＢＡプロトコルのバスタイプには、ＡＨＢ（advanced high-performance bus）、ＡＰＢ（advanced peripheral bus）、ＡＸＩ（advanced extensible interface）、ＡＸＩ４、ＡＣＥ（AXI coherency extensions）などが含まれてもよい。それら以外にも、ソニック社（ＳＯＮＩＣｓ Ｉｎｃ．）のｕNetworkや、ＩＢＭのCoreConnect、ＯＣＰ－ＩＰのオープンコアプロトコル（open core protocol）など他のタイプのプロトコルが適用されてもよい。
メモリ装置９２０は、前述の実施形態でのケア動作（例えば、ケアリフレッシュ）に係わる各種機能を遂行することができる。一例として、ディスターブ・ロウ・マネージャ９２３＿１は、ロウに対するアクセス回数を計数し、複数個に設定される周期について、それぞれ最大アクセスロウを判断し、判断されたロウについて、その隣接した程度を異にする複数個のディスターブ・ロウを検出することができる。また、前記検出された複数個のディスターブ・ロウに対して、互いに異なる方式により、ケア動作を遂行することができる。
以上でのように、図面と明細書とで例示的な実施形態が開示された。本明細書において、特定の用語を使用して実施形態について説明されたが、それらは、単に本開示の技術的思想について説明するための目的で使用されたものであり、意味限定や、特許請求の範囲に記載された本開示の範囲を制限するために使用されたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明のディスターブ・ロウをケアするメモリ装置及びその動作方法は、例えば、電子装置関連の技術分野に効果的に適用可能である。
１０，８００ メモリシステム
１００，８１０ メモリコントローラ
２００，３００，８２０，９２０ メモリ装置
２１０，８２１，９２１ メモリセルアレイ
２２０，３３０，８２２，９２２ リフレッシュ制御器
２３０，８２３，９２３ 制御ロジック
２３１，９２３＿１ ディスターブ・ロウ・マネージャ
３１０，４００，６００，７００，８１０ アクセス回数判断器
３１１＿１，４１０ 第１カウンタブロック
３１１＿Ｎ 第Ｎカウンタブロック
３２０，８２３＿１ 隣接ロウアドレス生成器
３３１ リフレッシュアドレスカウンタ
３３２ 選択器
４２０ 第２カウンタブロック
４３０ 第３カウンタブロック
５００Ａ，５００Ｂ カウンタブロック
９００ データ処理システム
９１０ アプリケーションプロセッサ
９１１ メモリコントロールモジュール

Claims (19)

  1. 複数のロウを含むメモリセルアレイと、
    前記複数のロウに対するリフレッシュを行うリフレッシュ制御器と、
    互いに異なる長さを有しており且つ互いに重なる第１周期及び第２周期について、前記第１周期の間の前記ロウのアクセス回数に基づいて、第１ロウに最も隣接した第１隣接領域に対するケア動作を制御し、前記第２周期の間の前記ロウのアクセス回数に基づいて、第２ロウに２番目に隣接した第２隣接領域に対するケア動作を制御する制御ロジックと、を具備し、
    前記第１周期で判断された前記第１ロウと、前記第２周期で判断された前記第２ロウとの位置が互いに異なり、前記第２周期は前記第１周期より長い区間を有する、メモリ装置。
  2. 前記第１ロウは、前記第１周期の間、最も多くアクセスされたロウであり、前記第２ロウは、前記第１周期より長い前記第２周期の間、最も多くアクセスされたロウであることを特徴とする請求項１に記載のメモリ装置。
  3. 前記第１隣接領域及び前記第２隣接領域のそれぞれは、１以上の隣接ロウを含むことを特徴とする請求項１に記載のメモリ装置。
  4. 前記第１隣接領域は、前記第１ロウに対して、上側及び下側に最も隣接した±１隣接ロウを含み、
    前記第２隣接領域は、前記第２ロウに対して、上側及び下側に２番目に隣接した±２隣接ロウを含むことを特徴とする請求項３に記載のメモリ装置。
  5. 前記ケア動作は、前記第１隣接領域または前記第２隣接領域に含まれる１以上の隣接ロウに対するケアリフレッシュ動作であることを特徴とする請求項１に記載のメモリ装置。
  6. 前記制御ロジックは、
    前記第１周期の間、前記ロウのアクセス回数を計数し、最も多くアクセスされた前記第１ロウのアドレスを出力する第１カウンタブロックと、前記第２周期の間、前記ロウのアクセス回数を計数し、最も多くアクセスされた前記第２ロウのアドレスを出力する第２カウンタブロックと、を含むアクセス回数判断ロジックと、
    前記第１カウンタブロックの計数結果により、前記第１隣接領域に含まれるロウのアドレスを生成し、前記第２カウンタブロックの計数結果により、前記第２隣接領域に含まれるロウのアドレスを生成する隣接ロウアドレス生成器と、を具備することを特徴とする請求項１に記載のメモリ装置。
  7. 前記第１カウンタブロック及び前記第２カウンタブロックのそれぞれは、複数個のアドレスレジスタ、及びそれに対応するカウンタを含み、
    前記第１隣接領域に対するケア動作が遂行された後、前記第１カウンタブロックにおいて、前記第１ロウのアドレスが保存されたアドレスレジスタに対応するカウンタの計数値がリセットされ、
    前記第２隣接領域に対するケア動作が遂行された後、前記第２カウンタブロックにおいて、前記第２ロウのアドレスが保存されたアドレスレジスタに対応するカウンタの計数値がリセットされることを特徴とする請求項６に記載のメモリ装置。
  8. 前記第１周期ごとに、前記第１カウンタブロックの計数結果が、前記第２カウンタブロックにアップデートされ、
    前記第２カウンタブロックは、前記第１周期ごとに、最も多くアクセスされたと判断されたロウに対応するカウンタの計数値を１だけ増加させることを特徴とする請求項６に記載のメモリ装置。
  9. 前記制御ロジックは、複数の第１周期それぞれに対して最も多くアクセスされたロウを判断し、それに対応するアドレスを出力し、前記第２周期到逹時、前記複数の第１周期で判断されたロウのうちいずれか１つのロウのアドレスを出力するカウンタブロックを含むことを特徴とする請求項１に記載のメモリ装置。
  10. 前記制御ロジックは、
    第３周期ないし第ｎ周期について（ただし、ｎは、４以上の整数）、それぞれの周期の間、最も多くアクセスされたロウを判断し、前記第３周期乃至第ｎ周期で判断されたロウに対して、互いに異なる程度に隣接した隣接領域に対するケア動作を制御することを特徴とする請求項１に記載のメモリ装置。
  11. 前記第１周期及び第２周期のそれぞれは、所定の設定された時間区間を有するか、あるいは所定の設定された個数のコマンドが印加される区間を有することを特徴とする請求項１に記載のメモリ装置。
  12. メモリ装置の動作方法において、
    前記メモリ装置は、複数のロウを含むメモリセルアレイを含み、前記メモリセルアレイは、第１ロウに隣接した程度により、第１隣接領域ないし第ｎ隣接領域を含み（ただし、ｎは、２以上の整数）、
    前記複数のロウのアクセス回数に対する計数動作を遂行することにより、集中的にアクセスされたロウを前記第１ロウであると判断する段階と、
    前記計数動作の遂行条件により、前記第１隣接領域ないし第ｎ隣接領域のうちいずれか１つの隣接領域を選択する段階と、
    前記選択された隣接領域に含まれる１以上のロウに対するケアリフレッシュを行う段階であって、互いに異なる長さを有しており且つ互いに重なる第１周期及び第２周期について、前記第１周期の間の前記ロウのアクセス回数に基づいて、第１ロウに最も隣接した第１隣接領域に対してケアリフレッシュを遂行し、前記第２周期の間の前記ロウのアクセス回数に基づいて、第２ロウに２番目に隣接した第２隣接領域に対してケアリフレッシュを遂行する、段階と、を具備し、
    前記第１周期で判断された前記第１ロウと、前記第２周期で判断された前記第２ロウとの位置が互いに異なり、前記第２周期は前記第１周期より長い区間を有する、メモリ装置の動作方法。
  13. 前記選択する段階は、前記選択された隣接領域に含まれる１以上のロウのアドレスをリフレッシュアドレスとして出力する段階を含むことを特徴とする請求項１２に記載のメモリ装置の動作方法。
  14. 前記第１ロウは、所定設定された周期の間、最も多くアクセスされたロウであることを特徴とする請求項１２に記載のメモリ装置の動作方法。
  15. 相対的に小さい第１臨界値ないし相対的に大きい第ｎ臨界値を設定する段階と、
    前記遂行条件として、前記第１ロウのアクセス回数が、前記第１臨界値を超えたと判断された場合、前記第１隣接領域を選択し、前記第１ロウのアクセス回数が、前記第ｎ臨界値を超えたと判断された場合、前記第ｎ隣接領域を選択する段階と、をさらに具備することを特徴とする請求項１２に記載のメモリ装置の動作方法。
  16. 前記メモリ装置は、前記第１隣接領域ないし第ｎ隣接領域に対応し、第１カウンタブロックないし第Ｎカウンタブロックを含み（ただし、Ｎは、２以上の整数）、
    前記遂行条件として、前記計数動作が、前記第１カウンタブロックによって遂行された場合、前記第１隣接領域が選択され、前記計数動作が、前記第Ｎカウンタブロックによって遂行された場合、前記第ｎ隣接領域が選択されることを特徴とする請求項１２に記載のメモリ装置の動作方法。
  17. メモリ装置の動作方法において、前記メモリ装置は、第１ロウないし第ｍロウを含むメモリセルアレイを具備し、
    第１周期の間、前記第１ロウないし第ｍロウに対するアクセス回数を計数した結果に基づいて、第ｈロウを判断する段階と、
    前記第ｈロウに隣接したロウのうち、第（ｈ－１）ロウ及び第（ｈ＋１）ロウをリフレッシュする段階と、
    第２周期の間、前記第１ロウないし第ｍロウに対するアクセス回数を計数した結果に基づいて、第ｉロウを判断する段階と、
    前記第ｉロウに隣接したロウのうち、第（ｉ－２）ロウ及び第（ｉ＋２）ロウをリフレッシュする段階とを具備し（ただし、ｈは、ｍ未満の整数、及びｉは、（ｍ－１）未満の整数）、
    前記第１周期で判断された前記第ｈロウと、前記第２周期で判断された前記第ｉロウとの位置が互いに異なり、前記第２周期は前記第１周期より長い区間を有する、メモリ装置の動作方法。
  18. 第３周期の間、前記第１ロウないし第ｍロウに対するアクセス回数を計数した結果に基づいて、第ｊロウを判断する段階（ただし、ｊは、（ｍ－２）未満の整数）と、
    前記第ｊロウに隣接したロウのうち、第（ｊ－３）ロウ及び第（ｊ＋３）ロウをリフレッシュする段階と、を具備し、
    前記第３周期は前記第２周期より長い区間を有することを特徴とする請求項１７に記載のメモリ装置の動作方法。
  19. 前記第ｈロウは、前記第１周期の間、前記第１ロウないし第ｍロウのうち最も多くアクセスされたロウであり、
    前記第ｉロウは、前記第２周期の間、前記第１ロウないし第ｍロウのうち最も多くアクセスされたロウであり、
    前記第ｊロウは、前記第３周期の間、前記第１ロウないし第ｍロウのうち最も多くアクセスされたロウであることを特徴とする請求項１８に記載のメモリ装置の動作方法。
JP2018078995A 2017-05-24 2018-04-17 ディスターブ・ロウをケアするメモリ装置及びその動作方法 Active JP7244999B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170064386A KR102308778B1 (ko) 2017-05-24 2017-05-24 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
KR10-2017-0064386 2017-05-24

Publications (2)

Publication Number Publication Date
JP2018198107A JP2018198107A (ja) 2018-12-13
JP7244999B2 true JP7244999B2 (ja) 2023-03-23

Family

ID=64401711

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018078995A Active JP7244999B2 (ja) 2017-05-24 2018-04-17 ディスターブ・ロウをケアするメモリ装置及びその動作方法

Country Status (4)

Country Link
US (1) US10497422B2 (ja)
JP (1) JP7244999B2 (ja)
KR (1) KR102308778B1 (ja)
CN (1) CN108932959B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10866899B2 (en) * 2017-10-02 2020-12-15 Arm Ltd Method and apparatus for control of a tiered memory system
US11361811B2 (en) * 2020-06-23 2022-06-14 Upmem Method and circuit for protecting a DRAM memory device from the row hammer effect
FR3111731B1 (fr) * 2020-06-23 2023-01-06 Upmem Procédé et circuit de protection d’un dispositif de mémoire DRAM de l’effet de martelagede rang
JP6975298B1 (ja) * 2020-09-03 2021-12-01 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. 半導体記憶装置
KR20230032052A (ko) * 2021-08-30 2023-03-07 삼성전자주식회사 메모리 컨트롤러 및 메모리 시스템
US11948656B1 (en) * 2022-09-21 2024-04-02 Micron Technology, Inc. Counter management for memory systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150085564A1 (en) 2013-09-25 2015-03-26 SK Hynix Inc. Memory and memory system including the same
US20150243338A1 (en) 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Memory device and memory system having the same
JP2015176629A (ja) 2014-03-17 2015-10-05 日本電気株式会社 アクセス回数カウント装置、メモリシステム、および、アクセス回数カウント方法
US20160163372A1 (en) 2014-12-08 2016-06-09 SK Hynix Inc. Semiconductor memory device and refresh control method thereof

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603683B2 (en) * 2001-06-25 2003-08-05 International Business Machines Corporation Decoding scheme for a stacked bank architecture
US7565479B2 (en) 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US7362640B2 (en) * 2005-12-29 2008-04-22 Mosaid Technologies Incorporated Apparatus and method for self-refreshing dynamic random access memory cells
JP2009205724A (ja) * 2008-02-27 2009-09-10 Toshiba Corp 半導体記憶装置
US8174881B2 (en) * 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8392650B2 (en) 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
US11024352B2 (en) * 2012-04-10 2021-06-01 Samsung Electronics Co., Ltd. Memory system for access concentration decrease management and access concentration decrease method
KR101881366B1 (ko) * 2012-06-04 2018-07-24 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US9236110B2 (en) * 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command
KR20140007989A (ko) * 2012-07-09 2014-01-21 삼성전자주식회사 불휘발성 램을 포함하는 사용자 장치 및 그것의 설정 방법
KR101977665B1 (ko) * 2012-07-12 2019-08-28 삼성전자주식회사 리프레쉬 주기를 조절하는 반도체 메모리 장치, 메모리 시스템 및 그 동작방법
US9299400B2 (en) * 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
US9032141B2 (en) * 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9384821B2 (en) 2012-11-30 2016-07-05 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9202547B2 (en) * 2013-03-15 2015-12-01 Intel Corporation Managing disturbance induced errors
KR20140139849A (ko) 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 메모리 및 이를 포함 하는 메모리 시스템
US9515970B2 (en) * 2013-07-17 2016-12-06 Cisco Technology, Inc. Techniques for auto-detecting positions in a multi-resource login control of instant messaging
US9047978B2 (en) * 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR20150033950A (ko) * 2013-09-25 2015-04-02 에스케이하이닉스 주식회사 어드레스 검출회로, 메모리 및 메모리 시스템
KR102182368B1 (ko) * 2013-12-19 2020-11-24 에스케이하이닉스 주식회사 어드레스 검출회로 및 이를 포함하는 메모리
US9548137B2 (en) 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
US9431085B2 (en) 2014-03-28 2016-08-30 Synopsys, Inc. Most activated memory portion handling
KR102116980B1 (ko) * 2014-07-02 2020-05-29 삼성전자 주식회사 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치
KR20160035444A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 스마트 리프레쉬 장치
CN107077883B (zh) * 2014-11-25 2021-04-27 三星电子株式会社 基于概率信息检测半导体存储器的被最频繁存取的地址的方法
KR20170024307A (ko) * 2015-08-25 2017-03-07 삼성전자주식회사 내장형 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
KR102373544B1 (ko) * 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20180060091A (ko) * 2016-11-28 2018-06-07 삼성전자주식회사 메모리 장치의 구동 방법 및 메모리 시스템의 구동 방법
US10019350B1 (en) * 2017-08-02 2018-07-10 Nanya Technology Corporation Dram and method for accessing a dram
US10825534B2 (en) * 2018-10-26 2020-11-03 Intel Corporation Per row activation count values embedded in storage cell array storage cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150085564A1 (en) 2013-09-25 2015-03-26 SK Hynix Inc. Memory and memory system including the same
US20150243338A1 (en) 2014-02-21 2015-08-27 Samsung Electronics Co., Ltd. Memory device and memory system having the same
JP2015176629A (ja) 2014-03-17 2015-10-05 日本電気株式会社 アクセス回数カウント装置、メモリシステム、および、アクセス回数カウント方法
US20160163372A1 (en) 2014-12-08 2016-06-09 SK Hynix Inc. Semiconductor memory device and refresh control method thereof

Also Published As

Publication number Publication date
US10497422B2 (en) 2019-12-03
JP2018198107A (ja) 2018-12-13
CN108932959A (zh) 2018-12-04
KR102308778B1 (ko) 2021-10-05
CN108932959B (zh) 2023-06-02
KR20180128800A (ko) 2018-12-04
US20180342283A1 (en) 2018-11-29

Similar Documents

Publication Publication Date Title
JP7244999B2 (ja) ディスターブ・ロウをケアするメモリ装置及びその動作方法
US11610623B2 (en) Apparatus with a row-hammer address latch mechanism
JP6211186B2 (ja) Ｄｒａｍサブアレイレベル自律リフレッシュメモリコントローラの最適化
KR102469065B1 (ko) 메모리 장치
KR102373544B1 (ko) 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US7692993B2 (en) Semiconductor memory device
US10318420B2 (en) Draining a write queue based on information from a read queue
JP6130594B2 (ja) 信頼性の高い動作に適したメモリコントローラを有するデータプロセッサ及び方法
JP2012518242A (ja) ダイナミックランダムアクセスメモリ（ｄｒａｍ）リフレッシュ
US8244972B2 (en) Optimizing EDRAM refresh rates in a high performance cache architecture
US7079440B2 (en) Method and system for providing directed bank refresh for volatile memories
EP2992531B1 (en) Memory access rate
US10475503B2 (en) Circuit for selecting row to be refreshed
US6903982B2 (en) Bit line segmenting in random access memories
JP2008210088A (ja) メモリコントローラ、半導体メモリのアクセス制御方法およびシステム
KR102501651B1 (ko) 리프레쉬 제어 장치
KR101989860B1 (ko) 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR102631380B1 (ko) 데이터 연산을 수행할 수 있는 다양한 메모리 장치를 포함하는 반도체 시스템
KR101682608B1 (ko) 메모리 장치 및 이의 리프레쉬 제어방법
US9570146B1 (en) Alternate access to DRAM data using cycle stealing
Chang et al. Reducing DRAM Refresh Overheads with Refresh-Access Parallelism
US11942137B2 (en) Memory controller and memory system including the same
US20240112716A1 (en) Memory device and operation method thereof
US20240152282A1 (en) Semiconductor memory device and operating method thereof
KR20170093053A (ko) 리프레시 정보 생성기를 포함하는 휘발성 메모리 장치 및 전자 장치, 그것의 정보 제공 방법, 그리고 그것의 리프레시 제어 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230310

R150 Certificate of patent or registration of utility model

Ref document number: 7244999

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150