JP2002358779A - 半導体メモリ装置のリフレッシュ方法 - Google Patents

半導体メモリ装置のリフレッシュ方法

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JP2002358779A JP2002088557A JP2002088557A JP2002358779A JP 2002358779 A JP2002358779 A JP 2002358779A JP 2002088557 A JP2002088557 A JP 2002088557A JP 2002088557 A JP2002088557 A JP 2002088557A JP 2002358779 A JP2002358779 A JP 2002358779A
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Abstract

(57)【要約】 （修正有） 【課題】メモリセルアクセス時間を短縮しつつリフレッ
シュを正常に実行することができる半導体メモリ装置の
リフレッシュ方法を提供する。 【解決手段】リフレッシュリクエストが発生すると、こ
の時のリフレッシュ用ローアドレスをラッチする段階
（２）と、外部から正常動作命令が入力されたか否かを
判断する段階（３）と、正常動作命令が入力された場合
に、この時の正常動作用ローアドレスのブロック選択ビ
ットと前記ラッチされたリフレッシュ用ローアドレスの
ブロック選択ビットとを比較する段階（４）と、比較の
結果、前記正常動作用ローアドレスのブロック選択ビッ
トと前記ラッチされたリフレッシュ用ローアドレスのブ
ロック選択ビットとが互いに異なる場合にのみ前記ラッ
チされたリフレッシュ用ローアドレスをデコーディング
してリフレッシュ用ワードラインを活性化させる段階
（５）とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に半導体メモリ装置のリフレッシュ方法に関す
る。
【０００２】
【従来の技術】種々の半導体メモリ装置のうちＤＲＡＭ
は、集積度が高く速度が比較的速いため、様々な応用分
野で多様に使われている。ＤＲＡＭの集積度が高い理由
はデータを保存するメモリセルが一つのトランジスタと
一つのキャパシタとより構成され、他のメモリ装置のメ
モリセルに比べて構成が簡単でセル面積が小さいからで
ある。
【０００３】ところが、ＤＲＡＭメモリセルではキャパ
シタに保存されたデータの電位が漏れにより徐々に低下
する。したがって、ＤＲＡＭでは周期的にメモリセルを
アクセスしてキャパシタに保存されたデータをリフレッ
シュさせる。
【０００４】現在、ＤＲＡＭでのリフレッシュ方法に
は、自動リフレッシュとセルフリフレッシュとがある。
自動リフレッシュは、ＤＲＡＭの正常動作中に所定のタ
イミング区間が割当てられ、その割当てられた区間で行
われる。一方、セルフリフレッシュは、ＤＲＡＭがスタ
ンバイ状態に移行したときに行われる。したがって、正
常動作中に行われる自動リフレッシュはメモリコントロ
ーラのタイミング損失を誘発する一方、スタンバイ状態
で行われるセルフリフレッシュはメモリコントローラの
タイミング損失を誘発しない。このような自動リフレッ
シュとセルフリフレッシュの動作は当業者に公知のもの
であるのでここで詳細な説明は略する。
【０００５】一方、最近になって、ＤＲＡＭメモリセル
でメモリアレイを構成しつつスタティックＲＡＭインタ
ーフェースを有する擬似ＳＲＡＭが研究され商品化され
ている。擬似ＳＲＡＭでは、メモリセルアクセス時間ｔ
ＲＣ内で正常動作のためのアクセス時間とリフレッシュ
のためのアクセス時間とが独立的に共に割当てられる。
したがって、正常動作のための実際のアクセス時間が約
３０ないし３５ナノ秒であるにも拘わらず、リフレッシ
ュのための時間を考慮してメモリセルアクセス時間ｔＲ
Ｃは約７０ナノ秒以上に設定される。
【０００６】このようにメモリセルアクセス時間ｔＲＣ
内で正常動作のためのアクセス時間とリフレッシュのた
めのアクセス時間とを独立的に割当てるべき理由は、Ｄ
ＲＡＭセル構造の限界のためである。すなわち、ＤＲＡ
Ｍセル構造では、正常動作のためのアクセスとリフレッ
シュのためのアクセスとが重複する場合に誤動作が起こ
りうるので、このような重複を避けるために、メモリセ
ルアクセス時間ｔＲＣ内で正常動作のためのアクセス時
間とリフレッシュのためのアクセス時間とが独立的に割
当てられる。
【０００７】図１は、従来のリフレッシュ方法で起こり
うる問題点を説明するためのＤＲＡＭセルアレイブロッ
クの構造を示す図面である。ここで、リフレッシュ動作
時は、メモリセルアレイブロック１００のワードライン
ＷＬ１が活性化され、ビットラインＢＬ１ないしＢＬ
８、及びセンスアンプＳ１ないしＳ８に連結されたメモ
リセルＭ１１ないしＭ１８がアクセスされると仮定す
る。リフレッシュ動作が実行される間に、正常動作のた
めに同じメモリセルアレイブロック１００のワードライ
ンＷＬ４が活性化され、ビットラインＢＬ１ないしＢＬ
８、及びセンスアンプＳ１ないしＳ８を共有する他のメ
モリセルＭ２１ないしＭ２８がアクセスされると、ビッ
トラインＢＬ１ないしＢＬ８、及びセンスアンプＳ１な
いしＳ８に相異なるデータが載せられて誤動作が発生し
うる。
【０００８】したがって、前述したように従来の技術で
は同じメモリセルアレイブロックで正常動作のためのア
クセスとリフレッシュのためのアクセスとが重複される
ことを避けるために、メモリセルアクセス時間ｔＲＣ内
で正常動作のためのアクセス時間とリフレッシュのため
のアクセス時間が独立的に割当てられる。これによって
メモリセルアクセス時間ｔＲＣが長くなるという欠点が
ある。
【０００９】
【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的課題は、メモリセルアクセス時間を
短縮しつつリフレッシュを正常に実行することができる
半導体メモリ装置のリフレッシュ方法を提供するところ
にある。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明の一面による半導体メモリ装置のリフレ
ッシュ方法は、前記半導体メモリ装置の内部でリフレッ
シュリクエストが発生すると、この時のリフレッシュ用
ローアドレスをラッチする段階と、前記半導体メモリ装
置の外部から正常動作命令が入力されたか否かを判断す
る段階と、前記正常動作命令が入力されると、この時の
正常動作用ローアドレスのブロック選択ビットと前記ラ
ッチされたリフレッシュ用ローアドレスのブロック選択
ビットとを比較する段階と、比較の結果、前記正常動作
用ローアドレスのブロック選択ビットと前記ラッチされ
たリフレッシュ用ローアドレスのブロック選択ビットと
が互いに異なる場合にのみ前記ラッチされたリフレッシ
ュ用ローアドレスをデコーディングしてリフレッシュ用
ワードラインを活性化させる段階とを具備することを特
徴とする。
【００１１】前記本発明の一面による半導体メモリ装置
のリフレッシュ方法は、前記リフレッシュリクエストが
スタンバイ状態で生じると、前記ラッチされたリフレッ
シュ用ローアドレスを直ちにデコーディングして前記リ
フレッシュ用ワードラインを活性化させる段階をさらに
具備する。
【００１２】また、前記本発明の一面による半導体メモ
リ装置のリフレッシュ方法は、前記正常動作命令が入力
されなかった場合に、前記ラッチされたリフレッシュ用
ローアドレスをそのまま維持する段階と、前記比較の結
果、前記正常動作用ローアドレスのブロック選択ビット
と前記ラッチされたリフレッシュ用ローアドレスのブロ
ック選択ビットとが同じ場合に、前記ラッチされたリフ
レッシュ用ローアドレスをそのまま維持する段階をさら
に具備する。
【００１３】前記正常動作用ローアドレスは、望ましく
は、前記ラッチされたリフレッシュ用ローアドレスのデ
コーディング中に同時にデコーディングされて正常動作
用ワードラインを活性化させる。すなわち、前記正常動
作と前記リフレッシュ動作とが同時に行われることが望
ましい。
【００１４】前記技術的課題を達成するための本発明の
他の一面による半導体メモリ装置のリフレッシュ方法
は、リフレッシュ動作がリクエストされるとリフレッシ
ュ動作のためのローアドレスをラッチする段階と、前記
半導体メモリ装置のモードを判定する段階と、前記半導
体メモリ装置のモードがスタンバイモードである時、前
記リフレッシュ動作のためにラッチされた前記ローアド
レスをデコーディングすることによって前記リフレッシ
ュ動作のためのワードラインを活性化させる段階とを具
備することを特徴とする。
【００１５】前記本発明の他の一面による半導体メモリ
装置のリフレッシュ方法は、前記半導体メモリ装置のモ
ードがビジーモードである時、正常動作命令が前記半導
体メモリ装置に入力されるか否かを判定する段階をさら
に具備する。
【００１６】前記本発明の他の一面による半導体メモリ
装置のリフレッシュ方法は、前記正常動作命令が入力さ
れると正常動作のためのローアドレスのブロック選択ビ
ットと前記リフレッシュ動作のためにラッチされたロー
アドレスのブロック選択ビットを比較する段階と、比較
の結果、前記正常動作のためのローアドレスのブロック
選択ビットと前記リフレッシュ動作のためにラッチされ
たローアドレスのブロック選択ビットとが互いに異なる
場合にのみ前記リフレッシュ動作のためにラッチされた
ローアドレスをデコーディングしてリフレッシュのため
のワードラインを活性化させる段階とをさらに具備す
る。
【００１７】また、前記本発明の他の一面による半導体
メモリ装置のリフレッシュ方法は、前記半導体メモリ装
置のモードを前記スタンバイモードに変えるために前記
半導体メモリ装置にスタンバイモード信号を入力させる
段階をさらに具備する。
【００１８】前記スタンバイモード信号は前記半導体メ
モリ装置の余分のピンを通じて前記半導体メモリ装置に
入力される。
【００１９】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施形態を例示する添付図
面及び添付図面に記載された内容を参照しなければなら
ない。
【００２０】以下、添付した図面を参照して本発明の望
ましい実施形態を説明することによって、本発明を詳細
に説明する。各図面に示された同じ参照符号は同じ構成
要素を示す。
【００２１】図２は、本発明の望ましい実施形態による
リフレッシュ方法を説明するためのフローチャートであ
る。
【００２２】図２を参照すれば、本発明の望ましい実施
形態によるリフレッシュ方法は、段階１ないし段階６よ
りなる。まず、半導体メモリ装置の内部でリフレッシュ
リクエストが発生すると（段階１）、その時のリフレッ
シュ用ローアドレスをラッチする（段階２）。次に、半
導体メモリ装置の外部から正常動作命令、すなわち書込
み命令または読出し命令が入力されたか否かを判断する
（段階３）。正常動作命令が入力されていなければ（段
階３で「いいえ」）、ラッチされたリフレッシュ用ロー
アドレスをそのまま維持する。
【００２３】正常動作命令が入力されていれば（段階３
で「はい」）、正常動作用ローアドレスのブロック選択
ビットとラッチされたリフレッシュ用ローアドレスのブ
ロック選択ビットとが同一であるかどうかを比較する
（段階４）。通常は、ローアドレスの上位ビットがブロ
ック選択ビットに該当し、ブロック選択ビットはそれに
対応するメモリセルアレイブロックを選択する役割をす
る。
【００２４】段階４での比較の結果、正常動作用ローア
ドレスのブロック選択ビットとラッチされたリフレッシ
ュ用ローアドレスのブロック選択ビットとが同じであっ
た場合には、すなわち正常動作のためにアクセスされる
メモリセルアレイブロックとリフレッシュのためにアク
セスされるメモリセルアレイブロックとが同一であった
場合には（段階４で「はい」）、ラッチされたローアド
レスをそのまま維持し、次の正常動作命令及び次の正常
動作用ローアドレスが入力されるまで動作をホールドす
る。この場合は、正常動作用ローアドレスは、デコーデ
ィングされて正常動作用ワードラインを活性化させる。
すなわちリフレッシュ動作は行われず、正常動作だけが
行われる。
【００２５】段階４での比較の結果、正常動作用ローア
ドレスのブロック選択ビットとラッチされたリフレッシ
ュ用ローアドレスのブロック選択ビットとが互いに異な
った場合には、すなわち正常動作のためにアクセスされ
るメモリセルアレイブロックとリフレッシュのためにア
クセスされるメモリセルアレイブロックとが互いに異な
った場合には（段階４で「いいえ」）、前記ラッチされ
たリフレッシュ用ローアドレスをデコーディングしてリ
フレッシュ用ワードラインを活性化させる（段階５）。
この時、正常動作用ローアドレスは同時にデコーディン
グされて正常動作用ワードラインを活性化させる。すな
わち互いに異なる二つのメモリセルアレイブロックに対
してリフレッシュ動作と正常動作が同時に行われる。
【００２６】一方、スタンバイ状態（スタンバイモー
ド）においては、リフレッシュリクエストがスタンバイ
状態で発生したかどうかを判断して（段階６）、リフレ
ッシュリクエストがスタンバイ状態で発生しなかった場
合には（段階６で「いいえ」）、次のリフレッシュリク
エストが発生するまで待つ。リフレッシュリクエストが
スタンバイ状態で発生した場合には（段階６で「は
い」）、ラッチされたリフレッシュ用ローアドレスを直
ちにデコーディングしてリフレッシュ用ワードラインを
活性化させる（段階５）。すなわち、リフレッシュリク
エストがスタンバイ状態で発生すればリフレッシュ動作
が直ちに行われる。
【００２７】図３は、本発明の望ましい実施形態による
リフレッシュ方法を説明するためのＤＲＡＭセルアレイ
の構造を示す図面である。ここでＭ３１ないしＭ３８は
メモリセルを示し、ＢＬ１ないしＢＬ８はビットライン
を示し、ＷＬ１及びＷＬ４はワードラインを示す。Ｓ１
ないしＳ２はセンスアンプを示し、Ｄ１ないしＤ３はワ
ードラインドライバーを示す。
【００２８】本発明の望ましい実施形態によるリフレッ
シュ方法では、リフレッシュのためにメモリセルアレイ
ブロック３００をアクセスしようとする時、正常動作、
すなわち書込み動作または読出し動作のために既にメモ
リセルアレイブロック３００がアクセスされた場合に
は、リフレッシュのためにメモリセルアレイブロック３
００はアクセスされない。同様に、リフレッシュのため
にメモリセルアレイブロック３０１をアクセスしようと
する時、正常動作のために既にメモリセルアレイブロッ
ク３０１がアクセスされた場合には、リフレッシュのた
めにメモリセルアレイブロック３０１はアクセスされな
い。
【００２９】言い換えれば、正常動作のためにアクセス
されるメモリセルアレイブロックとリフレッシュのため
にアクセスされるメモリセルアレイブロックとが同じ場
合にはそのメモリセルアレイブロックに対して正常動作
だけ行われる。
【００３０】正常動作のためにアクセスされるメモリセ
ルアレイブロックとリフレッシュのためにアクセスされ
るメモリセルアレイブロックとが同一であるかどうか
は、前述したように正常動作用ローアドレスのブロック
選択ビットとリフレッシュ用ローアドレスのブロック選
択ビットとを比較することによって判断される。
【００３１】本発明の望ましい実施形態によるリフレッ
シュ方法では、正常動作のためにアクセスされるメモリ
セルアレイブロックとリフレッシュのためにアクセスさ
れるメモリセルアレイブロックとが互いに異なる場合に
のみ正常動作とリフレッシュ動作が同時に行われる。例
えば、正常動作のためにメモリセルアレイブロック３０
１がアクセスされ、リフレッシュのためにメモリセルア
レイブロック３００がアクセスされる場合にメモリセル
アレイブロック３０１に対する正常動作とメモリセルア
レイブロック３００に対するリフレッシュ動作が同時に
行われる。
【００３２】より詳細には、リフレッシュリクエストが
発生すれば、その時のリフレッシュ用ローアドレス、例
えばメモリセルアレイブロック３００のワードラインＷ
Ｌ１を選択するローアドレスをラッチする。次に正常動
作命令が入力されれば、その時の正常動作用ローアドレ
ス、例えばメモリセルアレイブロック３０１のワードラ
インＷＬ４を選択するローアドレスのブロック選択ビッ
トと前記ラッチされたワードラインＷＬ１を選択するロ
ーアドレスのブロック選択ビットとが同じかどうかを比
較する。この場合には両者が互いに異なるので、正常動
作のためにメモリセルアレイブロック３０１のワードラ
インＷＬ４が活性化され、これと同時にリフレッシュの
ためにメモリセルアレイブロック３００のワードライン
ＷＬ１が活性化される。
【００３３】したがって、メモリセルアレイブロック３
０１のワードラインＷＬ４に連結されたメモリセルＭ３
５ないしＭ３８に対する正常動作と、メモリセルアレイ
ブロック３００のワードラインＷＬ１に連結されたメモ
リセルＭ３１ないしＭ３４に対するリフレッシュ動作が
同時に行われる。
【００３４】正常動作命令が入力される時の正常動作用
ローアドレスのブロック選択ビットが前記ラッチされた
ワードラインＷＬ１を選択するローアドレスのブロック
選択ビットと同じ場合には、ワードラインＷＬ１は活性
化されず、したがってワードラインＷＬ１に連結された
メモリセルＭ３１ないしＭ３４に対するリフレッシュ動
作は行われない。
【００３５】前述した本発明の望ましい実施形態による
リフレッシュ方法は、例えば、ＤＲＡＭ、擬似ＳＲＡ
Ｍ、及びＵｔＲＡＭ（Ｕｎｉ ｔｒａｎｓｉｓｔｏｒ
ＲＡＭ）等に適用できるが、次の２つの前提条件が保障
されねばならない。
【００３６】第一に、正常動作中に所定の期間内に少な
くとも互いに異なる二つのメモリセルアレイブロックに
対するアクセスを各々一回ずつ行わねばならない。その
理由は、本発明の望ましい実施形態によるリフレッシュ
方法では、リフレッシュリクエストが発生すればその時
のリフレッシュ用ローアドレスがラッチされるが、この
ラッチされたリフレッシュ用ローアドレスは次のリフレ
ッシュリクエストによる新しいリフレッシュ用ローアド
レスにアップデートされる前に処理されねばならないか
らである。
【００３７】第二に、スタンバイ状態を示す情報を入力
するための別のピンが必要である。すなわち、リフレッ
シュデューティサイクル時間以上の比較的長時間スタン
バイ状態を維持するためには別のピンを通じてスタンバ
イ状態を示す情報を入力しなければならない。別のピン
を通じてスタンバイ状態を示す情報が入力されれば半導
体メモリ装置はスタンバイモードに移行し、この時、半
導体メモリ装置内部でリフレッシュリクエストが発生す
る場合にはリフレッシュ動作が直ちに行われる。
【００３８】以上説明したように本発明によるリフレッ
シュ方法においては、同じメモリセルアレイブロックで
は正常動作のためのアクセスとリフレッシュのためのア
クセスとが重複されることが防止され、互いに異なるメ
モリセルアレイブロックでは正常動作のためのアクセス
とリフレッシュのためのアクセスが同時に行われうる。
したがって、メモリセルアクセス時間ｔＲＣを短縮しつ
つリフレッシュが正常に行われうるという長所がある。
【００３９】以上、図面と明細書で最適実施形態が開示
された。ここで特定の用語が使われたが、これは単に本
発明を説明するための目的で使われたものであって意味
限定や特許請求の範囲に記載された本発明の範囲を制限
するために使われたものではない。したがって当業者で
あれば、これより多様な変形及び均等な他の実施形態が
可能であるという点を理解できる。したがって、本発明
の真の技術的保護範囲は特許請求の範囲の技術的思想に
よってのみ決まらねばならない。
【００４０】
【発明の効果】前述したように本発明によるリフレッシ
ュ方法は、メモリセルアクセス時間を短縮しつつリフレ
ッシュを正常に実行することができる。
【図面の簡単な説明】
【図１】従来のリフレッシュ方法で発生できる問題点を
説明するためのＤＲＡＭセルアレイブロックの構造を示
す図面である。
【図２】本発明の望ましい実施形態によるリフレッシュ
方法を説明するためのフローチャートである。
【図３】本発明の望ましい実施形態によるリフレッシュ
方法を説明するためのＤＲＡＭセルアレイの構造を示す
図面である。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置のリフレッシュ方法に
    おいて、 リフレッシュリクエストが発生すると、この時のリフレ
    ッシュ用ローアドレスをラッチする段階と、 前記半導体メモリ装置の外部から正常動作命令が入力さ
    れたか否かを判断する段階と、 前記正常動作命令が入力されると、この時の正常動作用
    ローアドレスのブロック選択ビットと前記ラッチされた
    リフレッシュ用ローアドレスのブロック選択ビットとを
    比較する段階と、 比較の結果、前記正常動作用ローアドレスのブロック選
    択ビットと前記ラッチされたリフレッシュ用ローアドレ
    スのブロック選択ビットとが互いに異なる場合にのみ前
    記ラッチされたリフレッシュ用ローアドレスをデコーデ
    ィングしてリフレッシュ用ワードラインを活性化させる
    段階とを具備することを特徴とする半導体メモリ装置の
    リフレッシュ方法。
  2. 【請求項２】 前記リフレッシュ方法は、 前記リフレッシュリクエストがスタンバイ状態で生じた
    場合に、前記ラッチされたリフレッシュ用ローアドレス
    を直ちにデコーディングして前記リフレッシュ用ワード
    ラインを活性化させる段階をさらに具備することを特徴
    とする請求項１に記載の半導体メモリ装置のリフレッシ
    ュ方法。
  3. 【請求項３】 前記リフレッシュ方法は、 前記正常動作命令が入力されなかった場合に、前記ラッ
    チされたリフレッシュ用ローアドレスをそのまま維持す
    る段階をさらに具備することを特徴とする請求項１に記
    載の半導体メモリ装置のリフレッシュ方法。
  4. 【請求項４】 前記リフレッシュ方法は、 前記比較の結果、前記正常動作用ローアドレスのブロッ
    ク選択ビットと前記ラッチされたリフレッシュ用ローア
    ドレスのブロック選択ビットとが同じ場合に、前記ラッ
    チされたリフレッシュ用ローアドレスをそのまま維持す
    る段階をさらに具備することを特徴とする請求項１に記
    載の半導体メモリ装置のリフレッシュ方法。
  5. 【請求項５】 前記正常動作と前記リフレッシュ動作と
    が同時に行われることを特徴とする請求項１に記載の半
    導体メモリ装置のリフレッシュ方法。
  6. 【請求項６】 前記正常動作用ローアドレスは、前記ラ
    ッチされたリフレッシュ用ローアドレスのデコーディン
    グ中に同時にデコーディングされて正常動作用ワードラ
    インを活性化させることを特徴とする請求項１に記載の
    半導体メモリ装置のリフレッシュ方法。
  7. 【請求項７】 前記リフレッシュリクエストは、前記半
    導体メモリ装置の内部で発生することを特徴とする請求
    項１に記載の半導体メモリ装置のリフレッシュ方法。
  8. 【請求項８】 半導体メモリ装置のリフレッシュ方法に
    おいて、 リフレッシュ動作がリクエストされるとリフレッシュ動
    作のためのローアドレスをラッチする段階と、 前記半導体メモリ装置のモードを判定する段階と、 前記半導体メモリ装置のモードがスタンバイモードであ
    る時、前記リフレッシュ動作のためにラッチされた前記
    ローアドレスをデコーディングすることによって前記リ
    フレッシュ動作のためのワードラインを活性化させる段
    階とを具備することを特徴とする半導体メモリ装置のリ
    フレッシュ方法。
  9. 【請求項９】 前記リフレッシュ方法は、 前記半導体メモリ装置のモードがビジーモードである
    時、正常動作命令が前記半導体メモリ装置に入力された
    か否かを判定する段階をさらに具備することを特徴とす
    る請求項８に記載の半導体メモリ装置のリフレッシュ方
    法。
  10. 【請求項１０】 前記リフレッシュ方法は、 前記正常動作命令が入力されると正常動作のためのロー
    アドレスのブロック選択ビットと前記リフレッシュ動作
    のためにラッチされたローアドレスのブロック選択ビッ
    トとを比較する段階と、 比較の結果、前記正常動作のためのローアドレスのブロ
    ック選択ビットと前記リフレッシュ動作のためにラッチ
    されたローアドレスのブロック選択ビットとが互いに異
    なる場合にのみ前記リフレッシュ動作のためにラッチさ
    れたローアドレスをデコーディングしてリフレッシュの
    ためのワードラインを活性化させる段階とをさらに具備
    することを特徴とする請求項９に記載の半導体メモリ装
    置のリフレッシュ方法。
  11. 【請求項１１】 前記リフレッシュ方法は、 前記半導体メモリ装置のモードを前記スタンバイモード
    に移行させるために前記半導体メモリ装置にスタンバイ
    モード信号を入力する段階をさらに具備することを特徴
    とする請求項８に記載の半導体メモリ装置のリフレッシ
    ュ方法。
  12. 【請求項１２】 前記スタンバイモード信号は、前記半
    導体メモリ装置の余分のピンを通じて前記半導体メモリ
    装置に入力されることを特徴とする請求項１１に記載の
    半導体メモリ装置のリフレッシュ方法。
JP2002088557A 2001-03-27 2002-03-27 半導体メモリ装置のリフレッシュ方法 Expired - Fee Related JP3867001B2 (ja)

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