JP2000195258A - メモリ回路、メモリ回路及び素子の動作方法、ビットライン制御スイッチングの減少方法、メモリ回路におけるビットライン制御スイッチングを減少させるビットライン選択制御器 - Google Patents

メモリ回路、メモリ回路及び素子の動作方法、ビットライン制御スイッチングの減少方法、メモリ回路におけるビットライン制御スイッチングを減少させるビットライン選択制御器

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JP2000195258A
JP2000195258A JP164A JP2000000164A JP2000195258A JP 2000195258 A JP2000195258 A JP 2000195258A JP 164 A JP164 A JP 164A JP 2000000164 A JP2000000164 A JP 2000000164A JP 2000195258 A JP2000195258 A JP 2000195258A
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鍾 煕 韓
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Abstract

(57)【要約】 【課題】 電力消耗を減少させた半導体メモリ装置及び
そのリフレッシュ方法を提供する。 【解決手段】 メモリ回路において、多数のメモリセル
アレイと、各々隣接したメモリセルアレイ対の間に位置
した上記隣接メモリセルアレイ対に連結される多数のビ
ットライン感知増幅器のロー（row）と、各々第１ビッ
トライン選択制御ラインを有し上記多数のビットライン
感知増幅器のローのいずれかを制御するために上記ビッ
トライン感知増幅器のローのいずれかに連結される多数
のビットライン選択制御器とを含み、上記第１ビットラ
イン選択制御ラインは上記ビットライン感知増幅器のロ
ーのいずれかのロー及び上記隣接メモリセルアレイ対の
いずれかのアレイ間に連結を制御するために利用され、
一旦スイッチングオン（on）された上記第１ビットライ
ン選択制御ラインは上記隣接メモリセルアレイ対の中他
のアレイが活性化される時だけスイッチングオフ（of
f）される構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明はメモリ集積回路に関
し、特にメモリ回路でビットラインを選択する間の電力
消耗を減少させる装置及び方法に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭ（dynamic random acc
ess memory）のようなメモリ回路は、ロー（row）とカ
ラム（column）とでなる行列形態に配列された多数のメ
モリセルにより構成されている。図１は通常的なＤＲＡ
Ｍを単純化したブロック図である。このような通常の例
において、ＤＲＡＭのメモリアクセスは一般的に次のよ
うに行われる。まず、アドレスバッファーがローアドレ
ス（row address）を読み出した後、カラムアドレス
（column address）を読み出す。アドレスはデコーデ
ィングのために各々のデコーダに伝達される。一旦デコ
ーディングされると、アドレスに該当するメモリセルに
貯蔵されたデータは、感知増幅器により増幅されてＩ／
Ｏゲートによりデータ出力バッファーに伝えられて出力
される。
【０００３】ＤＲＡＭの中心部分は、データが貯蔵され
ているメモリセルアレイ１００である。図２はメモリセ
ルアレイ１００の構造を示す従来のＤＲＡＭを示す概略
図である。メモリセルアレイ１００は多数の単位メモリ
セルにより構成されており、各メモリセルは一般的に個
別的にアドレッシング（addressing）できて、ビットの
貯蔵に用いられる。単位メモリセルは、ワードラインWL
x（すなわち、ロー）とビットラインBLx（すなわち、カ
ラム）とにより定義される。単位メモリセルは、電荷の
形態でデータを貯蔵するキャパシタと、キャパシタを選
択するスイッチの役割をするアクセストランジスタとに
より構成される。トランジスタのゲートは、ワードライ
ンWLxに連結されている。アクセストランジスタのソー
スは、ビットラインBLxに交互に連結される。この時、
（ローアドレスのデコーディングを介して）一つのワー
ドラインが選択されるとメモリアクセスが始まり、その
ワードラインに連結された全てのアクセストランジスタ
をスイッチ-オン（switch on）させる。すなわち、特
定ローにある複数の単位メモリセルがターンオンされ
る。結局、各単位メモリセル内にあるキャパシタの電荷
がビットラインに伝えられてビットライン間に電位差が
発生する。感知増幅器は、このような電位差を感知して
増幅する。その後、増幅された電位差は、増幅された信
号をデータ出力ポートに順に伝達するカラムアドレスに
より活性化されたＩ／Ｏゲートに伝達される。
【０００４】プレチャージ回路は、メモリアクセス動作
過程の間メモリデータを感知するのに重要な役割をす
る。メモリアクセスとワードラインの活性化前に、予め
プレチャージ回路は全てのビットライン対を所定の電位
に、概して電源電圧の半分（Ｖcc／２）程度にチャージ
させる。ビットライン対は、トランジスタにより閉回路
を構成することによって同じ電位となる。プレチャージ
回路によるプレチャージ及び等化（equalization）は、
ビットラインと貯蔵キャパシタとの間にキャパシタンス
が異なるため重要である。貯蔵キャパシタがアクセスト
ランジスタを介してビットラインに連結される時、貯蔵
キャパシタのキャパシタンスはビットラインのキャパシ
タンスよりはるかに小さいため、ビットラインの電位
は、通常的に１００mV程度に微弱に変わる。もし、貯蔵
キャパシタが空いていれば、ビットラインの電位は若干
減少し、もしチャージ（charge）されていれば、電位は
増加する。活性化された感知増幅器は、対でなされた二
つのビットラインに印可された電位差を増幅する。１番
目の場合は、貯蔵キャパシタに連結されたビットライン
の電位は接地レベルに下げて、他方のビットラインの電
位はVccに上げる。２番目の場合は、貯蔵キャパシタに
連結されたビットラインをVddに上げて、他方のビット
ラインは接地レベルに減少させる。
【０００５】プレチャージ回路がないと、感知増幅器は
ビットラインの絶対電位（absolutepotential）を増幅
しなければならない。しかし、ビットライン間における
電位の変化が相対的に少ないため、増幅動作ははるかに
不安定的であり信頼性が低下する。
【０００６】アクセストランジスタが活性化されたワー
ドラインによりオン状態を維持するため、アクセスされ
たデータは、一つのローのメモリセルに再度書き込まれ
るということに注意すべきである。したがって、一つの
メモリセルに対するアクセスは全体のワードラインのリ
フレッシュ（refresh）が同時に起きるようにする。デ
ータ出力が完了した後、感知増幅器とロー及びカラムデ
コーダがディセーブル（disable）されてＩ／Ｏゲート
ブロックはオフされる。この時、ビットラインはアクセ
スされたデータによる電位を依然として有している。同
一ロー上にあるリフレッシュされたメモリセルは、ディ
セーブルされたワードラインによりビットラインから連
結が切れる。プレチャージ回路は活性化されて各々のビ
ットラインの電位をＶcc／２に下げて増加させ、また等
化にさせる。その後、メモリアレイは、他のメモリアク
セスのための準備を行う。
【０００７】さらに、上述したように、データは、貯蔵
キャパシタに電荷の形態で貯蔵されている。理想的に
は、貯蔵キャパシタの電荷は続けて残っているべきであ
るが、実際に、貯蔵キャパシタは時間が経過するにつれ
てアクセストランジスタとその誘電体膜のために放電さ
れる。したがって、貯蔵キャパシタは、周期的にリフレ
ッシュする必要がある。上述したように、メモリアクセ
スの間、該当アドレスのロー内にあるメモリセルのリフ
レッシュは自動的に遂行される。周知のように、３つの
リフレッシュ方法、すなわち、RAS-onlyリフレッシュ、
CAS-before-RASリフレッシュ、及びHIDDENリフレッシュ
が通常的に用いられる。
【０００８】物理的な制約によって、メモリアレイ１０
０の大きさは制限される。したがって、メモリ容量を増
加させるために、メモリアレイ１００を通常的にスタッ
ク（stack）してユーザの所望する容量を確保する。図
３は、スタックメモリアレイ１００を有する一般的な構
造を示す概略的ブロック図である。隣接メモリアレイ対
は感知増幅器１０２を共有しており、上述したように動
作する。上述したプレチャージ及び等化機能を遂行する
プレチャージ回路（図示せず）は、感知増幅器内に構成
されている。
【０００９】図３を参照すれば、多数のスタックメモリ
セルアレイ（"ＭＣＡ"）１００は、データの貯蔵に用い
られる。周知のように、使用されるＭＣＡの数は所望す
るメモリ容量及び他のシステムの制約により決定され
る。図３では、３つの代表的なＭＣＡ１００ａ、１００
ｂ、１００ｃを示している。各ＭＣＡ１００は、ビット
ライン対を、例えば、ビットライン対bl（０）、/bl
（０）を有し両側にアクセスできる。
【００１０】隣接ＭＣＡ対の間に位置するＭＣＡ１００
ａ、１００ｂ、及びＭＣＡ１００ｂ、１００ｃは、ビッ
トライン感知増幅器（ＢＬＳＡ）１０２のローである。
ＢＬＳＡ１０２の数は、各ＭＣＡ１００のビットライン
対の数に該当する。各ＢＬＳＡ１０２は、ＭＣＡ１００
ａ、１００ｂのように２つの隣接したＭＣＡ対に電気的
に連結されている。特に、各ＢＬＳＡ１０２は、トラン
ジスタ１０４のような２つのスイッチを介してビットラ
イン対に、例えば、ＭＣＡ１００のbl（０）、/bl
（０）に連結されている。したがって、各ＢＬＳＡ１０
２は、各ＭＣＡ１００に対して２つ、すなわち、４つの
トランジスタ１０４に連結されている。
【００１１】ビットライン選択制御機（"ＢＬＳＣ"）１
０６は、ＢＬＳＡ１０２の各ロー１０８の動作制御に用
いられる。各ＢＬＳＣ１０６は２つの制御ライン１１０
ａ、１０ｂを有している。１つの制御ライン１１０ａ
は、ＢＬＳＡ１０２のロー１０８ｕを隣接ＭＣＡ対の中
ＭＣＡ１００ａに連結する全てのトランジスタ１０４の
ゲートに並列に連結されている。類似して、他の制御ラ
イン１１０ｂはＢＬＳＡ１０２のロー１０８ｕを隣接Ｍ
ＣＡ対の中他のＭＣＡ１００ｂに連結する全てのトラン
ジスタ１０４に連結されている。
【００１２】図４ないし図６は、多様な電圧レベルを示
す図面である。特に、図４は、１つのＭＣＡ（ｉ）１０
０ｂ内にある連続的に活性化されたワードラインの電圧
レベルを示している。各アクティブサイクル（active
cycle）において、各ワードライン、例えば、WL（n）の
電位は、接地レベルからVppに上昇した後、次のアクテ
ィブサイクルが始まる前にまた接地レベルに下降する。
Vppは、上昇（boosted）した電圧に、電源電圧Vccより
高くて、トランジスタのしきい電圧Vtの電圧降下を克服
することに必要である。
【００１３】図５は、ＭＣＡ（ｉ）１００ｂが活性化さ
れる時アクティブサイクルの間ＢＬＳ_up（ｉ）、ＢＬ
Ｓ_down（ｉ）、ＢＬＳ_up（ｉ+１）及びＢＬＳ_down
（ｉ-１）を含むＢＬＳ制御ライン１１０ａ、１１０ｂ
の各電圧レベルを示している。一実施例として、全ての
ＢＬＳ制御ライン１１０ａ、１１０ｂは、初期にVddに
ある。各アクティブサイクルの間、選択されたアレイＭ
ＣＡ（ｉ）１００ｂのＢＬＳ_up（ｉ）１００ｂ及びＢ
ＬＳ_down（ｉ）１１０ａの電位は、VddからVppに上昇
した後、次のアクティブサイクルが始まる前にまたVdd
に降下する。これに対し、選択されない隣接アレイＭＣ
Ａ（ｉ+１）１００ｂのＢＬＳ_up（ｉ+１）１００ｂと
ＢＬＳ_down（ｉ-１）１１０ａの電位は、Vddから接地
レベルに降下した後、次のアクティブサイクルが始まる
前にまたVddに上昇する。このような方式で、各アクテ
ィブサイクルの間共有するビットライン感知増幅器の２
つのロー１０８ｕ、１０８ｄは、アレイＭＣＡ（ｉ）１
００ｂに連結され隣接アレイＭＣＡ（ｉ+１）１００ｃ
及びＭＣＡ（ｉ-１）１００ａから連結が切れる。
【００１４】図６は、他の電圧レベルを利用する同じＢ
ＬＳ制御ライン１１０ａ、１１０ｂの各電圧レベルを示
す図面である。一実施例として、全てのＢＬＳ制御ライ
ン１１０ａ、１１０ｂは初期にVpp状態にある。一実施
例として、各アクティブサイクルにおいて、ＢＬＳ_up
（ｉ）１１０ｂ及びＢＬＳ_down（ｉ）１１０ａの電位
は同じ状態にある。これに対し、ＢＬＳ_up（ｉ+１）１
１０ｂ及びＢＬＳ_down（ｉ-１）１１０ａの電位は、最
初にはVppから接地電位に降下した後、次のアクティブ
サイクルが始まる前にまたVppに上昇する。
【００１５】図５及び図６に示したように、１つの活性
化されたＭＣＡ（ｉ）１００ｂ内にワードラインが活性
化される間、関連したＢＬＳ制御ラインＢＬＳ_up
（ｉ）１１０ｂ、ＢＬＳ_down（ｉ）１１０ｃ、ＢＬＳ_
up（ｉ+１）１１０ｄ及びＢＬＳ_down（ｉ-１）１１０
ａの中少なくとも２つが所定のハイ及びロー電圧レベル
にスイッチングされる。このようなＢＬＳ制御ライン１
１０ａないし１１０ｄの一律的なスイッチングにより電
力が消耗する。このような電力消耗は現代の集積回路に
おいて特別な関心事になっている。現代の集積回路は、
一般的に非常に多いメモリセル及びビットライン選択制
御機を含んでいるため、ＢＬＳ制御ラインの一律的なス
イッチングによる累積（cumulative）電力消耗は、過度
な水準に達し得る。したがって、ＢＬＳ制御ラインスイ
ッチングの量を最小化してメモリ回路で電力消耗を減少
させる必要がある。
【００１６】
【発明が解決しようとする課題】本発明は、同じビット
ライン選択ラインに対応するワードラインが活性化され
る場合にビットライン選択ラインをプレチャージさせな
いようにすることで、電力消耗を減少させる半導体メモ
リ装置及びそのリフレッシュ方法を提供することにその
目的がある。
【００１７】
【課題を解決するための手段】上記した目的を達成する
ため、本発明は、電力消耗を減少させるためのメモリ回
路において、多数のメモリセルアレイと、各々隣接した
メモリセルアレイ対の間に位置され上記隣接メモリセル
アレイ対に連結される多数のビットライン感知増幅器の
ロー（row）と、各々第１ビットライン選択制御ライン
を有し上記多数のビットライン感知増幅器のローのいず
れかを制御するために上記ビットライン感知増幅器のロ
ーのいずれかに連結される多数のビットライン選択制御
器とを含んで、上記第１ビットライン選択制御ラインは
上記ビットライン感知増幅器のローのいずれかのロー及
び上記隣接メモリセルアレイ対のいずれかのアレイ間に
連結を制御するために利用され、一旦スイッチングオン
（on）された上記第１ビットライン選択制御ラインは上
記隣接メモリセルアレイ対の中他のアレイが活性化され
る時だけスイッチングオフ（off）されるものでなる。
【００１８】また、本発明は、メモリ回路を動作させる
方法において、多数のビットライン感知増幅器をメモリ
セルの隣接アレイ対の間に位置させる第１ステップと、
上記メモリセルの隣接アレイ対の中第１アレイを活性化
させる第２ステップと、多数のカップリングスイッチを
ターンオンさせることによって上記多数のビットライン
感知増幅器を上記メモリセルの隣接アレイ対の中上記第
１対に連結させる第３ステップと、上記メモリセルの隣
接アレイ対の中第２アレイが活性化される時まで上記多
数のカップリングスイッチをオン状態に維持させる第４
ステップとにより構成される。
【００１９】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施例を詳細に説明する。本発明はメモリ回路
におけるビットライン選択制御ラインのスイッチングを
制御し減少させるための新規で性能の向上した方法及び
装置を提供するものであり、その好ましい実施例につい
て全般的にその動作を説明する。
【００２０】図３を参照すれば、特定ＭＣＡ１００ｂが
アクセスされると、ＭＣＡ（ｉ）１００ｂに直接的に連
結されたＢＬＳＡ１０２の二つのロー１０８ｕ、１０８
ｄがＢＬＳ制御ラインＢＬＳ_up（ｉ）１１０ｂ、ＢＬ
Ｓ_down（ｉ）１１０ｃを介してＢＬＳＣ１０６により
活性化され、その特定ＭＣＡ（ｉ）１００ｂを排他的に
動作させることに用いられる。ＢＬＳＣ１０６は、各現
在状態で活性化されたＢＬＳＡ１０２が次のメモリ動作
を続けて保留させる。ＢＬＳＡ１０２を制御するＢＬＳ
制御ライン１００ａは、同じＢＬＳＡ１０２を共有する
隣接ＭＣＡが次にアクセスされる時のみにその状態が変
化される。例えば、隣接ＭＣＡ（ｉ-１）が次のアクセ
スの要求を受けると、制御ラインＢＬＳ_down（ｉ-１）
を介してＢＬＳＣ１０６がＢＬＳＡ１０２のロー１０８
ｕをＭＣＡ（ｉ-１）に連結させる全てのトランジスタ
１０４を活性化させ、制御ラインＢＬＳ_up（ｉ）を介
してＢＬＳＡ１０２とＭＣＡ（ｉ）１００ｂとの間に連
結された全てのトランジスタ１０４を非活性化させる。
これに対し、ＭＣＡ（ｉ-１）は、ＢＬＳ_down（ｉ）１
１０ｃにより制御されるように、ＢＬＳＡ１０２のロー
１０８ｄを共有しないため、ＢＬＳ制御ラインＢＬＳ_d
own（ｉ）１１０ｃは変わらない状態に残っている。
【００２１】図７及び図８は、本発明にかかる第１実施
例として、ＢＬＳ制御ラインの遷移状態を示す状態図で
ある。図７及び図８は、ＭＣＡ（ｉ）１００ｂ及びＭＣ
Ａ（ｉ-１）１００ａの動作によってＢＬＳＣ１０６に
より制御される二つのＢＬＳ制御ラインＢＬＳ_up
（ｉ）１１０ｂ及びＢＬＳ_down（ｉ-１）の状態遷移を
各々示している。ＭＣＡ（ｉ）１００ｂ及びＭＣＡ（ｉ
-１）１００ａは、同時に活性化されないことに注意す
べきである。さらに、ＢＬＳ_down（ｉ）１１０ｃ及び
ＢＬＳ_up（ｉ+１）１１０ｄは、ＢＬＳ_down（ｉ-１）
１１０ａ及びＢＬＳ_up（ｉ）１１０ｂと各々機能的に
同等であることに注意すべきである。したがって、図９
及び図８は各々ＢＬＳ_up（ｉ+１）１１０ｄ及びＢＬＳ
_down（ｉ）１１０ｃにも同様に適用される。
【００２２】図７はＭＣＡ（ｉ）１００ｂを使用するＢ
ＬＳ制御ラインＢＬＳ_up（ｉ）１１０ｂの状態遷移を
示している。まず、ＢＬＳＣ１０６がターンオンされる
と、ＢＬＳ_up（ｉ）１１０ｂがVddに初期化される。一
旦初期化されると、ＢＬＳＣ１０６は、どのＭＣＡ１０
０が次にアクセスされるかを決定するために待機する。
もしＭＣＡ（ｉ）１００ｂが活性化されようとすると、
ＢＬＳ_up（ｉ）１１０ｂは、Vppにチャージされる。も
し次の動作がＭＣＡ（ｉ）１００ｂがプレチャージされ
るか、または活性化さるか、またはセルフ-リフレッシ
ュされることを要求すると、ＢＬＳ_up（ｉ）１１０ｂ
はVppを維持する。しかし、もし次の動作がＭＣＡ（ｉ-
１）１００ａのセルフ-リフレッシュサイクルが完了さ
れたりまたはＭＣＡ（ｉ-１）１００ａがプレチャージ
されることを指示すると、ＢＬＳ_up（ｉ）１１０ｂ
は、Vddに上昇される。初期に、ＢＬＳ_up（ｉ）１１０
ｂがVddにある間、もし次の動作がＭＣＡ（ｉ-１）１０
０ａが活性化されることを示していると、ＢＬＳ_up
（ｉ）１１０ｂは、接地レベルに降下する。
【００２３】図８は、図７に示したＢＬＳ_up（ｉ）１
１０ｂの遷移と関連してＢＬＳ制御ラインＢＬＳ_down
（ｉ-１）１１０ａの該当遷移状態を示している。図７
と同様の説明が適用される。図７に示したように、例え
ば、ＭＣＡ（ｉ）１００ｂが活性化されると（遷移経路
Ａまたは遷移経路Ｄ）、ＢＬＳ_down（ｉ-１）１１０ａ
は、接地レベルに降下する。
【００２４】ＢＬＳＣ１０６及びそのＢＬＳ制御ライン
ＢＬＳ_up（ｉ）１１０ｂ及びＢＬＳ_down（ｉ-１）１
１０ａだけを詳細に説明したが、同じ原理が、他のＢＬ
ＳＣ及びＢＬＳ制御ラインＢＬＳ_up（ｉ+１）、ＢＬＳ
_down（ｉ）１１０ｃのような各々のＢＬＳ制御ライン
に適用される。
【００２５】図９は、本発明にかかるＭＣＡ（ｉ）１０
０ｂのセルフ-リフレッシュサイクルの間にＢＬＳ_up
（ｉ）１１０ｂ、ＢＬＳ_down（ｉ）１１０ｃ、ＢＬＳ_
up（ｉ+１）１１０ｄ、及びＢＬＳ_down（ｉ-１）１１
０ａを含むＢＬＳ制御ラインの電圧レベルを示してい
る。図９に示したように、ＭＣＡ（ｉ）１００ｂのセル
フ-リフレッシュの間に、一旦ＢＬＳ制御ラインがが各
電圧レベルすなわちＢＬＳ_up（ｉ）１１０ｂ及びＢＬ
Ｓ_down（ｉ）１００ｃはVppに、ＢＬＳ_up（ｉ+１）１
１０ｄ及びＢＬＳ_down（ｉ-１）１１０ａは接地レベル
に達すると、セルフ-リフレッシュサイクルが完了され
る時までその状態を維持することになる。セルフ-リフ
レッシュサイクルの間に、次のワードラインアクセスの
位置が常にＭＣＡ（ｉ）内にあるため、ＢＬＳ_up（ｉ+
１）１１０ｄ及びＢＬＳ_down（ｉ-１）１１０ａが接地
レベルに維持されることができる。したがって、ＭＣＡ
（ｉ）１００ｂがセルフ-リフレッシュされている間Ｍ
ＣＡ（ｉ-１）１００ａ及びＭＣＡ（ｉ+１）１００ｂが
アクセスされないためＢＬＳ_up（ｉ+１）１１０ｄ及び
ＢＬＳ_down（ｉ-１）１１０ａがプレチャージされる必
要がない。これはＭＣＡ（ｉ）１００ｂだけが活性化さ
れたということとは関係なしに各アクティブサイクルに
間同じＢＬＳ制御ラインは交替にスイッチングしなけれ
ばならない図５とは対照的である。
【００２６】図１１は、本発明にかかる、同一ＭＣＡ
（ｉ）１００ｂで連続的なアクティブサイクルの間にＢ
ＬＳ_up（ｉ）１１０ｂ、ＢＬＳ_down（ｉ）１１０ｃ、
ＢＬＳ_down（ｉ+１）１１０ｆ、ＢＬＳ_up（ｉ+１）１
１０ｄ、ＢＬＳ_up（ｉ-１）１１０ｅ及びＢＬＳ_down
（ｉ-１）１１０ａを含むＢＬＳ制御信号の電圧レベル
を示している。同じＭＣＡ（ｉ）１００ｂで連続的なア
クティブサイクルの間に、図７及び図８に示したような
状態遷移図によれば、ＢＬＳ制御ラインＢＬＳ_up
（ｉ）１１０ｂ及びＢＬＳ_down（ｉ）１１０ｃは、一
回だけVppに上昇されてその状態を維持する。これに対
し、ＢＬＳ_down（ｉ-１）１１０ａ及びＢＬＳ_up（ｉ+
１）１１０ｄは、各アクティブサイクルの初期に接地レ
ベルに降下され各プレチャージの間Vddに上昇する。
【００２７】図１１でＢＬＳ_up（ｉ+１）１１０ｄ及び
ＢＬＳ_down（ｉ-１）１１０ａの動作は、図９に示した
ものとは異なっている点に注意すべきである。図１１
で、同じＭＣＡ（ｉ）１００ｂにおける連続的なアクテ
ィブサイクルを示している。図９で示したセルフ-リフ
レッシュサイクルとは違い、図１１での連続的なアクテ
ィブサイクルは、ＭＣＡ（ｉ）で全部遂行する必要はな
いが、但し一実施例の説明の目的として、このような全
ての連続的なアクティブサイクルは、ＭＣＡ（ｉ）１０
０ｂで発生するといえる。したがって、ＢＬＳ_up（ｉ+
１）１１０ｄ及びＢＬＳ_down（ｉ-１）１１０ａは、Vd
dに上昇され選択されなかったアレイＭＣＡ（ｉ-１）１
００ａ及びＭＣＡ（ｉ+１）１００ｃのビットラインが
特定電圧でプレチャージされるようにすることによっ
て、次のメモリ動作がＭＣＡ（ｉ-１）１００ａまたは
ＭＣＡ（ｉ+１）１００ｃで発生される。これはＢＬＳ_
up（ｉ+１）１１０ｄ及びＢＬＳ_down（ｉ-１）１１０
ａがセルフ-リフレッシュサイクルの最後にただVddに上
昇される図９とは対照的である。これは、ＭＣＡ（ｉ）
１００ｂがセルフ-リフレッシュサイクルに関連する
時、ＭＣＡ（ｉ-１）１００ａ及びＭＣＡ（ｉ+１）１０
０ｃが決して活性化されないため、そのビットラインが
プレチャージされる必要がないためである。次のメモリ
動作がＭＣＡ（ｉ-１）１００ａまたはＭＣＡ（ｉ+１）
１００ｃと関連する可能性がある時、ＢＬＳ_up（ｉ+
１）１１０ｄ及びＢＬＳ_down（ｉ-１）１１０ａだけが
プレチャージされればよい。
【００２８】さらに、ＢＬＳ_down（ｉ+１）１１０ｆ及
びＢＬＳ_up（ｉ-１）１１０ｅがVddに一定に維持して
いる。これはＭＣＡ（ｉ）１００ｂが活性化される時、
二つのＢＬＳ制御ラインがＭＣＡ（ｉ）１００ｂにより
用いられるＢＬＳＡ１０２と直接的に連結されないた
め、二つのＢＬＳ制御ラインのいずれかにも影響を及ぼ
さないという事実のためである。さらに、ＭＣＡ（j）
が活性化される時、ＭＣＡ（j）がＭＣＡ（ｉ）１００
ｂまたはＭＣＡ（ｉ）に隣接したＭＣＡ（ｉ-１）１０
０ａ及びＭＣＡ（ｉ+１）１００ｂではないと仮定する
と、ビットライン制御信号ＢＬＳ_up（ｉ）１１０ｂ、
ＢＬＳ_down（ｉ）１１０ｃ、ＢＬＳ_down（ｉ+１）１
１０ｆ、ＢＬＳ_up（ｉ+１）１１０ｄ、ＢＬＳ_up（ｉ-
１）１１０ｅ、及びＢＬＳ_down（ｉ-１）１１０ａのい
ずれかにも影響を及ぼさないということを示している。
【００２９】図１３ないし図１５は、本発明にかかる一
実施例の正常動作モードの間ＢＬＳ_up（ｉ）１１０
ｂ、ＢＬＳ_down（ｉ）１１０ｃ、ＢＬＳ_down（ｉ+
１）１１０ｆ、ＢＬＳ_up（ｉ+１）１１０ｄ、ＢＬＳ_u
p（ｉ-１）１１０ｅ及びＢＬＳ_down（ｉ-１）１１０ａ
を含むＢＬＳ制御ラインの電圧レベルを示している。正
常動作モードは、一般的に他のＭＣＡ１００で任意のア
クセスとして定義される。図面に示した全てのＢＬＳ制
御ラインは、図７及び図８の状態遷移によって動作す
る。図１３は、ＭＣＡ（ｉ）１００ｂに直接的に連結さ
れたＢＬＳ_up（ｉ）１１０ｂ及びＢＬＳ_down（ｉ）１
１０ｃの電圧レベルを示している。ＢＬＳ_up（ｉ）１
１０ｂ及びＢＬＳ_down（ｉ）１１０ｃは、ＭＣＡ
（ｉ）１００ｂが活性化される時、全てVddからVppに上
昇する。ＭＣＡ（ｉ）１００ｂへのアクセス以後隣接Ｍ
ＣＡ、すなわちＭＣＡ（ｉ+１）１００ｃにアクセスが
発生すると、ＢＬＳ_down（ｉ）１１０ｃが接地レベル
に降下するのに対し、ＢＬＳ_up（ｉ）１１０ｂはVppに
維持している。ＢＬＳ_up（ｉ）１１０ｂがＭＣＡ（ｉ+
１）１００ｃにより共有されたＢＬＳＡ１０２のロー１
０８ｄに直接的に連結されていないため、ＭＣＡ（ｉ+
１）１００ｃが活性化される時ＢＬＳ_up（ｉ）１１０
ｂ及びＢＬＳ_down（ｉ）１１０ｃは異にして動作す
る。ＭＣＡ（ｉ+１）１００ｃのプレチャージの間、Ｂ
ＬＳ_up（ｉ）１１０ｂは、Vpp状態にとまっており、Ｂ
ＬＳ_down（ｉ）１１０ｃはVddに上昇する。その次に、
ＭＣＡ（ｉ-１）１００ａが活性化される時、ＢＬＳ_do
wn（ｉ）１１０ｃは、一定にVddを維持するのに対し、
ＢＬＳ_up（ｉ）１１０ｂは、接地レベルに降下する。
このような場合、ＢＬＳ_down（ｉ）１１０ｃは、ＭＣ
Ａ（ｉ-１）１００ａにより共有されるＢＬＳＡ１０２
のロー１０８ｕに直接的に連結されていない。
【００３０】図１４は、同じ時間ライン（time line）
に応じたＢＬＳ_down（ｉ+１）１１０ｆ及びＢＬＳ_up
（ｉ+１）１１０ｄの電圧レベルを示している。ＭＣＡ
（ｉ）１００ｂが活性化されると、ＢＬＳ_up（ｉ+１）
１１０ｄは、接地レベルに降下するのに対し、ＢＬＳ_d
own（ｉ+１）１１０ｆはVddを維持する。これは、ＢＬ
Ｓ_up（ｉ+１）１１０ｄがＭＣＡ（ｉ）１００ｂにより
共有されたＢＬＳＡ１０２のロー１０８ｄに直接的に連
結されるためである。ＢＬＳ_up（ｉ+１）１１０ｄは、
ＭＣＡ（ｉ）１００ｂがプレチャージされる間ＢＬＳ_u
p（ｉ+１）１１０ｄがVddまでまた上昇される。その次
に、ＭＣＡ（ｉ+１）１００ｃが活性化されると、ＢＬ
Ｓ_up（ｉ+１）１１０ｄ及びＢＬＳ_down（ｉ+１）１１
０ｆ二つともにVppに上昇する。続いて、ＭＣＡ（ｉ-
１）１００ａが直ちに活性化されると、ＢＬＳ_up（ｉ+
１）１１０ｄ及びＢＬＳ_down（ｉ+１）１１０ｆがとも
にVppを維持することになる。なぜならば、二つのＢＬ
Ｓ制御ラインのいずれかもＭＣＡ（ｉ-１）１００ａに
より共有されたＢＬＳＡ１０２のロー１０８ｕに直接的
に連結されていないためである。最後に、ＭＣＡ（ｉ）
１００ｂが活性化されると、ＢＬＳ_up（ｉ+１）１１０
ｄが接地レベルに降下するのに対し、ＢＬＳ_down（ｉ+
１）１１０ｆは続けてVppにとまっている。
【００３１】図１５は、同一時間ラインに応じたＢＬＳ
_down（ｉ-１）１１０ａ及びＢＬＳ_up（ｉ-１）１１０
ｅの電圧レベルを示している。ＭＣＡ（ｉ）１００ｂが
活性化されると、ＢＬＳ_down（ｉ-１）１１０ａが接地
レベルに降下するのに対し、ＢＬＳ_up（ｉ-１）１１０
ｅはVddを維持する。その次に、ＭＣＡ（ｉ）１００ｂ
がプレチャージされる間、ＢＬＳ_down（ｉ-１）１１０
ａはVddまで上昇する。ＭＣＡ（ｉ+１）１００ｃが次に
活性化されると、二つのＢＬＳ制御ラインのいずれかも
ＭＣＡ（ｉ+１）１００ｃにより共有されたＢＬＳＡ１
０２のロー１０８ｄに直接的に連結されないため、ＢＬ
Ｓ_up（ｉ-１）１１０ｅ及びＢＬＳ_down（ｉ-１）１１
０ａはVddを維持する。ＭＣＡ（ｉ-１）１００ａがその
次に活性化されると、ＢＬＳ_up（ｉ-１）１１０ｃ及び
ＢＬＳ_down（ｉ-１）１１０ａは全てVppに上昇する。
最後に、ＭＣＡ（ｉ）１００ｂが活性化されると、ＢＬ
Ｓ_down（ｉ-１）１１０ａが接地レベルに降下するのに
対し、ＢＬＳ_up（ｉ-１）１１０ｅはまたVddを維持す
る。
【００３２】図１６及び図１７は、本発明にかかる第２
実施例にかかる、ＢＬＳ制御ラインの遷移状態を示す状
態遷移図である。図１６及び図１７は、各々図７及び図
８と類似して、ＭＣＡ（ｉ）１００ｂ及びＭＣＡ（ｉ-
１）１１０ａの動作によってＢＬＳＣ１０６により制御
される二つのＢＬＳ制御ラインＢＬＳ_up（ｉ）１１０
ｂ及びＢＬＳ_down（ｉ-１）１１０ａの状態遷移を示し
ている。図１６及び図１７に示したように、ＢＬＳ_up
（ｉ）１１０ｂ及びＢＬＳ_down（ｉ-１）１１０ａがVd
dではないVppに初期に設定されるということがその差異
点である。
【００３３】図１０は、本発明の第２実施例にかかる、
ＭＣＡ（ｉ）１００ｂのセルフ-リフレッシュサイクル
の間ＢＬＳ_up（ｉ）１１０ｂ、ＢＬＳ_down（ｉ）１１
０ｃ、ＢＬＳ_up（ｉ+１）１１０ｄ及びＢＬＳ_down
（ｉ-１）１１０ａを含むＢＬＳ制御ラインの電圧レベ
ルを示している。図１０で示したように、ＭＣＡ（ｉ）
のセルフ-リフレッシュサイクルの間に、ＢＬＳ_up
（ｉ）１１０ｂ及びＢＬＳ_down（ｉ）１１０ｃは、Vpp
に一定に維持し、ＢＬＳ_up（ｉ+１）１１０ｄ及びＢＬ
Ｓ_down（ｉ-１）１１０ａは、接地レベルに下降された
後セルフ-リフレッシュが完了される時までその状態を
維持する。これは、ＭＣＡ（ｉ）１００ｂだけ活性化さ
れるという事実とは関係なしに各アクティブサイクルの
間ＢＬＳ_up（ｉ+１）１１０ｄ及びＢＬＳ_down（ｉ-
１）１１０ａがVppと接地レベルとの間でスイッチング
されるべきである図６とは対照的である。
【００３４】図１２は、本発明の第２実施例にかかる、
同じＭＣＡ（ｉ）１００ｂでの連続的なアクティブサイ
クルの間、ＢＬＳ_up（ｉ）１１０ｂ、ＢＬＳ_down
（ｉ）１１０ｃ、ＢＬＳ_down（ｉ+１）１１０ｆ、ＢＬ
Ｓ_up（ｉ+１）１１０ｄ、ＢＬＳ_up（ｉ-１）１１０ｅ
及びＢＬＳ_down（ｉ-１）１１０ａを含むＢＬＳ制御ラ
インの電圧レベルを示している。図１６及び図１７で示
したことのような状態遷移によって同じＭＣＡ（ｉ）１
００ｂにおける連続的なアクティブサイクルの間にＢＬ
Ｓ制御ラインＢＬＳ_up（ｉ）１１０ｂ及びＢＬＳ_down
（ｉ）１１０ｃはVppに一定に維持する。これに対し、
ＢＬＳ_down（ｉ-１）１１０ａ及びＢＬＳ_up（ｉ+１）
１１０ｄは、各アクティブサイクルの初期に接地レベル
に降下されて各プレチャージの間Vddに上昇する。図２
３は、ＢＬＳＡ１０２内に集積されたプレチャージ回路
１３０を示している。このプレチャージ回路１３０は、
ＭＣＡ（ｉ）１００ｂ及びＭＣＡ（ｉ+１）１００ｃか
らビットライン、例えば、bl（１）及び/bl（１）によ
り共有されている。この実施例で、図１１と関連した説
明のように、ＢＬＳ_up（ｉ+１）１１０ｄは、プレチャ
ージの間Vddに上昇してＢＬＳＡ１０２内に共有された
等化及びプレチャージ回路が選択されなかったＭＣＡ
（ｉ+１）１００ｃであるビットラインが特定のプレチ
ャージ電圧にとどまるようにしてビットラインがフロー
ティング（floating）することを避けるようにする。
【００３５】他の実施例（図示せず）として、ＢＬＳ制
御ラインのスイッチングは、ＭＣＡ１００が任意にアク
セスされる正常モードの間にさえＢＬＳ_up（ｉ+１）１
１０ｄを接地レベルに維持するようにすることによって
はるかに減少される。しかし、図２４に示したように、
ＢＬＳ_up（ｉ+１）１１０ｄが正常モードの間接地モー
ドにとどまるようにするため、別個の等化及びプレチャ
ージ回路１４０がＢＬＳＡ１０２の両側でＭＣＡ（ｉ+
１）１００ｃのビットラインを特定電圧に維持されるよ
うにする必要がある。これは、トランジスタ１０４がビ
ットラインのプレチャージに影響を及ぼさないためであ
る。したがって、等化及びプレチャージ回路１４０が共
有されないはずであり、結局集積回路に対してさらに広
い表面積が要求される。
【００３６】また、図１２に示したように、ＢＬＳ_dow
n（ｉ+１）１１９ｆ及びＢＬＳ_up（ｉ-１）１１０ｅが
Vppに一定に維持される。これは、ＭＣＡ（ｉ）１００
ｂが活性化されると、ＢＬＳ制御ラインがＭＣＡ（ｉ）
１００ｂにより用いられるＢＬＳＡ１０２のいずれにも
直接的に連結されないため、そのＢＬＳ制御ラインに影
響を及ぼさないためである。さらに、ＭＣＡ（j）が活
性化されると、ＭＣＡ（j）がＭＣＡ（ｉ）または、Ｍ
ＣＡ（ｉ）の隣接ＭＣＡ（ｉ-１）１００ａ及びＭＣＡ
（ｉ+１）１００eではなかったら、ＢＬＳ制御ラインＢ
ＬＳ_up（ｉ）１１０ｂ、ＢＬＳ_down（ｉ）１１０ｃ、
ＢＬＳ_down（ｉ+１）１１０ｆ、ＢＬＳ_up（ｉ+１）１
１０ｄ、ＢＬＳ_up（ｉ-１）１１９ｅ及びＢＬＳ_down
（ｉ-１）１１０ａに影響を及ぼさない。
【００３７】したがって、図９，１０ないし図１３，１
４，１５で示したように、本発明によって、ＢＬＳ制御
ラインの過度に不必要なスイッチングを避けられること
によって、電力消耗を相当に減少することができる。
【００３８】図１８は、本発明にかかるメモリ回路を示
すブロック図である。図１９ないし図２２は、本発明に
かかるＢＬＳＣ１０６の実施例を示す図面である。ＢＬ
ＳＣ１０６は、ＢＬＳ制御ラインの遷移状態を制御する
ことによって、本発明にかかるＢＬＳ制御ラインの適切
なスイッチングを具現する。
【００３９】図１８に示したメモリ回路は次のように動
作する。
【００４０】ロジック回路により発生されたメモリアド
レスはアドレスバッファー１４０に貯蔵される。ロジッ
ク回路により発生されたメモリ動作命令は命令デコーダ
（command decoder）１４２によりデコーディングされ
る。アドレスバッファー１４０及び命令デコーダ１４２
からの各出力は、ロー制御器１４４によりＢＬＳＣ１０
６及びW/L制御器１４６を制御するための信号を生成す
ることに用いられる。W/L制御器１４６は、メモリセル
アレイ１００のいずれかが活性化されるべきであるかを
制御し、ＢＬＳＣ１０６は、活性化されたメモリセルア
レイ１００と関連した適切なビットライン感知増幅器ア
レイを対応的に活性化させて所望のメモリ動作を具現す
る。さらに、もしメモリ動作命令がセルフ-リフレッシ
ュ動作を示すと、セルフ-リフレッシュ制御器１４８も
ロー制御器１４４、ＢＬＳＣ１０６及びW/L制御器１４
６を制御して所望のセルフ-リフレッシュ動作を得るこ
とに用いられる。
【００４１】図１９は、ＢＬＳＣ１０６の一実施例を示
す図面である。図１９は、一つのＢＬＳ制御ラインを制
御するための回路を示していることに注意すべきであ
る。ＢＬＳＣ１０６は、二つのＢＬＳ制御ラインを有し
ているため、ＢＬＳＣ１０６は少なくとも二つの回路を
含むべきであることは勿論である。ＢＬＳＣ１０６は、
制御ロジックブロック１１２、トランジスタＭＰ１、ト
ランジスタＭＰ２及びトランジスタＭＮ１により構成さ
れている。制御ロジックブロック１１２は、メモリ回路
制御ロジックからそのアレイの活性化のためのＡＣＴ信
号、プレチャージ動作を指示するＰＣＧ信号、アドレス
情報（Address Information）及びSelf_refresh_flag
信号を入力される。図１８に示したように、上記のよう
な制御ロジックブロック１１２信号は、全てのＢＬＳＣ
１０６に同様に利用することができるし、大部分のＤＲ
ＡＭで共通的に発生される。このような入力信号を利用
して、制御ロジックブロック１１２は、Precharge_bl
s、Actiate_bls及びTurn_bls_off信号を出力する。トラ
ンジスタＭＰ１は、Ｐ-チャンネルである。トランジス
タＭＰ１のゲートはActive_bls信号に連結され、ソース
は、電源電圧Vppに連結され、ドレインは、ＢＬＳ制御
ライン１１０に連結されている。トランジスタＭＰ２
は、Ｐ-チャンネルであり、ゲートは、Turn_bls_off信
号に連結され、ソースは、ＢＬＳ制御ライン１１０に連
結され、ドレインは、接地に連結される。Precharge_bl
s信号、Activate_bls信号及びTurn_bls_off信号は、Ｂ
ＬＳ制御ライン１１８の状態を決定するトランジスタＭ
Ｐ１、ＭＰ２、ＭＮ１を制御することに用いられる。例
えばＢＬＳ_up（ｉ）１１０ｂを説明すると、もしＭＣ
Ａ（ｉ）１００ｂが活性化されようとする時、出力信号
Active_blsがトランジスタＭＰ１をターンオンさせるこ
とによってＢＬＳ_up（ｉ）１１０ｂをVppに上昇させ
る。もしＭＣＡ（ｉ-１）１００ａが活性化されようと
すると、Turn_bls_off信号がトランジスタＭＮ１をター
ンオンさせることによって、ＢＬＳ_up（ｉ）１１０ｂ
を接地レベルに降下させる。もし、ＭＣＡ（ｉ-１）１
００ａがプレチャージされようとすると、Precharge_bl
s信号がトランジスタＭＰ２をオンさせＢＬＳ_up（ｉ）
１１０ｂをVddに上昇させる。
【００４２】図２０は、制御ロジックブロック１１２の
構成要素を 示すロック図である。制御ロジックブロッ
ク１１２は、activate_bls発生器１１４及びprecharge_
bls＆ turn_bls_off発生器１１６を含んでなる。activ
ate_bls発生器１１４は二つの信号This_block_activati
on_flag及びOpposite_block_activation_flagを入力さ
れてActivate_bls信号を生成する。precharge_bls ＆
turn_bls_off発生器１１６はSelf_refresh_flag信号
を入力として受け入れる。This_block_activation_flag
信号及びOpposite_block_activation_flag信号は、Prec
harge_bls信号及びTurn_bls_off信号を生成することに
用いられる。This_block_activation-flag信号及びOppo
site_block_activation_flag信号は、ＡＣＴ信号、ＰＣ
Ｇ信号、Address Information信号及びSelf_refresh_f
lag信号に基づいてフリーデコード（pre-decode）され
る。
【００４３】図２２は、図２０に示したPrecharge_bls
＆ turn-bls_off発生器１１６の構成要素を示す図面で
ある。Precharge_bls ＆ turn_bls_off発生器１１６
は、プレチャージ制御ブロック１１８、Turn_off制御ブ
ロック１２０及びＮＡＮＤゲート１２２を含んで構成さ
れる。プレチャージ制御ブロック１１８は、Opposite_a
ctivation_flag信号及びSelf_refresh_flag信号を入力
されて、その出力をＮＡＮＤゲート１２２の入力として
出力する。ＮＡＮＤゲート１２２は、プレチャージ制御
ブロック１１８及びActivate_bls発生器１１４からの出
力信号を入力されてPrecharge-bls信号を出力する。Tur
n_off制御ブロック１２０は、Opposite_block_activati
on_flag信号を入力されてTurn_bls_off信号を生成す
る。
【００４４】図２１は、図１９に示したようなＢＬＳＣ
１１６の他の実施例を示すブロック図である。Self_ref
resh_flag信号は、個別的にバッファー１１８に入力さ
れる。バッファー１１８の出力はトランジスタＭＰ３の
ゲートに連結されている。トランジスタＭＰ３は、電源
電圧VddとトランジスタＭＰ２との間に直列に連結され
ている。
【００４５】なお、本発明の技術思想を上記好ましい実
施例によって具体的に記述したが、上記した実施例はそ
の説明のためのものであって、その制限のためのもので
はないことに注意すべきである。また、本発明の技術分
野の通常の専門家であるならば、本発明の技術思想の範
囲内で種々の実施例が可能であることが理解される。
【００４６】
【発明の効果】以上説明のように本発明によれば、同じ
ビットライン選択ラインに対応するワードラインが活性
化される場合にビットライン選択ラインをプレチャージ
させないようにすることにより、電力消耗を減少させる
ことが可能となる。
【図面の簡単な説明】
【図１】従来のＤＲＡＭを示すブロック図である。
【図２】メモリセルの構造を示す従来のＤＲＡＭを示す
ブロック図である。
【図３】積層されたメモリアレイを有する通常の構造を
示すブロック図である。
【図４】アクティブサイクルの間一つのＭＣＡ内に連続
的に活性化されたワードラインの電圧レベルを示す図面
である。
【図５】一つのＭＣＡだけ活性化される時アクティブサ
イクルの間ＢＬＳ制御ラインの各電圧レベルを示す図面
である。
【図６】アクティブサイクルの間他の電圧レベルを使用
するＢＬＳ制御ラインの各電圧レベルを示す図面であ
る。
【図７】本発明にかかる第１実施例として、ＢＬＳ制御
ラインＢＬＳ_up（ｉ）の遷移状態を示す状態遷移図で
ある。
【図８】本発明にかかる第１実施例として、ＢＬＳ制御
ラインＢＬＳ_down（ｉ-１）の遷移状態を示す状態遷移
図である。
【図９】本発明にかかる、ＭＣＡのセルフ-リフレッシ
ュ（self-refresh）サイクルの間ＢＬＳ制御ラインの電
圧レベルを示す図面である。
【図１０】本発明にかかる、ＭＣＡのセルフ-リフレッ
シュ（self-refresh）サイクルの間ＢＬＳ制御ラインの
電圧レベルを示す図面である。
【図１１】本発明にかかる、ＭＣＡにおける連続的なア
クティブサイクルの間ＢＬＳ制御信号の電圧レベルを示
す図面である。
【図１２】本発明にかかる、ＭＣＡにおける連続的なア
クティブサイクルの間ＢＬＳ制御信号の電圧レベルを示
す図面である。
【図１３】本発明にかかる、正常モードの間ＢＬＳ制御
ラインの電圧レベルを示す図面である。
【図１４】本発明にかかる、正常モードの間ＢＬＳ制御
ラインの電圧レベルを示す図面である。
【図１５】本発明にかかる、正常モードの間ＢＬＳ制御
ラインの電圧レベルを示す図面である。
【図１６】本発明にかかる第２実施例として、二つのＢ
ＬＳ制御ラインの遷移状態を示す状態図である。
【図１７】本発明にかかる第２実施例として、二つのＢ
ＬＳ制御ラインの遷移状態を示す状態図である。
【図１８】本発明にかかる、メモリ回路を示すブロック
図である。
【図１９】本発明にかかる、ＢＬＳ制御の一実施例を示
すブロック図である。
【図２０】本発明にかかる、ＢＬＳ制御の一実施例の構
成要素を示すブロック図である。
【図２１】本発明にかかる、ＢＬＳッ制御の他の実施例
を示すブロック図である。
【図２２】本発明にかかる、ＢＬＳ制御の一実施例の構
成要素を示すブロック図である。
【図２３】ビットライン感知増幅器内に集積され、隣接
したメモリセルアレイからビットラインにより共有され
たプレチャージ回路を示す図面である。
【図２４】メモリセルアレイから各ビットラインを独立
的に動作させる二つのプレチャージ回路を示す図面であ
る。
【符号の説明】
１００ａ、１００ｂ、１００ｃ メモリセルアレイ（Ｍ
ＣＡ） １０２ ビットライン選択増幅器 １０６ ビットライン選択制御器 １４０ アドレスバッファー １４２ 命令デコーダ １４８ セルフ-リフレッシュ制御器

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 メモリ回路において、 多数のメモリセルアレイと、 各々隣接したメモリセルアレイ対の間に位置して上記隣
    接メモリセルアレイ対に連結される多数のビットライン
    感知増幅器のロー（row）と、 各々第１ビットライン選択制御ラインを有し、上記多数
    のビットライン感知増幅器のローのいずれかを制御する
    ために上記ビットライン感知増幅器のローのいずれかに
    連結される多数のビットライン選択制御器とを含んで、 上記第１ビットライン選択制御ラインは上記ビットライ
    ン感知増幅器のローのいずれかのロー及び上記隣接メモ
    リセルアレイ対のいずれかのアレイ間に連結を制御する
    ために利用され、 一旦スイッチングオン（on）された上記第１ビットライ
    ン選択制御ラインは上記隣接メモリセルアレイ対の中他
    のアレイが活性化される時だけスイッチングオフ（of
    f）されることを特徴とするメモリ回路。
  2. 【請求項２】 上記第１ビットライン選択制御ライン
    は、 上記隣接メモリセルアレイ対のいずれかのアレイがセル
    フ-リフレッシュサイクル（self-refresh cycle）であ
    る間所定の第１電位で維持されることを特徴とする請求
    項１記載のメモリ回路。
  3. 【請求項３】 各々の上記ビットライン選択制御器から
    拡張された第２ビットライン選択制御ラインをさらに含
    んで、 上記第２ビットライン選択制御ラインは、上記ビットラ
    イン感知増幅器のローのいずれかと上記隣接メモリセル
    アレイ対の中他のアレイ間にカップリング（coupling）
    を制御することに利用されることを特徴とする請求項１
    記載のメモリ回路。
  4. 【請求項４】 上記第２ビットライン選択制御ライン
    は、 上記隣接メモリセルアレイ対のいずれかのアレイがセル
    フ-リフレッシュサイクルである間所定の第２電位で維
    持されることを特徴とする請求項３記載のメモリ回路。
  5. 【請求項５】 上記所定の第１電位は上記メモリ回路の
    ための電源電圧電位であって、 上記所定の第２電位は接地レベルであることを特徴とす
    る請求項４記載のメモリ回路。
  6. 【請求項６】 メモリ回路において、 多数のメモリセルアレイと、 隣接メモリセルアレイ対の間に位置し隣接メモリセルア
    レイ対に連結された多数のビットライン感知増幅器のロ
    ーと、 第１ビットライン選択制御ライン及び第２ビットライン
    選択制御ラインを有し上記ビットライン感知増幅器のロ
    ーのいずれかに連結されその動作を制御するための多数
    のビットライン選択制御器とを含んで、 上記第１ビットライン選択制御ラインは上記ビットライ
    ン感知増幅器のローのいずれかと上記隣接メモリセルア
    レイ対の中上記いずれかのアレイ間にカップリングを制
    御することに利用され、 上記第２ビットライン選択制御ラインは上記ビットライ
    ン感知増幅器のローの中上記いずれかと上記隣接メモリ
    セルアレイ対の中他のアレイ間にカップリングを制御す
    ることに利用され、 上記隣接メモリセルアレイ対の中上記いずれかのアレイ
    がセルフ-リフレッシュサイクルである間に上記第１ビ
    ットライン選択制御ラインは所定の電位を維持し上記第
    ２ビットライン選択制御ラインは接地レベル状態を維持
    することを特徴とするメモリ回路。
  7. 【請求項７】 メモリ回路において、 多数のメモリセルアレイと、 各々隣接したメモリセルアレイ対の間に位置して上記隣
    接メモリセルアレイ対に連結される多数のビットライン
    感知増幅器のローと、 各々第１ビットライン選択制御ライン及び第２ビットラ
    イン選択制御ラインを有し、上記多数のビットライン感
    知増幅器のローのいずれかを制御するために上記ビット
    ライン感知増幅器のローのいずれかに連結される多数の
    ビットライン選択制御器とを含んで、上記第１ビットラ
    イン選択制御ラインは上記ビットライン感知増幅器のロ
    ーのいずれかのロー及び上記隣接メモリセルアレイ対の
    いずらかのアレイ間に連結を制御するために利用され、 上記第２ビットライン選択制御ラインは上記ビットライ
    ン感知増幅器のローの中上記いずれかと上記隣接メモリ
    セルアレイ対の中他のアレイ間にカップリングを制御す
    ることに利用され、 上記第１ビットライン選択制御ラインはVdd状態と、Vpp
    状態及び接地レベル状態とを含む状態のいずれかになり
    得るとともに、 上記ビットライン選択制御器が先にオンされる時、また
    は上記隣接メモリセルアレイ対の中上記他のアレイがプ
    レチャージされるかまたは上記隣接メモリセルアレイ対
    の中他のアレイのセルフ-リフレッシュが完了すると同
    時に上記第１ビットライン選択制御ラインが上記Vdd状
    態に到達し、 上記隣接メモリセルアレイ対の中上記いずれかのアレイ
    がプレチャージされるか活性化される時、または上記隣
    接メモリセルアレイ対の中上記いずれかのアレイがセル
    フ-リフレッシュサイクルに関連されている時、上記第
    １ビットライン選択制御ラインがVpp状態に到達し、 上記隣接メモリセルアレイ対の中上記他のアレイが活性
    化されるかまたは上記隣接メモリセルアレイ対の中上記
    他のアレイがセルフ-リフレッシュサイクルに関連され
    ている時、上記第１ビットライン選択制御ラインが上記
    接地レベル状態に到達することを特徴とするメモリ回
    路。
  8. 【請求項８】 上記第２ビットライン選択制御ライン
    は、 上記ビットライン選択制御器が先にオンされる時または
    隣接メモリセルアレイ対の中上記いずれかのアレイがプ
    レチャージされるかまたは上記隣接メモリセルアレイ対
    の中上記いずれかのアレイがセルフ-リフレッシュサイ
    クルを完了すると同時に上記第２ビットライン選択制御
    ラインが上記Vdd状態に到達し、 上記隣接メモリセルアレイ対の中上記他のアレイがプレ
    チャージされるかまたは活性化される時、または上記隣
    接メモリセルアレイ対の中他のアレイがセルフ-リフレ
    ッシュサイクルに関連されている時上記第２ビットライ
    ン選択制御ラインが上記Vpp状態に到達し、 上記隣接メモリセルアレイ対の中上記いずれかのアレイ
    が活性化されるかまたは、上記隣接メモリセルアレイ対
    の中上記いずれかのアレイがセルフ-リフレッシュサイ
    クルに関連されている時、上記第２ビットライン選択制
    御ラインが上記接地レベル状態に到達することを特徴と
    する請求項７記載のメモリ回路。
  9. 【請求項９】 上記第１ビットライン選択制御ライン
    は、 上記ビットライン選択制御器が先にオンされる時Vdd状
    態の代りにVpp状態に到達することを特徴とする請求項
    ７記載のメモリ回路。
  10. 【請求項１０】 上記第２ビットライン選択制御ライン
    は、 上記ビットライン選択制御器が先にオンされる時上記Vd
    d状態の代りにVpp状態に到達することを特徴とする請求
    項８記載のメモリ回路。
  11. 【請求項１１】 メモリ回路を動作させる方法におい
    て、 多数のビットライン感知増幅器をメモリセルの隣接アレ
    イ対の間に位置させる第１ステップと、 上記メモリセルの隣接アレイ対の中第１アレイを活性化
    させる第２ステップと、 多数のカップリングスイッチをターンオンさせることに
    よって上記多数のビットライン感知増幅器を上記メモリ
    セルの隣接アレイ対の中上記第１対に連結させる第３ス
    テップと、 上記メモリセルの隣接アレイ対の中第２アレイが活性化
    される時まで上記多数のカップリングスイッチをオン状
    態に維持させる第４ステップと、 により構成されたことを特徴とするメモリ回路の動作方
    法。
  12. 【請求項１２】 メモリ素子を動作させる方法におい
    て、 感知増幅器を第１ビットライン選択スイッチを介してメ
    モリセルの第１アレイにあるビットラインに連結する第
    １ステップと、 上記感知増幅器を第２ビットライン選択スイッチを介し
    てメモリセルの第２アレイにあるビットラインに連結す
    る第２ステップと、 メモリセルの上記第１アレイが活性化される時上記第１
    ビットライン選択スイッチをターンオンさせる第３ステ
    ップと、 上記メモリセルの上記第１アレイが非活性化されている
    時さえ上記第１ビットライン選択スイッチをターンオン
    状態に維持させる第４ステップと、 メモリセルの第２アレイが活性化される時上記第１ビッ
    トライン選択スイッチをターンオフさせる第５ステップ
    と、 により構成されたメモリ素子の動作方法。
  13. 【請求項１３】 多数のメモリセルアレイと、各々隣接
    したメモリセルアレイ対の間に位置され上記隣接メモリ
    セルアレイ対に連結される多数のビットライン感知増幅
    器のロー、及び各々第１ビットライン選択制御ライン及
    び第２ビットライン制御信号を有し、上記多数のビット
    ライン感知増幅器のローのいずれかを制御するために上
    記ビットライン感知増幅器のローのいずれかに連結され
    る多数のビットライン選択制御器とを含んで、上記第１
    ビットライン選択制御ラインは上記ビットライン感知増
    幅器のローのいずれかのロー及び上記隣接メモリセルア
    レイ対のいずれかのアレイ間に連結を制御するために利
    用されて、上記第２ビットライン選択制御ラインは、上
    記ビットライン感知増幅器のローの中上記いずれかと上
    記隣接メモリセルアレイ対の中他のアレイ間にカップリ
    ングを制御することに利用されるメモリ回路におけるビ
    ットライン制御スイッチングを減少させるための方法に
    おいて、 上記第１ビットライン選択制御ライン及び上記第２ビッ
    トライン選択制御ラインを第１基準電位に初期化する第
    １ステップと、 上記隣接メモリセルアレイ対のいずれかを活性化させる
    かを決定する第２ステップと、 上記隣接メモリセルアレイの中活性化されるメモリセル
    アレイと関連されたビットライン選択制御ラインを第２
    基準電位に上昇させる第３ステップと、 上記隣接メモリセルアレイ対の中活性化されないメモリ
    セルアレイと関連したビットライン選択制御ラインを接
    地レベルに降下させる第４ステップと、 上記メモリ回路の次のメモリ動作により上記隣接メモリ
    セルアレイ対のいずれかが活性化されるかを決定する第
    ５ステップと、 上記次のメモリ動作が上記隣接メモリセルアレイ対の中
    以前に活性化されなかったアレイが次に活性化されるこ
    とを示す時だけ現在の第２基準電位にあるビットライン
    選択制御ラインを他の電位レベルに変化させる第６ステ
    ップと、 により構成されたことを特徴とするビットライン制御ス
    イッチングの減少方法。
  14. 【請求項１４】 多数のメモリセルアレイと、各々隣接
    したメモリセルアレイ対の間に位置されて上記隣接メモ
    リセルアレイ対に連結される多数のビットライン感知増
    幅器のロー及び、 各々第１ビットライン選択制御ラインを有し上記多数の
    ビットライン感知増幅器のローのいずれかを制御するた
    めに上記ビットライン感知増幅器のローのいずれかに連
    結される多数のビットライン選択制御器とを含んで、上
    記第１ビットライン選択制御ラインは、上記ビットライ
    ン感知増幅器のローのいずれかのロー及び上記隣接メモ
    リセルアレイ対のいずれかのアレイ間に連結を制御する
    ために利用され、上記第２ビットライン選択制御ライン
    は、上記ビットライン感知増幅器のローの中上記いずれ
    かと上記隣接メモリセルアレイ対の中他のアレイ間にカ
    ップリングを制御することに利用するメモリ回路におけ
    るビットライン制御スイッチングを減少させるためのビ
    ットライン選択制御器において、 プレチャージ信号と、活性化信号及びスイッチ-オフ信
    号を出力とする制御ロジックブロックと、 ゲートが上記プレチャージ信号に連結されており、ソー
    スが第１基準電圧に連結されており、ドレインが上記ビ
    ットライン選択制御ラインに連結された第１トランジス
    タと、 ゲートが上記活性化信号に連結されており、ソースが第
    ２基準電圧に連結されており、ドレインが上記第１トラ
    ンジスタのドレイン及び上記ビットライン選択制御ライ
    ンの片側に連結された第２トランジスタと、 ゲートが上記スイッチ-オフ信号に連結されており、ド
    レインが第３基準電圧に連結されており、ソースが上記
    第１及び第２トランジスタの各ドレインに連結されてい
    る第３トランジスタと、 を含んでなることを特徴とするメモリ回路におけるビッ
    トライン制御スイッチングを減少させるビットライン選
    択制御器。
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