KR20070069879A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 다수의 메모리 뱅크를 포함하여 구성되고 상기 메모리 뱅크에 대한 셀프리프레쉬 동작 수행시 부분 리프레쉬 방식 및 파일드 리프레쉬(piled refresh) 방식을 적용하며 상기 부분 리프레쉬 동작이 수행될 적어도 하나의 메모리 뱅크를 설정하기 위한 EMRS 코드를 갖는 반도체 메모리 장치에 있어서, 전체 메모리 뱅크 중에서 소정 개수의 뱅크를 선택하되, 임의의 어떠한 EMRS 코드가 선택되더라도 상기 선택된 소정 개수의 뱅크 중 적어도 하나의 뱅크는 상기 부분 리프레쉬 동작이 수행되도록 설정되고; 상기 선택된 소정 개수의 뱅크에 대한 리프레쉬 동작은 단위 파일드 리프레쉬 동작 중 가장 나중에 수행되며; 셀프 리프레쉬 동작이 완료되었음으로 나타내는 셀프 리프레쉬 완료신호로서는 상기 선택된 소정 개수의 뱅크 각각에 대한 프리차지 관련신호를 논리연산한 신호를 사용하는 것을 특징으로 하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 셀프 리프레쉬

Description

반도체 메모리 장치{Semiconductor Memory Device}
도 1은 종래 파일드(piled) 리프레쉬 방식 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 2는 8 메모리 뱅크 구조의 DDR2 SDRAM 반도체 메모리 장치에 있어 부분 리프레쉬 동작과 관련된 EMRS(extended mode register set) 코드를 나타낸 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 4는 본 실시예에 따른 반도체 메모리 장치에서 셀프 리프레쉬 완료신호를 생성하는 논리부의 구성을 도시한 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 부분 리프레쉬 방식 및 파일드 리프레쉬(piled refresh) 방식을 적용한 반도체 메모리 장치에 있어서, 단위 파일드 리프레쉬 동작 중 가장 나중에 리프레쉬 동작이 수행되는 메모리 뱅크에 대한 프리차지 관련신호를 이용하여 셀프 리프레쉬 완료신호를 생성함으로써, 고집적 반도체 메모리 장치에서 간단한 논리회로 구성만으로도 정상적인 셀프 리프레쉬 동작완료 및 프리차지 동작을 수행할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적인 DRAM은 1개의 트랜지스터와 1개의 커패시터로 기본 셀을 구성하고, 커패시터에 데이터를 저장한다. 그런데, 반도체 기판 위에 형성된 커패시터에 저장 되어 있는 데이터는 자연적인 누설(leakage)에 의하여 데이터의 손상이 발생할 수 있으므로, DRAM은 정기적으로 메모리 셀 내의 데이터를 재충전하는 리프레쉬 동작이 필요하다. 메모리 셀 데이터의 리프레쉬가 안정적으로 진행되지 않으면 데이터가 손상되거나 독출(read)시 특성이 저하되거나 또는 오동작이 발생될 수 있다.
반도체 메모리 장치의 셀프 리프레쉬 동작은 외부에서 입력되는 명령(command) 신호에 의하여, 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬를 수행하는 동작이다. 통상의 DRAM은 규격에 정해진 리프레쉬 싸이클 시간(Refresh Cycle Time)에 셀 데이터를 리프레쉬하기 위해, 리프레쉬 모드의 로우 액티브 동작(row active operation)에서는 일반적인 로우 액티브 동작에 비하여 수배에 달하는 워드 라인을 인에이블시켜 비트라인 센싱을 통해 메모리 셀에 데이터를 재저장한다. 이로 인해 리프레쉬 동작시에는 일반적인 동작 대비 2~3배에 달하는 전력 잡음(Power Noise)이 발생하게 되고, 이것이 메모리 칩의 특성 저하에 주 요인으로 작용한다.
일 예로 4개 뱅크로 이루어진 셀 어레이(cell array)를 가지고 있는 동기식 DRAM의 경우 일반적인 동작시에는 한 뱅크에서 1~2개의 워드 라인을 활성화시키다가, 리프레쉬 모드의 액티브 동작시에는 4뱅크에서 4~8이상의 워드 라인을 활성화시킨다. 이 때문에 리프레쉬 모드에서의 전력 잡음이 노멀 모드(normal mode)에 비하여 과다하여 메모리 칩의 특성 저하 문제가 발생하고 있다. 특히, 이러한 전력 잡음의 문제는 전체 메모리 뱅크에 대하여 동시에 셀프 리프레쉬 동작을 수행하는 종래의 반도체 메모리 장치에 두드러지게 나타났다.
따라서, 이와 같은 문제점을 극복하기 위하여, 전체 메모리 뱅크에 대해 동시에 셀프 리프레쉬 동작을 수행하지 않고 전체 메모리 뱅크 중 일부씩 나누어 셀프 리프레쉬 동작을 수행하는 부분 리프레쉬(partial refresh) 방식을 사용하게 되었다.
한편, 반도체 메모리 장치의 고속화가 심화됨에 따라 셀프 리프레쉬에 따른 잡음 피크 문제를 개선하기 위한 또 다른 방법으로서, 각 뱅크의 리프레쉬 동작을 서로 다른 타이밍에서 실시하는 파일드 리프레쉬(piled refresh) 방식이 적용되게 되었다. 도 1은 종래 파일드 리프레쉬 방식을 적용한 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도로서, 종래에는 가령 1st half 뱅크에 대하여 셀프 리프레쉬를 시작한 후 소정 구간이 경과하면 2nd half 뱅크에 대하여 셀프 리프레쉬 동작을 수행하는 방식을 적용하였다. 이와 같은 경우에는 셀프 리프레쉬 동작이 완료되었음으로 나타내는 셀프 리프레쉬 완료신호의 생성시, 상기 2nd half 뱅크에 대한 프리차지 신호를 이용하여 생성할 수 있었다.
그런데, DRAM의 밀도(density)가 증가하고 모바일 제품의 중요도가 높아지면서 부분 리프레쉬 방식과 파일드 리프레쉬 방식을 동시에 적용하게 되었고, 특히 DDR2 SDRAM 등의 반도체 메모리 장치 등에 이르러서는 8뱅크 구조에 대한 셀프 리프레쉬 동작과 관련하여 도 2에 도시된 바와 같은 EMRS(2) 코드를 적용하게 되었다. 이에 따르면, 부분 리프레쉬를 수행할 뱅크는 도 2에 도시된 EMRS(2) 코드에 따라 설정되게 되었다. 즉, 가령 EMRS(2) 코드가 A2:0, A1:1, A0:0인 경우에는 전체 8개의 뱅크 중 뱅크 0과 1에 대하여만 셀프 리프레쉬를 수행하고, 가령 EMRS(2) 코드가 A2:1, A1:0, A0:1인 경우에는 전체 8개의 뱅크 중 뱅크 4, 5, 6, 7에 대하여 셀프 리프레쉬를 수행한다.
따라서, 상기와 같은 경우 EMRS(2) 코드에 따라 셀프 리프레쉬 동작이 수행될 메모리 뱅크가 정해지기 때문에, 단위 파일드 리프레쉬 동작 당 리프레쉬 동작이 수행되는 메모리 뱅크가 매번 변경된다("단위 파일드 리프레쉬 동작"이란 파일드 리프레쉬 방식에 따라 소정의 첫 뱅크에 대해 셀프리프레쉬가 수행된 후 마지막 뱅크에 대해 셀프리프레쉬가 완료될 때까지의 동작 구간을 말한다.). 결국, 어느 특정한 뱅크에 대한 프리차지 신호만을 이용하여 셀프리프레쉬 완료신호를 생성할 수 없게 되어 논리 회로를 구성함에 있어 어려움이 있었다.
물론, 상기 EMRS(2) 코드를 이용하여 셀프 리프레쉬가 수행되는 뱅크에 대한 정보를 얻고 이를 이용하여 사용되지 않는 뱅크를 제외시키고, 나머지 뱅크 중에서 단위 파일드 리프레쉬 동작시 가장 나중에 셀프 리프레쉬 동작을 수행하는 뱅크를 선택하여 그 뱅크에 대한 프리차지 신호를 이용하여 셀프리프레쉬 완료신호를 생성 할 수도 있다. 그러나, 이러한 경우를 담당할 수 있는 논리회도는 매우 복잡해지는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 부분 리프레쉬 방식 및 파일드 리프레쉬 방식을 적용한 반도체 메모리 장치에 있어서, 반도체 장치의 고집적화에도 불구하고 간단한 논리회로 구성만으로 정상적인 셀프 리프레쉬 동작완료 및 프리차지 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다수의 메모리 뱅크를 포함하여 구성되고 상기 메모리 뱅크에 대한 셀프리프레쉬 동작 수행시 부분 리프레쉬 방식 및 파일드 리프레쉬(piled refresh) 방식을 적용하며 상기 부분 리프레쉬 동작이 수행될 적어도 하나의 메모리 뱅크를 설정하기 위한 EMRS 코드를 갖는 반도체 메모리 장치에 있어서, 전체 메모리 뱅크 중에서 소정 개수의 뱅크를 선택하되, 임의의 어떠한 EMRS 코드가 선택되더라도 상기 선택된 소정 개수의 뱅크 중 적어도 하나의 뱅크는 상기 부분 리프레쉬 동작이 수행되도록 설정되고; 상기 선택된 소정 개수의 뱅크에 대한 리프레쉬 동작은 단위 파일드 리프레쉬 동작 중 가장 나중에 수행되며; 셀프 리프레쉬 동작이 완료되었음으로 나타내는 셀프 리프레쉬 완료신호로서는 상기 선택된 소정 개수의 뱅크 각각에 대한 프리차지 관련신호를 논리연산 한 신호를 사용하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 셀프 리프레쉬 완료신호는 상기 선택된 소정 개수의 뱅크 각각에 대한 프리차지 관련신호 중 어느 하나라도 인에이블되면 인에이블되는 것을 특징으로 한다.
본 발명에서, 상기 반도체 메모리 장치는 상기 프리차지 관련신호를 논리합 연산하는 논리부를 포함하는 것을 특징으로 한다.
본 발명에서, 상기 프리차지 관련신호는 프리차지 동작을 인에이블시키는 프리차지 신호인 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치의 셀프 리프레쉬 동작을 설명하기 위한 타이밍도이고, 도 4는 본 실시예에 따른 반도체 메모리 장치에서 셀프 리프레쉬 완료신호를 생성하는 논리부의 구성을 도시한 것으로서, 이를 참조하여 본 실시예의 동작을 구체적으로 설명한다.
셀프 리프레쉬 명령이 입력되면 반도체 메모리 장치는 셀프 리프레쉬 동작을 수행한다. 본 실시예에 따른 반도체 메모리 장치는 다수의 메모리 뱅크에 대한 셀프리프레쉬 동작 수행시 부분 리프레쉬 방식 및 파일드 리프레쉬(piled refresh) 방식을 사용한다. 이 때, 부분 리프레쉬 동작이 수행될 뱅크는 도 2에 도시된 EMRS(2) 코드에 의하여 설정된다(본 실시예는 8 뱅크 구조를 예로 든 것임.). 그리고, 이렇게 선택된 메모리 뱅크에 대해서는 도 3에 도시된 바와 같이 일정 시간 간격을 두고 파일드 리프레쉬 방식에 따라 리프레쉬 동작이 수행된다.
그런데, 도 2에 도시된 EMRS(2) 코드의 조합을 보면 어떠한 임의의 코드를 선택하더라도 뱅크 0 또는 뱅크 7 중 적어도 하나는 항상 선택되도록 되어 있다는 것을 알 수 있다. 즉, 도 2에 도시된 8가지의 코드 조합에 대응하여 선택되는 뱅크를 살펴 보면 뱅크 0 또는 뱅크 7 중 적어도 하나는 항상 선택되도록 되어 있다. 본 실시예에 따른 반도체 메모리 장치는 이러한 점에 착안하여, 도 3에 도시된 바와 같이 시점 ⓐ~ⓓ로 나누어 리프레쉬 동작이 수행되는 파일드 리프레쉬 방식에서 뱅크 0 또는 뱅크 7에 대한 리프레쉬 동작은 제일 마지막 시점인 시점 ⓓ에서 수행되도록 한다.
따라서, 가령, EMRS(2) 코드가 A2:0, A1:1, A0:0인 경우에는 전체 8개의 뱅크 중 뱅크 0과 1이 선택되고, 이렇게 선택된 뱅크 0과 1에 대해서는 도 3에 도시된 바와 같이 시점 ⓒ에서 뱅크 1에 대해 리프레쉬가 수행되고 시점 ⓓ에서 뱅크 0에 대해 리프레쉬가 수행된다. 그리고, 가령 EMRS(2) 코드가 A2:1, A1:0, A0:1인 경우에는 전체 8개의 뱅크 중 뱅크 4, 5, 6, 7이 선택되고, 이렇게 선택된 뱅크 4, 5, 6, 7에 대해서는 도 3에 도시된 바와 같이 시점 ⓐ에서 뱅크 4에 대해, 시점 ⓑ에서 뱅크 5에 대해, 시점 ⓒ에서 뱅크 6에 대해, 시점 ⓓ에서 뱅크 7에 대해 리프레쉬가 수행된다.
이와 같이, 본 실시예에서는 EMRS(2) 코드 중에서 어떠한 임의의 코드가 선택되더라도 적어도 둘 중에 하나는 항상 선택되도록 되어 있는 뱅크 0과 뱅크 7에 대해서는 단위 파일드 리프레쉬 동작 중 가장 마지막 단계에서 리프레쉬 동작이 수행되도록 하였다. 따라서, 상기 뱅크 0 또는 뱅크 7가 리프레시 동작을 완료하면 전체 셀프 리프레쉬 동작이 완료된다.
한편, 각 뱅크에 대해 셀프 리프레쉬 동작이 완료되면, 각 뱅크에 대해 프리차지 동작을 인에이블시키는 프리차지 신호가 인에이블된다. 따라서, 상기 뱅크 0 또는 뱅크 7에 대한 프리차지 신호가 인에이블되면, 이는 상기 각 뱅크에 대한 부분 리프레쉬 동작이 완료되었음을 나타냄과 동시에 전체 셀프 리프레쉬 동작이 완료되었음을 나타낸다. 따라서, 본 실시예에서는, 도 4에 도시된 바와 같이, 뱅크 0에 대한 프리차지 신호(Pre0)와 뱅크 7에 대한 프리차지 신호(Pre7)를 논리합 연산하여 셀프 리프레쉬 완료신호(RE)를 생성한다. 즉, 뱅크 0과 뱅크 7에 대해서는 단위 파일드 리프레쉬 동작 중 맨 나중에 리프레쉬 동작이 수행되므로, 이러한 뱅크 0과 뱅크 7에 대한 프리차지 신호(Pre0, Pre7)를 논리합연산하여 셀프 리프레쉬 완료신호(RE)를 생성함으로써, 프리차지 신호(Pre0, Pre7) 중 어느 하나의 신호라도 인에이블되면 셀프 리프레쉬 완료신호(RE)가 인에이블되도록 하였다.
이와 같이, 본 실시예에 따른 반도체 메모리 장치에서는, EMRS(2) 코드 중에서 어떠한 임의의 코드가 선택되더라도 적어도 둘 중에 하나는 항상 선택되도록 되어 있는 소정의 뱅크에 대해서는 단위 파일드 리프레쉬 동작시 맨 나중에 리프레쉬 동작이 수행되도록 함과 아울러, 상기 소정의 뱅크에 대한 프리차지 신호에 대해 단순 논리합 연산만을 하여 셀프 리프레쉬 완료신호(RE)가 생성되도록 하였다. 따라서, 본 실시예에 따르면 고집적 반도체 메모리 장치에서 간단한 논리회로 구성만으로도 정상적인 셀프 리프레쉬 동작완료 및 프리차지 동작을 수행할 수 있다.
한편, 상기에서 프리차지 신호 대신에 프리 차지 동작의 시작을 알 수 있는 어떠한 관련신호라도 사용될 수 있다. 그리고, 실시예에 따라서는 EMRS(2) 코드가 도 2에 도시된 바와 다를 수도 있으며, 시스템에 따라서는 8뱅크 구조가 아닌 그 이상의 어떠한 구조로 구성될 수도 있다. 또한, 상기에서는 어떠한 임의의 EMRS(2) 코드에 대해서도 소정의 2개의 뱅크 중 어느 하나는 항상 선택되도록 되어 있으나, 실시예에 따라서는 상기와 같은 뱅크의 개수가 시스템 및 표준(SPEC.)에 따라 달리 설정될 수도 있다.
이상 설명한 바와 같이, 본 발명에 따르면 부분 리프레쉬 방식 및 파일드 리프레쉬 방식을 적용한 반도체 메모리 장치에 있어서, 단위 파일드 리프레쉬 동작 중 가장 나중에 리프레쉬 동작이 수행되는 메모리 뱅크에 대한 프리차지 관련신호를 이용하여 셀프 리프레쉬 완료신호를 생성함으로써, 고집적 반도체 메모리 장치에서 간단한 논리회로 구성만으로도 정상적인 셀프 리프레쉬 동작완료 및 프리차지 동작을 수행할 수 있다.

Claims (4)

  1. 다수의 메모리 뱅크를 포함하여 구성되고 상기 메모리 뱅크에 대한 셀프리프레쉬 동작 수행시 부분 리프레쉬 방식 및 파일드 리프레쉬(piled refresh) 방식을 적용하며 상기 부분 리프레쉬 동작이 수행될 적어도 하나의 메모리 뱅크를 설정하기 위한 EMRS 코드를 갖는 반도체 메모리 장치에 있어서,
    전체 메모리 뱅크 중에서 소정 개수의 뱅크를 선택하되, 임의의 어떠한 EMRS 코드가 선택되더라도 상기 선택된 소정 개수의 뱅크 중 적어도 하나의 뱅크는 상기 부분 리프레쉬 동작이 수행되도록 설정되고;
    상기 선택된 소정 개수의 뱅크에 대한 리프레쉬 동작은 단위 파일드 리프레쉬 동작 중 가장 나중에 수행되며;
    셀프 리프레쉬 동작이 완료되었음으로 나타내는 셀프 리프레쉬 완료신호로서는 상기 선택된 소정 개수의 뱅크 각각에 대한 프리차지 관련신호를 논리연산한 신호를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀프 리프레쉬 완료신호는 상기 선택된 소정 개수의 뱅크 각각에 대한 프리차지 관련신호 중 어느 하나라도 인에이블되면 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 반도체 메모리 장치는 상기 프리차지 관련신호를 논리합 연산하는 논리부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프리차지 관련신호는 프리차지 동작을 인에이블시키는 프리차지 신호인 것을 특징으로 하는 반도체 메모리 장치.
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