CN105097012A - 存储器结构 - Google Patents

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Abstract

本发明公开了一种存储器结构。所述存储器结构包含K条第一字线、M组第二字线与存储器单元阵列。K与M为正整数。每一组第二字线包含多条第二字线。所述存储器单元阵列包含M个存储体。每一存储体包含排列成多列与多行的多个存储器单元。所述M个存储体均耦接到所述K条第一字线但分别耦接到所述M组第二字线。所述M个存储体通过所述K条第一字线接收一组第一字线信号，及分别通过所述M组第二字线接收M组第二字线信号。每一存储体依据所述组第一字线信号及相对应的一组第二字线信号来进行数据存取。所述存储器结构可提供多个存储体，通过锁存型字线驱动电路来实现无缝读写操作，进而达成高带宽存取与高速随机存取的目的。

Description

存储器结构
技术领域
本发明涉及存储器，特别涉及一种将存储器单元阵列分为彼此独立运作的多个存储体的的存储器结构。
背景技术
动态随机存取存储器(dynamicrandomaccessmemory，DRAM)为达到合理的高密度记忆单元(memorycell)规划，需要够长的行(row)变换时间(行周期时间(rowcycletime，tRC)，此时间通常大于30纳秒)，但此行变换时间却严重影响了对于动态随机存取存储器的随机存取周期。
用来解决此问题的一个传统方案是采用多组数据库(bank)结构，使其能平行地对不同数据库进行各自的行的选取，并且依序对不同数据库进行数据的存取，但多组数据库结构也会因为每一数据库均需各自的行译码电路及控制电路的缘故而影响到存储器晶粒的面积与成本。
发明内容
因此，本发明公开一种电路结构及一种锁存型局部(local)字线驱动电路，以使各存储器可共享全局(global)字线译码电路，大幅减小对存储器晶粒面积的影响以实现完全独立的多组存储器数据库结构。
本发明的一实施例公开了一种存储器结构。所述存储器结构包含K条第一字线(例如，全局字线)、M组第二字线以及一存储器单元阵列，其中K与M均为正整数。每一组第二字线包含多条第二字线。所述存储器单元阵列包含M个存储体。每一存储体包含排列成多行与多列的多个存储器单元。所述M个存储体均耦接到所述K条第一字线但分别耦接到所述M组第二字线。所述M个存储体通过所述K条第一字线接收共享的一第一字线信号，以及分别通过所述M组第二字线接收彼此独立的M个第二字线信号。每一存储体依据所述组第一字线信号以及相对应的一第二字线信号来进行数据存取操作。
在一具体实施方式中，所述存储器结构还包含M个开关电路。所述M个开关电路分别对应所述M个存储体来设置。每一开关电路选择性地将所述K条第一字线耦接到相对应的存储体，使得所述相对应的存储体通过所述K条第一字线接收共享的所述组第一字线信号。
本发明所公开的存储器结构可提供多个存储体(单一存储器单元阵列即可包含多个存储体)，并且通过锁存型字线驱动电路来实现无缝读写操作，进而达成高带宽存取与高速随机存取的目的。
附图说明
图1是本发明存储器结构的一实施例的示意图。
图2是图1所示的存储器结构的一具体实施方式的示意图。
图3是图2所示的存储器结构所采用的分层式字线的配置示意图。
图4是图3所示的字线驱动电路的一具体实施方式的示意图。
图5是图4所示的字线驱动器的一具体实施方式的示意图。
图6是图3所示的字线驱动电路的另一具体实施方式的示意图。
其中，附图标记说明如下：
100、200存储器结构
102_1-102_M、202_1-202_8开关电路
110、210存储器单元阵列
120_1-120_M、220_1-220_8存储体
230_1-230_8、230_11-230_81、230_21-230_82字线驱动电路
240第一译码电路
250_1-250_8第二译码电路
570驱动组件
560控制组件
662控制级
672驱动级
ADDG第一字线地址
ADDL,1-ADDL,8第二字线地址
CM存储器单元
PI、PJ行
SW1,1-SW1,1024开关
WLG,1-WLG,K、WLG,1024第一字线
{WLL,1}-{WLL,M}、{WLL,8}一组第二字线
WLL1,1-WLL1,8第二字线
WLB1,1-WLB1,8192第三字线
SE,1-SE,8、SE,M使能信号
{SC1}一组控制信号
SC1控制信号
{SD1}一组驱动信号
SD1驱动信号
{SA}、{SGA}一组第一字线信号
SGA,1-SGA,1024第一字线信号
SGA,1’第一字线信号的反相信号
{SLB,1}-{SLB,8}、{SLB,M}一组第二字线信号
SLB,11-SLB,18第二字线信号
SLB,11’第二字线信号的反相信号
BLSA位线读出放大电路
MS存储器区块
{LD1}-{LD1024}一组字线驱动器
LD1,1-LD1,8-字线驱动器
M1-M5晶体管
INV反相器
NC1、NC2、NC3、NC4、NC5、NCV控制端
NN11、NN12、NN21、NN22、NN31、NN32、NN41、连接端
NN42、NN51、NN52
VDD供电电压
GND接地电压
NNV1输入端
NNV2输出端
具体实施方式
本发明所公开的存储器结构通过将一存储器单元阵列分为彼此独立运作的多个存储体(memorybank)，并采用分层式(hierarchical)字线结构，来提供高速且灵活的数据存取机制。进一步的说明如下。
请参阅图1，图1是本发明存储器结构的一实施例的示意图。存储器结构100可包含(但不限于)一存储器单元阵列110，其具有排列成P行与Q列(P与Q均为正整数)的多个存储器单元(每一存储器单元以“CM”来标示)。每一存储器单元可对应一行与一列的交会处来设置，举例来说(但本发明不限于此)，每一存储器单元可由一晶体管一电容(one-transistorone-capacitor，1T1C)的电路来实施。另外，存储器单元阵列110可包含M个存储体120_1-120_M(M为正整数)，其中每一存储体包含排列成多行与多列的多个存储器单元。也就是说，存储器单元阵列110可分为M个存储体120_1-120_M，其中每一存储体可包含存储器单元阵列110所具有的存储器单元之中的一部分存储器单元。
值得注意的是，M个存储体120_1-120_M彼此可独立运作，具体来说，M个存储体120_1-120_M可依据各自所接收的地址信息来进行数据存取操作。在此实施例中，存储器结构100还可包含M个开关电路102_1-102_M、K条第一字线WLG,1-WLG,K(K为正整数)以及M组第二字线{WLL,1}-{WLL,M}，其中M个开关电路102_1-102_M分别对应M个存储体120_1-120_M来设置，以及每一组第二字线包含多条第二字线。
每一开关电路可选择性地将K条第一字线WLG,1-WLG,K耦接到相对应的存储体，使得所述相对应的存储体可通过K条第一字线WLG,1-WLG,K接收共享的一组第一字线信号{SA}。举例来说，M个开关电路102_1-102_M可分别由M个使能信号SE,1-SE,M来控制。当开关电路102_1依据使能信号SE,1来导通时，存储体120_1可通过K条第一字线WLG,1-WLG,K接收所述组第一字线信号{SA}。M个存储体120_1-120_M分别耦接到M组第二字线{WLL,1}-{WLL,M}，并且可分别通过M组第二字线{WLL,1}-{WLL,M}接收彼此独立的M组第二字线信号{SLB,1}-{SLB,M}。简言之，每一存储器在相对应的开关电路(M个开关电路102_1-102_M的其中一个开关电路)导通时，会耦接到K条第一字线WLG,1-WLG,K，而M个存储体120_1-120_M则是分别耦接到M组第二字线{WLL,1}-{WLL,M}。因此，每一存储体便可依据所接收的所述组第一字线信号{SA}以及相对应的一组第二字线信号(M组第二字线信号{SLB,1}-{SLB,M}的其中一组)来进行数据存取操作。
举例来说，在存储器结构100的存储器外围电路(未绘示在图1中)依序对存储体120_1的一存储器单元(对应于P行之中的一行PI)、存储体120_2的一存储器单元(对应于P行之中的另一行PJ)进行数据存取的情形下，在存储体120_1依据使能信号SE,1、所述组第一字线信号{SA}以及所述组第二字线信号{SLB,1}来启用所述列PI之后，存储体120_2便可依据使能信号SE,2、所述组第一字线信号{SA}以及所述组第二字线信号{SLB,2}来启用所述列PJ而无需等待存储体120_1完成电荷分享、数据读出、数据回写、关闭字线以及预充电等操作。也就是说，本发明所公开的存储器结构可免去/缩短不同行的切换的等待时间，进而提供高带宽、低时间延迟的数据传输。另外，由于本发明所公开的存储器结构可快速地在同一存储器单元阵列之间的不同存储体进行切换，因此，可设定较短的突发长度(burstlength)以提供较快的随机存取速度，进而实现无缝(seamless)读写的存取操作。
于此实施例中，K条第一字线WLG,1-WLG,K可实施为全局字线(globalwordlines)，并可分别用来传输所述组第一字线信号{SA}所包含的多个第一字线信号SA,1-SA,K。M组第二字线{WLL,1}-{WLL,M}可实施为局部字线(localwordlines)，其中每一组第二字线所包含的多条第二字线可分别用来传输所述组第二字线信号{SLB,i}(i为大于等于1且小于等于M的正整数)所包含的多个第二字线信号。也就是说，存储器结构100可具有分层式字线结构，故可缩小存储器单元阵列110的外围电路所需的面积。然而，这只是用来方便说明而已，并非用来作为本发明的限制。在一设计变化中，M个存储体120_1-120_M之中的任两个存储体并未有共享的字线，也就是说，每一存储体依据相对应的使能信号和各自的字线所接收的字线信号来进行数据存取。简言之，只要是存储器单元阵列具有独立运作的多个存储体的结构，相关的设计变化均遵循本发明的发明精神。
为了便于理解本发明存储器结构，以下以具有分层式字线的存储器结构的具体实施方式来说明。然而，本领域的技术人员应可了解这并非用来作为本发明的限制。请一并参阅图2与图3。图2是图1所示的存储器结构100的一具体实施方式的示意图，而图3是图2所示的存储器结构200所采用的分层式字线的配置示意图。存储器结构200包含多条第一字线WLG,1-WLG,1024、多组第二字线{WLL,1}-{WLL,8}、一存储器单元阵列210、多个开关电路202_1-202_8(如图3所示)、一第一译码电路240以及多个第二译码电路250_1-250_8，其中每一组第二字线均具有L条第二字线(于此具体实施方式中，L＝23)。图1所示的存储器单元阵列110、M个开关电路102_1-102_M、K条第一字线WLG,1-WLG,K以及M组第二字线{WLL,1}-{WLL,M}分别可由存储器单元阵列210、多个开关电路202_1-202_8、多条第一字线WLG,1-WLG,1024以及多组第二字线{WLL,1}-{WLL,8}来实施(即，K＝210以及M＝8)。
存储器单元阵列210可包含多个存储体220_1-220_8，其中每一存储体可包含排列成多行与多列的多个存储器单元(未绘示于图2中)、一字线驱动电路(亦即，多个字线驱动电路230_1-230_8的其中一个)以及多个位线读出放大电路(bitlinesenseamplifier)BLSA。每一存储体还可包含T条第三字线(于此具体实施方式中，T＝213)，其可分别对应所述存储体所具有的所述多行来设置，因此，所述存储体所包含的字线驱动电路便可通过所述T条第三字线来启用所述多行。关于多个字线驱动电路230_1-230_8的操作细节容后再述。
于此具体实施方式中，每一存储体还可分为多个存储器区块(memorysection)MS，而位线读出放大电路BLSA则可设置于存储器区块之间。由于本领域的技术人员应可了解存储器区块以及位线读出放大电路的操作细节，故相关的说明在此便不再赘述。
第一译码电路240可通过多条第一字线WLG,1-WLG,1024来耦接到多个存储体220_1-220_8，并可用来对一第一字线地址ADDG(具有10比特)进行译码来产生一组第一字线信号{SGA}，其中所述组第一字线信号{SGA}所包含的多个第一字线信号SGA,1-SGA,1024可通过多条第一字线WLG,1-WLG,1024来传送到多个字线驱动电路230_1-230_8之中的每一字线驱动电路。多个第二译码电路250_1-250_8可分别通过多组第二字线{WLL,1}-{WLL,8}来耦接到多个存储体220_1-220_8，其中每一第二译码电路可将相对应的第二字线地址(多个第二字线地址ADDL,1-ADDL,8其中的一个；具有3比特)进行译码以产生一组第二字线信号(多组第二字线信号{SLB,1}-{SLB,8}其中的一组)，而所产生的所述组第二字线信号可通过相对应的一组第二字线来传送到相对应的存储体/字线驱动电路。
以存储体220_1为例，字线驱动电路230_1耦接到多条第二字线WLL1,1-WLL1,8以及多条第三字线WLB1,1-WLB1,8192，其中在开关电路202_1依据使能信号SE,1来将多条第一字线WLG,1-WLG,1024耦接到存储体220_1时，字线驱动电路230_1还耦接到多条第一字线WLG,1-WLG,1024。因此，字线驱动电路230_1便可依据所述组第一字线信号{SGA}以及所述组第二字线信号{SLB,1}来使能多条第三字线WLB1,1-WLB1,8192，以通过多条第三字线WLB1,1-WLB1,8192来驱动存储体220_1所具有的所述多个存储器单元。值得注意的是，每一字线驱动电路均可由一锁存型(latchtype)驱动电路来实施，因此，在字线驱动电路230_1驱动存储体220_1之后，另一字线驱动电路(多个字线驱动电路230_2-230_8之中的一个字线驱动电路)便可驱动相对应的存储体而无需等待存储体220_1完成电荷分享、数据读出、数据回写、关闭字线以及预充电等操作，其中在上述另一字线驱动电路驱动相对应的存储体之前，可关断开关电路202_1以防止目前的存取操作受到提供给另一存储体的更新的字线地址信息的影响。也就是说，即便所述组第一字线信号{SGA}因应不同字线地址而有所改变，字线驱动电路230_1仍可维持多条第三字线WLB1,1-WLB1,8192的启用状态。
请参阅图4，图4是图3所示的字线驱动电路230_1的一第一具体实施方式的示意图。字线驱动电路230_1包含分别耦接到多条第一字线WLG,1-WLG,1024的多组字线驱动器{LD1}-{LD1024}，其中当存储体220_1依据使能信号SE,1来耦接到多条第一字线WLG,1-WLG,1024时，多组字线驱动器{LD1}-{LD1024}会分别耦接到多条第一字线WLG,1-WLG,1024。在此具体实施方式中，开关电路202_1可选择性地将多条第一字线WLG,1-WLG,1024分别耦接到多组字线驱动器{LD1}-{LD1024}。具体来说，开关电路202_1可包含多个开关SW1,1-SW1,1024，而多个开关SW1,1-SW1,1024可分别对应所述多条第一字线WLG,1-WLG,1024来设置。因此，每一开关可根据使能信号SE,1选择性地将一第一字线耦接到相对应的一组字线驱动器。
每一组字线驱动器可包含多个字线驱动器，其中当存储体220_1耦接到多条第一字线WLG,1-WLG,1024时(使能信号SE,1处于一预定状态)，所述多个字线驱动器均耦接到所述组字线驱动器所耦接的一条第一字线。另外，所述多个字线驱动器分别耦接到字线驱动电路230_1所耦接的多条第二字线WLL1,1-WLL1,8，且分别耦接到多条第三字线WLB1,1-WLB1,8192之中相对应的多条第三字线。举例来说，所述组字线驱动器{LD1}可包含多个字线驱动器LD1,1-LD1,8，其中当使能信号SE,1具有高信号水平以导通开关SW1,1时，多个字线驱动器LD1,1-LD1,8均耦接到第一字线WLG,1。此外，多个字线驱动器LD1,1-LD1,8会分别耦接到多条第二字线WLL1,1-WLL1,8。多个字线驱动器LD1,1-LD1,8还分别耦接到多条第三字线WLB1,1-WLB1,8，以分别驱动相对应的多行。
在此具体实施方式中(但本发明不限于此)，每一组字线驱动器可包含相同数量的字线驱动器，因此，每一组字线驱动器可耦接到相同数量的第三条字线(例如，所述组字线驱动器{LD1024}可耦接到多条第三字线WLB1,8185-WLB1,8192)。此外，图3所示的所述组第一字线信号{SGA}可包含分别通过多条第一字线WLG,1-WLG,1024来传输的多个第一字线信号SGA,1-SGA,1024，以及图3所示的所述组第二字线信号{SLB,1}可包含分别通过多条第二字线WLL1,1-WLL1,8来传输的多个第二字线信号SLB,11-SLB,18。
值得注意的是，每一组字线驱动器所包含的多个字线驱动器之中一部分的字线驱动器可依列方向来设置于相对应的所述存储体的一侧，以及每一组字线驱动器所包含的多个字线驱动器之中另一部分的字线驱动器可依列方向来设置于相对应的所述存储体的另一侧。请一并参阅图2与图4。以存储体220_1为例，多条第二字线WLL1,1-WLL1,8之中的一部份(例如，多条第二字线WLL1,1-WLL1,4)所耦接的多个字线驱动器可依列方向来设置于存储体220_1的一侧，而多条第二字线WLL1,1-WLL1,8之中的另一部份(例如，多条第二字线WLL1,5-WLL1,8)所耦接的多个字线驱动器可依列方向来设置于存储体220_1的另一侧。也就是说，字线驱动电路230_1之中一部份的字线驱动电路230_11与另一部份的字线驱动电路230_12可设置于存储体220_1的不同侧。
在此具体实施方式中，开关电路202_2-202_8可采用图4所示的开关电路202_1的结构来实施，及/或多个字线驱动电路230_2-230_8可采用上述结构来实施。举例来说，多个字线驱动电路230_2-230_8之中的一个字线驱动电路包含设置在相对应的存储体的一侧的一字线驱动电路(字线驱动电路230_21/230_31/230_41/230_51/230_61/230_71/230_81)，以及包含设置在相对应的存储体的另一侧的一字线驱动电路(字线驱动电路230_22/230_32/230_42/230_52/230_62/230_72/230_82)。然而，这只是用来方便说明而已，并非用来作为本发明的限制。举例来说，设置在存储体的两侧的字线驱动器个数可彼此不同(即，耦接到存储体的两侧的第二字线的条数可彼此不同)。在另一范例中，同一组字线驱动器所包含的多个字线驱动器可以同时设置在相对应的所述存储体的某一侧。在又一范例中，字线驱动电路之中所有的字线驱动器均可同时设置在相对应的存储器的某一侧。
在一具体实施方式中，多组字线驱动器{LD1}-{LD1024}之中的每一字线驱动器均可由一锁存型驱动器来实施。请参阅图5，图5是图4所示的字线驱动器LD1,1的一具体实施方式的示意图。在此具体实施方式中，字线驱动器LD1,1可包含多个晶体管M1-M3以及一反相器INV。晶体管M1具有一控制端NC1，一连接端NN11以及一连接端NN12，其中控制端NC1耦接到第三字线WLB1,1，以及连接端NN11通过开关SW1,1来耦接到第一字线WLG,1以接收第一字线信号SGA,1的一反相信号SGA,1’(例如，将一反相器耦接到第一字线WLG,1与晶体管M1之间；未绘示于图5中)。晶体管M2具有一控制端NC2，一连接端NN21以及一连接端NN22，其中控制端NC2耦接到控制端NC1，连接端NN21耦接到连接端NN12，以及连接端NN22耦接到一参考电压(于此实施例中，以一接地电压GND来实施)。反相器INV具有一控制端NCV、一输入端NNV1以及一输出端NNV2，其中控制端NCV耦接到第二字线WLL1,1以接收第二字线信号SLB,11，输入端NNV1耦接到连接端NN12，以及输出端NNV2耦接到第三字线WLB1,1。晶体管M3具有一控制端NC3，一连接端NN31以及一连接端NN32，其中控制端NC3耦接到第二字线WLL1,1以接收第二字线信号SLB,11的一反相信号SLB,11’，连接端NN31耦接到第三字线WLB1,1，以及连接端NN32耦接到一参考电压(于此实施例中，以接地电压GND来实施)。此外，晶体管M1可由一P沟道金属氧化物半导体场效应晶体管来实施，以及晶体管M2可由一N沟道金属氧化物半导体场效应晶体管来实施，然而，这并非用来作为本发明的限制。
此外，开关SW1,1可含多个晶体管M4和M5。晶体管M4具有一控制端NC4，一连接端NN41以及一连接端NN42，其中控制端NC4耦接到使能信号SE,1，以及连接端NN41耦接到反相信号SGA,1’。晶体管M5具有一控制端NC5，一连接端NN51以及一连接端NN52，其中控制端NC5耦接到耦接到使能信号SE,1，连接端NN51耦接到一参考电压(于此实施例中，以一供电电压VDD来实施)，以及连接端NN52耦接到连接端NN42。晶体管M4可由一N沟道金属氧化物半导体场效应晶体管来实施，而晶体管M5可由一P沟道金属氧化物半导体场效应晶体管来实施，然而，这并非用来作为本发明的限制。
在图3所示的第一字线地址ADDG指示出启用第一字线WLG,1以及图3所示的第二字线地址ADDL,1指示出启用第二字线WLL1,1的情形下，开关SW1,1可依据使能信号SE,1(例如，对应于高电压水平)来导通，以将反相信号SGA,1’耦接到晶体管M1的控制端NN11，以及晶体管M1可依据第一字线信号SGA,1的反相信号SGA,1’(例如，对应于低电压水平)来导通，进而产生一控制信号SC,1(例如，对应于低电压水平)。接下来，反相器INV便可依据第二字线信号SLB,11来使能，并将控制信号SC,1反相的以产生一驱动信号SD,1(例如，对应于高电压水平)至第三字线WLB1,1，进而启用第三字线WLB1,1。值得注意的是，由于晶体管M1的控制端NC1以及晶体管M2的控制端NC2均耦接到第三字线WLB1,1，因此，晶体管M1会关断，而晶体管M2会导通以将连接端NN21的电压下拉。由此可知，反相器INV可持续将连接端NN21的电压(因应驱动信号SD,1而维持低电压)反相以启用第三字线WLB1,1。这样，第三字线WLB1,1便可维持启用状态而不会受到第一字线信号SGA,1(或其反相信号SGA,1’)的电压影响而变动。即便第一字线地址ADDG指示出启用不同于第一字线WLG,1的另一字线，字线驱动器LD1,1仍可持续启用第三字线WLB1,1以供后续电荷分享、数据读出、数据回写等操作所用。值得注意的是，开关SW1,1可在第一字线地址ADDG所指示的地址信息改变之前被关断，因此，即使在晶体管M1关断之前第一字线地址ADDG指示出启用上述另一字线，字线驱动器LD1,1仍可持续启用第三字线WLB1,1而不会受到第一字线地址ADDG的地址信息变动的影响。
基于图5所示的字线驱动器的结构，多个存储体便可彼此独立运作。值得注意的是，图5所示的字线驱动器的结构仅采用三个晶体管以及一反相器来实现锁存型字线驱动器，因此，本发明所公开的存储器结构所需的晶粒面积并不会因为存储体个数增加而增加，不仅可降低成本，也可缩短信号传输的距离以提升信号质量。
图5所示的字线驱动器的电路拓朴仅供说明之需，并非用来作为本发明的限制。举例来说，字线驱动器LD1,1可视为包含有一控制组件560以及一驱动组件570，其中控制组件560可由晶体管M1与M2来实施，以及驱动组件570可由反相器INV与晶体管M3来实施。驱动组件570可依据控制信号SC,1以及第二字线信号SLB,11来产生驱动信号SD,1至第三字线WLB1,1，以及控制组件560可依据驱动信号SD,1与第一字线信号SGA,1来产生控制信号SC,1。更具体地说，当第三字线WLB1,1处于未启用状态时(例如，驱动信号SD,1对应于低电压水平)，控制组件560可依据驱动信号SD,1以及第一字线信号SGA,1来产生控制信号SC,1(即，晶体管M1导通)，进而启用第三字线WLB1,1；当第三字线WLB1,1处于启用状态时(例如，在第三字线WLB1,1启用之后；驱动信号SD,1对应于高电压水平)，控制组件560可依据(或仅依据)驱动信号SD,1来产生控制信号SC,1(即，晶体管M1关断)，以维持第三字线WLB1,1的启用状态。在一设计变化中，控制组件560可基于上述操作而采用不同于图5所示的电路拓朴来实施。在另一设计变化中，驱动组件570可基于上述操作而采用不同于图5所示的电路拓朴来实施。
值得注意的是，本发明所公开的存储器结构也可以包含多个存储器单元阵列，其中每一存储器单元阵列均可采用图1/图2所示的存储器结构。此外，图2所示的字线地址的比特数、存储体个数、存储器区块个数及/或字线数只是用来说明而已，并非本发明的限制。再者，不同的存储体可具有不同的第二字线线数。
图5所示的控制组件与驱动组件的结构也可以应用于字线驱动电路之中。请参阅图6，图6是图3所示的字线驱动电路230_1的另一具体实施方式的示意图。于此具体实施方式中，字线驱动电路630_1可包含一控制级662以及一驱动级672。驱动级672耦接到字线驱动电路630_1所耦接的所述组第二字线{WLL1}(即，多条第二字线WLL1,1-WLL1,8)以及多条第三字线WLB1,1-WLB1,8192，其中驱动级672可依据一组控制信号{SC1}以及字线驱动电路630_1所接收的所述组第二字线信号{SLB,1}来产生一组驱动信号{SD1}，以驱动多条第三字线WLB1,1-WLB1,8192。控制级662耦接到驱动级672和多条第三字线WLB1,1-WLB1,8192，，其中当开关电路202_1将多条第一字线WLG,1-WLG,1024耦接到存储体220_1(或字线驱动电路630_1)时，控制级662还耦接到多条第一字线WLG,1-WLG,1024。控制级662可依据所述组驱动信号{SD1}与字线驱动电路630_1所接收的所述组第一字线信号{SGA}来产生所述组控制信号{SC1}。
举例来说(但本发明不限于此)，在图4所示的字线驱动电路230_1中的每一字线驱动器均采用图5所示的控制组件560以及驱动组件570的结构来实施的情形下，控制级662可由多组字线驱动器{LD1}-{LD1024}所具有的多个控制组件来实施，以及驱动级672可由多组字线驱动器{LD1}-{LD1024}所具有的多个驱动组件来实施。由于本领域的技术人员通过阅读图4与图5的说明之后，应可了解字线驱动电路630_1的操作细节，故进一步的说明在此便不再赘述。
请注意，图1至图6之中至少一个附图所示的开关切换结构是可以省略的。以图1为例，可省略多个开关电路102_1-102_M，因此，多个存储体120_1-120_M之中的每一存储体会耦接到多条第一字线WLG,1-WLG,K，而多个存储体120_1-120_M会分别耦接到多组第二字线{WLL,1}-{WLL,M}。多个存储体120_1-120_M可通过多条第一字线WLG,1-WLG,K接收共享的所述组第一字线信号{SA}，以及分别通过M组第二字线{WLL,1}-{WLL,M}接收彼此独立的M组第二字线信号{SLB,1}-{SLB,M}。每一存储体可无需参照相对应的使能信号，即可进行数据存取操作。
请再次参阅图2至图4。于另一范例中，在省略多个开关电路202_1-202_8和相关的多个使能信号SE,1-SE,8的情形下，所述组第一字线信号{SGA}所包含的多个第一字线信号SGA,1-SGA,1024可通过多条第一字线WLG,1-WLG,1024来直接传输到每一字线驱动电路。于又一范例中，以图5所示的字线驱动器LD1,1为例，当省略开关SW1,1时，连接端NN11可直接耦接到第一字线WLG,1以接收反相信号SGA,1’。于又一范例中，以图6所示的字线驱动电路630_1为例，当开关电路202_1省略时，控制级662可直接耦接到多条第一字线WLG,1-WLG,1024。
综上所述，本发明所公开的存储器结构可提供多个存储体(单一存储器单元阵列即可包含多个存储体)，并且通过锁存型字线驱动电路来实现无缝读写操作，进而达成高带宽存取与高速随机存取的目的。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种存储器结构，其特征在于，包含：
K条第一字线，其中K为正整数；
M组第二字线，其中M为正整数，其中每一组第二字线包含多条第二字线；以及
一存储器单元阵列，包含：
M个存储体，其中每一存储体包含排列成多行与多列的多个存储器单元；所述M个存储体均耦接到所述K条第一字线且分别耦接到所述M组第二字线；所述M个存储体通过所述K条第一字线接收共享的一组第一字线信号，以及分别通过所述M组第二字线接收彼此独立的M组第二字线信号；以及每一存储体依据所接收的所述组第一字线信号以及相对应的一组第二字线信号来进行数据存取操作。
2.如权利要求1所述的存储器结构，其特征在于，还包含：
M个开关电路，分别对应所述M个存储体来设置，其中每一开关电路选择性地将所述K条第一字线耦接到相对应的存储体，使得所述相对应的存储体通过所述K条第一字线接收共享的所述组第一字线信号。
3.如权利要求1所述的存储器结构，其特征在于，每一存储体还包含：
多条第三字线，分别对应所述存储体所具有的所述多行来设置；以及一字线驱动电路，耦接到所述K条第一字线、所述存储体相对应的一组第二字线以及所述多条第三字线，其中所述字线驱动电路用以依据所接收的所述组第一字线信号以及所述存储体相对应的一组第二字线信号来存取所述存储体所具有的所述多个存储器单元。
4.如权利要求3所述的存储器结构，其特征在于，所述字线驱动电路是一锁存型驱动电路。
5.如权利要求3所述的存储器结构，其特征在于，所述字线驱动电路所耦接的所述组第二字线包含L条第二字线，L为正整数，以及所述字线驱动电路包含有：
K组字线驱动器，分别耦接到所述K条第一字线，其中所述K组字线驱动器之中的一组字线驱动器包含：
L个字线驱动器，其中所述L个字线驱动器均耦接到所述组字线驱动器所耦接的一第一字线；所述L个字线驱动器还分别耦接到所述字线驱动电路所耦接的所述L条第二字线，以及分别耦接到所述多条第三字线之中的L条第三字线。
6.如权利要求5所述的存储器结构，其特征在于，所述L个字线驱动器之中一部分的字线驱动器是以列方向来设置于所述存储体的一侧，以及所述多个字线驱动器之中另一部分的字线驱动器是以列方向来设置于所述存储体的另一侧。
7.如权利要求5所述的存储器结构，其特征在于，所述字线驱动电路所接收的所述组第一字线信号包含分别通过所述K条第一字线来传输的K个第一字线信号；所述字线驱动电路所接收的所述组第二字线信号包含分别通过所述字线驱动电路所耦接的所述L条第二字线来传输的L个第二字线信号；以及每一字线驱动器包含：
一驱动组件，耦接到所述字线驱动器所耦接的一第二字线以及所述字线驱动器所耦接的一第三字线，所述驱动组件用以依据一控制信号以及所述字线驱动器所接收的一第二字线信号来产生一驱动信号到所述字线驱动器所耦接的所述第三字线；以及
一控制组件，耦接到所述驱动组件、所述字线驱动器所耦接的所述第一字线以及所述字线驱动器所耦接的所述第三字线，所述控制组件用以依据所述驱动信号与所述字线驱动器所接收的一第一字线信号两者的至少其一来产生所述控制信号。
8.如权利要求7所述的存储器结构，其特征在于，当所述字线驱动器所耦接的所述第三字线处于启用状态时，所述控制组件依据所述驱动信号来产生所述控制信号。
9.如权利要求7所述的存储器结构，其特征在于，当所述字线驱动器所耦接的所述第三字线处于未启用状态时，所述控制组件依据所述驱动信号以及所述字线驱动器所接收的所述第一字线信号来产生所述控制信号。
10.如权利要求7所述的存储器结构，其特征在于，所述驱动组件包含：
一反相器，具有一控制端、一输入端以及一输出端，其中所述反相器的所述控制端耦接到所述字线驱动器所耦接的所述第二字线以接收相对应的所述第二字线信号，所述反相器的所述输入端耦接到所述控制组件，以及所述反相器的所述输出端耦接到所述字线驱动器所耦接的所述第三字线；以及
一晶体管，具有一控制端，一第一连接端以及一第二连接端，其中所述晶体管的所述控制端耦接到所述字线驱动器所耦接的所述第二字线以接收相对应的所述第二字线信号的一反相信号，所述晶体管的所述第一连接端耦接到所述字线驱动器所耦接的所述第三字线，以及所述晶体管的所述第二连接端耦接到一参考电压。
11.如权利要求7所述的存储器结构，其特征在于，所述控制组件包含：
一第一晶体管，具有一控制端，一第一连接端以及一第二连接端，其中所述第一晶体管的所述控制端耦接到所述字线驱动器所耦接的所述第三字线，所述第一晶体管的所述第一连接端耦接到所述字线驱动器所耦接的所述第一字线以接收相对应的所述第一字线信号的一反相信号，以及所述第一晶体管的所述第二连接端耦接所述驱动组件；以及
一第二晶体管，具有一控制端，一第一连接端以及一第二连接端，其中所述第二晶体管的所述控制端耦接到所述第一晶体管的所述控制端，所述第二晶体管的所述第一连接端耦接到所述第一晶体管的所述第二连接端，以及所述第二晶体管的所述第二连接端耦接到一参考电压。
12.如权利要求11所述的存储器结构，其特征在于，所述第一晶体管是一P沟道金属氧化物半导体场效应晶体管，以及所述第二晶体管是一N沟道金属氧化物半导体场效应晶体管。
13.如权利要求5所述的存储器结构，其特征在于，还包含：
M个开关电路，分别对应所述M个存储体来设置，其中每一开关电路选择性地将所述K条第一字线耦接到相对应的存储体，使得所述相对应的存储体通过所述K条第一字线接收共享的所述组第一字线信号；以及所述M个开关电路之中的至少一开关电路选择性地将所述K条第一字线分别耦接到所述K组字线驱动器，并包含有：
K个开关，分别对应所述K条第一字线来设置，其中每一开关选择性地将一第一字线耦接到相对应的一组字线驱动器。
14.如权利要求3所述的存储器结构，其特征在于，所述字线驱动电路包含：
一驱动级，耦接到所述字线驱动电路所耦接的所述组第二字线以及所述多条第三字线，其中所述驱动级用以依据一组控制信号以及所述字线驱动电路所接收的所述组第二字线信号来产生一组驱动信号，并据以驱动所述多条第三字线；以及
一控制级，耦接到所述驱动级、所述K条第一字线以及所述多条第三字线，所述控制级用以依据所述组驱动信号与所述字线驱动电路所接收的所述组第一字线信号来产生所述组控制信号。
15.如权利要求1所述的存储器结构，其特征在于，每一组第二字线均具有相等的字线数。
16.如权利要求1所述的存储器结构，其特征在于，还包含：
一第一译码电路，通过所述K条第一字线来耦接到所述M个存储体，用以对一第一字线地址进行译码来产生所述组第一字线信号；以及
M个第二译码电路，分别通过所述M组第二字线来耦接到所述M个存储体，其中每一第二译码电路用以对一第二字线地址进行译码以产生所述第二译码电路所耦接的存储体所接收的所述组第二字线信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799141A (zh) * 2016-09-06 2018-03-13 补丁科技股份有限公司 存储器结构

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393547B2 (en) * 2019-11-26 2022-07-19 Piecemakers Technology, Inc. Anti-fuse one-time programmable memory cell and related array structure
US20220216219A1 (en) * 2021-01-05 2022-07-07 Micron Technology, Inc. Integrated Assemblies Having Wordline-Driver-Circuitry Directly Under Vertically-Extending Wordlines

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140550A (en) * 1987-03-16 1992-08-18 Hitachi Ltd. Semiconductor memory device
US5511027A (en) * 1993-01-25 1996-04-23 Kabushiki Kaisha Toshiba Semiconductor memory apparatus having a plurality of word line drive circuits
US6011746A (en) * 1997-02-06 2000-01-04 Hyundai Electronics America, Inc. Word line driver for semiconductor memories
US6125076A (en) * 1998-04-30 2000-09-26 Nec Corporation Word line control circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3228319B2 (ja) * 1997-04-07 2001-11-12 日本電気株式会社 半導体装置
JP4059951B2 (ja) * 1997-04-11 2008-03-12 株式会社ルネサステクノロジ 半導体記憶装置
JP3828249B2 (ja) * 1997-07-29 2006-10-04 株式会社東芝 ダイナミック型半導体記憶装置
US6347052B1 (en) * 2000-08-31 2002-02-12 Advanced Micro Devices Inc. Word line decoding architecture in a flash memory
KR100560653B1 (ko) * 2003-02-10 2006-03-16 삼성전자주식회사 듀얼 절연막 체계를 갖는 반도체 집적 회로 장치
TWI277096B (en) 2004-07-02 2007-03-21 Elan Microelectronics Corp Flat-cell read only memory suitable for word line strap
US7046550B1 (en) 2005-01-18 2006-05-16 International Business Machines Corporation Cross-point memory architecture with improved selectivity
KR100733472B1 (ko) 2005-04-30 2007-06-28 주식회사 하이닉스반도체 내부전원 생성장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140550A (en) * 1987-03-16 1992-08-18 Hitachi Ltd. Semiconductor memory device
US5511027A (en) * 1993-01-25 1996-04-23 Kabushiki Kaisha Toshiba Semiconductor memory apparatus having a plurality of word line drive circuits
US6011746A (en) * 1997-02-06 2000-01-04 Hyundai Electronics America, Inc. Word line driver for semiconductor memories
US6125076A (en) * 1998-04-30 2000-09-26 Nec Corporation Word line control circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799141A (zh) * 2016-09-06 2018-03-13 补丁科技股份有限公司 存储器结构
CN107799141B (zh) * 2016-09-06 2021-01-19 补丁科技股份有限公司 存储器结构

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