CN1689113A - 半导体存储器 - Google Patents

Abstract

多个标志被形成以对应于各自的存储器单元组，每个存储器单元组由多个易失性存储器单元组成。每个标志指示存储器单元以第二存储器模式存储数据。在将模式从第一存储器模式改变到第二存储器模式的改变操作中，响应于对相应的存储器单元组的第一次访问，每个标志被复位，其中在第一存储器模式中由每个存储器单元独立地保持数据，而在第二存储器模式中，每个存储器单元组中的存储器单元保持相同数据。为此，在每个存储器单元组中，只有第一次访问是以第二存储器模式进行的。在上述改变操作中，通过以与标志一致的模式访问存储器单元，使得即使在改变操作期间，管理半导体存储器的系统也能够自由地访问存储器单元。结果，可以基本消除改变时间。

Description

半导体存储器

技术领域

本发明涉及需要刷新操作来保持被写入存储器单元的数据的半导体存储器。

背景技术

诸如蜂窝电话之类的手持终端需要的存储器容量逐年增加。在这种情况下，动态RAM(下文中称为DRAM)已经开始代替传统的静态RAM(下文中称为SRAM)被用作手持终端的工作存储器。由于DRAM的构成存储器单元的元件数量比SRAM少，所以其芯片尺寸可以做得比SRAM小，并且其芯片成本可以比SRAM低。

同时，安装在蜂窝电话上的半导体存储器的功耗必须低，以便允许长的电池持续时间。与SRAM不同，DRAM需要周期性的刷新操作，以便保持被写入其存储器单元中的数据。因此，使用DRAM作为其工作存储器的手持终端即使当其未被使用时，仅为了保持数据也会消耗功率，使得电池被消耗。

为了降低待机状态中(低功耗模式中)DRAM的功耗，已经开发了局部刷新技术和双单元技术。日本未审查专利申请公开No.2000-298982公开了局部刷新技术。日本未审查专利申请公开No.2001-143463公开了双单元技术。

局部刷新技术限定在待机状态中要保持数据的存储器单元，从而减少要被刷新的存储器单元的数量。要被刷新的存储器单元的数量减少会减少刷新操作的次数，使得可以降低待机功耗。

在双单元技术中，分别被连接到互补位线上的两个存储器单元(存储器单元对)存储互补数据，使得存储器单元对所保持的电荷量加倍。由于两个存储器单元分别保持“H”数据和“L”数据，所以刷新周期是由“H”数据和“L”数据的数据保持时间中的较长一个来确定的。这意味着最坏数据保持时间不是一个存储器单元的特性，而是两个存储器单元的特性的总和。另一方面，单个存储器单元中的刷新周期是由“H”数据和“L”数据的数据保持时间中的较短一个来确定的。因此，双单元技术使用两个存储器单元来保持数据，使得即使这些存储器单元中的一个具有小泄漏路径时，另一个存储器单元也可以对此进行补偿。

下面是与本发明相关的传统技术参考文献。

专利文献：

(1)日本未审查专利申请公开No.2000-298982

(2)日本未审查专利申请公开No.2001-143463

发明内容

本发明的一个目的是降低具有易失性存储器单元的半导体存储器中用于保持数据的功耗。

本发明的另一个目的是实现从用于保存数据的操作模式到用于访问数据的模式的快速改变。

根据本发明的半导体存储器的一个方面，多个存储器单元组中的每个组由分别与预定数量的字线连接的多个易失性存储器单元组成。控制电路执行第一存储器模式和第二存储器模式的操作，第一存储器模式是其中每个存储器单元独立地保持数据的模式，第二存储器模式是其中每个存储器单元组中的存储器单元保持相同数据的模式。第二存储器模式是其中结合了所述局部技术和双单元技术的模式，并且在该模式中，第一存储器模式中所保持的数据被多个存储器单元部分地保持。因此，第二存储器模式中的存储器单元的数据保持时间比第一存储器模式的长。结果，存储器单元的刷新频率可以被大大降低，从而可以降低功耗。

被形成以分别对应于各个存储器单元组的多个标志中每个标志作为置位状态指示存储器单元以第二存储器模式保持数据。在将全部存储器单元的状态从第二存储器模式改变到第一存储器模式的改变操作中，标志复位电路响应于对相应的存储器单元组的第一次访问，将标志复位。这保证了对每个存储器单元组的第一次访问是在第二存储器模式中执行的。

在第二存储器模式中，多个存储器单元存储相同的数据，使得刷新周期被加长，相比于第一存储器模式，这可能降低每个存储器单元的存储量(例如，电荷量)。因此，存在如下风险：在改变操作中，如果在第一存储器模式中执行第一次访问，数据可能会丢失。在第二存储器模式中执行第一次访问可以防止被访问的存储器单元中的数据丢失。

对作为在第二存储器模式中的访问单位的每个存储器单元组形成标志。这使得可以对每个被访问的存储器单元判断存储器单元是在哪个模式中保持数据的。换句话说，这允许在改变操作期间同时存在以第二存储器模式保持数据的存储器单元和以第一存储器模式保持数据的存储器单元。如果在改变操作期间以与标志一致的模式访问存储器单元，则即使在改变操作期间，管理半导体存储器的系统也被允许自由地访问存储器单元。结果，可以消除实际的改变时间。

根据本发明的半导体存储器的另一种模式，标志置位电路在改变操作之前将全部所述标志置位。这保证了全部存储器单元组的存储器单元从第二存储器模式转移到第一存储器模式。

根据本发明的半导体存储器的另一种模式，当存储器单元被访问时，标志检测电路检测相应的标志是否被置位。控制电路根据标志检测电路的检测结果，执行第一存储器模式和第二存储器模式中的一种的操作。由标志检测电路检测标志的状态有助于控制电路的操作，使得可以简化其电路。

根据本发明的半导体存储器的另一种模式，当第一次访问是写操作时，控制电路从被选择的存储器单元组的全部存储器单元读取数据，以将所读取的数据写回被选择存储器单元组的全部存储器单元。即，在第二存储器模式中所保持的数据被再次以第二存储器模式写回多个存储器单元。由于数据的回写，数据被牢靠地写入存储器单元。此后，数据被写入到被指定为写目标的存储器单元。即，数据被以第一存储器模式写入指定的存储器单元。没有被指定为写目标的存储器单元组中的存储器单元保持原始数据。因此，即使当给出了对在第二存储器模式中保持数据的存储器单元之一的写指令时，也可以将新的写数据保持在预定的存储器单元中，而没有原始数据的任何丢失。此后，以第一存储器模式的刷新周期执行刷新擦作，使得即使当以第一存储器模式执行对其的下一访问时，数据也可以从存储器单元中的任何一个中读出。结果，即使在改变操作期间，当执行写操作时，系统也不需要等待。

根据本发明的半导体存储器的另一种模式，读出放大器经由位线与存储器单元连接。在从存储器单元读取数据、将数据写回存储器单元以及向存储器单元写入数据的时候，控制电路保持读出放大器激活。因此，可以降低读出放大器的激活频率，以缩短写操作所需的时间。

根据本发明的半导体存储器的另一种模式，在写操作中，字控制电路在读出放大器激活的时候使得字线不被选择，该字线被连接到存储器单元组中除了被指定为写目标的存储器单元之外的存储器单元。写数据没有被发送到与不被选择的字线连接的存储器单元。因此，利用简单的控制，可以在读出放大器激活的时候，执行第二存储器模式中的数据回写操作，以及第一存储器模式中的数据写入操作。根据本发明的半导体存储器的另一种模式，当第一次访问是读操作时，控制电路从存储器单元组的全部存储器单元读取数据，以将所读取的数据输出到半导体存储器的外部部分，并且将所读取的数据写回存储器单元。即，在第二存储器模式中所保持的数据被以第二存储器模式再次写回多个存储器单元。因此，即使在改变操作期间，当执行读操作时，系统也不需要等待。

根据本发明的半导体存储器的另一种模式，当第一次访问是刷新操作时，控制电路从被选择的存储器单元组中的全部所述存储器单元读取数据，以将所读取的数据写回存储器单元。即，在第二存储器模式中所保持的数据被以第二存储器模式再次写回多个存储器单元。由于标志响应于第一次访问而被复位，所以存储器单元组中的每个存储器单元此后操作在第一存储器模式中。由于写回数据的刷新操作，数据被牢靠地写入进行了刷新操作的每个存储器单元，并且随后的刷新操作以第一存储器模式的刷新周期执行。因此，即使当每个存储器单元此后以第一存储器模式被访问时，也可以安全地读取或刷新数据。

根据本发明的半导体存储器的另一种模式，半导体存储器具有：正常操作模式，其中半导体存储器根据外部提供的访问命令以及内部生成的刷新命令进行操作；和数据保持模式，其中半导体存储器仅根据刷新命令进行操作。在正常操作模式期间，数据以第一存储器模式进行存储，在数据保持模式期间，数据以第二存储器模式进行存储。即使当第一存储器模式中的存储器单元和第二存储器模式中的存储器单元同时存在时，应用了本发明的系统也能够在从数据保持模式转移到正常操作模式之后立即访问半导体存储器。即，系统可以高速操作。

根据本发明的半导体存储器的另一种模式，存储器单元组的存储器单元包括局部存储器单元，所述局部存储器单元存储在第二存储器模式期间被保持的数据。在从正常操作模式转移到数据保持模式之后，每次生成刷新命令时，控制电路就执行公共刷新操作，该公共刷新操作读取局部存储器单元中所存储的数据，以将所读取的数据写入存储器单元组的全部存储器单元，直到全部存储器单元组的状态转移到第二存储器模式。通过公共刷新操作，以第一存储器模式存储在局部存储器单元中的数据可以以第二存储器模式被存储在存储器单元组的存储器单元中。每次执行刷新操作时，第一存储器模式中的存储器单元的状态就被转变为第二存储器模式，这使得能够有效地从正常操作模式改变到数据保持模式。

根据本发明的半导体存储器的另一种模式，与单条字线连接的单个存储器单元以第一存储器模式保持一位数据。存储器单元组的全部存储器单元以第二存储器模式保持一位数据。这使得可以通过选择单条字线或者多条字线，容易地访问第一存储器模式或第二存储器模式中的存储器单元。

附图说明

图1是示出了本发明的半导体存储器的第一实施例的框图。

图2是示出了图1所示的操作模式控制电路的细节的框图。

图3是示出了图2所示的操作模式控制电路的操作的时序图。

图4是示出了图1所示的刷新定时器的细节的框图。

图5是示出了第一实施例中的刷新定时器和刷新命令发生器的操作的时序图。

图6是示出了图1所示的刷新地址计数器的细节的框图。

图7是示出了图6所示的刷新地址计数器的复位电路的操作的时序图。

图8是示出了图6所示的刷新地址计数器的操作的说明图。

图9是示出了图1所示的存储器核心的基本部分的细节的框图。

图10是示出了图9所示的1/4字译码器的细节的电路图。

图11是示出了图9所示的读出放大器和预充电电路的细节的电路图。

图12是示出了图1所示的读出放大器控制电路和预充电控制电路的操作的时序图。

图13是示出了在图1中示出的标志电路和标志检测电路的细节以及字译码器的基本部分的细节的电路图。

图14是示出了局部刷新操作后的正常操作模式中的标志电路和标志检测电路的操作的时序图。

图15是示出了局部刷新操作后的正常操作模式中的标志电路和标志检测电路的另一操作的时序图。

图16是示出了局部刷新操作后的正常操作模式中的标志电路和标志检测电路的另一操作的时序图。

图17是示出了局部刷新操作后的正常操作模式中的标志电路和标志检测电路的另一操作的时序图。

图18是示出了图1所示的标志复位电路的细节的电路图。

图19是示出了图18所示的标志复位电路的操作的时序图。

图20是示出了第一实施例中在正常操作模式期间的操作的时序图。

图21是示出了第一实施例中在正常操作模式期间的操作的时序图。

图22是示出了第一实施例中在局部刷新模式期间的操作的时序图。

图23是示出了在第一实施例中的当操作模式再次从正常操作模式改变到低功耗模式时的操作的时序图。

图24是示出了在返回到正常操作模式之后，顺序生成刷新请求的示例的时序图。

图25是示出了在返回到正常操作模式之后，在第一刷新请求之前提供了读命令的示例的时序图。

图26是示出了在返回到正常操作模式之后，在第一刷新请求之前提供了写命令的示例的时序图。

图27是示出了外部命令周期时间EXTC与内部读周期时间IRD之间的关系的说明图。

图28是示出了外部命令周期时间EXTC与内部写周期时间IWR1之间的关系的说明图。

图29是示出了外部命令周期时间EXTC与内部写周期时间IWR2之间的关系的说明图。

图30是示出了第一实施例中的伪SRAM的操作的时序图。

图31是示出了本发明的半导体存储器的第二实施例的框图。

图32是示出了图31所示的刷新定时器的细节的框图。

图33是示出了第二实施例中的刷新定时器和刷新命令发生器的操作的时序图。

图34是示出了图31所示的刷新地址计数器的细节的框图。

图35是示出了图34所示的刷新地址计数器的操作的说明图。

图36是示出了图31所示的存储器核心的基本部分的细节的框图。

图37是示出了图36所示的1/4字译码器的细节的电路图。

图38是示出了图31所示的读出放大器控制电路和预充电控制电路的操作的时序图。

图39是示出了在图31中示出的标志电路和标志检测电路的细节以及字译码器的基本部分的细节的电路图。

图40是示出了图31所示的标志复位电路的细节的电路图。

图41是示出了第二实施例中的正常操作模式期间的操作的时序图。

图42是示出了第二实施例中的命令刷新模式期间的操作的时序图。

图43是示出了第二实施例中的局部刷新模式期间的操作的时序图。

具体实施方式

下面将使用附图描述本发明的实施例。在附图中，由粗线示出的每条信号线表示它是由多条线组成的，粗线的信号线所连接的每个块由多个电路组成。以“Z”结尾的每个信号代表正逻辑，以“/”开头的每个信号或者以“X”结尾的每个信号代表负逻辑。附图中的双圆圈代表外部接线端。信号线由与指代通过其传输的信号名称的参考符号相同的参考符号指代。在下面的描述中，信号名称有时被简写，例如“时钟信号CLK”写为“CLK信号”，“芯片使能信号CE”写为“CE信号”。

图1示出了本发明的半导体存储器的第一实施例。使用CMOS技术，该半导体存储器被形成为具有DRAM存储器单元和SRAM接口的伪SRAM。伪SRAM不用接收任何外部刷新命令就在芯片内部周期性地执行刷新操作，以保持被写入存储器单元的数据。该伪SRAM例如被用作安装在蜂窝电话上的工作存储器。

该伪SRAM具有命令译码器10、操作模式控制电路12、刷新定时器14、刷新命令发生器16、刷新地址计数器18、地址缓冲器20、数据输入/输出缓冲器22、多路转换器24、标志复位电路26、标志检测电路28、标志电路30(标志置位电路)、核心控制电路32和存储器核心34。操作模式控制电路12和核心控制电路32作为执行第一和第二存储器模式中的操作的控制电路进行操作，这些模式将在后面进行描述。

命令译码器10经由外部接线端接收命令信号(芯片使能信号CE、写使能信号/WE和输出使能信号/OE)，以译码所接收的命令，并输出读控制信号RDZ或者写控制信号WRZ。此外，命令译码器10与CE信号的下降沿同步地输出局部模式开始信号PREFS(脉冲信号)，并与CE信号的上升沿同步地输出局部模式释放信号PREFR(脉冲信号)。

操作模式控制电路12根据局部模式开始信号PREFS、局部模式释放信号PREFR和刷新控制信号REFZ，输出模式信号MODE1、MODE2、MODE3。刷新定时器14输出具有根据模式信号MODE1～3确定的振荡周期的刷新请求信号TREF。

当在读控制信号RDZ或者写控制信号WRZ之前接收到刷新请求信号TREF时，刷新命令发生器16与刷新请求信号TREF同步地输出刷新命令信号REFZ。当在读控制信号RDZ或者写控制信号WRZ之后接收到刷新请求信号TREF时，刷新命令发生器16输出跟随在响应于RDZ信号而执行的读操作之后或者响应于WRZ信号而执行的写操作之后的刷新控制信号REFZ。这意味着刷新命令发生器16操作为仲裁器，其确定读操作/写操作与刷新操作的优先顺序。

刷新地址计数器18与刷新控制信号REFZ同步地更新刷新地址信号REFAD(R5～0)。更新刷新地址信号REFAD的规范根据模式信号MODE2～3而改变。刷新地址信号REFAD的位的数量对应于存储器核心34中所形成的字线WL的数量(该示例中是64线)。因此，刷新控制信号REFZ的位的数量并不限于6位，而是根据存储器核心34中所形成的字线WL的数量而设定。

地址缓冲器20经由地址接线端接收地址信号AD，以将所接收的信号输出为行地址信号RAD(高位(high-order)地址)和列地址信号CAD(低位(low-order)地址)。这意味着该伪SRAM是同时接收高位地址和低位地址的地址非多路转换型存储器。

数据输入/输出缓冲器22经由公共数据总线CDB接收读数据，以将所接收的数据输出到数据接线端DQ，并经由数据接线端DQ接收写数据，以将所接收的数据输出到公共数据总线CDB。数据接线端DQ的位的数量例如是16位。

多路转换器24当刷新控制信号REFZ处于高电平时，将刷新地址信号REFAD输出为行地址信号RAD2，而当刷新控制信号REFZ处于低电平时，将行地址信号RAD输出为行地址信号RAD2。

标志复位电路26当接收到标志检测信号FDTC时，根据行地址信号RAD2的最低位X0，输出标志复位信号FRAX或FRBX。标志检测电路28与译码信号XDX同步地输出其所保存的一对标志的值，分别作为标志输出信号S1AZ、S1BX。标志检测电路28与局部模式释放信号PREFR的脉冲同步地对标志置位，而与标志复位信号FRAX、FRBX的脉冲同步地对标志复位。标志电路30当接收标志输出信号S1AX、S1BX时，输出标志检测信号FDTC。

核心控制电路32具有寄存器36、定时控制电路38、读出放大器控制电路40和预充电控制电路42。当刷新命令发生器16先于读控制信号RDZ或写控制信号WRZ输出刷新控制信号REFZ时，寄存器36临时保持读控制信号RDZ或者写控制信号WRZ。定时控制电路38当接收RDZ信号、WRZ信号和REFZ信号中的一个信号时，输出行激活信号RASZ。读出放大器控制电路40与RASZ信号同步地输出读出放大器激活信号PSA、NSA，用于激活读出放大器SA。当存储器核心34未进行操作时，预充电控制电路与RASZ信号同步地输出预充电信号PREZ。读出放大器控制电路40和预充电控制电路42的操作定时根据刷新地址信号REFAD的最低位X0的值和模式信号MODE2而改变。

存储器核心34具有读出放大器SA、预充电电路PRE、存储器单元阵列ALY、字译码器WDEC、列译码器CDEC、读出缓冲器SB和写放大器WA。读出放大器SA根据读出放大器激活信号PSA、NSA而操作。预充电电路PRE根据预充电信号PREZ而操作。存储器单元阵列ALY具有多个易失性存储器单元MC(动态存储器单元；下文中也称为C00、C10等)，以及连接到存储器单元MC上的多个字线WL和多个位线BL。与典型DRAM的存储器单元相同的每个存储器单元MC具有用于将数据作为电荷进行保持的电容器，以及设置在该电容器与位线BL之间的传输晶体管。传输晶体管的栅极连接到字线WL。

字译码器WDEC根据行地址信号RAD2、模式信号MODE3和标志检测信号FDTC，选择字线WL中的一条或两条，以将所选择的字线WL的电压提高到预定的高电压。与字线WL的选择同步地，字译码器WDEC输出与每个所选择的字线WL相对应的译码信号XDX。

根据列地址信号CAD、列译码器CDEC输出列线信号(后面在图4中描述的CLZ)，用于接通分别连接位线BL和数据总线DB的列开关中的一个(后面在图4中描述的SCW)。读出缓冲器SB放大数据总线DB上的读数据的信号大小，以将其输出到公共数据总线CDB。写放大器WA放大公共数据总线CDB上的写数据的信号大小，以将其输出到数据总线DB。

图2示出了图1所示的操作模式控制电路12的细节。

操作模式控制电路12具有计数器12a和模式信号发生器12b。计数器12a与刷新控制信号REFZ的上升沿同步地执行计数操作，以在第64个计数操作时输出计数器信号CNT64。计数器12a响应于复位信号RESET而被复位。当模式信号MODE1或者模式信号MODE3是高电平时，输出复位信号RESET。

顺带提及，计数的次数“64”对应于存储器核心34中所形成的字线WL的数量。在该实施例中，为了更容易理解说明，字线WL的数量假定为64，但是实际形成的字线WL的数量可以例如是2048。在该情况中，计数器48a在第2048个计数操作时输出计数器信号。

模式信号发生器12b根据局部模式开始信号PREFS、局部模式释放信号PREFR和计数器信号CNT64，输出模式信号MODE1～3。

图3示出了图2所示的操作模式控制电路12的操作。

本实施例的伪SRAM当CE信号处于高电平时，在正常操作模式中，而当CE信号处于低电平时，在数据保持模式(低功耗模式)中。在数据保持模式开始时，执行公共刷新操作(公共刷新模式)，并且在公共刷新操作之后执行局部刷新操作(局部刷新模式)。

正常操作模式期间的刷新操作是依照读出放大器SA的操作，对每个位线BL的一个存储器单元MC执行的(单单元操作)。数据保持模式期间的刷新操作是依照读出放大器SA的操作，对每个位线BL的两个存储器单元MC执行的(双单元操作)。换句话说，在正常操作模式中，一次刷新操作中选择一条字线WL，而在数据保持模式中，一次刷新操作中选择两条字线。数据保持模式是所谓的局部刷新技术和双单元技术的结合。因此，相比于现有技术，数据保持模式期间的功耗被大大降低了。

伪SRAM当模式信号MODE1处于高电平时，识别出正常操作模式，当模式信号MODE2处于高电平时，识别出公共刷新模式(数据保持模式)，而当模式信号MODE3处于高电平时，识别出局部刷新模式(数据保持模式)。

在数据保持模式之前的正常操作模式中，除了特殊情况之外，存储器单元中的数据以第一存储器模式进行保持。特殊情况是这样的情况：操作模式在从数据保持模式返回到正常操作模式之后立即转移到数据保持模式，如后面描述的图23所示。

在公共刷新模式中，存储器单元中的数据以第一存储器模式或者第二存储器模式进行保持。更具体地说，在公共刷新模式中，每次生成刷新请求时，存储器单元的状态顺序地从第一存储器模式转移到第二存储器模式。

在局部刷新模式中，存储器单元中的数据被保持在第二存储器模式中。在局部刷新模式之后的正常操作模式中，存储器单元中的数据以第二存储器模式中或第一存储器模式进行保持。具体地说，在局部刷新模式之后的正常操作模式中，每次访问(外部访问命令或者刷新命令)时，存储器单元的状态顺序地从第二存储器模式转移到第一存储器模式。

当在正常操作模式期间接收局部模式设定信号PREFS时，操作模式控制电路12将模式信号MODE1、MODE2分别改变到低电平和高电平，以将操作模式从正常操作模式转移到公共刷新模式(图3(a))。与模式信号MODE1的低电平同步地去活复位信号RESET。

响应于复位信号RESET的低电平，计数器12a从复位状态释放，以开始与刷新控制信号REFZ同步的计数操作(图3(b))。响应于刷新控制信号REFZ，执行刷新操作。在公共刷新模式中，由于需要选择存储器核心34的全部字线WL，所以刷新控制信号REFZ被输出64次。用于生成刷新命令信号REFZ的刷新命令发生器18和刷新定时器14的操作将在后面描述的图35中进行描述。

计数器12a与第64个计数操作同步地输出计数器信号CNT64(图3(c))。操作模式控制电路12与计数器信号CNT64同步地将模式信号MODE2和模式信号MODE3分别改变到低电平和高电平(图3(d))。然后，操作模式从公共刷新模式转移到局部刷新模式。与模式信号MODE3向高电平的改变同步地激活复位信号RESET(图3(e))。当接收复位信号RESET的高电平时，计数器12a被复位。在模式信号MODE3处于高电平的时段期间，顺序执行局部刷新操作。

响应于经由外部接线端提供的CE信号向高电平的改变，输出局部模式释放信号PREFR(图3(f))。当在局部刷新模式期间接收局部模式释放信号PREFR时，操作模式控制电路12将模式信号MODE3、MODE1分别改变到低电平和高电平，并相应地将操作模式转移到正常操作模式(图3(g))  。

图4示出了图1所示的刷新定时器14的细节。

刷新定时器14具有振荡器14a，分频器14b、14c、14d以及多路转换器14e，其中振荡器14a生成振荡信号OSC0，分频器14b、14c、14d对OSC0信号进行分频，以分别生成振荡信号OSC1、OSC2、OSC3，多路转换器14e根据模式信号MODE1～3，选择振荡信号OSC1、OSC2、OSC3中的一个，以将其作为刷新请求信号TREF输出。分频器14b、14c、14d将OSC0信号的频率分别转换为八分之一、十六分之一和三十二分之一。

图5示出了刷新定时器14和刷新命令发生器16的操作。

当模式信号MODE1、MODE2或MODE3处于高电平时，刷新定时器14分别输出振荡信号OSC1、OSC2或OSC3作为刷新请求信号TREF。当模式信号MODE1或MODE3处于高电平时，刷新命令发生器16将刷新请求信号TREF输出为刷新控制信号REFZ。当模式信号MODE2处于高电平时，刷新命令发生器16与刷新请求信号TREF同步地输出刷新控制信号REFZ两次。

图6示出了图1所示的刷新地址计数器18的细节。

刷新地址计数器18具有复位电路18a，计数器18b、18c以及控制计数器18b、18c的逻辑门。复位电路18a具有与刷新控制信号REFZ的下降沿同步地生成正脉冲的脉冲发生器、与脉冲发生器的输出信号同步地锁存模式信号MODE2的D触发器，以及检测模式信号MODE2的上升沿的NAND门。

计数器18b与刷新控制信号REFZ同步地执行计数操作，以生成刷新地址信号REFAD的最低位R0。计数器18b当模式信号MODE3处于高电平时与模式信号MODE2的上升沿同步地被复位。

当模式信号MODE3处于高电平时，计数器18c与刷新控制信号REFZ同步地执行计数操作，以更新刷新地址信号REFAD的位R5～1。当模式信号MODE1或MODE2处于高电平时(除去模式信号MODE2的上升沿之后的预定时段之外)，计数器18c与从计数器18b输出的地址信号R0同步地执行计数操作，以更新位R5～1。

图7示出了图6所示的复位电路18a的操作。

脉冲发生器与刷新控制信号REFZ的下降沿同步地输出脉冲信号到节点ND1(图7(a))。D触发器与节点ND1处的脉冲信号同步地锁存模式信号MODE2，以输出模式信号MODE2的反逻辑到节点ND2(图7(b))。相应地，在模式信号MODE2改变到高电平之后，节点ND2与第一个刷新控制信号REFZ同步地改变到低电平(图7(c))。然后，模式信号MODE2和节点ND2的逻辑电平的与逻辑被输出到节点ND3(图7(d))。在节点ND3的高电平时段期间，即在模式信号MODE2改变到高电平之后的第一次刷新操作的时段期间，图6所示的计数器18b被复位。

图8示出了图6所示的刷新地址计数器18的操作。

当模式信号MODE1或MODE2处于高电平时，即在正常操作模式和公共刷新模式期间，刷新地址计数器18与刷新控制信号REFZ同步地将刷新地址的6个位R5～0顺序地加起来。此外，当模式信号MODE3处于高电平时，即在局部刷新模式期间，刷新地址计数器18与刷新控制信号REFZ同步地将刷新地址的5个位R5～1顺序地加起来。此时，刷新地址信号R0被固定到低电平。

图9示出了图1所示的存储器核心34的基本部分的细节。

存储器核心34的字译码器WDEC具有1/4字译码器44和多个分别与主字线MW(MW0，MW1，…)相对应的子字译码器46a。

当模式信号MODE3和标志检测信号FDTC处于低电平时，1/4字译码器44根据行地址信号RAD2的两个低位X1、X0及其相反位/X1、/X0，输出译码信号X11、X10、X01、X00中的一个。当模式信号MODE3和标志检测信号FDTC中的一个处于高电平时，1/4字译码器44根据行地址信号RAD2的一个低位X1及其相反位/X1，输出两个译码信号X11、X10或者X01、X00。1/4字译码器44操作为执行后面将描述的第一和第二存储器模式的操作的控制电路。

当主字线MW(MW0，MW1，…)处于高电平时，各个子字译码器46a被激活，以根据译码信号X11、X10、X01、X00，从子字线SW(SW0P，SW1，SW2P，SW3，…)中进行选择。根据行地址信号RAD2的高位，主字线MW被未示出的预译码器选择。然后，连接到所选择的子字线SW上的存储器单元MC被访问。因而，在本实施例中，图1所示的每条字线WL由主字线和子字线SW构成。

连接到相邻的两条子字线(例如，SW0P、SW1)上的存储器单元构成了各个局部区域PA(存储器单元组；每个粗虚线框)。在局部区域PA中，与位线BL(BL0，BL1，…)、/BL(/BL0，/BL1，…)连接的存储器单元被连接到彼此不同的子字线SW上。

以“P”结尾的子字线SW代表局部字线。在数据保持模式期间，与局部字线SWP连接的存储器单元(例如，局部存储器单元C00，C01，…，C0m)中所写入的数据被保持。没有以“P”结尾的子字线SW代表公共字线。在数据保持模式期间，与公共字线SW连接的存储器单元MC(例如，公共存储器单元C10，C11，…，C1m)中的数据不被保持。

局部字线SWP和常规子字线SW交替布置。即，字线SWP、SW彼此相邻布置。如后面将描述的，在数据保持模式期间，字线SWP、SW被同时选择，使得两个存储器单元被同时访问(双单元操作)。因此，这些字线SWP、SW彼此相邻的布置避免了字译码器WDEC中的线路布图的复杂化。具体地说，这种布置便于设计子字译码器46a的线路布图。

在本实施例中，存储器核心34中所形成的存储单元MC中的一半是局部存储器单元。因此，在数据保持模式期间，保持了与伪SRAM的存储容量的一半相对应的数据。

互补位线BL(BL0，BL1，…)、/BL(/BL0，/BL1，…)连接到同一读出放大器SA和预充电电路PRE。此外，位线BL、/BL经由列开关CSW连接到数据总线DB。列开关CSW由列选择信号CL(CL0，CL1，…)接通，其中列选择信号CL(CL0，CL1，…)是译码后的列地址信号CAD。读出放大器SA和预充电电路PRE将在后面描述的图11中详细描述。

图10示出了图9所示的1/4字译码器44的细节。

1/4字译码器44具有译码器44a和掩码电路44b，译码器44a对行地址信号X0、X1、/X0、/X1译码，以生成译码信号X11、X10、X01、X00，掩码电路44b当模式信号MODE3或者标志检测信号FDTC处于高电平时，对行地址信号X0、/X0进行掩码，以输出高电平到译码器44a。

图11示出了图9所示的读出放大器SA和预充电电路PRE的细节。

读出放大器SA具有：两个CMOS反相器，它们的输入和输出彼此连接；pMOS晶体管(pMOS开关)，将CMOS反相器的pMOS晶体管的源极连接到电源线VDD；和nMOS晶体管(nMOS开关)，将CMOS反相器的nMOS晶体管的源极连接到地线SS。CMOS反相器的输入(或者输出)分别连接到位线BL、/BL。当读出放大器激活信号PSA处于低电平时，pMOS开关导通，当读出放大器激活信号NSA处于高电平时，nMOS开关导通。pMOS开关和nMOS开关的导通使得CMOS反相器被激活，并且位线BL、/BL之间的电压差被差分放大。

预充电电路PRE具有将位线BL、/BL彼此连接的nMOS晶体管，和分别将位线BL、/BL连接到预充电电压线VPR上的nMOS晶体管。当预充电信号PREZ处于高电平时，nMOS晶体管导通，以将位线BL、/BL连接到预充电电压线VPR。

图12示出了读出放大器控制电路40和预充电控制电路42的操作。

在从RASZ信号的上升沿开始的延迟时间DLY1之后，读出放大器控制电路40改变读出放大器激活信号PSA、NSA，以激活读出放大器SA，而不管模式信号MODE2的逻辑电平如何(图12(a、b))。图中的“ON”、“OFF”分别表示读出放大器SA的激活和去活。与RASZ信号的上升沿同步地，预充电控制电路42将预充电信号PREZ改变到低电平，以停止预充电操作，而不管模式信号MODE2的逻辑电平如何(图12(c、d))。

当模式信号MODE2处于低电平时，在从RASZ信号的上升沿开始的延迟时间DLY2之后，读出放大器控制电路40改变读出放大器激活信号PSA、NSA，以使读出放大器SA去活(图12(e))。当模式信号MODE2处于低电平时，在从RASZ信号的上升沿开始的延迟时间DLY2之后，预充电控制电路42将预充电信号PREZ改变到高电平，以开始预充电操作(图12(f))。

当模式信号MODE2处于高电平时，在行地址信号X0改变到高电平之后，从RASZ信号的上升沿开始的延迟时间DLY2之后，读出放大器控制电路40改变读出放大器激活信号PSA、NSA，以使读出放大器SA去活(图12(g))。当模式信号MODE2处于高电平时，在行地址信号X0改变到高电平之后，从RASZ信号的上升沿开始的延迟时间DLY2之后，预充电控制电路42改变预充电信号PREZ，以开始预充电操作(图12(h))  。

简而言之，在公共刷新模式期间，为了将局部存储器单元C00中所保持的数据写入到局部存储器单元和相邻的公共存储器单元C10，读出放大器SA被激活，而RASZ信号被输出两次，并且位线BL、/BL的预充电被禁止。更具体地说，与当行地址信号X0是偶数时所输出的刷新控制信号REFZ同步地锁存在读出放大器SA中的数据被保持，直到与行地址信号X0改变到奇数之后所输出的刷新控制信号REFZ相对应的操作。

图13示出了在图1中所示的标志电路30和标志检测电路28的细节以及字译码器WDEC的基本部分的细节。

标志电路30具有为各个主字线MW(MW0，MW1，…)提供的标志FAX(F0AX，F1AX，…)、FBX(F0BX，F1BX，…)。换句话说，标志FAX、FBX被形成用于每个局部区域PA。

每个标志FAX、FBX由锁存电路构成，该锁存电路由输入和输出彼此连接的两个反相器组成。在从数据保持模式转移到正常操作模式时，当相应的局部区域PA中的存储器单元独立地保持数据时(第一存储器模式，单单元操作)，标志FAX、FBX被置位为低电平，而当相应的局部区域PA中的存储器单元保持公共数据时(第二存储器模式，双单元操作)，标志FAX、FBX被复位为高电平。

更具体地说，标志FAX、FBX与局部模式释放信号PREFR的脉冲同步地被置位为低电平。这意味着如后面将描述的，在从数据保持模式返回到正常操作模式时，全部标志FAX、FBX被置位了。换句话说，在将全部存储器单元的状态从第二存储器模式改变到第一存储器模式的改变操作之前，全部标志FAX、FBX被置位了。被置位的标志FAX、FBX指示相应的局部区域PA中的存储器单元的单单元操作被禁止。相应地，在与标志FAX、FBX相对应的局部区域PA中只允许双单元操作。这样，标志电路30操作为标志置位电路。

标志FAX、FBX分别与标志复位信号FRAX、FRBX同步地被复位到高电平。即，如后面将描述的，在将全部存储器单元的状态从第二存储器模式改变到第一存储器模式的改变操作中，对相应的局部区域PA的第一次访问期间，标志FAX、FBX被复位。

当标志FAX被置位为低电平时，标志电路30与译码信号XDX(XD0X，XD1X，…)同步地将标志输出信号S1AX改变到低电平。当标志FBX被置位为低电平时，标志电路30与译码信号XDX(XD0X，XD1X，…)同步地改变标志输出信号SIBX。

标志检测电路28具有锁存电路、多路转换器MUX1、延迟电路DELAY1和掩码电路MSK，其中锁存电路分别连接到标志输出信号S1AX、S1BX，多路转换器MUX1根据行地址信号的低位X1输出标志输出信号S1AX、S1BX中的一个信号到节点ND6。延迟电路DELAY1只将行激活信号RASZ的上升沿延迟预定的时间段。掩码电路MSK将由多路转换器MUX1选择的标志输出信号S1AX或者S1BX输出为标志检测信号FDTC。此外，掩码电路MSK具有当提供了写命令时缩短标志检测信号FDTC的激活时段的功能。在当访问伪SRAM时检测到标志FAX或FBX被置位了的时候，标志检测电路28输出标志检测信号FDTC。

图14示出了局部刷新模式后的正常操作模式中标志电路30和标志检测电路28的操作。该示例示出了一种情况，其中在响应于写命令而执行的写操作中，标志电路30的标志FA0X被置位到低电平。根据与写命令相对应的地址信号，次低位的译码信号X1改变到低电平。

首先，与响应于写命令的写控制信号WRZ同步地输出行激活信号RASZ(图14(a))，并且与行地址信号RAD2相对应的译码信号XD0X改变到低电平(图14(b))。根据已经被复位的标志FA0X，图13所示的标志电路30输出低电平标志输出信号S1AX(图14(c))。

标志检测电路28的多路转换器MUX1输出标志输出信号S1AX到节点ND6(图14(d))。标志检测电路28与标志输出信号S1AX的下降沿同步地将标志检测信号FDTC激活到高电平(图14(e))。

在从RASZ信号的上升沿开始的预定时间段之后，标志检测电路28的延迟电路DELAY1将节点ND7改变到高电平(图14(f))。由于WRZ信号处于高电平，所以节点ND8与节点ND7的电平改变同步地改变到高电平(图14(g))。根据节点ND8的高电平，掩码电路MSK的NOR门对节点ND6的电平的电压掩码。相应地，即使在S1AX的激活期间，标志检测信号FDTC也被去活(图14(h))。

此后，节点ND8与WRZ信号的去活同步地改变到低电平(图14(i))。XD0X信号、S1AX信号和节点ND6、ND7与RASZ信号的去活同步地返回初始电平。

图15示出了局部刷新模式后的正常操作模式中的标志电路30和标志检测电路28的另一操作。与上述图14中的操作相同的操作的详细描述将被省略。该示例示出了一种情况，其中在响应于写命令的写操作中，标志电路30的标志FA0X被复位到高电平。此外，根据与写命令相对应的地址信号，次低位的译码信号X1改变到低电平。

在标志FA0X被复位到高电平(“H”)之后，标志电路30的NOR门维持高电平。相应地，标志输出信号S1AX维持高电平，而不管译码信号XD0X的激活(图15(a))。高电平节点ND6被高电平标志输出信号S1AX维持在高电平。因此，不输出标志检测信号FDTC(图15(b))。

图16示出了局部刷新模式后的正常操作模式中的标志电路30和标志检测电路28的另一操作。与上述图14中的操作相同的操作的详细描述将被省略。该示例示出了一种情况，其中在响应于读命令的读操作中，或者在响应于在伪SRAM中内部生成的刷新请求的刷新操作中，标志电路30的标志FA0X被置位到低电平。此外，通过与读命令相对应的地址信号或者刷新地址信号，次低位的译码信号X1改变到低电平。

首先，与响应于读命令的读控制信号RDZ或者响应于刷新请求的刷新控制信号REFZ同步地输出行激活信号RASZ(图16(a))，并且写控制信号WRZ不被激活(图16(b))。相应地，节点ND8维持低电平(图16(c))，并且掩码电路MSK不起作用。因此，在与RASZ信号的高电平时段相对应的时段中，标志检测信号FDTC保持被激活(图16(d))。

图17示出了局部刷新模式后的正常操作模式中的标志电路30和标志检测电路28的另一操作。与上述图14和图15中的操作相同的操作的详细描述将被省略。该示例示出了一种情况，其中在响应于读命令的读操作中，或者在响应于在伪SRAM中内部生成的刷新请求的刷新操作中，标志电路30的标志FA0X被复位到高电平。此外，根据与读命令相对应的地址信号或者刷新地址信号，次低位的译码信号X1改变到低电平。

在标志FA0X被复位到高电平(“H″)之后，标志电路30的NOR门维持高电平。相应地，与图1 5所示的示例一样，不输出标志检测信号FDTC。

图18示出了图1所示的标志复位电路26的细节。

标志复位电路26具有脉冲发生器26a、延迟电路DEALY2和多路转换器MUX2。脉冲发生器26a与标志检测信号FDTC的上升沿同步地生成低电平脉冲。延迟电路DELAY2将该低电平脉冲延迟预定的时间段，以将其输出到节点ND9。当译码信号X1处于低电平时，多路转换器MUX2将节点ND9处的脉冲输出为标志复位信号FRAX，而当译码信号X1处于高电平时，多路转换器MUX2将节点ND9处的脉冲输出为标志复位信号FRBX。

图19示出了图18所示的标志复位电路26的操作。该示例示出了紧跟在局部刷新模式之后的正常操作模式。

如图14到图17所示的那样，当标志FA1X(或FB1X)被置位时，生成标志检测信号FDTC，而当标志FA1X(或FBX)被复位时，不生成标志检测信  FDTC。在局部刷新操作之后，全部标志FAX、FBX与局部模式释放信号PREFR同步地被置位到低电平。相应地，与局部刷新操作后的第一次访问(RDZ、WRZ、RWEFZ)同步地输出与各个局部区域PA相对应的标志检测信号FDTC(图19(a))。

标志复位电路26与标志检测信号FDTC同步地输出标志复位信号FRAX或FRBX(图19(b、c))。根据译码信号X1的电平，确定标志复位信号FRAX和FRBX中的哪一个将被输出。图19示出了一个示例，其中在某个局部区域PA中，首先访问存储器单元C00，接着访问存储器单元C01。

注意，与译码信号XDX(XD0X，XD1X，…)相对应的标志FAX(FA0X，FA1X，…)或FBX(FB0X，FB1X，…)与标志复位信号FRAX或FRBX的脉冲同步地被复位到高电平。

图20示出了第一实施例中的正常操作模式期间的操作。

在正常操作期间使伪SRAM操作的命令CMD包括经由外部接线端提供的访问命令(读命令、写命令)和刷新命令(来自刷新命令发生器16的REFZ信号)。

例如，响应于第一命令CMD，局部存储器单元C00被访问，并且响应于下一个命令CMD，公共存储器单元C10被访问。字线SW0P、SW1根据行地址信号RAD2被独立地选择。即，在正常操作模式中，1位数据被存储在与一条字线连接的每个存储器单元中(第一存储器模式，单单元操作)。

当命令CMD是读命令时，在位线BL、/BL上被放大的数据经由数据总线DB被输出到外部部分。当命令CMD是写命令时，经由外部接线端提供的数据在写放大器WA和读出放大器SA中被放大，以写入存储器单元。当命令CMD是刷新命令时，在读出放大器SA中被放大的数据被写回存储器单元。

图21示出了第一实施例中公共刷新模式(＝数据保持模式，低功耗模式)期间的操作。在公共刷新模式中，禁止接受外部访问命令。伪SRAM仅响应于内部生成的刷新命令REF而操作。

在公共刷新模式中，局部存储器单元C00首先被访问，并且局部存储器单元C00中所保持的数据被读出放大器SA锁存(图21(a))。接着，在读出放大器SA保持激活的同时，公共存储器单元C10被访问，并且读出放大器SA中锁存的数据(互补数据)被写入局部存储器单元C00和公共存储器单元C10(图21(b))。因此，局部存储器单元C00和公共存储器单元C10保持互补数据。然后，全部局部区域PA(存储器单元组)经历上述操作。即，1位数据被存储在与两条字线SW0P、SW1连接的存储器单元组中的多个存储器单元(例如，C00和C10)中(第二存储模式，双单元操作)。

图22示出了第一实施例中局部刷新模式(数据保持模式，低功耗模式)期间的操作。在局部刷新模式中，与公共刷新模式中一样，禁止接受外部访问命令。伪SRAM仅响应于内部生成的刷新命令REF而操作。

在局部刷新模式中，局部字线SW0P和公共字线SW1被同时选择，并且局部存储器单元C00和公共存储器单元C10中所保持的互补数据同时在读出放大器SA中被放大，以被写回存储器单元C00、C10(双单元操作)。即，1位数据被存储在与两条字线SW0P、SW1连接的存储器单元组中的多个存储器单元(例如，C00、C10)中(第二存储器模式)。数据被保持在局部存储器单元C00和公共存储器单元C10中，使得刷新周期可以大大加长。

在局部刷新模式中，按照被加长的刷新周期，刚好在刷新操作之前在一个存储器单元中所保持的电荷量少于正常操作模式中的电荷量。因此，存在这样的风险：在某段时间之前被刷新的存储器单元中的数据不能在局部刷新操作后的正常操作模式中被正确读取(数据丢失)。在本发明中，通过当在局部刷新操作后的正常操作模式中对每个存储器单元进行第一次访问时，采取特殊的方法来防止数据丢失，如将在后面描述的图24到图26中所示的那样。

图23示出了在第一实施例中局部刷新模式后的正常操作模式中，当CE信号在全部标志FAX、FBX被复位之前改变到低电平，使得操作模式再次从正常操作模式转移到数据保持模式(低功耗模式)时的操作。

当检测到标志FAX、FBX的置位状态时，图13所示的标志检测电路28输出标志检测信号FDTC，而不管操作模式如何。因此，即使在公共刷新模式中，也输出标志检测信号FDTC(图23(a))。

标志检测信号FDTC的激活引起字译码器WDEC同时选择与局部区域PA相对应的一对子字线SW0P、SW1(图23(b))，如图22中的情况一样。响应于标志检测信号FDTC，图18所示的标志复位电路输出标志复位信号FRAX，以将标志F0AX复位到高电平(图23(c))。

对于公共刷新模式中的刷新操作，在读出放大器SA被激活的同时，子字线SW1被再次选择，并且读出放大器SA中锁存的数据被写入存储器单元C10(图23(d))。该操作是冗余的，并且不是必须的。但是，由于该操作没有在操作中引起任何问题，并且可以避免电路的复杂化，因此该冗余操作是允许的。

图24到图26示出了在从低功耗模式释放之后的正常操作模式中的操作。在低功耗模式期间通过双单元操作被刷新的存储器单元对中的每个存储器单元中所保持的电荷量有时并不大到足够用于单单元操作。因此，在从低功耗模式返回到正常操作模式的时候(操作模式改变的时候)，需要全部局部存储器单元实施一次双单元操作，从而补偿存储器单元电容器中所保持的电荷量的不足。

在作出本发明之前，过去需要一个改变时段，用于将全部局部存储器单元实施一次双操作。这使得在该时段中，外部系统不能访问伪SRAM。在本发明中，在操作模式改变之后，标志FAX、FBX被用于使在各个局部区域PA中要被首先访问的存储器单元实施双单元操作，从而不需要上述的改变时段。因此，在返回到正常操作模式之后，外部系统立刻能够对伪SRAM进行读访问和写访问，而不用注意双单元操作。下面将描述其方法。

图24示出了一个示例，其中在返回到正常操作模式之后，刷新请求REF被顺序生成。

首先，图1所示的命令译码器10从伪SRAM的内部部分接收数据保持模式(低功耗模式)的释放命令PEXIT，以输出局部模式释放信号PREFR(图24(a))。局部模式释放信号PREFR的输出引起伪SRAM从低功耗模式返回到正常操作模式。图13所示的标志电路30与局部模式释放信号PREFR同步地将标志FAX(F0AX，F1AX，…)、FBX(F0BX，F1BX，…)置位到低电平(图24(b))。

接着，在伪SRAM中内部地生成刷新命令REF(REFZ信号)，并且图1所示的定时控制电路38输出RASZ信号(图24(c))。此时，刷新地址计数器18正输出用于选择存储器单元C00的刷新地址信号REFAD。具体地说，行地址信号的两个低位X1、X0都处于低电平(图24(d))。响应于RASZ信号，图13所示的字译码器WDEC输出与存储器单元C00相对应的主字线信号MW0和译码信号XD0X(图24(e、f))。

标志电路30与译码信号XD0X同步地将标志F0AX、F0BX的内容输出为标志输出信号S1AX、S1BX(图24(g))。标志检测电路28根据行地址信号的位X1选择标志输出S1AX，以将其输出为标志检测信号FDTC(图24(h))。当接收到标志检测信号FDTC时，图9所示的1/4字译码器44将译码信号的两个位X00、X01改变到高电平。然后，两个子字线SW0P、SW1被同时选择(图24(i))，并且对存储器单元C00、C10执行双单元刷新操作(图24(j))。然后，数据被写回从中读取公共数据的存储器单元C00、C10。这防止了在低功耗模式期间存储器单元C00中所保持的数据的丢失。读出放大器激活信号PSA、NSA的“ON”和“OFF”分别表示读出放大器SA的激活和去活。

注意，刷新操作中作为存储器核心34操作时间的内部刷新周期时间IREF被设定为与正常操作模式中的内部刷新周期时间的长度相同。

图18所示的标志复位电路26与标志检测信号FDTC同步地输出与位X1相对应的标志复位信号FRAX(图24(k))。响应于标志复位信号FRAX，图13所示的标志电路30将与译码信号XD0X相对应的标志F0AX复位到高电平(图24(1))。通过将标志F0AX复位，相应的局部区域PA中的存储器单元此后以第一存储器模式(单单元操作)被访问。

根据RASZ信号的去活，译码信号XD0X被去活，并且标志输出信号S1AX、S1BX被预充电到高电平(图24(m、n))。通过标志输出信号S1AX、S1BX的预充电，标志检测信号FDTC被去活到低电平(图24(o))。根据标志检测信号FDTC的去活，主字线MW0和子字线SW0P、SW1不被选择(图24(p))。

接着，生成刷新命令REF(REFZ信号)(图24(q))。刷新地址计数器18已经被递增，并且正输出用于选择存储器单元C10的刷新地址信号REFAD。相应地，行地址信号的位X0改变到高电平(图24(r))。

与存储器单元C10相对应的标志FA0X已经通过先前的刷新操作被复位到高电平。因此，当译码信号XD0X被激活时，标志电路30只将标志输出信号S1BX改变到低电平，而标志输出信号S1AX维持在高电平(图24(s))。由于与刷新地址(X1＝“0”)相对应的标志输出信号S1AX处于高电平，所以不输出标志检测信号FDTC(图24(t))。相应地，只有一条子字线SW1被选择，并且执行第一存储器模式中的正常刷新操作(单单元操作)。注意，在低功耗模式期间，存储器单元C10中的数据不是互补的。因此，对于图24中的示例，通过该刷新操作所保持的数据并不具有任何特殊的意义。

单单元刷新操作的刷新周期时间IREF被设定为与双单元刷新操作的刷新周期时间IREF的长度相同。将刷新周期时间IREF设定为长度相同使得可以简化核心控制电路32的定时控制电路38的配置。

接着，生成刷新命令REF(REF信号)(图24(u))。刷新地址计数器18已经被递增，并且正输出用于选择存储器单元C20的刷新地址信号REFAD。相应地，行地址信号的位X1改变到高电平(图24(v))。

标志FB0X被置位到低电平。相应地，如上述的操作中一样，标志输出信号S1BX改变到低电平(图24(w))。标志检测电路28根据行地址信号的位X1选择标志输出信号S1BX，以将其输出为标志检测信号FDTC(图24(x))。然后，两个子字线SW2P、SW3被同时选择，并且对存储器单元C00、C10执行双单元刷新操作(图24(y))。此后，与标志检测信号FDTC同步地，标志复位信号FRBX被输出，并且标志F0AX被复位到高电平(图24(z1、z2))。

图25示出了一个示例，其中在返回正常操作模式之后，在第一个刷新请求REF之前提供了读命令RD。由于响应于读命令RD直到在位线BL、/BL上放大数据的操作(图25(a)到(p))都与上述图24的操作相同，所以使用了相同的参考符号。

在通过双单元操作被保持在存储器单元C00、C10中的数据在读出放大器SA中被放大之后，图1所示的列译码器CDEC对列地址信号CAD译码，并将图9所示的与存储器单元C00相对应的列选择信号CL0激活预定的一段时间(图25(q))。列选择信号CL0引起相应的列开关CSW接通，使得互补位线BL、/BL被选择性连接到数据总线DB。然后，存储器单元C00中所保持的数据在读出缓冲器SB中被放大，之后经由公共数据总线CDB从数据输入/输出端DQ被输出(图25(r))。

读操作中的存储器核心34的操作时间由内部读周期时间IRD表示。内部读周期时间IRD在数据保持模式和正常操作模式中具有相同的长度。此外，内部读周期时间IRD的长度与内部刷新周期时间IREF和内部写周期时间IWR1(后面描述的图28)的长度相同，其中所述内部刷新周期时间IREF是刷新操作中存储器核心34的操作时间，内部写周期时间IWR1是写操作中存储器核心34的操作时间。内部写周期时间IWR1是用于不包括双单元操作的写操作的时间，并且在保持模式和正常操作模式两者中长度相同。用于包括双单元操作的写操作的时间由内部写周期时间IWR2(后面描述的图26)表示。

在读命令RD之后，生成与存储器单元C00相对应的刷新命令REF(图25(s))。标志F0AX已经通过与读操作相对应的双单元操作被复位到高电平。相应地，如图24(q)到(t)中一样，执行第一存储器模式中的单单元操作(图25(t))。类似地，与存储器单元C10相对应的刷新操作也是单单元操作(图25(u))。

图26示出了一个示例，其中在返回正常操作模式之后，在第一个刷新请求REF之前提供了写命令WR。换句话说，图26示出了对与置位状态中的标志FAX(F0AX，F1AX，…)、FBX(F1BX，F2BX，…)相对应的局部区域PA的写操作。

当标志FAX、FBX处于置位状态中时，在内部写周期时间IWR2中执行写操作。在内部写周期时间IWR2中，RASZ信号的激活时段被设定得长于内部写周期时间IWR1中的激活时段(图26(a))。依照RASZ信号的激活时段，译码信号XD0X和标志输出信号S1AX、S1BX的输出时段也被加长了(图26(b、c))。

如下面所示的，内部写周期时间IWR2包括一个刷新周期和一个写周期。在刷新周期和写周期期间，读出放大器SA保持被激活。这可以降低激活读出放大器的频率，并且可以使得内部写周期时间IWR2短于刷新周期时间IREF和写周期时间IWR1的和。例如，内部写周期时间IWR2的长度可以是写周期时间IWR1的1.5到1.7倍。

根据译码信号XD0X输出标志输出信号S1AX、S1BX(图26(d))以激活标志检测信号FDTC(图26(e))的操作，以及响应于标志检测信号FDTC的激活而输出标志复位信号FRAX(图26(f))以复位标志FA0X(图26(g))的操作，与上述图24的操作相同。此外，标志检测信号FDTC的激活引起子字线SW0P、SW1同时被激活(图26(h))，并且开始双单元操作(图26(i))。然后，数据被写回从其读取公共数据的存储器单元C00、C10。

从RASZ信号的激活开始经过延迟电路DELAY1的延迟时间之后，图13所示的标志检测电路28将节点ND8改变到高电平，以去活标志检测信号FDTC，而不管标志输出信号S1AX如何(图26(j))。响应于标志检测信号FDTC的去活，图10所示的1/4字译码器44使得译码信号X00不被选择。相应地，子字线SW0P(X0＝“0”)不被选择(图26(k))。结果，双单元操作结束，并且只有子字线SW1(X0＝“1”)被保持选择(图26(1))。因此，1/4字译码器44操作为字控制电路，其在读出放大器SA的激活期间，使与未被指定为写目标的局部区域PA中的存储器单元C00连接的子字线SW0P不被选择。在子字线SW1被选择的时段期间，读出放大器SA保持被激活。

此后，写数据DT经由数据总线DB被提供到位线BL、/BL，并且该数据只被写入与被选择的子字线SW1相连的存储器单元C10(图26(m))。即，响应于写命令WR执行了写操作，并且新数据被写入被指定为写目标的存储器单元C10。注意，写数据DT与写命令WR同步地被提供到数据输入/输出端DQ(图26(n))。

因此，在存储器单元C00中所保持的数据通过双单元操作被刷新之后，数据被写入存储器单元C10，这使得可以直接从低功耗模式转移到正常操作模式，而不在存储器单元C00中引起任何数据丢失。之后，如图25所示，顺序执行与存储器单元C00和存储器单元C10相对应的单单元刷新操作(图26(o、p))。

图27到图29示出了在外部系统没有识别出刷新操作时，执行正常操作模式中的刷新操作的方法。利用该方法，具有DRAM存储器核心的伪SRAM如同SRAM一样操作。

图27示出了外部命令周期时间EXTC与内部读周期时间IRD之间的关系。

外部命令周期时间EXTC是从伪SRAM的外部部分提供的操作命令(在该示例中是读命令RD)的提供周期。在本实施例中，外部命令周期时间EXTC被设定为与内部读周期时间IRD(或者写周期时间IWR1)和内部刷新周期时间IREF的和相等的一个值。这保证了即使当读命令RD以最小周期被连续地提供时，也可在内部读周期时间IRD之间插入内部刷新周期时间IREF。

图28示出了外部命令周期时间EXTC与内部写周期时间IWR1之间的关系。

由于内部写周期时间IWR1的长度等于内部读周期时间IRD的长度，所以外部命令周期时间EXTC被设定为与内部写周期时间IWR1和内部刷新周期时间IREF的和相等的一个值。这保证了即使当写命令WR以最小周期被连续地提供时，也可在内部写周期时间IWR1之间插入内部刷新周期IREF。

图29示出了外部命令周期时间EXTC与内部写周期时间IWR2之间的关系。

外部命令周期时间EXTC被设定为比内部写周期时间IWR2和内部刷新周期时间IREF的和小的一个值。如图26中所描述的，包括双单元操作的内部写周期时间IWR2大于内部写周期时间IWR1。因此，当在以最小周期连续地提供的写命令WR之间插入内部刷新周期IREF时，内部写周期IWR2被临时延迟。但是，随着内部写周期IWR2被重复若干次，与写命令WR的偏离被消除了。结果，即使当连续地出现包括双单元操作的内部写周期IWR2时，也可以在外部系统没有识别出刷新操作的情况下执行刷新操作。

图30示出了第一实施例的伪SRAM的操作。图形下部的时序图是图形上部的时序图的延续。

在正常操作模式中，响应于刷新控制信号REFZ选择一个子字线SW(单单元操作)。当CE信号改变到低电平以将正常操作模式改变到公共刷新模式时，为了首先选择局部字线SWP，图33所示的刷新地址计数器18的复位电路54a与模式信号MODE2的上升沿同步地将用于生成行地址信号RAD2的最低位X0的计数器54b复位。

在全部局部字线SWP被选择之后，操作模式从公共刷新模式转移到局部刷新模式。在局部刷新模式中，执行基于单刷新控制信号REFZ而选择两个相邻子字线SW的双单元操作(刷新操作)。

当CE信号在局部刷新模式期间改变到高电平时，操作模式直接转移到正常操作模式。在改变到正常操作模式之后，根据标志FAX、FBX执行双单元操作或者单单元操作。

在上述这个实施例中，在数据保持模式期间，数据被保持在第二存储器模式中的多个存储器单元中，其中第二存储器模式是所谓的局部技术与双单元技术的结合，使得相比于第一存储器模式，可以使得数据保持时间更长。结果，可以大大降低存储器单元的刷新频率，得到数据保持模式期间的功耗的很大降低。

为每个局部区域PA都形成了用于指示存储器单元的存储器模式的标志FAX、FBX，并且第一次访问需要在第二存储器模式中在每个局部区域PA中执行。这可以防止所访问的存储器单元中的数据丢失。

为每个局部区域PA都形成了用于指示存储器单元的存储器模式的标志FAX、FBX，并且在从数据保持模式改变到正常操作模式的时候，根据标志FAX、FBX访问存储器单元。这允许管理伪SRAM的系统即使在改变操作的期间也能自由地访问任何存储器单元。改变所需的实际时间变为零。结果，在从数据保持模式返回到正常操作模式之后，管理伪SRAM的系统立即能够访问伪SRAM。这使得例如当伪SRAM被用作蜂窝电话的工作存储器时，可以立即从待机状态返回到操作模式。

刚好在将操作从数据保持模式改变到正常操作模式之前，标志电路30将全部标志FAX、FBX置位。这使得可以保证全部局部区域PA的存储器单元的存储器模式被从第二存储器模式改变到第一存储器模式。

标志FAX、FBX的状态由标志检测电路28检测，使得可以容易地控制字译码器WDEC的1/4字译码器44的操作，这可以简化电路。

当返回到正常操作模式后的第一次访问是写操作时，在通过双单元操作执行刷新操作之后，通过单单元操作写入数据。这可以保证未被执行数据写入的局部区域PA中的存储器单元中的数据被保持，并且数据被写入预定的存储器单元。在返回到正常操作模式之后候，外部系统能够立即执行对伪SRAM的写操作。即，使能了系统的高速操作。

当刚好在返回到正常操作模式之后的第一次访问是写操作时，读出放大器SA保持被激活，并且执行双单元刷新操作和单单元写操作。这可以降低读出放大器SA的激活频率，以缩短内部写周期时间IWR2。

在返回到正常操作模式后的第一次写操作中，与未被指定为写目标的存储器单元连接的字线不被选择，而读出放大器SA保持激活。因此，利用简单的控制，可以执行双单元操作(在第二存储器模式中写回数据的操作)和单单元操作(在第一存储器模式中写数据的操作)，而读出放大器SA保持激活。

当返回到正常操作模式后的第一次访问是读操作时，通过双单元操作执行刷新操作，并且被放大的读数据被输出到数据输入/输出端DQ。这允许外部系统在返回到正常操作模式之后立即执行从伪SRAM的读操作。即，使能了系统的高速操作。

当返回到正常操作模式后的第一次访问是刷新操作时，通过双单元操作执行刷新操作。由于写回数据的刷新操作，数据被牢靠地写入已经被访问以进行刷新操作的存储器单元。因此，即使当对每个存储器单元执行单单元操作(第一存储器模式中的访问)时，数据也可以安全地被读取或者刷新。

在从正常操作模式转移到数据保持模式时，每次生成刷新命令就执行读取存储在局部存储器单元中的数据和将所读取的数据写入局部区域PA中的全部存储器单元的公共刷新操作，直到局部区域PA进入第二存储器模式状态中。由于公共刷新操作，在第一存储器模式中存储在局部存储器单元中的数据可以以第二存储器模式存储在存储器单元组的存储器单元中。每次执行刷新操作时，第一存储器模式中的存储器单元就转变为第二存储器模式中的存储器单元，使得能够从正常操作模式有效地转移到数据保持模式。

图31示出了本发明的半导体存储器的第二实施例。相同的参考标号或者符号被用于指明与第一实施例中所描述的元件相同的元件，并且将省略对它们的详细描述。

在本实施例中，代替第一实施例的刷新定时器14、刷新命令发生器16、刷新地址计数器18、标志复位电路26、标志检测电路28、标志电路30、核心控制电路32和存储器核心34，形成了刷新定时器14A、刷新命令发生器16A、刷新地址计数器18A、标志复位电路26A、标志检测电路28A、标志电路30A、核心控制电路32A和存储器核心34A。核心控制电路32A的读出放大器控制电路40A和预充电控制电路42A接收从多路转换器24输出的行地址信号RAD的两个低位X1、X0。其他配置基本上与第一实施例的相同。

图32示出了图31所示的刷新定时器14A的细节。

刷新定时器14的分频器14b、14c、14f将OSC0信号的频率分别转换为八分之一、十六分之一和六十四分之一。

图33示出了刷新定时器14A和刷新命令发生器16A的操作。

当模式信号MODE1、MODE2或MODE3处于高电平时，刷新定时器14A分别输出振荡信号OSC1、OSC2或OSC3作为刷新请求信号TREF。当模式信号MODE1或MODE3处于高电平时，刷新命令发生器16A将刷新请求信号TREF输出为刷新控制信号REFZ。当模式信号MODE2处于高电平时，刷新命令发生器16A与刷新请求信号TREF同步地输出刷新控制信号REFZ四次。

图34示出了图31所示的刷新地址计数器18A的细节。

刷新地址计数器18A具有复位电路18a，计数器18d、18e以及控制计数器18d、18e的逻辑门。计数器18d与刷新控制信号REFZ同步地执行计数操作，并生成刷新地址信号REFAD的两个低位R1、R0。当模式信号MODE3处于高电平时，计数器18d与模式信号MODE2的上升沿同步地被复位。

当模式信号MODE3处于高电平时，计数器18e与刷新控制信号REFZ同步地执行计数操作，并更新刷新地址信号REFAD的四个高位R5～2。当模式信号MODE1或MODE2处于高电平时(除去模式信号MODE2的上升沿之后的预定时段之外)，计数器18e与从计数器18d输出的地址信号R1同步地执行计数操作。

图35示出了图34所示的刷新地址计数器18A的操作。

当模式信号MODE1或MODE2处于高电平时，刷新地址计数器18A与刷新控制信号REFZ同步地将刷新地址信号的6个位R5～0顺序地加起来。此外，当模式信号MODE3处于高电平时，刷新地址计数器18A与刷新控制信号REFZ同步地将刷新地址信号的4个位R5～2顺序地加起来。此时，刷新地址信号R1、R0被固定到低电平。

图36示出了图31所示的存储器核心34A的基本部分的细节。

存储器核心34A的字译码器WDEC具有1/4字译码器44和多个分别与主字线MW(MW0，MW1，…)相对应的子字译码器46a。当模式信号MODE3处于低电平时，1/4字译码器44A根据行地址信号RAD2的两个低位X1、X0及其相反位/X1、/X0，输出译码信号X11、X10、X01、X00中的一个。当模式信号MODE3处于高电平时，1/4字译码器44A将全部译码信号X11、X10、X01、X00设定为高电平。

在本实施例中，与四条相邻的子字线(例如，SW0P、SW1、SW2、SW3)相连的存储器单元(C00、C10、C20、C30)构成每个局部区域PA。例如，子字线SW0P是与局部存储器单元C00相连的局部字线，其中在数据保持模式期间，局部存储器单元C00的数据被保持，子字线SW1、SW2、SW3是与公共存储器单元C10、C20、C30相连的公共字线，其中在数据保持模式期间，公共存储器单元C10、C20、C30的数据不被保持。

局部存储器单元C00和公共存储器单元C20连接到位线BL0，公共存储器单元C10、C30连接到位线/BL0。局部字线SW0P和公共字线SW1、SW2、SW3在数据保持模式期间彼此同步地被选择，使得四个存储器单元被同时访问(第二存储器模式，四单元操作)。然后，在正常操作模式期间在局部存储器单元C00中保持的数据在数据保持模式期间被四个存储器单元C00、C10、C20、C30保持。

在本实施例中，在存储器核心34A中形成的存储器单元MC中的四分之一是局部存储器单元。即，在数据保持模式期间，保持了与伪SRAM的存储器容量的四分之一相对应的数据。

图37示出了图36所示的1/4字译码器44A的细节。

1/4字译码器44A具有译码器44a和掩码电路44c，译码器44a对行地址信号X0、X1、/X0、/X1译码，以生成译码信号X11、X10、X01、X00，掩码电路44当模式信号MODE3或者标志检测信号FDTC处于高电平时，对行地址信号X0、/X0、X1、/X1进行掩码，以输出高电平到译码器44a。

图38示出了图31所示的读出放大器控制电路40A和预充电控制电路42A的操作。当模式信号MODE2处于低电平时的操作以及当模式信号MODE2改变到高电平时的操作与第一实施例中的操作(图12)相同。

当模式信号MODE2处于高电平时，在行地址信号X1、X0两者都改变到高电平之后，从RASZ信号的上升沿开始的延迟时间DLY2之后，读出放大器控制电路40A改变读出放大器激活信号PSA、NSA，并使读出放大器SA去活(图38(a))。当模式信号MODE2处于高电平时，在行地址信号X1、X0两者都改变到高电平之后，从RASZ信号的上升沿开始的延迟时间DLY2之后，预充电控制电路42A将预充电信号PREZ改变到高电平，并开始预充电操作(图38(b))。

因此，在公共刷新模式期间，读出放大器SA保持激活，并且位线BL、/BL的预充电被禁止，而RASZ信号被输出四次，以便将局部存储器单元C00中所保持的数据写入局部存储器单元和相邻的公共存储器单元C10、C20、C30。

图39示出了在图31中所示的标志电路30A和标志检测电路28A的细节以及字译码器WDEC的基本部分的细节。字译码器WDEC与第一实施例的字译码器WDEC(图13)相同。

为每个主字线MW(MW0，MW1，…)形成标志电路30A。每个标志电路30A具有与第一实施例的标志电路30相同的标志FAX(F0AX，F1AX，…)。标志FAX的功能与第一实施例的相同。具体地说，各个标志FAX与局部模式释放信号PREFR的脉冲同步地被置位到低电平，并且与标志复位信号同步地被复位到高电平。标志FAX的状态与译码信号XDX(XD0X，XD1X，…)同步地被输出为标志输出信号S1AX。

标志检测电路28A具有与标志输出信号线S1AX相连的锁存电路、延迟电路DELAY1以及掩码电路MSK。掩码电路MSK将标志输出信号S1AX输出为标志检测信号FDTC，并具有当提供了写命令时缩短标志检测信号FDTC的激活时段的功能。

标志电路30A和标志检测电路28A的操作与第一实施例中响应于标志F0AX的操作相同，因此，对它们的描述将被省略。

图40示出了图31所示的标志复位电路26A的细节。

标志复位电路26A具有缓冲器电路26b，以代替第一实施例中的标志复位电路26的多路转换器MUX2(图18)。其他配置与标志复位电路26的相同。在从标志检测信号FDTC的上升沿开始的预定时段之后，标志复位电路26A输出标志复位信号FRAX。

图41示出了第二实施例中在正常操作模式期间的操作。

在正常操作模式期间，类似于第一实施例(图20)，根据行地址信号RAD2，字线SW0P、SW1、SW3、SW4被独立地选择。然后，响应于外部读命令或写命令，执行读操作或写操作。响应于伪SRAM中内部生成的刷新命令，执行刷新操作。

图42示出了第二实施例中在公共刷新模式期间的操作。

在公共刷新模式中，局部存储器单元C00中所保持的数据首先被锁存在读出放大器SA中(图42(a))。接着，在读出放大器SA保持激活的时候，公共存储器单元C10、C20、C30被顺序地访问，并且读出放大器SA中锁存的数据(互补数据)被写入这些存储器单元C10、C20、C30(图42(b、c、d))。所以，互补数据被保持在局部存储器单元C00和公共存储器单元C10、C20、C30中。对全部局部区域PA执行上述操作。

图43示出了第二实施例中在局部刷新模式期间的操作。

在局部刷新模式中，局部字线SW0P和公共字线SW1、SW2、SW3同时被选择，并且局部存储器单元C00和公共存储器单元C10、C20、C30中所保持的互补数据同时被读出放大器SA放大，并被写回存储器单元C00、C10、C20、C30(四单元操作)。互补数据被保持在局部存储器单元C00和公共存储器单元C10、C20、C30中，使得相比于第一实施例，刷新周期可以进一步被加长。

上述这个实施例也可以提供与前述第一实施例相同的效果。此外，在该实施例中，单个局部存储器单元C00中所保持的数据在数据保持模式期间被保持在局部存储器单元C00和公共存储器单元C10、C20、C30中，使得可保持数据的保持时间能够被进一步加长。这可以进一步地降低刷新操作的频率，使得数据保持模式期间的功耗可以被大大降低。

前述实施例已经描述了将本发明应用于伪SRAM的示例，但是本发明并不限于这样的实施例。例如，本发明可以应用于具有自刷新功能的DRAM。

前述实施例已经描述了CE信号、/WE信号和/OE信号被用作命令信号的示例。但是，本发明并不限于这样的实施例。例如，在DRM中，行地址选通信号/RAS和列地址选通信号/CAS可以被用作命令信号。

前述实施例已经描述了当芯片使能信号CE处于低电平时操作模式被设定到数据保持模式(低功耗模式)的示例。本发明并不限于这样的实施例。例如，如下的设计也是可以接受的：经由外部接线端接收两个芯片使能信号/CE1、CE2，当/CE1处于低电平而CE2处于高电平时，正常读操作和写操作是可执行的，而当CE2信号处于低电平时，操作模式被设定到数据保持模式。

本发明并不限于上述实施例，可以作出各种修改而不脱离本发明的精神和范围。可以对部分或者全部部件作出任意改进。

实用性

根据本发明的半导体存储器，在将存储器单元的状态从第二存储器模式改变到第一存储器模式的改变操作中，第二存储器模式中的第一次访问的执行可以防止所访问的存储器单元中的数据丢失。

标志的使用允许在改变操作期间，以第二存储器模式保持数据的存储器单元与以第一存储器模式保持数据的存储器单元同时存在。当从第二存储器模式转移到第一存储器模式时，通过以与标志相符合的模式访问存储器单元，即使在改变操作期间，管理半导体存储器的系统也被允许自由地访问存储器单元。结果，可以消除实际的改变时间。

根据本发明的半导体存储器，标志置位电路在改变操作之前将全部标志置位。这保证了全部存储器单元组的存储器单元都从第二存储器模式转移到第一存储器模式。

根据本发明的半导体存储器，当第一次访问是写操作时，以第二存储器模式保持的数据被以第二存储器模式再次写回多个存储器单元。此后，数据被写入被指定为写目标的存储器单元。因此，即使当给出了对以第二存储器模式保持数据的存储器单元中的一个存储器单元的写指令时，也可以在预定的存储器单元中保持新的写数据，而没有任何原始数据的丢失。结果，即使在改变操作期间，当执行写操作时，系统也不需要等待。

根据本发明的半导体存储器，在数据从存储器单元被读取、被写回存储器单元或者写入存储器单元的时候，读出放大器保持激活。因此，可以降低激活读出放大器的频率，以缩短写操作所需的时间。

根据本发明的半导体存储器，写数据不被传送到与未被选择的字线相连的存储器单元。因此，利用简单的控制，可以在读出放大器被激活的同时，执行第二存储器模式的数据写回操作和第一存储器模式的数据写入操作。

根据本发明的半导体存储器，当第一次访问是读操作时，即使在改变操作期间，系统在执行读操作时也不需要等待。

根据本发明的半导体存储器，当第一次访问是刷新操作时，以第二存储器模式保持的数据被以第二存储器模式再次写回多个存储器单元。因此，即使当每个存储器单元此后以第一存储器模式被访问时，也可以无误地读取或刷新数据。

根据本发明的半导体存储器，即使当第一次存储器模式的存储器单元和第二存储器模式的存储器单元同时存在时，系统也可以在从数据保持模式转移到正常操作模式之后立即访问半导体存储器。

根据本发明的半导体存储器，通过公共刷新操作，每次执行刷新操作时，第一存储器模式中的存储器单元的状态就被转变到第二存储器模式，这使得能够从正常操作模式有效地改变到数据保持模式。

根据本发明的半导体存储器，通过选择单条字线或者多条字线，可以容易地访问第一存储器模式或者第二存储器模式中的存储器单元。

Claims (11)

1.一种半导体存储器，包括：

多个易失性存储器单元；

分别与所述存储器单元连接的多条字线；

多个存储器单元组，每个存储器单元组由分别与预定数量的所述字线连接的所述存储器单元组成；

控制电路，所述控制电路执行第一存储器模式和第二存储器模式的操作，所述第一存储器模式是其中每个所述存储器单元独立地保持数据的模式，所述第二存储器模式是其中每个所述存储器单元组中的存储器单元保持相同数据的模式；

多个标志，所述标志被形成以分别对应于所述存储器单元组，并且作为置位状态指示所述存储器单元以所述第二存储器模式存储数据；和

标志复位电路，所述标志复位电路在将全部所述存储器单元的状态从所述第二存储器模式改变到所述第一存储器模式的改变操作中，响应于对所述存储器单元组中的相应存储器单元组的第一次访问，复位每个所述标志。

2.根据权利要求1所述的半导体存储器，还包括

标志置位电路，所述标志置位电路在所述改变操作之前将全部所述标志置位。

3.根据权利要求1所述的半导体存储器，还包括

标志检测电路，当所述存储器单元被访问时，所述标志检测电路检测相应的标志是否被置位，其中

所述控制电路根据所述标志检测电路的检测结果，执行第一存储器模式和第二存储器模式之一的操作。

4.根据权利要求1所述的半导体存储器，其中

当所述第一次访问是写操作时，所述控制电路从存储器单元组的全部所述存储器单元读取数据，以将所读取的数据写回全部所述存储器单元，并且将数据写入所述存储器单元中被指定为写目标的一个存储器单元。

5.根据权利要求4所述的半导体存储器，还包括：

与所述存储器单元连接的位线；和

与所述位线连接的读出放大器，其中

在从所述存储器单元读取数据、将数据写回所述存储器单元以及向所述存储器单元写入数据的同时，所述控制电路保持所述读出放大器激活。

6.根据权利要求5所述的半导体存储器，还包括

字控制电路，所述字控制电路在所述读出放大器激活的时候使得字线不被选择，所述字线被连接到存储器单元组中除了被指定为写目标的存储器单元之外的存储器单元。

7.根据权利要求1所述的半导体存储器，其中

当所述第一次访问是读操作时，所述控制电路从存储器单元组的全部所述存储器单元读取数据，以将所读取的数据输出到所述半导体存储器的外部部分，并且将所读取的数据写回所述存储器单元。

8.根据权利要求1所述的半导体存储器，其中

当所述第一次访问是刷新操作时，所述控制电路从存储器单元组的全部所述存储器单元读取数据，以将所读取的数据写回所述存储器单元。

9.根据权利要求1所述的半导体存储器，还包括：

正常操作模式，其中所述半导体存储器根据外部提供的访问命令以及内部生成的刷新命令进行操作；和

数据保持模式，其中所述半导体存储器仅根据所述刷新命令进行操作，其中

在所述正常操作模式期间，数据以第一存储器模式进行存储，而在所述数据保持模式期间，数据以第二存储器模式进行存储，并且

在从所述数据保持模式到所述正常操作模式的改变操作中，所述第一存储器模式中的存储器单元和所述第二存储器模式中的存储器单元同时存在。

10.根据权利要求9所述的半导体存储器，其中：

存储器单元组的所述存储器单元包括局部存储器单元，所述局部存储器单元存储在第二存储器模式期间被保持的数据；并且

在从所述正常操作模式转移到所述数据保持模式之后，每次生成刷新命令时，所述控制电路就执行公共刷新操作，所述公共刷新操作读取所述局部存储器单元中所存储的数据以将所读取的数据写入存储器单元组的全部所述存储器单元，直到全部所述存储器单元组的状态转移到第二存储器模式。

11.根据权利要求1所述的半导体存储器，其中：

与单条字线连接的单个存储器单元以第一存储器模式保持一位数据；并且

存储器单元组的全部所述存储器单元以第二存储器模式保持数据。

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