JP6209322B2 - リフレッシュ方法及びそれを用いた半導体メモリ装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000000034 method Methods 0.000 title claims description 7
- 239000000872 buffer Substances 0.000 claims description 32
- 230000004044 response Effects 0.000 claims description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 230000003139 buffering effect Effects 0.000 claims description 12
- 230000008054 signal transmission Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Description
オートリフレッシュは、半導体メモリ装置のバンク毎にリフレッシュするパーバンクリフレッシュと全てのバンクをリフレッシュするオールバンクリフレッシュとに区分される。
図1に示すように、半導体メモリ装置はパーバンクリフレッシュコマンドPBR_CMDを入力されてイネーブルされるパーバンク選択信号PER_BS<1:4>を生成するパーバンクリフレッシュ部10と、オールバンクリフレッシュコマンドABR_CMDを入力されてイネーブルされるオールバンク選択信号ALL_BSを生成するオールバンクリフレッシュ部20と、パーバンク選択信号PER_BS<1:4>がイネーブルされる場合、第1乃至第4バンク31〜34がそれぞれリフレッシュされ、オールバンク選択信号ALL_BSがイネーブルされる場合、第1乃至第4バンク31〜34がすべてリフレッシュされるバンク部30とで構成される。
図2に示すように、本実施例による半導体メモリ装置はパーバンク選択信号生成部40、オールバンク選択信号生成部50、アドレス生成部60及びバンク部70で構成される。
図3に示すように、バンク選択部42は、第1バンク選択部420、第2バンク選択部421、第3バンク選択部422及び第4バンク選択部423を備えている。
オールバンク選択信号生成部50はオールバンクリフレッシュコマンドABR_CMDを入力されてイネーブルされる第2パルス信号ALL_PULを生成する第2パルス信号生成部51及び第2パルス信号ALL_PULを入力されて第1乃至第4レベル信号LEV<1:4>を反転バッファリングして第1乃至第4オールバンク選択信号BS2<1:4>を生成する信号伝達部52で構成される。
図4に示すように、信号伝達部52は、第1バッファ部520、第2バッファ部521、第3バッファ部522及び第4バッファ部52を備えている。第1バッファ部520は、第2パルス信号ALL_PULが入力されて第1レベル信号LEV<1>を反転バッファリングして第1オールバンク選択信号BS2<1>を生成する。第2バッファ部521は、第2パルス信号ALL_PULが入力されて第2レベル信号LEV<2>を反転バッファリングして第2オールバンク選択信号BS2<2>を生成する。、第2パルス信号ALL_PULが入力されて第3レベル信号LEV<3>を反転バッファリングして第3オールバンク選択信号BS2<3>を生成する。第4バッファ部52は、第2パルス信号ALL_PULが入力されて第4レベル信号LEV<4>を反転バッファリングして第4オールバンク選択信号BS2<4>を生成する。
第1バンクでは、第1パーバンク選択信号BS1<1>又は第1オールバンク選択信号BS2<1>がイネーブルされる場合、内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。第2バンク72では、第2パーバンク選択信号BS1<2>又は第2オールバンク選択信号BS2<2>がイネーブルされる場合、内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。第3バンク73では、第3パーバンク選択信号BS1<3>又は第3オールバンク選択信号BS2<3>がイネーブルされる場合、内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。第4バンクでは、第4パーバンク選択信号BS1<4>又は第4オールバンク選択信号BS2<4>がイネーブルされる場合、内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。
バンク部70の第1バンク71はロジックハイレベルの第1パーバンク選択信号BS1<1>が入力されてアドレスADD<1:N>の組み合わせによってリフレッシュが行われる。この時、第2乃至第4バンク72〜74はロジックローレベルの第2乃至第4パーバンク選択信号BS1<2:4>が入力されてリフレッシュが行われない。
バンク部70の第1バンク71はロジックローレベルの第1パーバンク選択信号BS1<1>が入力されてリフレッシュが行われない。第2バンク72はロジックハイレベルの第2パーバンク選択信号BS1<2>が入力されて内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。この時、第3及び第4バンク73〜74はロジックローレベルの第3及び第4パーバンク選択信号BS1<3:4>が入力されてリフレッシュが行われない。
バンク部70の第1バンク71はロジックローレベルの第1オールバンク選択信号BS2<1>が入力されてリフレッシュが行われない。第2バンク72はロジックローレベルの第2オールバンク選択信号BS2<2>が入力されてリフレッシュが行われない。第3バンク73はロジックハイレベルの第3オールバンク選択信号BS2<3>が入力されて内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。第4バンク74はロジックハイレベルの第4オールバンク選択信号BS2<4>が入力されて内部アドレスADD<1:N>の組み合わせによってリフレッシュが行われる。
Claims (23)
- オールバンクリフレッシュコマンドが入力された場合に動作し、パーバンクリフレッシュコマンドに応じてリフレッシュが行われたか否かを示すバンク毎のレベル信号を受信してバンク毎のオールバンク選択信号を生成するオールバンク選択信号生成部;及び
前記オールバンク選択信号に応じてリフレッシュが行われるか、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を備え、
バンク毎の前記オールバンク選択信号は、それぞれ、対応する前記レベル信号がディセイブルされる場合にイネーブルされ、前記パーバンク選択信号によってリフレッシュが行われなかったバンクを選択する信号である半導体メモリ装置。 - 前記オールバンク選択信号は、前記レベル信号がイネーブルされる場合ディセイブルされる信号である請求項1に記載の半導体メモリ装置。
- 前記オールバンク選択信号生成部は、
前記オールバンクリフレッシュコマンドに応じてイネーブルされる第1パルス信号を生成する第1パルス信号生成部;及び
前記第1パルス信号に応じて前記レベル信号をバッファリングして前記オールバンク選択信号を生成する信号伝達部を含む請求項1に記載の半導体メモリ装置。 - 前記信号伝達部は、
前記第1パルス信号に応じて第1レベル信号を反転バッファリングして第1オールバンク選択信号を生成する第1バッファ部;及び
前記第1パルス信号に応じて第2レベル信号を反転バッファリングして第2オールバンク選択信号を生成する第2バッファ部を含む請求項3に記載の半導体メモリ装置。 - パーバンクリフレッシュコマンドに応じて前記レベル信号及び前記パーバンク選択信号を生成するパーバンク選択信号生成部をさらに含む請求項4に記載の半導体メモリ装置。
- 前記パーバンク選択信号生成部は、
前記パーバンクリフレッシュコマンドに応じてイネーブルされる第2パルス信号を生成する第2パルス信号生成部;及び
前記第2パルス信号に応じてイネーブルされる前記レベル信号を保存し、前記レベル信号に応じてイネーブルされる前記パーバンク選択信号を生成するバンク選択部を含む請求項5に記載の半導体メモリ装置。 - 前記複数のバンクは2つのバンクであり、
前記バンク選択部は、
前記第2パルス信号に応じて第1ノードに伝達される電源電圧をバッファリングして第1レベル信号及び第1パーバンク選択信号を生成する第1バンク選択部;
前記第2パルス信号に応じて第2ノードに伝達される前記第1レベル信号をバッファリングして第2レベル信号及び第2パーバンク選択信号を生成する第2バンク選択部;及び
内部電圧のレベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされるリセット信号、前記第2レベル信号及び前記第1パルス信号のうち少なくともいずれか1つがイネーブルされる場合は前記第1及び第2ノードを初期化する初期化信号を生成する初期化信号生成部を含む請求項6に記載の半導体メモリ装置。 - 前記第1バンク選択部は、
前記第2パルス信号に応じて前記電源電圧をバッファリングしてイネーブルされる前記第1レベル信号を保存する第1ラッチ部;及び
前記第1レベル信号がイネーブルされる場合はイネーブルされる前記第1パーバンク選択信号を生成する第1論理部を含む請求項7に記載の半導体メモリ装置。 - 前記第2バンク選択部は、
前記第2パルス信号に応じて前記第1レベル信号をバッファリングしてイネーブルされる前記第2レベル信号を保存する第2ラッチ部;及び
前記第2レベル信号がイネーブルされる場合はイネーブルされる前記第2パーバンク選択信号を生成する第2論理部を含む請求項7に記載の半導体メモリ装置。 - 前記第1パルス信号又は前記第2パルス信号が入力される場合は内部アドレスを生成するアドレス生成部をさらに含む請求項7に記載の半導体メモリ装置。
- 前記バンク部は、
前記第1パーバンク選択信号又は前記第1オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第1バンク;及び
前記第2パーバンク選択信号又は前記第2オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第2バンクを含む請求項10に記載の半導体メモリ装置。 - パーバンクリフレッシュコマンドが入力される場合はイネーブルされる第1パルス信号に応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を保存し、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号を生成するバンク選択部;
オールバンクリフレッシュコマンドが入力される場合はイネーブルされる第2パルス信号に応じて前記レベル信号を伝達してオールバンク選択信号を生成する信号伝達部;及び
前記パーバンク選択信号又は前記オールバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を備え、
バンク毎の前記オールバンク選択信号は、それぞれ、対応する前記レベル信号がディセイブルされる場合にイネーブルされ、前記パーバンク選択信号によってリフレッシュが行われなかったバンクを選択する信号である半導体メモリ装置。 - 前記オールバンク選択信号は前記レベル信号がイネーブルされる場合はディセイブルされる信号である請求項12に記載の半導体メモリ装置。
- 前記バンク選択部は、
前記第1パルス信号に応じて第1ノードに伝達される電源電圧をバッファリングして第1レベル信号及び第1パーバンク選択信号を生成する第1バンク選択部;
前記第1パルス信号に応じて第2ノードに伝達される前記第1レベル信号をバッファリングして第2レベル信号及び第2パーバンク選択信号を生成する第2バンク選択部;及び
内部電圧のレベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされるリセット信号、前記第2レベル信号及び前記第2パルス信号のうち少なくともいずれか1つがイネーブルされる場合は前記第1及び第2ノードを初期化する初期化信号を生成する初期化信号生成部を含む請求項12に記載の半導体メモリ装置。 - 前記第1バンク選択部は、
前記第1パルス信号に応じて前記電源電圧をバッファリングしてイネーブルされる前記第1レベル信号を保存する第1ラッチ部;及び
前記第1レベル信号がイネーブルされる場合はイネーブルされる前記第1パーバンク選択信号を生成する第1論理部を含む請求項14に記載の半導体メモリ装置。 - 前記第2バンク選択部は、
前記第1パルス信号に応じて前記第1レベル信号をバッファリングしてイネーブルされる前記第2レベル信号を保存する第2ラッチ部;及び
前記第2レベル信号がイネーブルされる場合はイネーブルされる前記第2パーバンク選択信号を生成する第2論理部を含む請求項14に記載の半導体メモリ装置。 - 前記信号伝達部は、
前記第2パルス信号に応じて前記第1レベル信号を反転バッファリングして第1オールバンク選択信号を生成する第1バッファ部;及び
前記第2パルス信号に応じて前記第2レベル信号を反転バッファリングして第2オールバンク選択信号を生成する第2バッファ部を含む請求項14に記載の半導体メモリ装置。 - 前記第1パルス信号又は前記第2パルス信号が入力される場合は内部アドレスを生成するアドレス生成部をさらに含む請求項17に記載の半導体メモリ装置。
- 前記バンク部は、
前記第1パーバンク選択信号又は前記第1オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第1バンク;及び
前記第2パーバンク選択信号又は前記第2オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第2バンクを含む請求項18に記載の半導体メモリ装置。 - パーバンクリフレッシュコマンドに応じてイネーブルされる第1及び第2レベル信号を保存し、前記第1及び第2レベル信号がイネーブルされる場合はイネーブルされる第1及び第2パーバンク選択信号に応じてリフレッシュが行われるバンクを選択する第1ステップ;及び
オールバンクリフレッシュコマンドに応じて前記第1及び第2レベル信号を伝達して生成される第1及び第2オールバンク選択信号に応じてリフレッシュが行われるバンクを選択する第2ステップを含み、
前記第1及び第2オールバンク選択信号は、それぞれ、対応する前記第1及び第2レベル信号がディセイブルされる場合にイネーブルされ、前記第1及び第2パーバンク選択信号によってリフレッシュが行われなかったバンクを選択する信号であり、
前記バンクの数は2個であって、前記第1レベル信号、前記第1パーバンク選択信号及び前記第1オールバンク選択信号が、2個の前記バンクのうちの一方に対応し、前記第2レベル信号、前記第2パーバンク選択信号及び前記第2オールバンク選択信号が、2個の前記バンクのうちの他方に対応するリフレッシュ方法。 - 前記第1オールバンク選択信号は前記第1レベル信号がイネーブルされる場合はディセイブルされ、前記第2オールバンク選択信号は前記第2レベル信号がイネーブルされる場合はディセイブルされる信号である請求項20に記載のリフレッシュ方法。
- 前記第1ステップは、
前記パーバンクリフレッシュコマンドに応じてイネーブルされる第1パルス信号を生成するステップ;
前記第1パルス信号に応じて前記第1及び第2レベル信号を生成するステップ;及び
前記第1及び第2レベル信号に応じてイネーブルされる前記第1及び第2パーバンク選択信号を生成するステップを含む請求項20に記載のリフレッシュ方法。 - 前記第2ステップは、
前記オールバンクリフレッシュコマンドに応じてイネーブルされる第2パルス信号を生成するステップ;及び
前記第2パルス信号に応じて前記第1及び第2レベル信号を反転バッファリングして前記第1及び第2オールバンク選択信号を生成するステップを含む請求項20に記載のリフレッシュ方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120053907A KR20130129786A (ko) | 2012-05-21 | 2012-05-21 | 리프래쉬 방법과 이를 이용한 반도체 메모리 장치 |
KR10-2012-0053907 | 2012-05-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013242951A JP2013242951A (ja) | 2013-12-05 |
JP6209322B2 true JP6209322B2 (ja) | 2017-10-04 |
Family
ID=49581193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012220858A Active JP6209322B2 (ja) | 2012-05-21 | 2012-10-03 | リフレッシュ方法及びそれを用いた半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8830778B2 (ja) |
JP (1) | JP6209322B2 (ja) |
KR (1) | KR20130129786A (ja) |
CN (1) | CN103426462B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160133073A (ko) * | 2015-05-11 | 2016-11-22 | 에스케이하이닉스 주식회사 | 초기화 동작을 수행하는 반도체장치 및 반도체시스템 |
KR102509328B1 (ko) * | 2016-08-29 | 2023-03-15 | 에스케이하이닉스 주식회사 | 전압 스위치 장치 및 이를 구비하는 반도체 메모리 장치 |
CN106373601B (zh) * | 2016-10-19 | 2019-02-19 | 成都益睿信科技有限公司 | 一种自刷新的脉冲发生器 |
KR102408867B1 (ko) * | 2017-12-20 | 2022-06-14 | 삼성전자주식회사 | 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법 |
CN115910140B (zh) * | 2021-08-09 | 2024-07-19 | 长鑫存储技术有限公司 | 刷新计数器电路、刷新计数方法及半导体存储 |
CN117198358A (zh) * | 2022-05-30 | 2023-12-08 | 长鑫存储技术有限公司 | 一种刷新地址产生电路 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57203289A (en) * | 1981-06-10 | 1982-12-13 | Nec Corp | Refresh controlling system |
JP4381013B2 (ja) * | 2003-03-17 | 2009-12-09 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
JP4194561B2 (ja) * | 2003-04-23 | 2008-12-10 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
CN100452239C (zh) * | 2003-04-24 | 2009-01-14 | 富士通微电子株式会社 | 半导体存储器 |
JP4561089B2 (ja) * | 2003-12-10 | 2010-10-13 | ソニー株式会社 | 記憶装置 |
US7164615B2 (en) * | 2004-07-21 | 2007-01-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing auto refresh in the self refresh mode |
JP2006099877A (ja) * | 2004-09-29 | 2006-04-13 | Toshiba Corp | 同期型半導体記憶装置 |
US7930471B2 (en) | 2004-11-24 | 2011-04-19 | Qualcomm Incorporated | Method and system for minimizing impact of refresh operations on volatile memory performance |
KR100607334B1 (ko) * | 2004-12-30 | 2006-08-01 | 주식회사 하이닉스반도체 | 슈도 에스램의 리프레쉬 제어 회로 |
JP2008310840A (ja) * | 2007-06-12 | 2008-12-25 | Toshiba Corp | 半導体記憶装置 |
KR100909630B1 (ko) * | 2007-11-02 | 2009-07-27 | 주식회사 하이닉스반도체 | 어드레스 카운터 회로 |
KR20090126976A (ko) | 2008-06-05 | 2009-12-09 | 주식회사 하이닉스반도체 | 자동 리프레쉬 제어회로 |
JP5478855B2 (ja) * | 2008-08-08 | 2014-04-23 | ルネサスエレクトロニクス株式会社 | 不揮発性メモリ制御方法及び半導体装置 |
JP2010170596A (ja) * | 2009-01-20 | 2010-08-05 | Elpida Memory Inc | 半導体記憶装置 |
JP2011233190A (ja) * | 2010-04-26 | 2011-11-17 | Elpida Memory Inc | 半導体装置及び選択方法 |
KR20120048841A (ko) | 2010-11-08 | 2012-05-16 | 에스케이하이닉스 주식회사 | 적층 반도체 패키지 |
-
2012
- 2012-05-21 KR KR1020120053907A patent/KR20130129786A/ko not_active Application Discontinuation
- 2012-09-13 US US13/613,430 patent/US8830778B2/en active Active
- 2012-10-03 JP JP2012220858A patent/JP6209322B2/ja active Active
- 2012-10-10 CN CN201210381052.9A patent/CN103426462B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013242951A (ja) | 2013-12-05 |
CN103426462A (zh) | 2013-12-04 |
KR20130129786A (ko) | 2013-11-29 |
US8830778B2 (en) | 2014-09-09 |
US20130308394A1 (en) | 2013-11-21 |
CN103426462B (zh) | 2018-01-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150930 |
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A977 | Report on retrieval |
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