JP2013242951A - リフレッシュ方法及びそれを用いた半導体メモリ装置 - Google Patents

リフレッシュ方法及びそれを用いた半導体メモリ装置 Download PDF

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Abstract

【課題】リフレッシュ方法及びそれを用いた半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置は、オールバンクリフレッシュコマンドに応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を伝達してオールバンク選択信号を生成するオールバンク選択信号生成部及び前記オールバンク選択信号に応じてリフレッシュが行われるか、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む。
【選択図】図２

Description

本発明は、リフレッシュ方法及びそれを用いた半導体メモリ装置に関する。
一般に、半導体メモリ装置では、データ信号が書き込まれる複数のメモリセルに蓄積された電荷量に応じてデータ信号が「１」又は「０」と読み出される。ところが、時間が経過するに伴いメモリセルに蓄積された電荷が放出されて「１」又は「０」を判定することが難しくなるため、一定の時間間隔ごとにメモリセルに書き込まれたデータ信号を増幅して再書き込みするオートリフレッシュ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）動作が行われる。
オートリフレッシュは、半導体メモリ装置のバンク毎にリフレッシュするパーバンクリフレッシュと全てのバンクをリフレッシュするオールバンクリフレッシュとに区分される。
図１は、従来技術のオートリフレッシュが行われる半導体メモリ装置を示したブロック図である。
図１に示すように、半導体メモリ装置はパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されてイネーブルされるパーバンク選択信号ＰＥＲ＿ＢＳ＜１：４＞を生成するパーバンクリフレッシュ部１０と、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤを入力されてイネーブルされるオールバンク選択信号ＡＬＬ＿ＢＳを生成するオールバンクリフレッシュ部２０と、パーバンク選択信号ＰＥＲ＿ＢＳ＜１：４＞がイネーブルされる場合、第１乃至第４バンク３１〜３４がそれぞれリフレッシュされ、オールバンク選択信号ＡＬＬ＿ＢＳがイネーブルされる場合、第１乃至第４バンク３１〜３４がすべてリフレッシュされるバンク部３０とで構成される。
このように構成された半導体メモリ装置の動作を図１を参照して説明する。パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されて第１及び第２バンク３１、３２がリフレッシュされた後、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合の動作を説明すれば次のとおりである。
まず、パーバンクリフレッシュ部１０はパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されて第１及び第２パーバンク選択信号ＰＥＲ＿ＢＳ＜１：２＞をイネーブルさせ、第３及び第４パーバンク選択信号ＰＥＲ＿ＢＳ＜１：２＞をディセイブルさせる。この時、第１及び第２バンク３１、３２はイネーブルされる第１及び第２パーバンク選択信号ＰＥＲ＿ＢＳ＜１：２＞を入力されてリフレッシュが行われる。そして、第３及び第４バンク３３、３４はディセイブルされる第３及び第４パーバンク選択信号ＰＥＲ＿ＢＳ＜３：４＞を入力されてリフレッシュが行われない。
次に、オールバンクリフレッシュ部２０はオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤを入力されてオールバンク選択信号ＡＬＬ＿ＢＳをイネーブルさせる。この時、第１乃至第４バンク３１〜３４はイネーブルされるオールバンク選択信号ＡＬＬ＿ＢＳを入力されてリフレッシュが行われる。
このように構成された半導体メモリ装置は、パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤが入力されて第１及び第２バンク３１、３２がリフレッシュされた後、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合、第１乃至第４バンク３１〜３４がすべてリフレッシュされるため、第１及び第２バンク３１、３２が再度リフレッシュされてしまい、不要な電流消耗が生じてしまう。
本発明は、リフレッシュが行われたバンクに対しては重複してリフレッシュが行われないようにして不要な電流消耗を減少できる半導体メモリ装置を提供する。
このために、本発明は、オールバンクリフレッシュコマンドに応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を伝達してオールバンク選択信号を生成するオールバンク選択信号生成部及び前記オールバンク選択信号に応じてリフレッシュが行われるか、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む半導体メモリ装置を提供する。
また、本発明は、パーバンクリフレッシュコマンドが入力される場合はイネーブルされる第１パルス信号に応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を保存し、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号を生成するバンク選択部とオールバンクリフレッシュコマンドが入力される場合はイネーブルされる第２パルス信号に応じて前記レベル信号を伝達してオールバンク選択信号を生成する信号伝達部及び前記パーバンク選択信号又は前記オールバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む半導体メモリ装置を提供する。
また、本発明はパーバンクリフレッシュコマンドに応じてイネーブルされる第１及び第２レベル信号を保存し、前記第１及び第２レベル信号がイネーブルされる場合はイネーブルされる第１及び第２パーバンク選択信号に応じてリフレッシュが行われたバンクを選択する第１ステップ及びオールバンクリフレッシュコマンドに応じて前記第１及び第２レベル信号を伝達して生成される第１及び第２オールバンク選択信号に応じてリフレッシュが行われたバンクを選択する第２ステップを含むリフレッシュ方法を提供する。
従来技術のオートリフレッシュが行われる半導体メモリ装置を示したブロック図である。 本発明の一実施の形態による半導体メモリ装置の構成を示したブロック図である。 図２に示すパーバンク選択信号生成部に含まれたバンク選択部の回路図である。 図２に示すオールバンク選択信号生成部に含まれた信号伝達部の回路図である。
図２は、本発明の一実施の形態による半導体メモリ装置の構成を示したブロック図である。
図２に示すように、本実施例による半導体メモリ装置はパーバンク選択信号生成部４０、オールバンク選択信号生成部５０、アドレス生成部６０及びバンク部７０で構成される。
パーバンク選択信号生成部４０は、パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤが入力されてイネーブルされる第１パルス信号ＰＥＲ＿ＰＵＬを生成する第１パルス信号生成部４１と、第１パルス信号ＰＥＲ＿ＰＵＬが入力されてイネーブルされる第１乃至第４レベル信号ＬＥＶ＜１：４＞を生成し、第１乃至第４レベル信号ＬＥＶ＜１：４＞がイネーブルされる場合はイネーブルされる第１乃至第４パーバンク選択信号ＢＳ１＜１：４＞を生成するバンク選択部４２で構成される。
さらに具体的にバンク選択部４２の構成を図３を参照して説明すれば次のとおりである。
図３に示すように、バンク選択部４２は、第１バンク選択部４２０、第２バンク選択部４２１、第３バンク選択部４２２及び第４バンク選択部４２３を備えている。
第１バンク選択部４２０は、第１パルス信号ＰＥＲ＿ＰＵＬが入力され電源電圧ＶＤＤをバッファリングして第１レベル信号ＬＥＶ＜１＞及び第１パーバンク選択信号ＢＳ１＜１＞を生成する。第２バンク選択部４２１は、第１パルス信号ＰＥＲ＿ＰＵＬが入力されて第１レベル信号ＬＥＶ＜１＞をバッファリングして第２レベル信号ＬＥＶ＜２＞及び第２パーバンク選択信号ＢＳ１＜２＞を生成する。第３バンク選択部４２２は、第１パルス信号ＰＥＲ＿ＰＵＬが入力されて第２レベル信号ＬＥＶ＜２＞をバッファリングして第３レベル信号ＬＥＶ＜３＞及び第３パーバンク選択信号ＢＳ１＜３＞を生成する。第４バンク選択部４２３は、第１パルス信号ＰＥＲ＿ＰＵＬを入力されて第３レベル信号ＬＥＶ＜３＞をバッファリングして第４レベル信号ＬＥＶ＜４＞及び第４パーバンク選択信号ＢＳ１＜４＞を生成する。
第１バンク選択部４２０は、第１パルス信号ＰＥＲ＿ＰＵＬの１番目のパルスが入力される場合、第１ノードｎｄ４０に伝達された電源電圧ＶＤＤをラッチし、電源電圧ＶＤＤをバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第１レベル信号ＬＥＶ＜１＞を生成する第１ラッチ部４２００及び第１レベル信号ＬＥＶ＜１＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第１パーバンク選択信号ＢＳ１＜１＞を生成する第１論理部４２０１で構成される。
第２バンク選択部４２１は、第１パルス信号ＰＥＲ＿ＰＵＬの２番目のパルスが入力される場合、第２ノードｎｄ４１に伝達された第１レベル信号ＬＥＶ＜１＞をラッチし、第１レベル信号ＬＥＶ＜１＞をバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第２レベル信号ＬＥＶ＜２＞を生成する第２ラッチ部４２１０及び第２レベル信号ＬＥＶ＜２＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第２パーバンク選択信号ＢＳ１＜２＞を生成する第２論理部４２１１で構成される。
第３バンク選択部４２２は、第１パルス信号ＰＥＲ＿ＰＵＬの３番目のパルスが入力される場合、第３ノードｎｄ４２に伝達された第２レベル信号ＬＥＶ＜２＞をラッチし、第２レベル信号ＬＥＶ＜２＞をバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第３レベル信号ＬＥＶ＜３＞を生成する第３ラッチ部４２２０及び第３レベル信号ＬＥＶ＜３＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第３パーバンク選択信号ＢＳ１＜３＞を生成する第３論理部４２２１で構成される。
第４バンク選択部４２３は、第１パルス信号ＰＥＲ＿ＰＵＬの４番目のパルスが入力される場合、第４ノードｎｄ４３に伝達された第３レベル信号ＬＥＶ＜３＞をラッチし、第３レベル信号ＬＥＶ＜３＞をバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第４レベル信号ＬＥＶ＜４＞を生成する第４ラッチ部４２３０及び第４レベル信号ＬＥＶ＜４＞がロジックローレベルからロジックハイレベルにイネーブルされる場合はイネーブルされる第４パーバンク選択信号ＢＳ１＜４＞を生成する第４論理部４２３１で構成される。
そして、バンク選択部４２、はリセット信号ＲＳＴ、第４レベル信号ＬＥＶ＜４＞及び第２パルス信号ＡＬＬ＿ＰＵＬを不定論理和計演算を行って第１乃至第４ノードｎｄ４０〜ｎｄ４３をロジックローレベルに初期化させるための初期化信号ＲＳＴＢを生成する初期化信号生成部４２４をさらに含む。ここで、リセット信号ＲＳＴは半導体メモリ装置の内部電圧レベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされる信号である。
すなわち、バンク選択部４２はパワーアップ区間と第４レベル信号ＬＥＶ＜４＞がイネーブルされる場合及び第２パルス信号ＡＬＬ＿ＰＵＬがイネーブルされる場合、第１乃至第４ノードｎｄ４０〜ｎｄ４３をロジックローレベルに初期化させて第１乃至第４レベル信号ＬＥＶ＜１：４＞をディセイブルさせる。
オールバンク選択信号生成部５０はオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤを入力されてイネーブルされる第２パルス信号ＡＬＬ＿ＰＵＬを生成する第２パルス信号生成部５１及び第２パルス信号ＡＬＬ＿ＰＵＬを入力されて第１乃至第４レベル信号ＬＥＶ＜１：４＞を反転バッファリングして第１乃至第４オールバンク選択信号ＢＳ２＜１：４＞を生成する信号伝達部５２で構成される。
さらに具体的に信号伝達部５２の構成を図４を参照して説明すれば次のとおりである。
図４に示すように、信号伝達部５２は、第１バッファ部５２０、第２バッファ部５２１、第３バッファ部５２２及び第４バッファ部５２を備えている。第１バッファ部５２０は、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第１レベル信号ＬＥＶ＜１＞を反転バッファリングして第１オールバンク選択信号ＢＳ２＜１＞を生成する。第２バッファ部５２１は、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第２レベル信号ＬＥＶ＜２＞を反転バッファリングして第２オールバンク選択信号ＢＳ２＜２＞を生成する。、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第３レベル信号ＬＥＶ＜３＞を反転バッファリングして第３オールバンク選択信号ＢＳ２＜３＞を生成する。第４バッファ部５２は、第２パルス信号ＡＬＬ＿ＰＵＬが入力されて第４レベル信号ＬＥＶ＜４＞を反転バッファリングして第４オールバンク選択信号ＢＳ２＜４＞を生成する。
アドレス生成部６０は、第１パルス信号ＰＥＲ＿ＰＵＬ又は第２パルス信号ＡＬＬ＿ＰＵＬが入力される場合、内部アドレスＡＤＤ＜１：Ｎ＞をカウントして生成する。
バンク部７０は、第１バンク７１、第２バンク７２、第３バンク７３及び第４バンク７４を備えている。
第１バンクでは、第１パーバンク選択信号ＢＳ１＜１＞又は第１オールバンク選択信号ＢＳ２＜１＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第２バンク７２では、第２パーバンク選択信号ＢＳ１＜２＞又は第２オールバンク選択信号ＢＳ２＜２＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第３バンク７３では、第３パーバンク選択信号ＢＳ１＜３＞又は第３オールバンク選択信号ＢＳ２＜３＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第４バンクでは、第４パーバンク選択信号ＢＳ１＜４＞又は第４オールバンク選択信号ＢＳ２＜４＞がイネーブルされる場合、内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。
このように構成された半導体メモリ装置のリフレッシュ動作を図２乃至図４を参照してパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されてリフレッシュ動作を行っている間にオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合を説明するが、パーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤによって第１及び第２バンク７１、７２がリフレッシュされた後、オールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力される場合の動作を説明すれば次のとおりである。
まず、パーバンク選択信号生成部４０の第１パルス信号生成部４１は１番目のパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤを入力されて第１パルス信号ＰＥＲ＿ＰＵＬをロジックハイレベルに生成する。
バンク選択部４２の第１バンク選択部４２０は、ロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力され電源電圧ＶＤＤをバッファリングしてロジックローレベルからロジックハイレベルにイネーブルされる第１レベル信号ＬＥＶ＜１＞を生成し、第１パーバンク選択信号ＢＳ１＜１＞をロジックハイレベルに生成する。この時、第２乃至第４バンク選択部４２１〜４２３はロジックローレベルの第２乃至第４レベル信号ＬＥＶ＜２：４＞及びロジックローレベルの第２乃至第４パーバンク選択信号ＢＳ１＜２：４＞を生成する。
アドレス生成部６０はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されて内部アドレスＡＤＤ＜１：Ｎ＞をカウントする。
バンク部７０の第１バンク７１はロジックハイレベルの第１パーバンク選択信号ＢＳ１＜１＞が入力されてアドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。この時、第２乃至第４バンク７２〜７４はロジックローレベルの第２乃至第４パーバンク選択信号ＢＳ１＜２：４＞が入力されてリフレッシュが行われない。
次に、パーバンク選択信号生成部４０の第１パルス信号生成部４１は２番目のパーバンクリフレッシュコマンドＰＢＲ＿ＣＭＤが入力されて第１パルス信号ＰＥＲ＿ＰＵＬをロジックハイレベルに生成する。
バンク選択部４２の第１バンク選択部４２０はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されてロジックハイレベルの第１レベル信号ＬＥＶ＜１＞及びロジックローレベルの第１パーバンク選択信号ＢＳ１＜１＞を生成する。第２バンク選択部４２１はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されてロジックハイレベルの第１レベル信号ＬＥＶ＜１＞をバッファリングしてロジックローレベルからロジックハイレベルにレベル遷移する第２レベル信号ＬＥＶ＜２＞を生成し、第２パーバンク選択信号ＢＳ１＜２＞をロジックハイレベルに生成する。この時、第３及び第４バンク選択部４２２〜４２３はロジックローレベルの第３及び第４レベル信号ＬＥＶ＜３：４＞及びロジックローレベルの第３及び第４パーバンク選択信号ＢＳ１＜３：４＞を生成する。
アドレス生成部６０はロジックハイレベルの第１パルス信号ＰＥＲ＿ＰＵＬが入力されて内部アドレスＡＤＤ＜１：Ｎ＞をカウントする。
バンク部７０の第１バンク７１はロジックローレベルの第１パーバンク選択信号ＢＳ１＜１＞が入力されてリフレッシュが行われない。第２バンク７２はロジックハイレベルの第２パーバンク選択信号ＢＳ１＜２＞が入力されて内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。この時、第３及び第４バンク７３〜７４はロジックローレベルの第３及び第４パーバンク選択信号ＢＳ１＜３：４＞が入力されてリフレッシュが行われない。
次に、オールバンク選択信号生成部５０の第２パルス信号生成部５１はオールバンクリフレッシュコマンドＡＢＲ＿ＣＭＤが入力されて第２パルス信号ＡＬＬ＿ＰＵＬをロジックハイレベルに生成する。
信号伝達部５２の第１バッファ部５２０はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックハイレベルの第１レベル信号ＬＥＶ＜１＞を反転バッファリングしてロジックローレベルの第１オールバンク選択信号ＢＳ２＜１＞を生成する。第２バッファ部５２１はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックハイレベルの第２レベル信号ＬＥＶ＜２＞を反転バッファリングしてロジックローレベルの第２オールバンク選択信号ＢＳ２＜２＞を生成する。第３バッファ部５２２はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックローレベルの第３レベル信号ＬＥＶ＜３＞を反転バッファリングしてロジックハイレベルの第３オールバンク選択信号ＢＳ２＜３＞を生成する。第４バッファ部５２３はロジックハイレベルの第２パルス信号ＡＬＬ＿ＰＵＬが入力されてロジックローレベルの第４レベル信号ＬＥＶ＜４＞を反転バッファリングしてロジックハイレベルの第４オールバンク選択信号ＢＳ２＜４＞を生成する。
アドレス生成部６０はロジックハイレベルの第２パルス信号ＰＥＲ＿ＰＵＬが入力されて内部アドレスＡＤＤ＜１：Ｎ＞をカウントする。
バンク部７０の第１バンク７１はロジックローレベルの第１オールバンク選択信号ＢＳ２＜１＞が入力されてリフレッシュが行われない。第２バンク７２はロジックローレベルの第２オールバンク選択信号ＢＳ２＜２＞が入力されてリフレッシュが行われない。第３バンク７３はロジックハイレベルの第３オールバンク選択信号ＢＳ２＜３＞が入力されて内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。第４バンク７４はロジックハイレベルの第４オールバンク選択信号ＢＳ２＜４＞が入力されて内部アドレスＡＤＤ＜１：Ｎ＞の組み合わせによってリフレッシュが行われる。
以上で述べたように、本実施例の半導体メモリ装置は、パーバンクリフレッシュ動作時にリフレッシュが行われたバンクに対する情報を保存し、オールバンクリフレッシュ動作時にパーバンクリフレッシュ動作でリフレッシュが行われたバンクはリフレッシュを行わないので不要な電流消耗を減少できる。

Claims (23)

  1. オールバンクリフレッシュコマンドに応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を伝達してオールバンク選択信号を生成するオールバンク選択信号生成部；及び
    前記オールバンク選択信号に応じてリフレッシュが行われるか、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む半導体メモリ装置。
  2. 前記オールバンク選択信号は、前記レベル信号がイネーブルされる場合ディセイブルされる信号である請求項１に記載の半導体メモリ装置。
  3. 前記オールバンク選択信号生成部は、
    前記オールバンクリフレッシュコマンドに応じてイネーブルされる第１パルス信号を生成する第１パルス信号生成部；及び
    前記第１パルス信号に応じて前記レベル信号をバッファリングして前記オールバンク選択信号を生成する信号伝達部を含む請求項１に記載の半導体メモリ装置。
  4. 前記信号伝達部は、
    前記第１パルス信号に応じて第１レベル信号を反転バッファリングして第１オールバンク選択信号を生成する第１バッファ部；及び
    前記第１パルス信号に応じて第２レベル信号を反転バッファリングして第２オールバング選択信号を生成する第２バッファ部を含む請求項３に記載の半導体メモリ装置。
  5. パーバンクリフレッシュコマンドに応じて前記レベル信号及び前記パーバンク選択信号を生成するパーバンク選択信号生成部をさらに含む請求項４に記載の半導体メモリ装置。
  6. 前記パーバンク選択信号生成部は、
    前記パーバンクリフレッシュコマンドに応じてイネーブルされる第２パルス信号を生成する第２パルス信号生成部；及び
    前記第２パルス信号に応じてイネーブルされる前記レベル信号を保存し、前記レベル信号に応じてイネーブルされる前記パーバンク選択信号を生成するバンク選択部を含む請求項５に記載の半導体メモリ装置。
  7. 前記バンク選択部は、
    前記第２パルス信号に応じて第１ノードに伝達される電源電圧をバッファリングして第１レベル信号及び第１パーバンク選択信号を生成する第１バンク選択部；
    前記第２パルス信号に応じて第２ノードに伝達される前記第１レベル信号をバッファリングして第２レベル信号及び第２パーバンク選択信号を生成する第２バンク選択部；及び
    内部電圧のレベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされるリセット信号、前記第２レベル信号及び前記第２パルス信号のうち少なくともいずれか１つがイネーブルされる場合は前記第１及び第２ノードを初期化する初期化信号を生成する初期化信号生成部を含む請求項６に記載の半導体メモリ装置。
  8. 前記第１バンク選択部は、
    前記第２パルス信号に応じて前記電源電圧をバッファリングしてイネーブルされる前記第１レベル信号を保存する第１ラッチ部；及び
    前記第１レベル信号がイネーブルされる場合はイネーブルされる前記第１パーバンク選択信号を生成する第１論理部を含む請求項７に記載の半導体メモリ装置。
  9. 前記第２バンク選択部は、
    前記第２パルス信号に応じて前記第１レベル信号をバッファリングしてイネーブルされる前記第２レベル信号を保存する第２ラッチ部；及び
    前記第２レベル信号がイネーブルされる場合はイネーブルされる前記第２パーバンク選択信号を生成する第２論理部を含む請求項７に記載の半導体メモリ装置。
  10. 前記第１パルス信号又は前記第２パルス信号が入力される場合は内部アドレスを生成するアドレス生成部をさらに含む請求項７に記載の半導体メモリ装置。
  11. 前記バンク部は、
    前記第１パーバンク選択信号又は前記第１オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第１バンク；及び
    前記第２パーバンク選択信号又は前記第２オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第２バンクを含む請求項１０に記載の半導体メモリ装置。
  12. パーバンクリフレッシュコマンドが入力される場合はイネーブルされる第１パルス信号に応じてリフレッシュが行われたバンクに対する情報を含むレベル信号を保存し、前記レベル信号がイネーブルされる場合はイネーブルされるパーバンク選択信号を生成するバンク選択部；
    オールバンクリフレッシュコマンドが入力される場合はイネーブルされる第２パルス信号に応じて前記レベル信号を伝達してオールバンク選択信号を生成する信号伝達部；及び
    前記パーバンク選択信号又は前記オールバンク選択信号に応じてリフレッシュが行われる複数のバンクを含むバンク部を含む半導体メモリ装置。
  13. 前記オールバンク選択信号は前記レベル信号がイネーブルされる場合はディセイブルされる信号である請求項１２に記載の半導体メモリ装置。
  14. 前記バンク選択部は、
    前記第１パルス信号に応じて第１ノードに伝達される電源電圧をバッファリングして第１レベル信号及び第１パーバンク選択信号を生成する第１バンク選択部；
    前記第１パルス信号に応じて第２ノードに伝達される前記第１レベル信号をバッファリングして第２レベル信号及び第２パーバンク選択信号を生成する第２バンク選択部；及び
    内部電圧のレベルが電源電圧のレベルに沿ってレベルが上昇するパワーアップ区間でイネーブルされるリセット信号、前記第２レベル信号及び前記第２パルス信号のうち少なくともいずれか１つがイネーブルされる場合は前記第１及び第２ノードを初期化する初期化信号を生成する初期化信号生成部を含む請求項１２に記載の半導体メモリ装置。
  15. 前記第１バンク選択部は、
    前記第１パルス信号に応じて前記電源電圧をバッファリングしてイネーブルされる前記第１レベル信号を保存する第１ラッチ部；及び
    前記第１レベル信号がイネーブルされる場合はイネーブルされる前記第１パーバンク選択信号を生成する第１論理部を含む請求項１４に記載の半導体メモリ装置。
  16. 前記第２バンク選択部は、
    前記第１パルス信号に応じて前記第１レベル信号をバッファリングしてイネーブルされる前記第２レベル信号を保存する第２ラッチ部；及び
    前記第２レベル信号がイネーブルされる場合はイネーブルされる前記第２パーバンク選択信号を生成する第２論理部を含む請求項１４に記載の半導体メモリ装置。
  17. 前記信号伝達部は、
    前記第２パルス信号に応じて前記第１レベル信号を反転バッファリングして第１オールバンク選択信号を生成する第１バッファ部；及び
    前記第２パルス信号に応じて前記第２レベル信号を反転バッファリングして第２オールバング選択信号を生成する第２バッファ部を含む請求項１４に記載の半導体メモリ装置。
  18. 前記第１パルス信号又は前記第２パルス信号が入力される場合は内部アドレスを生成するアドレス生成部をさらに含む請求項１７に記載の半導体メモリ装置。
  19. 前記バンク部は、
    前記第１パーバンク選択信号又は前記第１オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第１バンク；及び
    前記第２パーバンク選択信号又は前記第２オールバンク選択信号に応じて前記内部アドレスの組み合わせによってリフレッシュが行われる第２バンクを含む請求項１８に記載の半導体メモリ装置。
  20. パーバンクリフレッシュコマンドに応じてイネーブルされる第１及び第２レベル信号を保存し、前記第１及び第２レベル信号がイネーブルされる場合はイネーブルされる第１及び第２パーバンク選択信号に応じてリフレッシュが行われるバンクを選択する第１ステップ；及び
    オールバンクリフレッシュコマンドに応じて前記第１及び第２レベル信号を伝達して生成される第１及び第２オールバンク選択信号に応じてリフレッシュが行われるバンクを選択する第２ステップを含むリフレッシュ方法。
  21. 前記第１オールバンク選択信号は前記第１レベル信号がイネーブルされる場合はディセイブルされ、前記第２オールバンク選択信号は前記第２レベル信号がイネーブルされる場合はディセイブルされる信号である請求項２０に記載のリフレッシュ方法。
  22. 前記第１ステップは、
    前記パーバンクリフレッシュコマンドに応じてイネーブルされる第１パルス信号を生成するステップ；
    前記第１パルス信号に応じて前記第１及び第２レベル信号を生成するステップ；及び
    前記第１及び第２レベル信号に応じてイネーブルされる前記第１及び第２パーバンク選択信号を生成するステップを含む請求項２０に記載のリフレッシュ方法。
  23. 前記第２ステップは、
    前記オールバンクリフレッシュコマンドに応じてイネーブルされる第２パルス信号を生成するステップ；及び
    前記第２パルス信号に応じて前記第１及び第２レベル信号を反転バッファリングして前記第１及び第２オールバンク選択信号を生成するステップを含む請求項２０に記載のリフレッシュ方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160133073A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 초기화 동작을 수행하는 반도체장치 및 반도체시스템
KR102509328B1 (ko) * 2016-08-29 2023-03-15 에스케이하이닉스 주식회사 전압 스위치 장치 및 이를 구비하는 반도체 메모리 장치
CN106373601B (zh) * 2016-10-19 2019-02-19 成都益睿信科技有限公司 一种自刷新的脉冲发生器
KR102408867B1 (ko) * 2017-12-20 2022-06-14 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
CN115910140A (zh) * 2021-08-09 2023-04-04 长鑫存储技术有限公司 刷新计数器电路、刷新计数方法及半导体存储
CN117198358A (zh) * 2022-05-30 2023-12-08 长鑫存储技术有限公司 一种刷新地址产生电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57203289A (en) * 1981-06-10 1982-12-13 Nec Corp Refresh controlling system
JP2005174437A (ja) * 2003-12-10 2005-06-30 Sony Corp 記憶装置のリフレッシュ方式
JP2006099877A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 同期型半導体記憶装置
US20090116326A1 (en) * 2007-11-02 2009-05-07 Hynix Semiconductor Inc. Semiconductor memory device capable of performing per-bank refresh
JP2011233190A (ja) * 2010-04-26 2011-11-17 Elpida Memory Inc 半導体装置及び選択方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4381013B2 (ja) * 2003-03-17 2009-12-09 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
WO2004095465A1 (ja) * 2003-04-23 2004-11-04 Fujitsu Limited 半導体記憶装置
CN100452239C (zh) * 2003-04-24 2009-01-14 富士通微电子株式会社 半导体存储器
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode
US7930471B2 (en) 2004-11-24 2011-04-19 Qualcomm Incorporated Method and system for minimizing impact of refresh operations on volatile memory performance
KR100607334B1 (ko) * 2004-12-30 2006-08-01 주식회사 하이닉스반도체 슈도 에스램의 리프레쉬 제어 회로
JP2008310840A (ja) * 2007-06-12 2008-12-25 Toshiba Corp 半導体記憶装置
KR20090126976A (ko) 2008-06-05 2009-12-09 주식회사 하이닉스반도체 자동 리프레쉬 제어회로
JP5478855B2 (ja) * 2008-08-08 2014-04-23 ルネサスエレクトロニクス株式会社 不揮発性メモリ制御方法及び半導体装置
JP2010170596A (ja) * 2009-01-20 2010-08-05 Elpida Memory Inc 半導体記憶装置
KR20120048841A (ko) 2010-11-08 2012-05-16 에스케이하이닉스 주식회사 적층 반도체 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57203289A (en) * 1981-06-10 1982-12-13 Nec Corp Refresh controlling system
JP2005174437A (ja) * 2003-12-10 2005-06-30 Sony Corp 記憶装置のリフレッシュ方式
JP2006099877A (ja) * 2004-09-29 2006-04-13 Toshiba Corp 同期型半導体記憶装置
US20090116326A1 (en) * 2007-11-02 2009-05-07 Hynix Semiconductor Inc. Semiconductor memory device capable of performing per-bank refresh
JP2011233190A (ja) * 2010-04-26 2011-11-17 Elpida Memory Inc 半導体装置及び選択方法

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