KR20150093077A - 반도체 장치 - Google Patents

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KR20150093077A KR1020140016011A KR20140016011A KR20150093077A KR 20150093077 A KR20150093077 A KR 20150093077A KR 1020140016011 A KR1020140016011 A KR 1020140016011A KR 20140016011 A KR20140016011 A KR 20140016011A KR 20150093077 A KR20150093077 A KR 20150093077A
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Abstract

반도체 장치는 외부커맨드에 응답하여 제1 및 제2 코드신호가 기 설정된 조합인 경우 인에이블되는 제1 인에이블신호 및 제1 펄스신호를 생성하고, 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 노멀테스트신호를 생성하는 노멀테스트신호생성부 및 상기 제1 인에이블신호의 인에이블 구간동안 상기 제1 펄스신호에 응답하여 상기 제1 내지 제4 노멀테스트신호 중 설정되는 노멀테스트신호가 생성되는 경우 인에이블되는 상기 제1 종료신호를 생성하는 종료신호생성부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 제품 출하 전 정상적인 동작을 테스트하기 위한 테스트모드를 구비하여 테스트 수행 후 반도체 장치의 동작상의 문제가 있는지 테스트하고 정상 동작이 가능한 반도체 장치를 제품으로 출하하게 된다. 이러한 테스트를 수행하기 위해서는 반도체 장치가 테스트모드에 진입하여 테스트를 수행하고, 테스트 결과를 모니터함으로써 반도체 장치가 정상동작 하는지를 확인하게 된다. 또한, 반도체 장치는 동작에 따라 다양한 테스트모드를 구비하게 되는데, 데이터를 입출력하기 위한 노멀회로의 테스트와 노멀회로 이외의 회로들을 테스트하기 위한 별도의 테스트모드를 구비하고 있다.
한편, 반도체 장치의 테스트모드는 외부로부터 다수의 어드레스를 입력 받아 다수의 테스트모드 중 어드레스의 조합에 해당하는 테스트모드가 인에이블되어 테스트를 수행하게 된다. 여기서, 테스트모드는 모드레지스터셋트(Mode Register Set:MRS)에 저장된 정보에 의해 수행되고, 외부에서 입력되는 다수의 어드레스를 디코딩하여 수행되는데, 이를 위해 반도체 장치는 디코딩회로를 구비하여 다수의 어드레스를 디코딩하여 설정된 테스트모드를 수행하는데 사용한다.
본 발명은 코드신호의 조합에 따라 다양한 테스트신호를 생성할 수 있고, 서로 다른 테스트신호의 생성동작을 제어할 수 있는 반도체 장치를 제공한다.
이를 위해 본 발명은 외부커맨드에 응답하여 제1 및 제2 코드신호가 기 설정된 조합인 경우 인에이블되는 제1 인에이블신호 및 제1 펄스신호를 생성하고, 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 노멀테스트신호를 생성하는 노멀테스트신호생성부 및 상기 제1 인에이블신호의 인에이블 구간동안 상기 제1 펄스신호에 응답하여 상기 제1 내지 제4 노멀테스트신호 중 설정되는 노멀테스트신호가 생성되는 경우 인에이블되는 상기 제1 종료신호를 생성하는 종료신호생성부를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 외부커맨드에 응답하여 제1 및 제2 코드신호가 제1 조합인 경우 인에이블되는 제1 인에이블신호 및 제1 펄스신호를 생성하고, 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 노멀테스트신호를 생성하는 노멀테스트신호생성부, 상기 외부커맨드에 응답하여 상기 제1 및 제2 코드신호가 제2 조합인 경우 인에이블되는 제2 인에이블신호 및 제2 펄스신호를 생성하고, 상기 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 퓨즈테스트신호를 생성하는 퓨즈테스트신호생성부 및 상기 제1 및 제2 인에이블신호의 인에이블 구간동안 상기 제1 및 제2 펄스신호에 응답하여 상기 제1 내지 제4 노멀테스트신 및 상기 제1 내지 제4 퓨즈테스트신호 중 설정되는 노멀테스트신호 및 퓨즈테스트신호가 생성되는 경우 인에이블되는 제1 및 제2 종료신호를 생성하는 종료신호생성부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 코드신호의 조합에 따라 다양한 테스트신호를 생성할 수 있고, 서로 다른 테스트신호의 생성동작을 제어할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체 장치에 포함된 제1 코드신호입력부의 구성을 도시한 블럭도이다.
도 3 은 도 2에 도시된 제1 코드신호입력부에 포함된 제1 인에이블신호생성부의 회로도이다.
도 4 는 도 1에 도시된 반도체 장치에 포함된 제2 코드신호입력부의 구성을 도시한 블럭도이다.
도 5 는 도 4에 도시된 제2 코드신호입력부에 포함된 제2 인에이블신호생성부의 회로도이다.
도 6 은 본 발명의 일 실시예에 따른 코드신호의 조합을 나타낸 표이다.
도 7 은 도 1에 도시된 반도체 장치에 포함된 종료신호생성부의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 장치는 노멀테스트신호생성부(10), 퓨즈테스트신호생성부(20) 및 종료신호생성부(30)를 포함한다.
노멀테스트신호생성부(10)는 외부커맨드(MRW)를 입력 받아 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제1 조합인 경우 인에이블되고, 제1 종료신호(EXIT<1>)가 입력되는 경우 디스에이블되는 제1 인에이블신호(TMEN<1>) 및 제1 펄스신호(TMPUL<1>)를 생성하는 제1 코드신호입력부(11) 및 제1 인에이블신호(TMEN<1>)의 인에이블 구간동안 주기적으로 발생하는 펄스를 포함하는 제1 펄스신호(TMPUL<1>)를 입력 받아 제1 내지 제3 테스트어드레스(TA<1:3>)를 디코딩하여 제1 내지 제8 노멀테스트신호(NRMTM<1:8>)를 생성하는 제1 디코더(12)로 구성된다. 여기서, 외부커맨드(MRW) 및 제1 내지 제9 코드신호(OPW<1:9>)는 실 시예에 따라 테스트모드에 진입하기 위하여 모드레시지스터셋(Mode Register Set)으로부터 입력되거나, 외부로부터 입력되는 신호이다.
퓨즈테스트신호생성부(20)는 외부커맨드(MRW)를 입력 받아 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제2 조합인 경우 인에이블되고, 제2 종료신호(EXIT<2>)가 입력되는 경우 디스에이블되는 제2 인에이블신호(TMEN<2>) 및 제2 펄스신호(TMPUL<2>)를 생성하는 제2 코드신호입력부(21) 및 제2 인에이블신호(TMEN<2>)의 인에이블 구간동안 주기적으로 발생하는 펄스를 포함하는 제2 펄스신호(TMPUL<2>)를 입력 받아 제1 내지 제3 테스트어드레스(TA<1:3>)를 디코딩하여 제1 내지 제8 퓨즈테스트신호(ARETM<1:8>)를 생성하는 제2 디코더(22)로 구성된다. 여기서, 제1 내지 제9 코드신호(OPW<1:9>)의 제1 조합과 제2 조합은 후술하는 구성을 통해 구체적으로 설명한다. 그리고, 제1 내지 제8 노멀테스트신호(NRMTM<1:8>)는 실 시예에 따라 반도체 장치의 리드 또는 라이트 동작에서 사용되는 노멀회로를 테스트하기 위한 테스트신호로 사용될 수 있고, 제1 내지 제8 퓨즈테스트신호(ARETM<1:8>)는 실 시예에 따라 반도체 장치에 포함된 다수의 퓨즈 커팅 정보에 따라 생성되는 정보를 출력하는 퓨즈어레이를 테스트하기 위한 테스트신호로 사용될 수 있다.
종료신호생성부(30)는 제1 인에이블신호(TMEN<1>)의 인에이블 구간동안 제1 펄스신호(TMPUL<1>)를 입력 받아 제7 노멀테스트신호(NMRTM<7>) 또는 제7 퓨즈테스트신호(ARETM<7>)가 생성되는 경우 인에이블되는 제1 종료신호(EXIT<1>)생성한다. 그리고, 종료신호생성부(30)는 제2 인에이블신호(TMEN<2>)의 인에이블 구간동안 제2 펄스신호(TMPUL<2>)를 입력 받아 제8 노멀테스트신호(NMRTM<8>) 또는 제8 퓨즈테스트신호(ARETM<8>)가 생성되는 경우 인에이블되는 제2 종료신호(EXIT<2>)생성한다.
도 2를 참고하면, 제1 코드신호입력부(11)는 제1 인에이블신호생성부(110) 및 제1 펄스신호생성부(120)를 포함한다.
제1 인에이블신호생성부(110)는 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제1 조합인 경우 인에이블되고, 제1 종료신호(EXIT<1>)가 인에이블되는 경우 디스에이블되는 제1 인에이블신호(TMEN<1>)를 생성한다.
제1 펄스신호생성부(120)는 제1 인에이블신호(TMEN<1>)의 인에이블 구간동안 외부커맨드(MRW)를 입력 받아 주기적으로 발생하는 펄스를 포함하는 제1 펄스신호(TMPUL<1>)를 생성한다.
도 3을 참고하면, 제1 인에이블신호생성부(110)는 제1 비교부(111), 제1 구동소자(P11), 제1 버퍼부(112) 및 제1 논리부(113)를 포함한다.
제1 비교부(111)는 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제1 조합인 경우 로직하이레벨로 인에이블되는 제1 비교신호(COM<1>)를 생성한다.
제1 구동소자(P11)는 파워업 구간에서 로직로우레벨로 인에이블되는 파워업신호(PWRUP)를 입력 받아 턴온 되어 노드(nd11)를 풀업구동한다. 여기서, 파워업구간은 반도체 장치가 동작을 시작하여 외부로부터 공급 받는 전원전압(VDD)의 레벨이 0V부터 증가하여 기 설정된 레벨로 생성되는 구간이다.
제1 버퍼부(112)는 파워업구간 이후 제1 비교신호(COM<1>)를 반전하여 노드(nd11)로 출력하는 인버터(IV11) 및 노드(nd11)의 신호를 반전하여 제1 전치인에이블신호(TMPRE<1>)를 생성하는 인버터(IV12)로 구성된다. 즉, 제1 버퍼부(112)는 파워업구간 이후 제1 비교신호(COM<1>)를 버퍼링하여 제1 전치인에이블신호(TMPRE<1>)를 생성한다.
제1 논리부(113)는 제1 종료신호(EXIT<1>)가 로직로우레벨로 디스에이블되는 경우 인버터들(IV14,IV15,IV16,IV17)을 통해 제1 전치인에이블신호(TMPRE<1>)를 버퍼링하여 제1 인에이블신호(TMEN<1>)를 생성하고, 제1 전치인에이블신호(TMPRE<1>)가 로직하이레벨로 입력되고 제1 종료신호(EXIT<1>)가 로직하이레벨로 인에이블되는 경우 인버터(IV13) 및 낸드게이트(ND11)를 통해 노드(nd12)를 풀업구동하여 로직로우레벨로 디스에이블되는 제1 인에이블신호(TMEN<1>)를 생성한다. 즉, 제1 논리부(113)는 제1 전치인에이블신호(TMPRE<1>)가 로직하이레벨로 입력되는 경우 제1 인에이블신호(TMEN<1>)를 로직하이레벨로 생성하고, 제1 종료신호(EXIT<1>)가 로직하이레벨로 입력되는 경우 제1 인에이블신호(TMEN<1>)를 로직로우레벨로 생성한다.
도 4를 참고하면, 제2 코드신호입력부(21)는 제2 인에이블신호생성부(210) 및 제2 펄스신호생성부(220)를 포함한다.
제2 인에이블신호생성부(210)는 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제2 조합인 경우 인에이블되고, 제2 종료신호(EXIT<2>)가 인에이블되는 경우 디스에이블되는 제2 인에이블신호(TMEN<2>)를 생성한다.
제2 펄스신호생성부(220)는 제2 인에이블신호(TMEN<2>)의 인에이블 구간동안 외부커맨드(MRW)를 입력 받아 주기적으로 발생하는 펄스를 포함하는 제2 펄스신호(TMPUL<2>)를 생성한다.
도 5를 참고하면, 제2 인에이블신호생성부(210)는 제2 비교부(211), 제2 구동소자(P21), 제2 버퍼부(212) 및 제2 논리부(213)를 포함한다.
제2 비교부(211)는 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제2 조합인 경우 로직하이레벨로 인에이블되는 제2 비교신호(COM<2>)를 생성한다.
제2 구동소자(P21)는 파워업구간에서 로직로우레벨로 인에이블되는 파워업신호(PWRUP)를 입력 받아 턴온 되어 노드(nd21)를 풀업구동한다.
제2 버퍼부(212)는 파워업구간 이후 제2 비교신호(COM<2>)를 반전하여 노드(nd21)로 출력하는 인버터(IV21) 및 노드(nd21)의 신호를 반전하여 제2 전치인에이블신호(TMPRE<2>)를 생성하는 인버터(IV22)로 구성된다. 즉, 제2 버퍼부(212)는 파워업구간 이후 제2 비교신호(COM<2>)를 버퍼링하여 제2 전치인에이블신호(TMPRE<2>)를 생성한다.
제2 논리부(213)는 제2 종료신호(EXIT<2>)가 로직로우레벨로 디스에이블되는 경우 인버터들(IV24,IV25,IV26,IV27)을 통해 제2 전치인에이블신호(TMPRE<2>)를 버퍼링하여 제2 인에이블신호(TMEN<2>)를 생성하고, 제2 전치인에이블신호(TMPRE<2>)가 로직하이레벨로 입력되고 제2 종료신호(EXIT<2>)가 로직하이레벨로 인에이블되는 경우 인버터(IV23) 및 낸드게이트(ND21)를 통해 노드(nd22)를 풀업 구동하여 로직로우레벨로 디스에이블되는 제2 인에이블신호(TMEN<2>)를 생성한다. 즉, 제2 논리부(213)는 제2 전치인에이블신호(TMPRE<2>)가 로직하이레벨로 입력되는 경우 제2 인에이블신호(TMEN<2>)를 로직하이레벨로 생성하고, 제2 종료신호(EXIT<2>)가 로직하이레벨로 입력되는 경우 제2 인에이블신호(TMEN<2>)를 로직로우레벨로 생성한다.
도 6을 참고하여 앞서 설명한 제1 내지 제9 코드신호(OPW<1:9>)의 조합을 설명하면 다음과 같다.
우선, 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제1 조합인 경우는 제1 코드신호(OPW<1>)가 로직하이레벨 'H'이고, 제2 코드신호(OPW<2>)가 로직로우레벨 'L'이며, 제3 코드신호(OPW<3>)가 로직하이레벨 'H'이고, 제4 코드신호(OPW<4>)가 로직로우레벨 'L'이며, 제5 코드신호(OPW<5>)가 로직하이레벨 'H'이고, 제6 코드신호(OPW<6>)가 로직하이레벨 'H'이며, 제7 코드신호(OPW<7>)가 로직로우레벨 'L'이고, 제8 코드신호(OPW<8>)가 로직하이레벨 'H'이며, 제9 코드신호(OPW<9>)가 로직로우레벨 'L'인 경우이다.
다음으로, 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제2 조합인 경우는 제1 코드신호(OPW<1>)가 로직하이레벨 'H'이고, 제2 코드신호(OPW<2>)가 로직로우레벨 'L'이며, 제3 코드신호(OPW<3>)가 로직하이레벨 'H'이고, 제4 코드신호(OPW<4>)가 로직로우레벨 'L'이며, 제5 코드신호(OPW<5>)가 로직하이레벨 'H'이고, 제6 코드신호(OPW<6>)가 로직하이레벨 'H'이며, 제7 코드신호(OPW<7>)가 로직하이레벨 'H'이고, 제8 코드신호(OPW<8>)가 로직하이레벨 'H'이며, 제9 코드신호(OPW<9>)가 로직로우레벨 'L'인 경우이다. 여기서, 제1 내지 제9 코드신호(CODE<1:9>)의 조합은 실 시예에 따라 다양한 비트수로 설정될수 있고, 다양한 로직레벨로 설정될 수 있다.
도 7을 참고하면, 종료신호생성부(30)는 제3 논리부(31), 제4 논리부(32), 제1 종료신호출력부(33) 및 제2 종료신호출력부(34)를 포함한다.
제3 논리부(31)는 제1 인에이블신호(TMEN<1>)가 로직하이레벨로 입력되거나, 제2 인에이블신호(TMEN<2>)가 로직하이레벨로 입력되는 경우 로직하이레벨의 합성인에이블신호(ENSUM)를 생성한다. 즉, 제3 논리부(31)는 제1 인에이블신호(TMEN<1>) 또는 제2 인에이블신호(TMEN<2>)가 인에이블되는 경우 인에이블되는 합성인에이블신호(ENSUM)를 생성한다.
제4 논리부(32)는 제1 펄스신호(TMPUL<1>)의 펄스가 입력되거나, 제2 펄스신호(TMPUL<2>)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 합성펄스신호(PULSUM)를 생성한다. 즉, 제4 논리부(32)는 제1 펄스신호(TMPUL<1>) 또는 제2 펄스신호(TMPUL<2>)의 펄스가 입력되는 경우 발생하는 펄스를 포함하는 합성펄스신호(PULSUM)를 생성한다.
제1 종료신호출력부(33)는 합성펄스신호(PULSUM)의 펄스가 입력되고, 제7 노멀테스트신호(NRMTM<7>) 또는 제7 퓨즈테스트신호(ARETM<7>)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제1 제어신호(CON<1>)를 생성하는 제1 제어신호생성부(331) 및 제1 제어신호(CON<1>)가 로직하이레벨로 인에이블되는 경우 합성인에이블신호(ENSUM)를 제1 종료신호(EXIT<1>)로 전달하는 제1 신호전달부(332)로 구성된다. 즉, 제1 종료신호출력부(33)는 합성펄스신호(PULSUM)의 펄스가 입력되고 제7 노멀테스트신호(NRMTM<7>) 또는 제7 퓨즈테스트신호(ARETM<7>)가 생성되는 경우 인에이블되는 제1 종료신호(EXIT<1>)를 생성한다.
제2 종료신호출력부(34)는 합성펄스신호(PULSUM)의 펄스가 입력되고, 제8 노멀테스트신호(NRMTM<8>) 또는 제8 퓨즈테스트신호(ARETM<8>)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제2 제어신호(CON<2>)를 생성하는 제2 제어신호생성부(341) 및 제2 제어신호(CON<2>)가 로직하이레벨로 인에이블되는 경우 합성인에이블신호(ENSUM)를 제2 종료신호(EXIT<2>)로 전달하는 제2 신호전달부(342)로 구성된다. 즉, 제2 종료신호출력부(34)는 합성펄스신호(PULSUM)의 펄스가 입력되고 제8 노멀테스트신호(NRMTM<8>) 또는 제8 퓨즈테스트신호(ARETM<8>)가 생성되는 경우 인에이블되는 제2 종료신호(EXIT<2>)를 생성한다.
이와 같이 구성된 본 실시예의 반도체 장치의 동작을 살펴보되 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제1 조합으로 입력되어 제1 내지 제8 노멀테스트신호(NRMTM<1:8>)를 생성한 이후 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제2 조합으로 입력되어 제7 퓨즈테스트신호(ARETM<7>)가 생성되는 경우를 예를 들어 설명하면 다음과 같다.
우선, 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제1 조합으로 입력되는 경우를 설명하면 다음과 같다.
제1 코드신호입력부(11)의 제1 인에이블신호생성부(110)는 제1 조합의 제1 내지 제9 코드신호(OPW<1:9>)를 입력 받아 로직하이레벨의 제1 인에이블신호(TMEN<1>)를 생성한다. 제1 펄스신호생성부(120)는 제1 인에이블신호(TMEN<1>)가 로직하이레벨로 입력되고, 외부커맨드(MRW)를 입력 받아 주기적으로 발생하는 펄스를 포함하는 제1 펄스신호(TMPUL<1>)를 생성한다.
제1 디코더(12)는 로직하이레벨의 제1 인에이블신호(TMEN<1>)를 입력 받아 제1 펄스신호(TMPUL<1>)의 펄스가 입력되는 시점에 제1 내지 제3 테스트어드레스(TA<1:3>)를 디코딩하여 제1 내지 제8 노멀테스트신호(NRMTM<1:8>)를 생성한다.
제2 코드신호입력부(21)의 제2 인에이블신호생성부(210)는 제1 조합의 제1 내지 제9 코드신호(OPW<1:9>)를 입력 받아 로직로우레벨의 제2 인에이블신호(TMEN<2>)를 생성한다. 제2 펄스신호생성부(220)는 로직로우레벨의 제2 인에이블신호(TMEN<2>)를 입력 받아 로직로우레벨의 제2 펄스신호(TMPUL<2>)를 생성한다.
제2 디코더(22)는 로직로우레벨의 제2 인에이블신호(TMEN<2>)를 입력 받아 제1 내지 제8 퓨즈테스트신호(ARETM<1:8>)를 생성하지 않는다.
종료신호생성부(30)의 제3 논리부(31)는 로직하이레벨의 제1 인에이블신호(TMEN<1>) 및 로직로우레벨의 제2 인에이블신호(TMEN<2>)를 입력 받아 로직하이레벨의 합성인에이블신호(TMSUM)를 생성한다. 제4 논리부(32)는 주기적인 펄스를 포함하는 제1 펄스신호(TMPUL<1>) 및 로직로우레벨의 제2 펄스신호(TMPUL<2>)를 입력 받아 주기적인 펄스를 포함하는 합성펄스신호(PULSUM)를 생성한다. 제1 종료신호출력부(33)는 로직하이레벨의 합성인에이블신호(ENSUM)와 주기적인 펄스를 포함하는 합성펄스신호(PULSUM)를 입력 받고 제7 노멀테스트신호(NRMTM<7>) 및 제7 퓨즈테스트신호(ARETM<7>)를 입력 받아 로직로우레벨의 제1 종료신호(EXIT<1>)를 생성한다. 제2 종료신호출력부(34)는 로직하이레벨의 합성인에이블신호(ENSUM)와 주기적인 펄스를 포함하는 합성펄스신호(PULSUM)를 입력 받고 제8 노멀테스트신호(NRMTM<8>) 및 제8 퓨즈테스트신호(ARETM<8>)를 입력 받아 로직로우레벨의 제2 종료신호(EXIT<2>)를 생성한다.
다음으로, 제1 내지 제9 코드신호(OPW<1:9>)의 조합이 제2 조합으로 입력되어 제1 내지 제3 테스트어드레스(TA<1:3>)에 의해 제8 퓨즈테스트신호(ARETM<8>)가 생성되는 경우를 설명하면 다음과 같다.
제1 코드신호입력부(11)의 제1 인에이블신호생성부(110)는 로직로우레벨의 제1 종료신호(EXIT<1>)를 입력 받아 로직하이레벨의 제1 인에이블신호(TMEN<1>)를 생성한다. 제1 펄스신호생성부(120)는 제1 인에이블신호(TMEN<1>)가 로직하이레벨로 입력되고, 외부커맨드(MRW)를 입력 받아 주기적으로 발생하는 펄스를 포함하는 제1 펄스신호(TMPUL<1>)를 생성한다.
제1 디코더(12)는 로직하이레벨의 제1 인에이블신호(TMEN<1>)를 입력 받아 제1 펄스신호(TMPUL<1>)의 펄스가 입력되는 시점에 제1 내지 제3 테스트어드레스(TA<1:3>)를 디코딩하여 제1 내지 제8 노멀테스트신호(NRMTM<1:8>)를 생성한다.
제2 코드신호입력부(21)의 제2 인에이블신호생성부(210)는 제2 조합의 제1 내지 제9 코드신호(OPW<1:9>)를 입력 받아 로직하이레벨의 제2 인에이블신호(TMEN<2>)를 생성한다. 제2 펄스신호생성부(220)는 제2 인에이블신호(TMEN<2>)가 로직하이레벨로 입력되고, 외부커맨드(MRW)를 입력 받아 주기적으로 발생하는 펄스를 포함하는 제2 펄스신호(TMPUL<2>)를 생성한다.
제2 디코더(22)는 로직하이레벨의 제2 인에이블신호(TMEN<2>)를 입력 받아 제2 펄스신호(TMPUL<2>)의 펄스가 입력되는 시점에 제1 내지 제3 테스트어드레스(TA<1:3>)를 디코딩하여 제1 내지 제8 퓨즈테스트신호(ARETM<1:8>) 중 제8 퓨즈테스트신호(ARETM<8>)를 로직하이레벨로 생성한다.
종료신호생성부(30)의 제3 논리부(31)는 로직하이레벨의 제1 인에이블신호(TMEN<1>) 및 로직하이레벨의 제2 인에이블신호(TMEN<2>)를 입력 받아 로직하이레벨의 합성인에이블신호(TMSUM)를 생성한다. 제4 논리부(32)는 주기적인 펄스를 포함하는 제1 펄스신호(TMPUL<1>) 및 주기적인 펄스를 포함하는 제2 펄스신호(TMPUL<2>)를 입력 받아 주기적인 펄스를 포함하는 합성펄스신호(PULSUM)를 생성한다. 제1 종료신호출력부(33)는 로직하이레벨의 합성인에이블신호(ENSUM)와 주기적인 펄스를 포함하는 합성펄스신호(PULSUM)를 입력 받고 제7 노멀테스트신호(NRMTM<7>) 및 제7 퓨즈테스트신호(ARETM<7>)를 입력 받아 로직하이레벨의 제1 종료신호(EXIT<1>)를 생성한다. 제2 종료신호출력부(34)는 로직하이레벨의 합성인에이블신호(ENSUM)와 주기적인 펄스를 포함하는 합성펄스신호(PULSUM)를 입력 받고 제8 노멀테스트신호(NRMTM<8>) 및 제8 퓨즈테스트신호(ARETM<8>)를 입력 받아 로직로우레벨의 제2 종료신호(EXIT<2>)를 생성한다.
제1 코드신호입력부(11)의 제1 인에이블신호생성부(110)는 로직하이레벨의 제1 종료신호(EXIT<1>)를 입력 받아 로직로우레벨의 제1 인에이블신호(TMEN<1>)를 생성한다. 제1 펄스신호생성부(120)는 제1 인에이블신호(TMEN<1>)가 로직로우레벨로 입력 되어 로직로우레벨의 제1 펄스신호(TMPUL<1>)를 생성한다.
제1 디코더(12)는 로직로우레벨의 제1 인에이블신호(TMEN<1>)를 입력 받아 제1 내지 제8 노멀테스트신호(NRMTM<1:8>)를 생성하지 않는다.
제2 코드신호입력부(21)의 제2 인에이블신호생성부(210)는 제2 조합의 제1 내지 제9 코드신호(OPW<1:9>)를 입력 받아 로직하이레벨의 제2 인에이블신호(TMEN<2>)를 생성한다. 제2 펄스신호생성부(220)는 제2 인에이블신호(TMEN<2>)가 로직하이레벨로 입력되고, 외부커맨드(MRW)를 입력 받아 주기적으로 발생하는 펄스를 포함하는 제2 펄스신호(TMPUL<2>)를 생성한다.
제2 디코더(22)는 로직하이레벨의 제2 인에이블신호(TMEN<2>)를 입력 받아 제2 펄스신호(TMPUL<2>)의 펄스가 입력되는 시점에 제1 내지 제3 테스트어드레스(TA<1:3>)를 디코딩하여 제1 내지 제8 퓨즈테스트신호(ARETM<1:8>)를 생성한다.
이와 같이 구성된 반도체 장치는 코드신호의 조합에 따라 다양한 테스트신호를 생성할 수 있고, 서로 다른 테스트신호의 생성동작을 제어할 수 있다.
10. 노멀테스트신호생성부 11. 제1 코드신호입력부
12. 제1 디코더 20. 퓨즈테스트신호생성부
21. 제2 코드신호입력부 22. 제2 디코더
30. 종료신호생성부 31. 제3 논리부
32. 제4 논리부 33. 제1 종료신호출력부
34. 제2 종료신호출력부 110. 제1 인에이블신호생성부
111. 제1 비교부 112. 제1 버퍼부
113. 제1 논리부 120. 제1 펄스신호생성부
210. 제2 인에이블신호생성부 211. 제2 비교부
212. 제2 버퍼부 213. 제2 논리부
220. 제2 펄스신호생성부 331. 제1 제어신호생성부
332. 제1 신호전달부 341. 제2 제어신호생성부
342. 제2 신호전달부

Claims (21)

  1. 외부커맨드에 응답하여 제1 및 제2 코드신호가 기 설정된 조합인 경우 인에이블되는 제1 인에이블신호 및 제1 펄스신호를 생성하고, 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 노멀테스트신호를 생성하는 노멀테스트신호생성부; 및
    상기 제1 인에이블신호의 인에이블 구간동안 상기 제1 펄스신호에 응답하여 상기 제1 내지 제4 노멀테스트신호 중 설정되는 노멀테스트신호가 생성되는 경우 인에이블되는 상기 제1 종료신호를 생성하는 종료신호생성부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 인에이블신호 및 상기 제1 펄스신호는 상기 제1 종료신호가 인에이블되는 경우 디스에이블되는 신호인 반도체 장치.
  3. 제 1 항에 있어서, 상기 노멀테스트신호생성부는
    상기 제1 및 제2 코드신호가 상기 기 설정된 조합인 경우 인에이블되고, 상기 제1 종료신호가 입력되는 경우 디스에이블되는 상기 제1 인에이블신호 및 상기 외부커맨드에 응답하여 상기 제1 인에이블신호의 인에이블 구간동안 주기적으로 발생하는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 코드신호입력부; 및
    상기 제1 인에이블신호의 인에이블 구간동안 상기 제1 펄스신호의 펄스에 응답하여 상기 제1 및 제2 테스트어드레스를 디코딩하여 상기 제1 내지 제4 노멀테스트신호를 생성하는 제1 디코더를 포함하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제1 코드신호입력부는
    상기 제1 및 제2 코드신호가 상기 기 설정된 조합인 경우 인에이블되고, 상기 제1 종료신호가 입력되는 경우 디스에이블되는 상기 제1 인에이블신호를 생성하는 제1 인에이블신호생성부; 및
    상기 제1 인에이블신호가 인에이블되는 경우 상기 외부커맨드를 버퍼링하여 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 인에이블신호생성부는
    상기 제1 및 제2 코드신호가 상기 기 설정된 조합인 경우 인에이블되는 제1 비교신호를 생성하는 제1 비교부;
    파워업구간에서 파워업신호에 응답하여 턴온되어 제1 노드를 풀업구동하는 제1 구동소자;
    상기 파워업구간 이후 상기 제1 비교신호를 버퍼링하여 제1 전치인에이블신호를 생성하는 제1 버퍼부; 및
    상기 제1 전치인에이블신호를 버퍼링하여 상기 제1 인에이블신호를 생성하되, 상기 제1 종료신호가 입력되는 경우 제2 노드를 구동하여 상기 제1 인에이블신호를 디스에이블시키는 제1 논리부를 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 종료신호생성부는
    상기 제1 인에이블신호가 인에이블되는 경우 인에이블되는 합성인에이블신호를 생성하는 제2 논리부;
    상기 제1 펄스신호의 펄스가 발생하는 경우 발생하는 펄스를 포함하는 합성펄스신호를 생성하는 제3 논리부;
    상기 합성인에이블신호 및 상기 합성펄스신호에 응답하여 상기 제3 노멀테스트신호가 입력되는 경우 인에이블되는 상기 제1 종료신호를 생성하는 제1 종료신호출력부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제1 종료신호는 외부로부터 다수의 퓨즈테스트신호 중 어느 하나가 입력되는 경우 인에이블되는 신호인 반도체 장치.
  8. 제 6 항에 있어서, 상기 제1 종료신호출력부는
    상기 합성펄스신호에 응답하여 상기 제3 노멀테스트신호가 입력되는 경우 인에이블되는 제1 제어신호를 생성하는 제1 제어신호생성부; 및
    상기 제1 제어신호가 인에이블되는 경우 상기 합성인에이블신호를 상기 제1 종료신호로 전달하는 제1 신호전달부를 포함하는 반도체 장치.
  9. 외부커맨드에 응답하여 제1 및 제2 코드신호가 제1 조합인 경우 인에이블되는 제1 인에이블신호 및 제1 펄스신호를 생성하고, 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 노멀테스트신호를 생성하는 노멀테스트신호생성부;
    상기 외부커맨드에 응답하여 상기 제1 및 제2 코드신호가 제2 조합인 경우 인에이블되는 제2 인에이블신호 및 제2 펄스신호를 생성하고, 상기 제1 및 제2 테스트어드레스를 디코딩하여 제1 내지 제4 퓨즈테스트신호를 생성하는 퓨즈테스트신호생성부; 및
    상기 제1 및 제2 인에이블신호의 인에이블 구간동안 상기 제1 및 제2 펄스신호에 응답하여 상기 제1 내지 제4 노멀테스트신 및 상기 제1 내지 제4 퓨즈테스트신호 중 설정되는 노멀테스트신호 및 퓨즈테스트신호가 생성되는 경우 인에이블되는 제1 및 제2 종료신호를 생성하는 종료신호생성부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 인에이블신호 및 상기 제1 펄스신호는 상기 제1 종료신호가 인에이블되는 경우 디스에이블되는 신호인 반도체 장치.
  11. 제 9 항에 있어서, 상기 제2 인에이블신호 및 상기 제2 펄스신호는 상기 제2 종료신호가 인에이블되는 경우 디스에이블되는 신호인 반도체 장치.
  12. 제 9 항에 있어서, 상기 노멀테스트신호생성부는
    상기 제1 및 제2 코드신호가 상기 제1 조합인 경우 인에이블되고, 상기 제1 종료신호가 입력되는 경우 디스에이블되는 상기 제1 인에이블신호 및 상기 외부커맨드에 응답하여 상기 제1 인에이블신호의 인에이블 구간동안 주기적으로 발생하는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 코드신호입력부; 및
    상기 제1 인에이블신호의 인에이블 구간동안 상기 제1 펄스신호의 펄스에 응답하여 상기 제1 및 제2 테스트어드레스를 디코딩하여 상기 제1 내지 제4 노멀테스트신호를 생성하는 제1 디코더를 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 코드신호입력부는
    상기 제1 및 제2 코드신호가 상기 제1 조합인 경우 인에이블되고, 상기 제1 종료신호가 입력되는 경우 디스에이블되는 상기 제1 인에이블신호를 생성하는 제1 인에이블신호생성부; 및
    상기 제1 인에이블신호가 인에이블되는 경우 상기 외부커맨드를 버퍼링하여 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부를 포함하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제1 인에이블신호생성부는
    상기 제1 및 제2 코드신호가 상기 제1 조합인 경우 인에이블되는 제1 비교신호를 생성하는 제1 비교부;
    파워업구간에서 파워업신호에 응답하여 턴온되어 제1 노드를 풀업구동하는 제1 구동소자;
    상기 파워업구간 이후 상기 제1 비교신호를 버퍼링하여 제1 전치인에이블신호를 생성하는 제1 버퍼부; 및
    상기 제1 전치인에이블신호를 버퍼링하여 상기 제1 인에이블신호를 생성하되, 상기 제1 종료신호가 입력되는 경우 제2 노드를 구동하여 상기 제1 인에이블신호를 디스에이블시키는 제1 논리부를 포함하는 반도체 장치.
  15. 제 9 항에 있어서, 상기 퓨즈테스트신호생성부는
    상기 제1 및 제2 코드신호가 상기 제2 조합인 경우 인에이블되고, 상기 제2 종료신호가 입력되는 경우 디스에이블되는 상기 제2 인에이블신호 및 상기 외부커맨드에 응답하여 상기 제2 인에이블신호의 인에이블 구간동안 주기적으로 발생하는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 코드신호입력부; 및
    상기 제2 인에이블신호의 인에이블 구간동안 상기 제2 펄스신호의 펄스에 응답하여 상기 제1 및 제2 테스트어드레스를 디코딩하여 상기 제1 내지 제4 퓨즈테스트신호를 생성하는 제2 디코더를 포함하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 제2 코드신호입력부는
    상기 제1 및 제2 코드신호가 상기 제2 조합인 경우 인에이블되고, 상기 제2 종료신호가 입력되는 경우 디스에이블되는 상기 제2 인에이블신호를 생성하는 제2 인에이블신호생성부; 및
    상기 제2 인에이블신호가 인에이블되는 경우 상기 외부커맨드를 버퍼링하여 상기 제2 펄스신호를 생성하는 제2 펄스신호생성부를 포함하는 반도체 장치.
  17. 제 16 항에 있어서, 상기 제2 인에이블신호생성부는
    상기 제1 및 제2 코드신호가 상기 제2 조합인 경우 인에이블되는 제2 비교신호를 생성하는 제2 비교부;
    파워업구간에서 파워업신호에 응답하여 턴온되어 제3 노드를 풀업구동하는 제2 구동소자;
    상기 파워업구간 이후 상기 제2 비교신호를 버퍼링하여 제2 전치인에이블신호를 생성하는 제2 버퍼부; 및
    상기 제2 전치인에이블신호를 버퍼링하여 상기 제2 인에이블신호를 생성하되, 상기 제2 종료신호가 입력되는 경우 제4 노드를 구동하여 상기 제2 인에이블신호를 디스에이블시키는 제2 논리부를 포함하는 반도체 장치.
  18. 제 9 항에 있어서, 상기 종료신호생성부는
    상기 제1 인에이블신호 또는 상기 제2 인에이블신호가 인에이블되는 경우 인에이블되는 합성인에이블신호를 생성하는 제3 논리부;
    상기 제1 펄스신호의 펄스 또는 상기 제2 펄스신호의 펄스가 발생하는 경우 발생하는 펄스를 포함하는 합성펄스신호를 생성하는 제4 논리부;
    상기 합성인에이블신호 및 상기 합성펄스신호에 응답하여 상기 제3 노멀테스트신호 또는 상기 제3 퓨즈테스트신호가 입력되는 경우 인에이블되는 상기 제1 종료신호를 생성하는 제1 종료신호출력부; 및
    상기 합성인에이블신호 및 상기 합성펄스신호에 응답하여 상기 제4 노멀테스트신호 또는 상기 제4 퓨즈테스트신호가 입력되는 경우 인에이블되는 상기 제2 종료신호를 생성하는 제2 종료신호출력부를 포함하는 반도체 장치.
  19. 제 18 항에 있어서, 상기 제1 종료신호출력부는
    상기 합성펄스신호에 응답하여 상기 제3 노멀테스트신호 또는 상기 제3 퓨즈테스트신호가 입력되는 경우 인에이블되는 제1 제어신호를 생성하는 제1 제어신호생성부; 및
    상기 제1 제어신호가 인에이블되는 경우 상기 합성인에이블신호를 상기 제1 종료신호로 전달하는 제1 신호전달부를 포함하는 반도체 장치.
  20. 제 18 항에 있어서, 상기 제2 종료신호출력부는
    상기 합성펄스신호에 응답하여 상기 제4 노멀테스트신호 또는 상기 제4 퓨즈테스트신호가 입력되는 경우 인에이블되는 제2 제어신호를 생성하는 제2 제어신호생성부; 및
    상기 제2 제어신호가 인에이블되는 경우 상기 합성인에이블신호를 상기 제2 종료신호로 전달하는 제2 신호전달부를 포함하는 반도체 장치.
  21. 외부커맨드에 응답하여 하나 또는 다수의 코드신호가 기 설정된 조합인 경우 인에이블되는 제1 인에이블신호 및 제1 펄스신호를 생성하고, 제1 및 제2 테스트어드레스를 디코딩하여 하나 또는 다수의 노멀테스트신호를 생성하는 노멀테스트신호생성부; 및
    상기 제1 인에이블신호의 인에이블 구간동안 상기 제1 펄스신호에 응답하여 상기 하나 또는 다수의 노멀테스트신호 중 설정되는 노멀테스트신호가 생성되는 경우 인에이블되는 상기 제1 종료신호를 생성하는 종료신호생성부를 포함하는 반도체 장치.
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